JPH1048298A - 半導体装置の高速試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 対費用効果の優れた、時宜を得た方法で高速
試験を可能にする、集積回路を含めた半導体装置の新規
の試験方法を提供する。 【解決手段】 プロセッサ１０２などの半導体装置を高
速試験する方法は、その上に集積回路１０４，１０６を
有する試験基板１６４を含むアレイ・プローブ・アセン
ブリ１６０を設ける段階を備える。試験基板の第１サブ
セットの相互接続部１１２が、集積回路を被験装置に電
気的に接続する。第２サブセットの相互接続部１１６
が、被験装置を外部テスタ１２０に電気的に接続する。
第３サブセットの相互接続部１１０を用いて、集積回路
を外部テスタに電気的に接続する。これにより、試験基
板上の集積回路は、テスタ周波数より高い周波数で装置
を試験することができ、さらにテスタと被験装置との間
のピン対ピンの互換性の必要をなくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に半導体および集
積回路の分野に関し、さらに詳しくは、これらの装置の
試験方法に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】集積
回路構成を備える半導体装置は、単独の半導体ウェハ上
に複数の個別半導体ダイとして形成されるのが普通であ
る。個別ダイは、たとえば、ウェハの切り離しなどによ
りウェハから個別化され、その後でダイをユーザの基板
上に実装または搭載する。

【０００３】すべてのダイを実装する、あるいは未実装
のダイを顧客に出荷する前に、半導体製造業者はウェハ
の形でダイの試験を行う。試験は、通常、複数のカンチ
レバー・プローブまたはアレイ・プローブを用いて、各
ダイの入力および出力（I/O) 端子を接続し、テスタを
用いてプローブに信号を電気的に送ることにより実行さ
れる。

【０００４】市販されているテスタおよびプローブ装置
に関して半導体製造業者が経験する問題点は、テスタの
速度が試験されている半導体ダイの動作速度よりも遅い
ことである。たとえば、高速マイクロプロセッサは、２
００MHz で動作することができるが、半導体製造業者が
入手することのできるテスタは１００MHz 以下でしか試
験プログラムを実行することができない。「高速で」装
置を試験することができないと、試験結果に関して誤っ
た安心感を製造業者に与えることになる。速度の遅いテ
スタで試験されてウェハ・プローブの試験または最終試
験に合格した装置がユーザの用途に供せられ高速で動作
されると、不良を起こすことがある。

【０００５】テスタ速度は、新規のモデルと共に常に改
善されているが、一般には、モデルからモデルへと増分
的に改善されても、半導体製造業者により設計されてい
る集積回路の速度に追いつくには充分ではない。さら
に、新しいテスタの設計のサイクル時間はきわめて長い
ので、市場に紹介されてもすぐに、試験用に設計される
集積回路よりもまた遅くなる。それにも関わらず、最新
の最高速のテスタ・モデルは、非常に高価である（現在
は、約５００万ドル）。そのため、半導体製造業者は、
自身の製品を試験するために莫大な資本を支出しなけれ
ばならず、それでもテスタ機能の制約により、試験に合
格しても製品の歩留まりに確信を持つことができない。
この問題は、特に、部品の機能状態に関する履歴がな
く、顧客自身が製品の機能に確信を持てない新規の高速
集積回路製品を導入しようとする半導体製造業者に混乱
を与える。

【０００６】現在市販されているテスタに関する別の問
題点は、テスタが被験装置とのピン対ピンの互換性を必
要とすることである。被験装置の各ピンまたは入力／出
力（I/O ）に関して、テスタはピン電子カードを持たね
ばならない。多くの高品位半導体装置のI/O またはピン
数が数百にもなると、テスタがピン対ピンの互換性を有
することは、テスタのコストを望ましくないほど増大さ
せる。

【０００７】従って、対費用効果の優れた、時宜を得た
方法で高速試験を可能にする、集積回路を含めた半導体
装置の新規の試験方法が、半導体産業において必要であ
る。

【０００８】

【実施例】図１は、半導体ウェハを検証するための既知
の方法で用いられるアレイ・プローブ・アセンブリ６０
の断面図である。プローブ・アセンブリ６０を用いてウ
ェハを検証する方法は、Thomas F.Lum他により１９９４
年５月２日に出願され、本件と同一の譲受人に譲渡され
た同時継続出願第０８／２３６，８４７号、「METHOD F
OR PROBING WAFERS 」にさらに詳しく説明される。この
出願の全文は参考として本明細書に含まれるが、アセン
ブリ６０の簡単な説明とウェハ検証のための使用方法と
を以下に説明する。

【０００９】図１に示されるように、アレイ・プローブ
・アセンブリ６０は、複数の半導体ダイ５２を有する半
導体ウェハ５０を検証するために用いられる。各半導体
ダイ５２は、複数の導電性バンプ５４を備え、これは、
たとえば、制御コラプス・チップ接続（C ４： Control
led Collapse Chip Connection）と呼ばれる金属蒸着工
程により形成されるハンダ・バンプである。プローブ・
アセンブリ６０の説明および本発明を実行するのに適し
た同様のアセンブリの説明の焦点は、バンプ半導体ウェ
ハの検証方法に置かれるが、このアセンブリは非バンプ
型ウェハの検証にも用いることができることを理解頂き
たい。言い換えると、アレイ・プローブ・アセンブリ６
０を用いて、プローブ・パッド上に形成される導電性バ
ンプとは対照的に、半導体ダイ上のパッドを直接的に検
証することもできる。さらに、導電性バンプが形成され
ても、これらの導電性バンプはC ４バンプである必要は
なく、個別の半導体ダイ上の回路構成にアクセスするの
に適した任意のその他の導電性バンプとすることもでき
る。さらに、アセンブリ６０は、アレイ構造のパッドま
たはバンプの検証に特に利点を有するが、ダイの周縁部
の周辺構造におけるパッドまたはバンプ関して、このア
センブリを設計することもできる。

【００１０】アレイ・プローブ・アセンブリ６０は、プ
ローブ・カード６２，製造パッケージ基板６４，搭載板
６６およびアレイ・プローブ・ヘッド６８を備える。プ
ローブ・カード６２は、たとえばプリント回路板材料な
どの従来のプローブ・カード材料で作られる。プローブ
・カード６２は、従来のテスタ（図１には図示せず）で
用いられるように設定された複数の導電性トレース７０
を備える。導電性トレース７０は、表面トレースであっ
ても、図１に示されるように内部トレースであってもよ
い。内部トレースが用いられる場合は、プローブ・カー
ド６２は導電性ビアまたは貫通孔７２も有する。一端
で、導電性トレース７０はテスタに対して適切な接続部
となるよう構成され、他端では導電性トレース７０は、
最終的に複数の導電性パッド７４を形成するよう設定ま
たは配線される。プローブ・カード６２上に形成された
導電性パッド７４は、製造パッケージ基板６４上の導電
性パッドの対応構造に一致するよう配列される。導電性
トレース，貫通孔およびパッドは、従来のプローブ・カ
ード製造技術を用いてプローブ・カード６２上に形成さ
れる。

【００１１】アレイ・プローブ・アセンブリ６０には、
製造パッケージ基板６４も含まれる。ある形態において
は、製造パッケージ基板６４は、被験装置が実装される
パッケージ基板とほぼ同一に作成される。最終的な装置
パッケージに用いられるものと同種のパッケージ基板を
プローブ・アセンブリに利用することにより、試験の結
果はユーザの用途における最終的な装置性能をより正確
に反映する。さらに、プローブ・アセンブリ内に製造パ
ッケージ基板を用いることにより、古いプローブ・アセ
ンブリにおいてアレイ・プローブ・ヘッド６８をプロー
ブ・カード６２に接続するために用いられる、面倒で人
手がかかり高価な手作業よる配線を行わなくて済む。

【００１２】図１の製造パッケージ基板６４の一側に、
複数の導電性パッドまたは導電性ボール７８があり、こ
れらはプローブ・カード６２上の導電性パッド７４の構
造に一致するよう設定される。導電性ボールの代替品と
して、複数のピンまたは他の種類のリード線を用いて基
板６４をプローブ・カード６２に接続することもでき
る。製造パッケージ基板６４の他側には、複数の導電性
パッド８０があり、これらは試験を受ける各個別半導体
ダイ上の導電性バンプ５４の構造に一致するよう設定さ
れる。導電性ボール７８と導電性パッド８０の構造は同
じにすることもできるが、パッケージ基板を用いて、ダ
イのI/O パターンを、ユーザ基板に搭載するためのパッ
ケージの底により密度の小さいI/O パターンに扇形に広
げるので、異なる構造とする場合が多い。製造パッケー
ジ基板６４の詳細な説明は後述される。

【００１３】アレイ・プローブ・ヘッド６８も、アレイ
・プローブ・アセンブリ６０内に含まれる。アレイ・プ
ローブ・ヘッド６８は、試験を受けるダイ上の導電性バ
ンプ５４に一致する構造に配列された複数のプローブ・
ワイヤ８４を備える。プローブ・ワイヤ８４が脆弱であ
るために、プローブ・ワイヤはハウジング８６内に包み
込まれ、ハウジング８６は、ワイヤをダイ上のバンプの
アレイ構造に実質的に固定する。しかし、プローブ・ワ
イヤ８４は、主に上下方向に浮き上がって、ダイ上の導
電性バンプ５４と製造パッケージ基板６４に充分な接続
を行うことができるようにする。電気的短絡を防ぐため
に、個別のプローブ・ワイヤを絶縁層で被覆したり、さ
らに／あるいはハウジング８６の一部または全部を絶縁
材料の中に作ることもできる。

【００１４】実際のウェハ検証動作中は、アレイ・プロ
ーブ・アセンブリ６０の個別部品は共に嵌合される。ア
レイ・プローブ・ヘッド６８を製造パッケージ基板６４
に近接させ、プローブ・ワイヤ８４が製造パッド基板の
下側にある導電性パッド８０と接触するようにする。ア
レイ・プローブ・ヘッド６８と製造パッケージ基板６４
との間の接続を維持するために、プローブ・ヘッド内に
ガイド・ピン８８が設けられ、プローブ・ヘッドをプロ
ーブ・カード６２から隔てる搭載板６６を貫通して延在
する。搭載板６６は、プローブ・ワイヤ８４と製造パッ
ケージ基板６４の導電性パッド８０との間に充分な接続
を確保するために、プローブ・ヘッド６８とプローブ・
カード６２との間に適切な距離を維持する厚みを有す
る。ガイド・ピン８８は、搭載板６６およびプローブ・
カード６２の両方の中で、ガイド・ホール８９を貫通し
て、アレイ・プローブ・アセンブリ６０の種々の構成部
品の間に適切な整合状態を確保することができる。

【００１５】製造パッケージ基板６４もまた、プローブ
・カード６２に接触し、製造パッケージ基板の導電性パ
ッドまたはボール７８がプローブ・カードの導電性パッ
ド７４と電気的に接触するようにする。アレイ・プロー
ブ・ヘッド６８は、製造パッケージ基板６４に近接する
だけで導電性パッド８０とプローブ・ワイヤとの間の電
気的接続を行うが、製造パッケージ基板６４は表面搭載
過程によりプローブ・カード６２に物理的に接続され
る。最終的な被実装製品がユーザのプリント回路板に表
面搭載されるように、製造パッケージ基板６４もプロー
ブ・カードに同様に搭載される。従って、単に平坦な導
電性パッドではなく導電性ボール７８を備えて、表面搭
載過程を促進することが望ましい。製造パッケージ基板
６４は、初めは上面ならびに下面に、複数の導電性パッ
ドを備えることが多いが、たとえばハンダ・ボールなど
の導電性ボールを、この後、これらの上面パッドに（す
なわち、プローブ・カードに隣接する表面に）付着する
こともできる。好適な形態では、製造パッケージ基板６
４は、物理的にも電気的にもプローブ・カード６２に接
続されるが、基板はプローブ・カードと電気的接触状態
にあるだけで充分である。さらに、プローブ・カード６
２，製造パッケージ基板６４，搭載板６６およびアレイ
・プローブ・ヘッド６８は、共にアレイ・プローブ・ア
センブリ６０を形成するが、種々の構造部品を互いに物
理的に接続する必要はない。必要とされるのは、プロー
ブ・ヘッドのプローブ・ワイヤと、製造パッケージ基板
上の導電性パッドと、プローブ・カード上の導電性トレ
ースとの間の充分な電気的接続だけである。

【００１６】搭載板６６は、アセンブリに対する任意の
機能であるが、プローブ・ヘッドとプローブ・カードと
の間の適切な間隔を維持するために有用である。さら
に、ステンレス鋼またはその他の合金鋼などの剛性材料
で作ることができる搭載板６６は、プローブ・カード６
２の平坦性を維持して、プローブ・ワイヤ８４と基板６
４上のパッド８０との間の適切な電気的接続を確保する
ために用いられる。アレイ・プローブ・ヘッド６８を、
製造パッケージ基板６４の表面上の導電性パッド８０を
半導体ダイの導電性バンプ５４に接続するその他の適切
な手段と置き換えることができることにも留意頂きた
い。さらに、将来的には、製造パッケージ基板６４がプ
ローブ・カード６２と半導体ウェハ５０との間の唯一の
介在部材として充分に機能することになる。言い換える
と、製造パッケージ基板６４の表面上の導電性パッド８
０をダイ上の導電性バンプ５４に直接接触させることが
可能である。ダイ上のバンプ５４に直接的に接触を行う
パッド８０に依存することに対する障害は、一般に、パ
ッドだけではバンプ上に形成される自然酸化物を破壊す
るには不充分なことであり、一方プローブ・ワイヤまた
はプローブ針は、スクラブ動作によりこのような酸化物
を通り抜けて、充分な電気的接続を確保することができ
る。

【００１７】上述のアレイ・プローブ・アセンブリ６０
は、被実装環境において半導体ダイを試験することがで
きるという利点を有するので、検証動作は最終的なパッ
ケージ製品の性能に匹敵するが、このプローブ・アセン
ブリは、試験される半導体装置の周波数よりはるかに低
い周波数でしか動作することのできない市販のテスタの
欠点を克服しない。さらに、このプローブ・アセンブリ
では、被験装置とテスタとの間のピン対ピンの互換性を
有する必要が排除されない。

【００１８】従って、半導体装置の設計された動作速度
において装置を試験するための改善された方法が必要で
ある。本発明は、上記のプローブに類似するが、集積回
路ダイを備えるプローブを用いて装置を試験することに
より、この必要性を満足させる。被験装置は、プローブ
・アセンブリ内の集積回路ダイと導通し、この速度は市
販のテスタが被験装置と導通することができるより速い
速度である。このとき、プローブ・アセンブリ内の集積
回路は、集積回路と被験装置との間の導通が成功したか
否かを照会される。これにより、被験装置は、テスタの
機能に制約を受けずに、その最大速度で試験することが
できる。さらに、プローブ・アセンブリ内に集積回路を
用いることにより、テスタは被験装置とピン対ピンの互
換性を持つ必要がなくなる。これは、被験装置のピンの
いくつかが、テスタではなく集積回路により励起される
ためである。

【００１９】本発明のある形態においては、テスタは、
試験ベクトルを、プローブ・アセンブリの試験基板（集
積回路を含む）上の相互接続部のサブセットを介して、
被験装置に直接的に転送する。その後で、被験装置は、
第２サブセットの試験基板の複数の相互接続部を介し
て、試験基板上の集積回路と導通を実行開始する。実行
後に、試験基板上の集積回路が、テスタまたは被験装置
に情報を送り返して書き込み、書き込まれた情報が分析
されて、被験装置が予定通り動作しているか否かが判定
される。さらに、書き込まれたデータの分析により、被
験装置が動作している速度を判定し、被験装置を検証動
作において速度毎に分類することができる。本発明は、
ウェハ・プローブにおいても、装置がユーザに送られる
形態に実装された後の最終試験においても実行すること
ができる。

【００２０】本発明のこれらとその他の特徴および利点
は、以下の詳細な説明と、添付の図面とによりさらに明
確に理解頂けよう。図面は必ずしも同尺で描かれていな
いこと、また特に図示されなくとも本発明の他の実施例
も存在することに留意することが重要である。

【００２１】図２は、３つのチップ、すなわちプロセッ
サ１０２，高速集積回路１０４および高速集積回路１０
６を備えるマルチチップ・モジュール１００の包括図で
ある。高速集積回路は、たとえば、高速スタティック・
ランダム・アクセス・メモリなどのメモリ装置とするこ
とができる。図示されるように、これらのチップはそれ
ぞれ、マルチチップ・モジュールの基板１０１にフリッ
プチップ搭載される。言い換えると、ダイの背面すなわ
ち非能動面は、観察者に見えるが、チップと基板との間
のその他の電気接続手段が得られる。たとえば、ダイは
能動面を上にして搭載することができ、電気接続はワイ
ヤボンドで行われる。

【００２２】図１に関して上述されたようなプローブ・
アセンブリを用いて、モジュールのチップのそれぞれを
ウェハの形で検証することができる。図１のプローブ・
アセンブリを使用する際には、これらのチップのそれぞ
れを独立して試験する。さらにプローブ・アセンブリ６
０を用いて試験されるチップはそれぞれ、テスタがプロ
ーブ・カードに、従って被験装置に信号を送ることので
きる速度で試験される。上述のように、市販のテスタ
は、試験されるチップの動作機能よりはるかに低い周波
数で動作する。たとえば、当産業で高速テスタと見なさ
れるテスタは約１００メガヘルツ（MHz ）で動作する
が、これらのテスタは最高２００MHz で動作するマイク
ロプロセッサを試験するために用いられる。

【００２３】マルチチップ・モジュール１００内のチッ
プは、設計された動作速度で試験されないので、試験結
果の精度に疑問がある。通常、２００MHz で動作するよ
う設計された被験装置が、１００MHz でしか動作するこ
とのできないテスタで機能試験を合格しても、半導体製
造業者には高速で機能試験を行うための別の方策がない
ので、装置は機能試験に合格したものと見なされる。こ
の前提は、ときには不正確であることがわかっている。
実際には、試験に合格した装置をシステム内に組み込む
場合、それより高い設計周波数で動作すると、装置が実
際は不良を起こすことがある。従って、装置の実際の歩
留まりは、試験結果が示すよりも悪いことがある。

【００２４】試験を合格した装置がマルチチップ・モジ
ュール用途に用いる場合、モジュール上の個別チップの
それぞれの歩留まりを考慮して、そのモジュール自身の
全体の歩留まりを決定しなければならない。マルチチッ
プ・モジュールの歩留まりは、個別部品それぞれの歩留
まりの積である。そのため、装置をより低い速度で試験
したことによる歩留まりの損失は、装置をモジュール上
に組み合わせるとさらに大きくなる。この結果を、図３
に表の形式で示す。プロセッサ１０２，高速集積回路１
０４および高速集積回路１０６の個々の歩留まりパーセ
ンテージが表に示される。各装置の１つを具備して形成
されるマルチチップ・モジュールの総歩留まりは、モジ
ュールに含まれる各個別チップの歩留まりを掛け算する
ことにより求められる。表から明らかであるように、チ
ップの速度が上がると、各個別ダイの歩留まりが下が
る。この現象は、半導体製造に典型のものである。個別
装置の歩留まりが下がる結果、マルチチップ・モジュー
ル全体の歩留まりは、より急激に低下する。これは、モ
ジュールの歩留まりが個別チップの歩留まりの積である
ためである。

【００２５】図３の表は、試験後の歩留まりを実証する
ために用いることもできる。１２０MHz で装置を試験す
る試験動作により、「悪いダイ」から「良いダイ」を選
び出すことになる。ウェハ検証後に、１２０MHz での試
験に合格した装置だけが、アセンブリ動作に進む。これ
により、図３が示すように、１２０MHz における装置試
験後の歩留まりを１００％と考える。これらのチップの
各々を含むマルチチップ・モジュール・パッケージの総
歩留まりも１００％になり、アセンブリ動作中の歩留ま
りの損失を防ぐ。しかし、実際の動作中にマルチチップ
・モジュールの装置を１３３MHz ，１５０MHz または１
６６MHz などのより高い周波数で動作させたい場合は、
１２０MHz の試験を装置が合格したとしても、この装置
がそれよりも高い周波数で的確に動作するということに
はならない。このような高い周波数で的確に装置が動作
する実際のパーセンテージは、図３の歩留まりの低下が
示すように低下することになる。図３の表で、さらに悪
いケースでは、１２０MHzの試験を合格したマイクロプ
ロセッサのうちわずか２５％しか１６６MHz で実際に動
作しないこともある。それでも、これらのプロセッサは
すべて試験に合格しているので、マルチチップ・モジュ
ール内に実装されることになる。そのため、実装される
マルチチップ・モジュールのわずか１／４しか１６６MH
z プロセッサを備えないことになる。マルチチップ・モ
ジュールに含まれる他のチップも、より高い周波数で動
作されると、同様にある程度の降下があるという事実と
考え合わせると、１６６MHz のマルチチップ・モジュー
ルの最終的な総歩留まりは５％まで下がる。（表に示さ
れる歩留まりは表示される速度におけるものであること
に留意されたい。より高い周波数での歩留まりを示さな
い装置も、それより低い周波数では良品として販売され
ることが多いので、ある程度の価値は依然として得られ
る。） 図３の数値が示すように、最終モジュールの歩
留まりを最大限にするには、半導体装置の試験に関して
真の歩留まり（すなわち高速での歩留まり）を知る必要
性がマルチチップ・モジュール用途において特に重要で
ある。しかし、既存のテスタの能力は、半導体製造業者
により作成されるプロセッサおよびその他の高速装置の
動作周波数よりも遅い。本発明により、装置を試験する
ために用いられる試験アセンブリまたはプローブ・アセ
ンブリ内に集積回路を利用することにより、装置試験を
高速で行うことができる。被験装置と試験アセンブリ内
の集積回路との間の導通は、チップの設計周波数で行わ
れ、テスタの周波数による制約は受けない。被験装置と
試験アセンブリ内の集積回路との間の導通の結果が分析
され、装置がテスタ周波数よりも速い速度で的確に機能
しているか否かが確認される。 本発明のある実施例に
おいては、集積回路チップは図１に関して説明されたよ
うな試験アセンブリ内に具備される。ある実施例におい
ては、試験はウェハ・レベルで実行される。さらに詳し
くは、図４を参照して、半導体ウェハ１５０は、複数の
プロセッサ１０２として図示される複数のダイを備え
る。ウェハは、プローブ・アセンブリ１６０を用いて検
証される。プローブ・アセンブリ１６０は、図１に関し
て前述されたプローブ・アセンブリ６０と同じ機能を多
く備える。たとえば、アレイ・プローブ・アセンブリ１
６０は、プローブ・カード１６２（テスタに対するイン
ターフェースとして機能するので、インターフェース・
ボードとも呼ばれる），搭載板１６６およびアレイ・プ
ローブ・ヘッド１６８を備える。製造パッケージ基板の
代わりに、アレイ・プローブ・アセンブリ１６０は、試
験基板１６４を備える。試験基板１６４は、上述の製造
パッケージ基板と同様であるが、１）それに電気的に接
続されて被験装置の高速インターフェースを試験する少
なくとも１つの集積回路チップを備え、２）試験基板１
６４は、被験装置が搭載または実装される基板とは必ず
しも同じ基板ではない。しかし、好適な実施例において
は、試験基板１６４は、半導体装置の実装に用いられる
のと同様の多層セラミック基板である。

【００２６】プローブ・カード６２と同様に、プリント
回路板材料のプローブ・カード１６２は、複数の導電性
トレース１７０と、複数の導電性パッド１７４と、導電
性トレースを導電性パッドに電気的に接続するための複
数の導電性貫通孔１７２とを備える。導電性パッド１７
４のパターンおよび構造は、試験基板１６４の上面（す
なわちプローブ・カードに付着される試験基板の表面）
の端子構造に一致するよう設計される。導電性トレース
１７０は、従来の試験装置と同様に、プローブ・カード
１６２からテスタ（図４には図示せず）に配線される。

【００２７】試験基板１６４は、製造パッケージ基板６
４と同様に、複数の導電性パッド１８０と複数の導電性
パッドまたはボール１７８を備え、これらは複数の内部
導電相互接続部（図４には図示せず、図５を参照）を介
して互いに接続される。試験基板１６４の片側は、複数
の導電性ボール１７８を備え、これらはプローブ・カー
ド１６２上の導電性パッド１７４の構造に一致するよう
配置される。導電性ボールの代替品として、複数のピン
またはその他の種類のリード線を用いて試験基板１６４
をプローブ・カード１６２に接続することもできる。

【００２８】試験基板１６４の対向側には、複数の導電
性パッド１８０があり、これらは１）各プロセッサ１０
２の複数の導電性バンプ１５４の構造に一致し、２）高
速集積回路１０４，１０６の各々の導電性バンプ１０８
の構造に一致するよう配置される。高速集積回路１０
４，１０６は、たとえば、リフロー動作を用いて、チッ
プ上のハンダ・バンプを試験基板上のパッドに金属冶金
により接着することで、試験基板１６４に恒久的に付着
される。集積回路１０４，１０６上のバンプは、たとえ
ばC ４を用いてウェハ１５０上の導電性バンプ１５４を
形成するために用いられるのと同じ方法で形成すること
ができる。本発明のある実施例においては、試験基板に
付着された集積回路チップは、被験装置と共にマルチチ
ップ・モジュール内に組み込まれる１つ以上のチップで
ある。たとえば、図示されるように試験基板１６４は、
集積回路１０４，１０６を備え、これらは試験されてい
るプロセッサ１０２と共にマルチチップ・モジュール１
００内に組み込まれる。

【００２９】本発明のある実施例においては、アレイ・
プローブ・アセンブリ１６０に用いられる試験基板は、
複数の金属層（少なくとも２つの対向する外表面上にあ
り、内部金属面または線をさらに備えることが多い）を
有するセラミック基板である。基板上の導電性パッドお
よびトレースは、従来の付着およびエッチング技術を用
いてリソグラフィック的に定義することができる。一例
として、従来の金メッキ銅被覆を基板上で用いて、パッ
ドおよびトレースを形成することができる。代替例とし
ては、試験基板１６４の材料をグラス・ファイバで強化
されたエポキシまたはプリント回路板用途で用いられる
材料などのその他の有機材料にして、プローブ・アセン
ブリのコストを下げることができる。セラミック基板と
同様に、有機基板は内面と外面の両方に複数の金属被覆
層を備えることができる。さらに、試験基板を導電性ト
レースおよび相互接続部を備える可撓回路またはテープ
状部材で形成することもできる。

【００３０】プローブ・アセンブリ１６０のアレイ・プ
ローブ・ヘッド１６８は、アレイ・プローブ・アセンブ
リ６０に関して説明されたものと同様である。アレイ・
プローブ・ヘッド１６８は、複数のプローブ・ワイヤ１
８４とハウジング１８６とを備える。プローブ・ヘッド
内のワイヤはハウジングにより保護されるが、上下方向
には移動自在で、ワイヤが被験装置と充分な電気的接触
を図れるようになっている。プローブ・ヘッドは、アレ
イ・プローブ・ヘッドをプローブ・カード１６２と試験
基板１６４の両方に整合するために用いられる整合ピン
１８８も備える。プローブ・カード内と搭載板１６６と
を貫通して形成された整合孔１８９に整合ピン１８８を
挿入することにより、整合が行われる。搭載板１６６
は、アレイ・プローブ・ヘッド１６８とプローブ・カー
ド１６２との間の物理的な孤立部を有するために設けら
れ、これは集積回路１０４，１０６の厚みを含む試験基
板１６４全体の厚みにほぼ等しい。

【００３１】アレイ・プローブ・ヘッド１６８と図１に
関して前述されたアレイ・プローブ・ヘッドとの違いの
１つは、プローブ・ヘッド，試験基板およびプローブ・
カードを、次の図５に図示されるように結合した場合
に、ハウジング１８６が高速集積回路１０４，１０６を
収容しなければならないことである。ある実施例におい
ては、各チップ毎にアレイ・プローブ・ヘッドのハウジ
ング内に凹部１８７を設けることにより、集積回路１０
４，１０６を収容することができる。図５に示されるよ
うに、アレイ・プローブ・アセンブリの個別構成部品を
結合すると、集積回路１０４，１０６は、この凹部に入
り、プローブ・ワイヤ１８４が試験基板１６４の一面に
ある複数の導電性パッドの部分と電気的に接触する。あ
るいは、プローブ・ヘッドを試験基板に接触させたとき
に、試験基板上のチップが妨害されないように、プロー
ブ・ヘッドのハウジングを充分に小さくすることもでき
る。図５に示されるように、試験中はウェハ１５０は、
プローブ・ワイヤ１８４が被験装置（図示されるプロセ
ッサ１０２など）に関わる導電性バンプ１５４と物理的
および電気的に接触するよう、ウェハ１５０が近接され
る。被験装置にバンプが形成されない場合は、プローブ
・ワイヤを被験装置のI/O パッドまたは端子に接触させ
ることができる。プローブ・ワイヤが被験装置と接触す
ると、装置はプローブ・アセンブリ１６０を通じて装置
に電気信号を（試験ベクトルの形で）送信することによ
り、テスタ（図示せず）により試験することができる。

【００３２】プローブ・アセンブリ１６０とその協働に
関する基本的理解をふまえて、本発明により、どのよう
にこのようなアセンブリを用いれば半導体装置の高速試
験を行うことができるかという過程を、図６に示される
プロセス・フロー２００を参照して説明する。過程の流
れ２００内の各ステップを理解する上で、他の図面を参
照することが有用であり、必要に応じて指示される。

【００３３】プロセス・フロー２００の第１ステップ２
０１は、試験を受ける装置を有するウェハを設ける段階
である。たとえば、その上に複数のプロセッサ１０２が
形成されたウェハ１５０が設けられる。前述のように、
ウェハ１５０は図４および図５に示されるように、複数
のバンプ１５４を備えることも、備えないこともある。
第２ステップ２０２は、その上に試験集積回路を搭載し
た試験基板１６４を設けることである。たとえば、前述
のように、高速集積回路１０４および高速集積回路１０
６を、試験基板１６４上に搭載することができる。ある
形態では、試験基板上に備えられる集積回路は、被験装
置と共にマルチチップ・モジュール内に備えられるチッ
プと機能的に同等である。別の実施例においては、試験
基板上の集積回路は、試験動作を実行するために特に作
成されたカスタマイズ済み試験チップである。図示され
るように、また好適な実施例においては、集積回路は、
試験基板にフリップ・チップ搭載されるが、集積回路と
試験基板との間の電気的接続を行うためのその他の方法
を代わりに用いても構わない。

【００３４】次のステップ２０４において、試験基板は
試験アセンブリまたはプローブ・アセンブリ１６０内に
組み込まれる。次に、このプローブ・アセンブリがステ
ップ２０５により、テスタに電気的に結合される。図４
および図５に関しては特定のプローブ・アセンブリが説
明されるが、これらの特定の要素は、試験アセンブリま
たはプローブ・アセンブリの必要な要素ではなく、好適
な実施例を代表する要素として図示されるに過ぎない。
テスタから被験装置に対して、その上に集積回路を有す
る試験基板１６４を介して電気的接続を行う任意の手段
が適している。さらに、使用されるテスタの種類には制
約はない。

【００３５】検証される半導体ウェハと、テスタに結合
されるプローブ・アセンブリを設けた後で、ウェハから
好ましくは１つの装置を、プローブ・アセンブリの適切
な接触部と電気的に接触させる。これをプロセス・フロ
ー２００のステップ２０６に表す。プローブ・アセンブ
リにわずかな改良を加えるだけで（たとえば、試験基板
の集積回路上にマルチプル・プローブ・ヘッドとマルチ
プル試験基板および／または選択解除回路（deselectio
n circuit ）を備えることなどで）、マルチプル装置を
一度に試験して、処理能力を向上させることもできる
が、簡単にするために、以下では単独装置の試験につい
て説明するので留意されたい。図５を参照して、ステッ
プ２０６は、ウェハ１５０のプロセッサ１０２の１つを
アレイ・プローブ・ヘッド１６８のプローブ・ワイヤ１
８４に電気的に接触させることにより実行される。所望
の場合は、ウェハを環境より高い温度まで加熱して、昇
温試験を行い、被験装置が最終的に配置される動作環境
により近い状態に合わせるか、あるいは装置を極端な環
境条件下で試験することができるようにすることが可能
である。

【００３６】電気接触が行われると、テスタは、プロセ
ッサまたは被験装置に試験ベクトルを送り、被験装置の
基本的機能が稼働することを確認する。プロセス・フロ
ー２００を参照して、これはプロセッサ１０２の基本内
部機能試験を実行するステップ２０８として表される。
基本機能試験には、開路，短絡路，電流漏洩，基本命令
実行，スタックアットフォルト（不良があると停止する
かの）試験，および装置の種々の機能ブロック間の導通
の試験などが含まれるがこれらに制限されない。プロセ
ッサ１０２に関して実行される基本内部機能試験は、試
験基板１６４上の複数の相互接続部のサブセットを通じ
てプロセッサに直接試験ベクトルを送付するテスタによ
り実行される。この基本機能試験の間に、試験基板上の
集積回路は、被験装置とは通信(communication) しない
ことが好ましい。内部機能試験実行の結果として、被験
装置はテスタに電気信号を送り返す。この結果は、意志
決定ステップ２１５において、満足すべき動作に関して
期待される結果と比較される。結果が期待通りでない場
合は、被験装置はステップ２１８により不良と分類され
る。結果が期待通りの場合は、被験装置は、たとえば以
下に説明される高速インターフェースなどの試験の追加
の試験を受ける。

【００３７】基本機能試験を実行し、その結果を分析す
ると、本発明による次のステップは、被験装置またはプ
ロセッサの外部インターフェースの試験を実行する段階
である。この外部インターフェース試験は、プロセス・
フロー２００のステップ２２０，２２１によりプロセス
・フロー２００内で行われる。特に、外部インターフェ
ースを試験するために、ステップ２２０に示されるよう
に、テスタは被験装置のメモリに、たとえばプロセッサ
１０２の命令キャッシュ内に試験ベクトルをロードす
る。ステップ２２１で、プロセッサ１０２と試験基板１
６４上の高速集積回路１０４，１０６との間の高速イン
ターフェースが試験される。言い換えると、テスタは、
被験装置に試験ベクトルをロードする。この試験ベクト
ルには、試験コードが含まれる。試験ベクトルを受信す
ると、被験装置は試験コードに埋め込まれた命令の実行
を開始する。埋め込まれた命令には、被験装置が試験基
板上の集積回路と導通することを要求する命令、たとえ
ばロードまたは記憶（読み出しまたは書き込み）命令が
含まれる。

【００３８】被験装置と試験基板の集積回路１０４，１
０６との間の通信は、最初は、被験装置の周波数スケー
ルの上限の速度で試行される。たとえば、被験装置の予
測される最大動作周波数が２００MHz の場合は、被験装
置と集積回路１０４，１０６との間の通信は、この周波
数で試行される。被験装置と集積回路１０４，１０６と
の間の通信の結果が後述されるテスタにより予測される
結果との比較により決定される予測通りであると、被験
装置はこの速度で機能することが確認され、さらに装置
の動作周波数を分類することができる。このような分類
により、最終試験を現在の方法で行うことを待たずに、
ウェハ・レベルで「速度分類」を行うことができる。被
験装置と集積回路１０４，１０６との間の通信の応答が
期待通りでない場合は、より低い周波数でもう一度通信
が行われる。再び、この通信に対する応答が結果として
検出され、これが正しい場合は、被験装置は、低いほう
の周波数で機能的動作を有するものと分類される。導通
の結果が期待通りでない場合は、通信周波数がさらに下
げられて、被験装置と集積回路１０４，１０６との間の
インターフェースの実際の速度がを最終的に決定される
か、あるいはインターフェースが不良であると判定され
るまで過程は繰り返される。

【００３９】試験の結果、少なくとも、より低い閾値周
波数でインターフェースが動作することに成功すると、
装置は意志決定ステップ２２２を「ノー」で通過して、
次のステップ（前述され、以下にさらに説明される速度
分類ステップ２２３）に進む。装置が、低いほうの閾値
周波数でも動作しない場合は、意志決定ステップ２２２
に対する答えは「イエス」で、装置はステップ２１８で
不良とマークされる。これにより、「不良」とは装置の
高速インターフェースが不良であることを意味し、装置
はその機能設定が減じられた状態で販売されるか、ある
いは処分されることになる。

【００４０】被験装置と集積回路１０４，１０６との間
の導通の結果は、いくつかの方法のうち任意の１つの方
法で決定することができる。結果は被験装置のレジスタ
に書き込むことができ、これがテスタにより読み出され
て、テスタ内に記憶される許容値と比較される。あるい
は、結果を集積回路の１０４または１０６の一方のメモ
リに記憶して、テスタにより読み出し、比較することが
できる。別の実施例においては、集積回路１０４，１０
６を用いて、被験装置内に記憶された結果を読み出し、
比較することができる。これらは、高速インターフェー
スの試験結果分析のためにある数多くの組み合わせのい
くつかに過ぎない。

【００４１】プロセス・フロー２００のステップ２２
０，２２１は、図７および図８を参照してさらに理解す
ることができる。図７は、試験基板１６４の部分の分解
断面図であり、集積回路１０６，アレイ・プローブ・ヘ
ッド１６８の部分および半導体ウェハ１５０の部分を含
む。図７に示されるように、試験基板１６４は、基板を
貫通して電気信号を送信するために用いられる複数の電
気接続部を備える。好適な実施例においては、これらの
接続部は、導電性トレースまたは線の組み合わせとして
試験基板１６４内に形成され、試験基板に形成された貫
通孔を通じて導電する。これらのトレースおよび貫通孔
およびパッドが形成される方法自体は、本発明の理解に
は重要ではなく、当技術では多層基板形成において従来
のものである。従って、詳しい説明は省く。

【００４２】本発明のある実施例により、試験基板１６
４の複数の相互接続部は、３つの異なるサブセットの接
続部に分類することができる。この接続部の第１のサブ
セットは、テスタから集積回路１０６に直接信号を送信
するために用いられる相互接続部である。図７に示され
るように、このような相互接続部の１つは、試験基板１
６４に含まれ、導電性相互接続部１１０として図示され
る。導電性相互接続部１１０は、プローブ・カード１６
２に電気的に接続された１つの導電性ボール１７８を、
集積回路１０６上の導電性バンプ１０８に直接的に配線
する。これにより、テスタからの信号を、最初に被験装
置に送らなくても、試験基板を介して集積回路１０６に
直接的に送ることができる。同様に、最初に被験装置に
信号を送らなくても、集積回路１０６からテスタに、試
験基板を介して直接的に信号を送ることができる。

【００４３】試験基板１６４内の複数の接続部の第２サ
ブセットは、テスタから被験装置にアレイ・プローブ・
ヘッド１６８を介して直接的に信号を送信するために用
いられる接続部である。図７に示されるように、接続部
は導電性相互接続部１１６として表される。導電性相互
接続部１１６は、試験基板１６４を貫通して、プローブ
・カードに電気的に接触する導電性ボール１７８のいく
つかをアレイ・プローブ・ヘッドのプローブ・ワイヤ１
８４に接続するよう延在する。これにより、最初に集積
回路１０６に信号を送らなくても、テスタからの信号を
試験基板を通じて被験装置に直接的に送ることができ
る。同様に、最初に集積回路１０６に信号を送らなくて
も、被験装置から試験基板を通じてテスタに直接的に信
号を送ることができる。この第２サブセットの接続部
は、本発明を実行するためには必要でないことに留意さ
れたい。たとえば、試験基板上の集積回路を、メモリ・
チップである被験装置との間で試験ベクトルをやりとり
する試験エンジンとして用いることもできる。それによ
り、被験装置とテスタとの間の直接接続の必要性がなく
なる。

【００４４】最後に、試験基板１６４内の複数の接続部
の第３サブセットは、集積回路１０６と被験装置との間
で信号を送信するために用いられる接続部である。図７
に示されるように、この複数の接続部のサブセットは、
導電性相互接続部１１２と称される。この導電性相互接
続部により、信号をテスタに送信することなく、電気信
号を被験装置から集積回路へ、または集積回路から被験
装置へとそれぞれ送ることができる。

【００４５】３つの異なる種類の相互接続部を試験基板
１６４内に有する目的は、図８を参照して理解すること
ができる。この図は、プロセッサ１０２のブロック図で
あり、プロセッサ１０２が集積回路１０４，１０６およ
びテスタ１２０とどのように導通するかを示すブロック
図である。図示されるように、プロセッサ１０２は、バ
ス・インターフェース・ユニット１２２，メモリ・アレ
イ１２４および中央処理装置（CPU ）１２６を備える。
プロセッサのバス・インターフェース・ユニット１２２
は、アドレス・バス，データ・バスおよび制御バスを介
してテスタ１２０に結合され、これらのバスは集合的に
図示される相互接続部１１６を形成する。これらのバス
すなわち相互接続部は、テスタからプロセッサに試験ベ
クトルを送り、さらにプロセッサからテスタ１２０に試
験結果を送り返すために用いられる。これらのバスに
は、テスタ１２０から直接的に信号が供給されるので、
信号を送信することのできる最大速度は、テスタ１２０
の能力により決まることになる。

【００４６】前述のように、現在設計されているプロセ
ッサ・インターフェースの多くは、テスタの能力よりは
るかに高い周波数で動作する。従って、市販のテスタが
提供するよりも速い速度でプロセッサを試験する必要が
ある。本発明により、プロセッサそのものを試験基板１
６４上の集積回路１０４，１０６とのインターフェース
に利用することにより、これが実現される。テスタ１２
０から試験ベクトルを受信すると、プロセッサ１０２
は、集積回路１０４，１０６のいずれか一方または両方
と通信することにより、実行を開始する。通信は、試験
基板１６４の導電性相互接続部１１２を介して行われ
る。この場合も、導電性相互接続部１１２には、テスタ
の周波数より高い周波数で動作するアドレス・バス，デ
ータ・バスおよび制御バスが含まれる。プロセッサすな
わち被験装置が、集積回路１０４，１０６に送られてい
る信号を制御するので、これらの信号が送られる速度
は、プロセッサまたは被験装置の能力により決まり、こ
れは多くの場合、テスタによって信号を送受信すること
のできる速度よりも速い。

【００４７】プロセッサ１０２と集積回路１０４，１０
６との間の通信の結果を用いて、特定の通信周波数でプ
ロセッサが適切に機能するか否かを判定することができ
る。たとえば、プロセッサ１０２が特定の周波数で、集
積回路１０４の特定のメモリ・アドレスを読み出し、こ
のアドレスの内容をメモり１２４内の所定の位置に記憶
するという命令を実行すると、この読み出し動作が成功
したか否かということは、メモリ１２４内の所定の位置
の内容を予測される結果と比較することにより判定する
ことができる。この比較は、テスタの内容を相互接続部
１１６を介して送付することにより実行することができ
る。あるいは、CPU １２６を用いてメモり内の所定の位
置の内容を、メモリ内の別の位置と比較することによ
り、この比較を実行することができる。別の実施例にお
いては、この比較は、一方の集積回路１０４または１０
６を用いて、（可能な場合に）比較を行うことにより実
行することもでき、この場合は比較の結果を集積回路か
ら相互接続部１１０を介して直接テスタに送ることがで
きる。

【００４８】被験装置と集積回路１０４，１０６との間
の通信結果は、たとえばステップ２２１，２２２におい
て、ある特定の周波数における適切な機能を判定するた
めに用いることができるだけでなく、被験装置が動作す
ることのできる最大速度を決定するためにも用いること
ができる。最大動作周波数の決定は速度分類と呼ばれ、
プロセス・フロー２００のステップ２２３として含まれ
る。プロセッサ１０２から集積回路１０４，１０６に信
号を送付した後、これらの信号の送信に成功した速度を
決定することができ、それによりプロセッサ・インター
フェースの動作速度が決定される。たとえば、集積回路
１０４がメモリ・チップである場合は、プロセッサ１０
２は最大周波数でメモリに通信または書き込みを行おう
とする。この書き込み動作が成功したか否かを判定する
には、書き込まれたメモリの特定のアドレス位置を、プ
ロセッサまたはテスタのいずれかにより読み出す。この
値を予測される結果と比較する。結果が予測されたもの
に一致すると、プロセッサ１０２とメモリとの間のイン
ターフェースは最大周波数にあると分類される。一方、
結果が予測通りでない場合は、プロセッサ１０２は、よ
り低い周波数でメモリに書き込んでいることになる。プ
ロセッサ１０２またはテスタ１２０のいずれか一方によ
り読み出し動作をもう一度実行して、書き込み動作が計
画通り実行されたか否かを判定する。結果が予測通りで
ない場合は、最終的に読み出し動作の結果が予測通りに
なるか、あるいはインターフェースが不良（たとえば許
容仕様値範囲内で機能しない）と判定するまで、書き込
み動作の周波数をひき続き小さくする。予測通りの結果
が得られたら、インターフェースはその書き込み動作の
周波数にあるものとされる。

【００４９】被験装置の試験と速度分類とを終了する
と、プロセス・フロー２００内の次のステップは、ウェ
ハ上にさらに試験すべき装置があるか否かを判定する意
志決定ステップ２２４である。「イエス」の場合は、ス
テップ２０８，２１５，２２０，２２１，２２２，２２
３が、残りの被験装置の各々に関して繰り返される。
（試験ベクトルが被験装置内ではなく、試験基板の集積
回路内に記憶されている場合は、テスタから試験ベクト
ルを再ロードする必要がなく、試験時間が短縮されるこ
とに留意されたい。）試験すべき装置がもうない場合、
すなわちステップ２２４に対する答えが「ノー」の場合
は、試験済みの装置は更なる処理に進む。たとえば、ス
テップ２２６により、たとえば切り離し動作によって、
個別装置がウェハから個別化される。個別化されると、
ステップ２１５の基本機能試験に落ちた結果、あるいは
ステップ２２２の高速インターフェースの通信周波数の
最小仕様レベルを満足しなかった結果として不良と判定
された装置は、機能するが高速インターフェース能力を
持たないものとして廃棄または処分される。合格した装
置、すなわち基本機能要件を満たし、かつ通信周波数仕
様を満たした装置は、最終的な形態に実装される。たと
えば、合格装置はステップ２２３で判定されたその速度
により、プロセス・フロー２００のステップ２３０にお
いてマルチチップ・モジュール内に実装することができ
る。

【００５０】本明細書に含まれる上記の説明および図面
は、本発明に伴う利点の多くを実証する。特に、テスタ
が動作することができるよりも高い周波数で半導体装置
を試験することができるということが明らかになった。
その結果、現在の数百万ドルもするテスタを、試験基板
上の集積回路と共に動作するより安価なテスタと置き換
えることができ、既存のテスタの有効寿命を延ばすこと
ができる。試験基板上に集積回路を備えるコストは、よ
り高速のテスタ・モデルを利用する場合のコストよりは
るかに安く、被験装置の能力の試験結果はより正確なも
のになる。本発明を実現するさらに別の利点は、試験結
果に影響を及ぼすことのあるインダクタンスおよび容量
を最小限にすることである。これは、信号の移動距離が
短い（試験基板上に含まれる集積回路がテスタよりも被
験装置に近い位置にある）からである。さらに別の利点
は、本発明により半導体製造業者は、保護パッケージ付
きのダイまたはチップの形で、良品とわかっているダイ
（KGD ）を販売することができることである。多くの顧
客は、パッケージ・ダイの形で集積回路を受け取ること
を欲するが、従来は、製造業者は信頼性のある試験情報
を得るためにダイをパッケージしなければならなかっ
た。本発明は、ダイの機能性，操作性および周波数に関
する信頼性を与えながら、ダイのパッケージングの必要
性をなくする。さらに、本発明はマルチチップ・モジュ
ールの歩留まりと性能を上げることを容易にする。これ
は、被験装置を、試験済みのマルチチップ・モジュール
に含まれる集積回路と機能的に同等の集積回路との相互
操作性に関して試験することができるからである。その
結果、マルチチップ・モジュールに含まれる各チップが
本発明により試験されると、図３に関して説明されたよ
うに、従来の試験および実装方法に比べて全体のモジュ
ール歩留まりが大幅に改善される。

【００５１】かくして、本発明により上記の必要性およ
び利点を完全に満足する半導体装置を高速試験する方法
が提供されたことは明らかである。本発明は、特定の実
施例を参照して説明および図示されたが、本発明は図示
されたこれらの実施例に限定されるものではない。本発
明の精神から逸脱することなく改良および変形が可能で
あることは、当業者には認識頂けよう。たとえば、被験
装置はプロセッサである必要はなく、試験基板上の集積
回路もメモリである必要はない。被験装置がメモリで、
プロセッサが試験基板上に含まれることもある。さら
に、被験装置がデジタル−アナログ変換器（DAC ）であ
り、試験基板上の集積回路がアナログ−デジタル変換器
（ADC ）およびデジタル信号プロセッサ（DSP ）であっ
て、DSP を用いてデジタル信号をDAC に送り、ADC を用
いてDAC のデジタル出力を変換し、ADC からのデジタル
出力がDAC へのデジタル入力に一致するか否かを判定す
ることにより、DAC を試験する場合もある。このよう
に、本発明は被験装置または試験アセンブリに用いられ
る集積回路の機能性に制限されない。

【００５２】本発明は、マルチチップ・モジュール用途
に限られることは決してないこと留意することも重要で
ある。ある形態においては、試験基板上に含まれる集積
回路は、マルチチップ・モジュール内の被験装置を有す
る共実装チップ(co-packaged) と機能的に等価である
が、これは本発明の要件ではない。試験基板上の集積回
路を、カスタム設計されたプログラム可能試験チップと
することもできる。さらに、プログラム可能試験チップ
を、被験装置の外部インターフェース以上のものを試験
できるよう設計することもできる。たとえば、開路，短
絡路，漏洩などについて試験することにより、基礎内部
機能に関して装置を試験することができるような回路構
成を試験チップに入れることもできる。

【００５３】さらに、高速インターフェースを試験する
ために、テスタが直接的に被験装置と通信することも要
件ではない。たとえば、テスタは試験基板上にある集積
回路の１つに試験ベクトルを送ることができるようにし
て、試験基板が高速インターフェースの両端の通信に関
する命令を実行するようにすることもできる。このと
き、通信の結果は、試験基板の集積回路に記憶され、テ
スタはメモリからではなく集積回路からその結果を読み
出す。こうすると、テスタは高速試験を実行するために
被験装置と直接的に通信する必要がない。この利点は、
テスタが被験装置とピン対ピンの互換性を必要とせず、
それによってテスタのコストが下がり寸法が小さくなる
ことである。

【００５４】さらに、本発明はウェハ形式の装置の試験
に限られないことを認識することが重要である。ダイを
ウェハから個別化してから、本発明により試験すること
もできる。さらに、本発明は装置が試験される半導体製
造過程の点に限られない。たとえば、従来のウェハ検証
の代わりにウェハ製造の直後にこの試験を実行したり、
本発明を最終的な装置試験として用いることもできる。

【００５５】本発明により実行される数多くの代替例の
すべてに関して、本発明は添付の請求項の範囲に入る変
形および改良をも包含するものである。

【図面の簡単な説明】

【図１】バンプ半導体ウェハを検証するために用いられ
るアレイ・プローブ・アセンブリの断面図である。

【図２】本発明により試験するのに適したマルチチップ
・モジュールの包括図である。

【図３】１つのパッケージに複数のチップが含まれてい
る場合に、動作周波数の増大に伴う歩留まりの低下を示
す表である。

【図４】集積回路が、被験装置の高速インターフェース
を試験するために試験アセンブリに含まれる、本発明に
より試験されるのに適したマルチチップ・モジュールの
断面図である。

【図５】図４に示された試験アセンブリの、半導体ウェ
ハの試験中に見られる断面図である。

【図６】本発明による集積回路をその上に搭載した試験
基板を用いて、被験装置を試験する段階を含む過程の流
れ図である。

【図７】図４および図５の試験アセンブリおよび半導体
ウェハの部分の分解図であって、被験装置，試験基板お
よび試験基板に搭載された集積回路の間の電気的接続を
さらに詳しく示す分解図である。

【図８】テスタ，被験装置および試験基板に含まれる集
積回路の間に起こる導通のブロック図である。

【符号の説明】

１０２ プロセッサ １０６ 集積回路 １０８，１５４ 導電性バンプ １１０，１１２，１１６ 相互接続部 １５０ 半導体ウェハ １６２ プローブ・カード １６４ 試験基板 １６８ アレイ・プローブ・ヘッド １７４，１８０ 導電性パッド １７８ 導電性ボール １８４ プローブ・ワイヤ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイウィット・ヴィリート アメリカ合衆国テキサス州オースチン、テ ィー・ローズ・トレイル9600

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体ウェハ（１５０）を試験する方法
   であって：複数の装置（１０２）を含む半導体ウェハを
   設ける段階；前記半導体ウェハを、試験基板（１６４）
   を備える試験システム内に配置する段階であって、少な
   くとも１つの集積回路（１０６）が前記試験基板上に搭
   載される段階；前記複数の装置の各装置と前記試験基板
   上の少なくとも１つの集積回路との間に電気的試験刺激
   を送信することにより、前記半導体ウェハ上の前記複数
   の装置の各装置を試験する段階；外部テスタから、前記
   試験基板上に搭載された前記少なくとも１つの集積回路
   に試験ベクトルを提供する段階；および前記試験ベクト
   ルを、前記試験基板上に搭載された前記少なくとも１つ
   の集積回路から、複数の装置のうち前記各装置に通信し
   て前記各装置を試験し、前記少なくとも１つの集積回路
   のいずれかおよび前記複数の装置の前記各装置のうち１
   つからの試験データを、前記試験システムの外部テスタ
   に提供する段階；によって構成されることを特徴とする
   方法。
2. 【請求項２】 半導体装置を試験する方法であって：試
   験基板（１６４）を有する試験アセンブリ（１６０）を
   設ける段階であって、前記試験基板が被験装置と外部テ
   スタとの間に試験情報を通信する第１群の電気接続部
   （１１６）と、前記試験基板上に搭載された少なくとも
   １つの集積回路と前記被験装置との間に試験情報を通信
   する第２群の電気接続部（１１２）とを有する段階；前
   記外部テスタから前記被験装置に試験ベクトルを通信す
   る段階；および前記被験装置を用いて前記試験ベクトル
   を実行し、前記被験装置と前記試験基板上に搭載された
   少なくとも１つの集積回路との間の高速インターフェー
   スを試験する段階；によって構成されることを特徴とす
   る方法。
3. 【請求項３】 半導体装置を試験する方法であって：被
   験装置（１０２）を設ける段階；テスタを設ける段階；
   試験アセンブリ（１６０）を設ける段階であって、この
   試験アセンブリ（１６０）が：前記テスタとインターフ
   ェースする複数の導電性トレース（１７６）を有するイ
   ンターフェース・ボード（１６２）；前記インターフェ
   ース・ボード上の前記複数の導電性トレースと電気的に
   接続された複数の相互接続部（１１２，１１６）を有す
   る試験基板（１６４）であって、前記複数の相互接続部
   が第１サブセット（１１２）の相互接続部と第２サブセ
   ット（１１６）の相互接続部とを備える試験基板（１６
   ４）；および前記試験基板に搭載され、前記試験基板上
   の前記第１サブセットの複数の相互接続部に電気的に接
   続された集積回路（１０６）；を有する試験アセンブリ
   （１６０）を設ける段階；前記被験装置を、前記試験基
   板の前記第１および第２サブセットの複数の相互接続部
   と電気的に接続する段階；前記テスタを用いて前記被験
   装置に試験ベクトルを通信し、前記被験装置に対して前
   記試験ベクトルの実行を開始するよう命令する段階であ
   って、前記試験ベクトルが前記被験装置に対して前記試
   験基板に搭載された前記集積回路と通信することを命令
   するコードを含む段階；および前記被験装置と前記試験
   基板に搭載された前記集積回路との間の前記通信に対す
   る応答を検出し、前記被験装置が所定の仕様を満たすか
   否かを判定する段階；によって構成されることを特徴と
   する方法。
4. 【請求項４】 半導体ウェハを試験する方法であって： （ａ）複数の製品集積回路によって構成されるウェハ
   （１５０）を設ける段階； （ｂ）前記ウェハを、外部テスタ，インターフェース・
   ボード（１６２），試験基板（１６４）およびプローブ
   ・ヘッド（１６８）を少なくとも備える試験システム内
   に配置する段階であって、前記試験基板が前記インター
   フェース・ボードを前記プローブ・ヘッドに結合して試
   験信号を前記試験基板を介して、そこに接続された少な
   くとも１つの試験集積回路に通信することができるよう
   にする第１群の相互接続部（１８０）を有し、前記試験
   基板が、前記少なくとも１つの集積回路を被験装置に結
   合する第２群の相互接続部（１１２）も有し、前記試験
   基板が前記少なくとも１つの集積回路を前記外部テスタ
   に結合する第３群の相互接続部（１１０）も有する段
   階； （ｃ）前記試験システムの前記プローブ・ヘッドを前記
   複数の製品集積回路のうち、前記被験装置として選択さ
   れた製品集積回路と接触させ、前記プローブ・ヘッドの
   複数の導電性素子（１８４）を前記選択された製品集積
   回路の表面上にある複数の導電性素子（１５４）に電気
   的に結合する段階； （ｄ）前記外部テスタから前記試験システムの前記イン
   ターフェース・ボードに試験信号を送信する段階； （ｅ）前記試験信号を前記インターフェース・ボードか
   ら前記試験システムの前記試験基板に伝える段階； （ｆ）前記試験信号を前記少なくとも１つの試験集積回
   路および前記選択された製品集積回路のいずれか一方の
   メモリ部分内に記憶する段階； （ｇ）前記選択された製品集積回路および前記少なくと
   も１つの試験集積回路のいずれか一方のプロセッサ部分
   を用いて、前記メモリ部分からの前記試験信号を実行
   し、前記選択された製品集積回路の前記少なくとも１つ
   の試験集積回路との相互動作性を試験する段階；および （ｈ）新規に選択された製品集積回路を選択された製品
   集積回路として選択し、前記ウェハ上の前記複数の製品
   集積回路の各々が試験されるまで少なくともステップ
   （ｇ）を実行する段階；によって構成されることを特徴
   とする方法。