JPH1049263A - コンピュータ・システムの電圧降下を限定する方法及び装置 - Google Patents
コンピュータ・システムの電圧降下を限定する方法及び装置Info
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- JPH1049263A JPH1049263A JP9059344A JP5934497A JPH1049263A JP H1049263 A JPH1049263 A JP H1049263A JP 9059344 A JP9059344 A JP 9059344A JP 5934497 A JP5934497 A JP 5934497A JP H1049263 A JPH1049263 A JP H1049263A
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 コンピュータ・システム内の各種の電力を消
費する構成部品を監視し、更に電圧スパイクを除去する
ために、個々の構成部品を選択的にオン状態に維持する
機能を提供する。 【解決手段】 少なくとも１つの制御回路が提供され、
この回路は、各種のデータ処理素子からの入力を受信
し、更にこれらの素子の中に電力を消費する構成部品を
アクセスしているものが何もないときを判定する。電力
を消費する構成部品が完全にアイドル状態であると制御
回路が判定すると、当該構成要素へのアクセスが実行さ
れ、その結果定状電圧レベルが維持される。このように
して、その後のデータ処理アクセスが発生したときに、
電圧降下（電力を消費する構成部品に対する電力のサー
ジに起因する）が最小になるか、又は除去される。
費する構成部品を監視し、更に電圧スパイクを除去する
ために、個々の構成部品を選択的にオン状態に維持する
機能を提供する。 【解決手段】 少なくとも１つの制御回路が提供され、
この回路は、各種のデータ処理素子からの入力を受信
し、更にこれらの素子の中に電力を消費する構成部品を
アクセスしているものが何もないときを判定する。電力
を消費する構成部品が完全にアイドル状態であると制御
回路が判定すると、当該構成要素へのアクセスが実行さ
れ、その結果定状電圧レベルが維持される。このように
して、その後のデータ処理アクセスが発生したときに、
電圧降下（電力を消費する構成部品に対する電力のサー
ジに起因する）が最小になるか、又は除去される。
Description
【０００１】
【発明の属する技術分野】本発明は、概してコンピュー
タ・システム内集積回路（ＩＣ）の性能の最適化に関連
する。更に詳細に述べれば、本発明は、コンピュータ・
システム内の各種の機能装置の状態を監視し、所定の電
圧を有する特定の状態に装置を維持するための機構を提
供する。
タ・システム内集積回路（ＩＣ）の性能の最適化に関連
する。更に詳細に述べれば、本発明は、コンピュータ・
システム内の各種の機能装置の状態を監視し、所定の電
圧を有する特定の状態に装置を維持するための機構を提
供する。
【０００２】
【従来の技術】今日のコンピュータ・システムにおい
て、マイクロプロセッサ・チップ、特定用途向け集積回
路（ＡＳＩＣ）、アダプタ・カード、システム・ボード
等の新規の構成部品の開発にあたって考慮すべき設計上
の要点が多数ある。最も一般的な設計上の要点の中の２
つが、高速処理周波数及び電力消費である。また製造技
術が進歩し、２．５ボルトや１．８ボルトのオ−ダ−の
電圧さえ使用されている。ＩＣの完全な動作を保証する
ために、システムはシステム内の回路の定格電圧の少な
くとも８０％（概数）を維持する必要がある。これが達
成できない場合、バッファやレジスタなどの記憶素子に
格納された情報が消失することがある。各種の電力消費
の大きい構成部品がオン又はオフに切り替えられると、
電圧過渡現象が発生し、これが構成部品の各所で電圧を
降下させる。電圧降下は配線の抵抗、電力消費の大きい
構成部品から構成部品の各所までの距離、インダクタン
ス、コンデンサの有無等の特性により異なる。
て、マイクロプロセッサ・チップ、特定用途向け集積回
路（ＡＳＩＣ）、アダプタ・カード、システム・ボード
等の新規の構成部品の開発にあたって考慮すべき設計上
の要点が多数ある。最も一般的な設計上の要点の中の２
つが、高速処理周波数及び電力消費である。また製造技
術が進歩し、２．５ボルトや１．８ボルトのオ−ダ−の
電圧さえ使用されている。ＩＣの完全な動作を保証する
ために、システムはシステム内の回路の定格電圧の少な
くとも８０％（概数）を維持する必要がある。これが達
成できない場合、バッファやレジスタなどの記憶素子に
格納された情報が消失することがある。各種の電力消費
の大きい構成部品がオン又はオフに切り替えられると、
電圧過渡現象が発生し、これが構成部品の各所で電圧を
降下させる。電圧降下は配線の抵抗、電力消費の大きい
構成部品から構成部品の各所までの距離、インダクタン
ス、コンデンサの有無等の特性により異なる。
【０００３】一般的に回路設計者は、電力節約のため
に、各種の構成部品が使用されていないときに、これら
をオフにする制御回路をシステムに含めることを好む。
これらの構成部品が次にオンに戻るときに、問題が生じ
る。なぜなら、電圧過渡スパイクが発生し、システム電
圧（Ｖｄｄ）を受容できないほどの低レベルまで降下さ
せる場合があるからである。電圧が低すぎると、過渡現
象をその定状状態レベルまで戻すために要する時間中に
サイクル・タイムが失われる。この時間中は、処理動作
は何も発生せず、システムはアイドル状態でいる必要が
ある。更に、電圧過渡現象が大きすぎると、上記のよう
に記録素子からデータが消失する可能性がある。
に、各種の構成部品が使用されていないときに、これら
をオフにする制御回路をシステムに含めることを好む。
これらの構成部品が次にオンに戻るときに、問題が生じ
る。なぜなら、電圧過渡スパイクが発生し、システム電
圧（Ｖｄｄ）を受容できないほどの低レベルまで降下さ
せる場合があるからである。電圧が低すぎると、過渡現
象をその定状状態レベルまで戻すために要する時間中に
サイクル・タイムが失われる。この時間中は、処理動作
は何も発生せず、システムはアイドル状態でいる必要が
ある。更に、電圧過渡現象が大きすぎると、上記のよう
に記録素子からデータが消失する可能性がある。
【０００４】従来の解決方法では、各種の回路に容量性
素子を追加し、回路配線等に存在するインダクタンスを
相殺している。しかしいったん回路が設計され、シリコ
ンに実装されると、チップ全体を再度製造する以外、さ
かのぼって静電容量を変更する手段はない。一般的にい
ったんチップが製造されると、回路設計者は、その時点
でチップに存在する電気的特性を受け容れるしかない。
必要に応じてチップに含まれる各種の回路を動作状態に
することにより、電力消費を変更できる機能を備えるこ
とが有利であるといえる。この機能は望ましいものであ
り、回路設計者にとっては柔軟性が大いに増すものとい
えるだろう。
素子を追加し、回路配線等に存在するインダクタンスを
相殺している。しかしいったん回路が設計され、シリコ
ンに実装されると、チップ全体を再度製造する以外、さ
かのぼって静電容量を変更する手段はない。一般的にい
ったんチップが製造されると、回路設計者は、その時点
でチップに存在する電気的特性を受け容れるしかない。
必要に応じてチップに含まれる各種の回路を動作状態に
することにより、電力消費を変更できる機能を備えるこ
とが有利であるといえる。この機能は望ましいものであ
り、回路設計者にとっては柔軟性が大いに増すものとい
えるだろう。
【０００５】１９９４年４月発行のＩＢＭ Ｔｅｃｈｎ
ｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、第
３７巻の６３３ページから６３４ページに記載された論
文「Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｌ１ Ｄａｔ
ａ Ｃａｃｈｅ Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ」
に、アレイへのクロック信号をブロックすることによる
電力制御法が述べられている。この方法では、アレイへ
のクロックが抑止されると、電力消費はゼロまで降下す
る。
ｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、第
３７巻の６３３ページから６３４ページに記載された論
文「Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｌ１ Ｄａｔ
ａ Ｃａｃｈｅ Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ」
に、アレイへのクロック信号をブロックすることによる
電力制御法が述べられている。この方法では、アレイへ
のクロックが抑止されると、電力消費はゼロまで降下す
る。
【０００６】１９７２年１２月発行のＩＢＭ Ｔｅｃｈ
ｎｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎの
２１１４ページから２１１５ページに記載された「Ｍｅ
ｍｏｒｙ Ｃｉｒｃｕｉｔｓ Ｐｏｗｅｒ Ｇａｔｉｎ
ｇ Ｓｃｈｅｍｅ」では、メモリ回路がアイドル状態で
あると判定されると直ちに回路への電力供給を止めるこ
とにより実現できる、相当量の電力節約法の利点につい
て述べられている。
ｎｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎの
２１１４ページから２１１５ページに記載された「Ｍｅ
ｍｏｒｙ Ｃｉｒｃｕｉｔｓ Ｐｏｗｅｒ Ｇａｔｉｎ
ｇ Ｓｃｈｅｍｅ」では、メモリ回路がアイドル状態で
あると判定されると直ちに回路への電力供給を止めるこ
とにより実現できる、相当量の電力節約法の利点につい
て述べられている。
【０００７】これらの参考文献は、使用されていない回
路への電力供給を止めることにより、コンピュータ・シ
ステムの電力消費を削減する技術を明確に示している。
しかし、アイドル状態の回路の電力供給停止により、シ
ステムの信頼性が損なわれる。電力供給停止された回路
が増えるほど、回路が再びアクティブ化されるときに、
受容不能な電圧過渡現象が発生する機会が増加する。
路への電力供給を止めることにより、コンピュータ・シ
ステムの電力消費を削減する技術を明確に示している。
しかし、アイドル状態の回路の電力供給停止により、シ
ステムの信頼性が損なわれる。電力供給停止された回路
が増えるほど、回路が再びアクティブ化されるときに、
受容不能な電圧過渡現象が発生する機会が増加する。
【０００８】コンピュータ内の各種の構成部品の使用状
況を監視し、構成部品に対する電圧の受容可能な最低レ
ベルを維持するシステムが必要とされているといえる。
この方法によると、全体的なシステム電力が削減可能で
あり、受容不能な電圧過渡現象の発生する可能性が除去
されるので、信頼性が改善できる。
況を監視し、構成部品に対する電圧の受容可能な最低レ
ベルを維持するシステムが必要とされているといえる。
この方法によると、全体的なシステム電力が削減可能で
あり、受容不能な電圧過渡現象の発生する可能性が除去
されるので、信頼性が改善できる。
【０００９】
【発明が解決しようとする課題】従来の技術とは異な
り、本発明は、コンピュータ・システム内の各種の電力
を消費する構成部品を監視し、更に電圧スパイクを除去
するために、個々の構成部品を選択的にオン状態に維持
する機能を含む。
り、本発明は、コンピュータ・システム内の各種の電力
を消費する構成部品を監視し、更に電圧スパイクを除去
するために、個々の構成部品を選択的にオン状態に維持
する機能を含む。
【００１０】
【課題を解決するための手段】概して少なくとも１つの
制御回路が提供され、この回路は、各種のデータ処理素
子からの入力を受信し、更にこれらの素子の中に電力を
消費する構成部品をアクセスしているものが何もないと
きを判定する。電力を消費する構成部品が完全にアイド
ル状態であると制御回路が判定すると、当該構成部品へ
のアクセスが行われ、その結果定状電圧レベルが維持さ
れる。このようにして、その後のデータ処理アクセスが
発生したときに、電圧降下（電力を消費する構成部品に
対する電力のサージに起因する）が最小になり、処理速
度への有害な影響がなくなる。
制御回路が提供され、この回路は、各種のデータ処理素
子からの入力を受信し、更にこれらの素子の中に電力を
消費する構成部品をアクセスしているものが何もないと
きを判定する。電力を消費する構成部品が完全にアイド
ル状態であると制御回路が判定すると、当該構成部品へ
のアクセスが行われ、その結果定状電圧レベルが維持さ
れる。このようにして、その後のデータ処理アクセスが
発生したときに、電圧降下（電力を消費する構成部品に
対する電力のサージに起因する）が最小になり、処理速
度への有害な影響がなくなる。
【００１１】実施例としては、電力を消費する構成部品
が、１つ以上のデータ・ポートを介して１つ以上のデー
タ処理素子によりアクセス可能な、キャッシュであるこ
ともある。キャッシュをアクセスしているデータ処理素
子が１つもない場合、キャッシュの電力はゼロに近づ
く。ここで、次に少なくとも１つの処理素子によりキャ
ッシュがアクセスされると、データ処理システム内の各
所で電圧降下が生じる。本発明による制御回路は、処理
素子によるキャッシュのアクセスを監視する。実際にキ
ャッシュをアクセスしている素子が１つもないことが判
定されると、”人為的”アクセスが制御回路により実施
され、最低の電圧レベルが維持される。最低の電圧レベ
ルは、電圧スパイクを軽減又は除去し、さらに電力を消
費する構成部品が使用する電力を調整できる。
が、１つ以上のデータ・ポートを介して１つ以上のデー
タ処理素子によりアクセス可能な、キャッシュであるこ
ともある。キャッシュをアクセスしているデータ処理素
子が１つもない場合、キャッシュの電力はゼロに近づ
く。ここで、次に少なくとも１つの処理素子によりキャ
ッシュがアクセスされると、データ処理システム内の各
所で電圧降下が生じる。本発明による制御回路は、処理
素子によるキャッシュのアクセスを監視する。実際にキ
ャッシュをアクセスしている素子が１つもないことが判
定されると、”人為的”アクセスが制御回路により実施
され、最低の電圧レベルが維持される。最低の電圧レベ
ルは、電圧スパイクを軽減又は除去し、さらに電力を消
費する構成部品が使用する電力を調整できる。
【００１２】前述の要約に従い、本発明の目的、機能、
及び長所は、添付の図面を伴った前記請求項目、及び後
述の説明により当業者には明かであろう。
及び長所は、添付の図面を伴った前記請求項目、及び後
述の説明により当業者には明かであろう。
【００１３】
【発明の実施の形態】図１を参照すると、ＩＢＭから市
販されているＰｏｗｅｒＰＣマイクロプロセッサ（Ｐｏ
ｗｅｒＰＣはＩＢＭ Ｃｏｒｐの商標）などの、一般的
なマイクロプロセッサの中央電子複合体（ＣＥＣ）を示
している。命令キャッシュ装置（ＩＣＵ）２が示されて
いるが、この装置は、各種の処理命令をマイクロプロセ
ッサ実行装置に提供する。これらの命令には、ＬＯＡ
Ｄ、ＳＴＯＲＥ、ＡＤＤ、ＭＵＬＴＩＰＬＹ等が含ま
れ、これらは、ＰｏｗｅｒＰＣマイクロプロセッサ・ア
ーキテクチャなどの特定のマイクロプロセッサ・アーキ
テクチャに準拠する。ＩＣＵ２は、命令を浮動小数点装
置（ＦＰＵ）４及び固定小数点装置（ＦＸＵ）６に供給
する。記憶制御装置８も装備され、これは、レベル２
（Ｌ２）キャッシュ等の各種のメモリ素子へのアクセス
を制御する。更にＳＣＵ８は、ＣＥＣ１とシステム入出
力バス１２との間のインターフェイスにもなる。内部バ
ス１１がＳＣＵ８をＦＸＵ６及びＩＣＵ２と相互接続
し、このバスは、それらの間の情報の受渡しに使用され
る。ＦＰＵ４及びＦＸＵ６は、どちらもデータ・キャッ
シュ装置（ＤＣＵ）１０に接続される。ＩＣＵ２及びＤ
ＵＣ１０は、両方をまとめてレベル１（Ｌ１）キャッシ
ュと見なされる点に注意されたい。次に、システム・メ
モリ１４がＤＣＵ１０と階層的に接続され、その結果メ
モリ１４内の情報が通常はＤＣＵ１０に与えられ、次に
データ処理素子の中の要求しているもの（例えばＦＰＵ
４、ＦＸＵ６、ＳＣＵ８など）に与えられる。
販されているＰｏｗｅｒＰＣマイクロプロセッサ（Ｐｏ
ｗｅｒＰＣはＩＢＭ Ｃｏｒｐの商標）などの、一般的
なマイクロプロセッサの中央電子複合体（ＣＥＣ）を示
している。命令キャッシュ装置（ＩＣＵ）２が示されて
いるが、この装置は、各種の処理命令をマイクロプロセ
ッサ実行装置に提供する。これらの命令には、ＬＯＡ
Ｄ、ＳＴＯＲＥ、ＡＤＤ、ＭＵＬＴＩＰＬＹ等が含ま
れ、これらは、ＰｏｗｅｒＰＣマイクロプロセッサ・ア
ーキテクチャなどの特定のマイクロプロセッサ・アーキ
テクチャに準拠する。ＩＣＵ２は、命令を浮動小数点装
置（ＦＰＵ）４及び固定小数点装置（ＦＸＵ）６に供給
する。記憶制御装置８も装備され、これは、レベル２
（Ｌ２）キャッシュ等の各種のメモリ素子へのアクセス
を制御する。更にＳＣＵ８は、ＣＥＣ１とシステム入出
力バス１２との間のインターフェイスにもなる。内部バ
ス１１がＳＣＵ８をＦＸＵ６及びＩＣＵ２と相互接続
し、このバスは、それらの間の情報の受渡しに使用され
る。ＦＰＵ４及びＦＸＵ６は、どちらもデータ・キャッ
シュ装置（ＤＣＵ）１０に接続される。ＩＣＵ２及びＤ
ＵＣ１０は、両方をまとめてレベル１（Ｌ１）キャッシ
ュと見なされる点に注意されたい。次に、システム・メ
モリ１４がＤＣＵ１０と階層的に接続され、その結果メ
モリ１４内の情報が通常はＤＣＵ１０に与えられ、次に
データ処理素子の中の要求しているもの（例えばＦＰＵ
４、ＦＸＵ６、ＳＣＵ８など）に与えられる。
【００１４】ＤＣＵ１０には４つのアレイ０、１、２、
及び３が含まれ、これらはそれぞれ参照番号２０、２
１、２２、及び２３で示される。図２に示すように、こ
れらの各アレイには、アレイにアクセスする各処理素子
用のアクセス・ポート０、１、２、３が含まれる。更に
各アレイ２０、２１、２２、２３には、比較回路３０、
３１、３２、３３がそれぞれ含まれ、これらは、処理素
子によりアレイに提示されたアドレスをアレイ内のアド
レス位置と比較するために使用される。
及び３が含まれ、これらはそれぞれ参照番号２０、２
１、２２、及び２３で示される。図２に示すように、こ
れらの各アレイには、アレイにアクセスする各処理素子
用のアクセス・ポート０、１、２、３が含まれる。更に
各アレイ２０、２１、２２、２３には、比較回路３０、
３１、３２、３３がそれぞれ含まれ、これらは、処理素
子によりアレイに提示されたアドレスをアレイ内のアド
レス位置と比較するために使用される。
【００１５】比較操作中に、比較を実施する論理回路が
アクティブであり、電圧スパイクの発生を防ぐために十
分な量の電力を消費する点に注意されたい。即ち、本発
明でＤＣＵ１０がアイドル状態であると判定したとき
に、「ダミー」アドレス（３２個のゼロなど）を使用し
たアクセスが実施され、その結果対応する比較回路３０
〜３３が、電圧降下を防ぐために十分な量の電力を消費
する。このようにして、十分な電力消費レベルを維持す
るために、キャッシュへの実際のアクセス（対応する有
効データの読取り又は書込み操作）を必要としない。
アクティブであり、電圧スパイクの発生を防ぐために十
分な量の電力を消費する点に注意されたい。即ち、本発
明でＤＣＵ１０がアイドル状態であると判定したとき
に、「ダミー」アドレス（３２個のゼロなど）を使用し
たアクセスが実施され、その結果対応する比較回路３０
〜３３が、電圧降下を防ぐために十分な量の電力を消費
する。このようにして、十分な電力消費レベルを維持す
るために、キャッシュへの実際のアクセス（対応する有
効データの読取り又は書込み操作）を必要としない。
【００１６】図２を参照すると、本発明の制御回路が参
照番号４０で示され、ＤＣＵ１０に含まれる。更にアレ
イ２０、２１、２２、及び２３が示され、これらはポー
ト０、１、２、３をもち、これらのポートはアクセス入
力０、１、２、３に接続される。これらのアクセス入力
は、図１に示す各種の処理素子、即ちＦＰＵ４、ＦＸＵ
６、ＳＣＵ８、及びメモリ１４等に接続されることがあ
る。このように、これらの各素子は、お互いに独立して
アレイ０〜３の情報にアクセス可能である。更に制御回
路４０も、アクセス入力０〜３の各々に電気的に接続さ
れる。回路４０は、入力０〜３と接続する処理素子の動
作を監視し、これらの素子で実際にアレイ２０〜２３を
アクセスしているものが何もないときを判定する。動作
が何もないことが検出されると、回路４０は、アレイに
含まれる比較回路３０〜３３にアドレスを提供すること
により、各アレイ２０〜２３へのアクセスを起動する。
その結果、電力消費の最低レベルが維持される。
照番号４０で示され、ＤＣＵ１０に含まれる。更にアレ
イ２０、２１、２２、及び２３が示され、これらはポー
ト０、１、２、３をもち、これらのポートはアクセス入
力０、１、２、３に接続される。これらのアクセス入力
は、図１に示す各種の処理素子、即ちＦＰＵ４、ＦＸＵ
６、ＳＣＵ８、及びメモリ１４等に接続されることがあ
る。このように、これらの各素子は、お互いに独立して
アレイ０〜３の情報にアクセス可能である。更に制御回
路４０も、アクセス入力０〜３の各々に電気的に接続さ
れる。回路４０は、入力０〜３と接続する処理素子の動
作を監視し、これらの素子で実際にアレイ２０〜２３を
アクセスしているものが何もないときを判定する。動作
が何もないことが検出されると、回路４０は、アレイに
含まれる比較回路３０〜３３にアドレスを提供すること
により、各アレイ２０〜２３へのアクセスを起動する。
その結果、電力消費の最低レベルが維持される。
【００１７】更に詳細に説明すると、メモリ・アクセス
入力０、１、及び２は、それぞれ反転回路４１、４２、
及び４３に入力される。これらの反転回路の出力は、イ
ネーブル信号とともに、ＡＮＤゲート４６に入力され
る。ＡＮＤゲート４６の出力及びアクセス３への入力
は、ＯＲゲート４８に入力される。ＯＲゲート４８の出
力は、各アレイ２０〜２３のポート３に供給される。制
御回路４０は、アクセス３の入力パス内に設けられるよ
うに見えるが、アクセス入力０、１、２、３の任意の１
つに装備可能であり、これらのどこに装備しても、同等
に受け容れられる結果を得る。
入力０、１、及び２は、それぞれ反転回路４１、４２、
及び４３に入力される。これらの反転回路の出力は、イ
ネーブル信号とともに、ＡＮＤゲート４６に入力され
る。ＡＮＤゲート４６の出力及びアクセス３への入力
は、ＯＲゲート４８に入力される。ＯＲゲート４８の出
力は、各アレイ２０〜２３のポート３に供給される。制
御回路４０は、アクセス３の入力パス内に設けられるよ
うに見えるが、アクセス入力０、１、２、３の任意の１
つに装備可能であり、これらのどこに装備しても、同等
に受け容れられる結果を得る。
【００１８】本発明の動作例として、図２に示すものを
説明する。アクセス入力０〜３に接続する処理素子の任
意の１つがアクティブ（論理１）であり、アレイ２０〜
２３のデータをアクセスしている場合、制御回路４０は
監視機能を実行しているだけである。詳細に述べれば、
ＦＰＵ４が現在アレイ２０〜２３のポート０をアクセス
していると想定する。更に、残りの処理素子が非アクテ
ィブであると想定する。この場合、論理１が反転回路４
１に入力され、論理０がアクセス入力１及び２から反転
回路４２及び４３に入力される。又、論理０がＯＲゲー
ト４８に入力される。更に、制御回路４０がイネーブル
にされ、論理１がＤＥＬＴＡ＿ＶＤＤ＿ＥＮ信号により
ＡＮＤゲート４６に供給されると想定する。したがっ
て、このイネーブル信号（論理１）に加えて、反転回路
４２及び４３の出力が論理１であり、これらはまたＡＮ
Ｄゲート４６に入力される。しかし反転回路４１への論
理１入力は、ＡＮＤゲート４６へは論理０として供給さ
れる。したがって、ＡＮＤゲート４６の出力は論理０で
ある（３個の論理１入力と１個の論理０入力）。ＡＮＤ
ゲート４６からのこの論理０は、アクセス入力３からの
論理０と共にＯＲゲート４８に入力される。したがっ
て、ＯＲゲート４８からの出力は論理０であり、アレイ
２０〜２３のデータ・ポート３アクセスは発生しない。
制御回路４０はアクセス入力０〜３を監視し、前記の場
合、入力０に接続するＦＰＵ４がアレイ２０〜２３のポ
ート０を実際にアクセスしていることが分かる。制御回
路４０はこの動作を検出し、何らかの動作を実行する必
要はないと判断する。アクセス入力０〜３に接続する処
理素子の任意の１つ（又は複数）がアクティブの場合、
回路４０はこの状態を検出し、動作が不要であると判断
することが分かる。
説明する。アクセス入力０〜３に接続する処理素子の任
意の１つがアクティブ（論理１）であり、アレイ２０〜
２３のデータをアクセスしている場合、制御回路４０は
監視機能を実行しているだけである。詳細に述べれば、
ＦＰＵ４が現在アレイ２０〜２３のポート０をアクセス
していると想定する。更に、残りの処理素子が非アクテ
ィブであると想定する。この場合、論理１が反転回路４
１に入力され、論理０がアクセス入力１及び２から反転
回路４２及び４３に入力される。又、論理０がＯＲゲー
ト４８に入力される。更に、制御回路４０がイネーブル
にされ、論理１がＤＥＬＴＡ＿ＶＤＤ＿ＥＮ信号により
ＡＮＤゲート４６に供給されると想定する。したがっ
て、このイネーブル信号（論理１）に加えて、反転回路
４２及び４３の出力が論理１であり、これらはまたＡＮ
Ｄゲート４６に入力される。しかし反転回路４１への論
理１入力は、ＡＮＤゲート４６へは論理０として供給さ
れる。したがって、ＡＮＤゲート４６の出力は論理０で
ある（３個の論理１入力と１個の論理０入力）。ＡＮＤ
ゲート４６からのこの論理０は、アクセス入力３からの
論理０と共にＯＲゲート４８に入力される。したがっ
て、ＯＲゲート４８からの出力は論理０であり、アレイ
２０〜２３のデータ・ポート３アクセスは発生しない。
制御回路４０はアクセス入力０〜３を監視し、前記の場
合、入力０に接続するＦＰＵ４がアレイ２０〜２３のポ
ート０を実際にアクセスしていることが分かる。制御回
路４０はこの動作を検出し、何らかの動作を実行する必
要はないと判断する。アクセス入力０〜３に接続する処
理素子の任意の１つ（又は複数）がアクティブの場合、
回路４０はこの状態を検出し、動作が不要であると判断
することが分かる。
【００１９】次に、処理素子にアクティブなものが１つ
もない場合を説明する。この例では、各アクセス入力０
〜３の状態が非アクティブ（即ち論理０）であると想定
する。したがって、論理０が各反転回路４１、４２、及
び４３に入力され、これらはＡＮＤゲート４６に対して
論理１を出力する。制御回路がイネーブルにされている
ので、別の論理１がＤＥＬＴＡ＿ＶＤＤ＿ＥＮ信号とし
てＡＮＤゲート４６に供給される。したがって、論理１
がＡＮＤゲート４６（４個の論理１の入力）から出力さ
れる。アクセス入力３からの論理０は、ＡＮＤゲート４
６からの論理１と共にＯＲゲート４８に入力される。し
たがって、論理１が制御回路４０（ＯＲゲート４８）か
ら出力され、アレイ２０〜２３のポート３でアクセスが
実行される。接続された処理素子のすべてが非アクティ
ブであるときを制御回路４０が検出し、これに対応して
アレイ２０〜２３へのアクセス・サイクルを実行し、電
力消費のレベルを維持することが分かる。前述の例で
は、本発明が、ＤＣＵ１０が完全にアクセスされたとき
に使用する電力の約２５％のレベルにＤＣＵを維持する
ことが分かる。即ち、制御回路４０が非アクティブ・サ
イクルを検出すると、使用できるポート総数の２５％に
あたる１つのポート（３）がアクティブ化される。アプ
リケーションによっては、処理速度を受容可能な高速レ
ベルに保つために、全体の２５％より大きな電力、例え
ば５０％を維持することが有利である場合がある。この
ような場合については、別の好ましい実施例に基づき、
図５を参照しながら詳細を以降に説明する。
もない場合を説明する。この例では、各アクセス入力０
〜３の状態が非アクティブ（即ち論理０）であると想定
する。したがって、論理０が各反転回路４１、４２、及
び４３に入力され、これらはＡＮＤゲート４６に対して
論理１を出力する。制御回路がイネーブルにされている
ので、別の論理１がＤＥＬＴＡ＿ＶＤＤ＿ＥＮ信号とし
てＡＮＤゲート４６に供給される。したがって、論理１
がＡＮＤゲート４６（４個の論理１の入力）から出力さ
れる。アクセス入力３からの論理０は、ＡＮＤゲート４
６からの論理１と共にＯＲゲート４８に入力される。し
たがって、論理１が制御回路４０（ＯＲゲート４８）か
ら出力され、アレイ２０〜２３のポート３でアクセスが
実行される。接続された処理素子のすべてが非アクティ
ブであるときを制御回路４０が検出し、これに対応して
アレイ２０〜２３へのアクセス・サイクルを実行し、電
力消費のレベルを維持することが分かる。前述の例で
は、本発明が、ＤＣＵ１０が完全にアクセスされたとき
に使用する電力の約２５％のレベルにＤＣＵを維持する
ことが分かる。即ち、制御回路４０が非アクティブ・サ
イクルを検出すると、使用できるポート総数の２５％に
あたる１つのポート（３）がアクティブ化される。アプ
リケーションによっては、処理速度を受容可能な高速レ
ベルに保つために、全体の２５％より大きな電力、例え
ば５０％を維持することが有利である場合がある。この
ような場合については、別の好ましい実施例に基づき、
図５を参照しながら詳細を以降に説明する。
【００２０】図３は、本発明が解決する問題のタイプを
図示するタイミング図である。当業者は、システム（シ
ステムがシングル・チップ、プレーナ全体、又はコンピ
ュータの何であっても）内の各種の物理ポイントにおい
て電圧レベルが変化することが理解できるであろう。こ
れらの電圧変動は、回路の物理特性など様々な原因によ
り発生する。即ち実際の材料、回路配線の間隔、特定の
構成部品同士の近接具合等、すべてが複合して電気的な
不安定環境を生成し、その結果、システムの状態が変化
すると（構成部品がオンやオフに切り替わるなど）電圧
変動が生じる。
図示するタイミング図である。当業者は、システム（シ
ステムがシングル・チップ、プレーナ全体、又はコンピ
ュータの何であっても）内の各種の物理ポイントにおい
て電圧レベルが変化することが理解できるであろう。こ
れらの電圧変動は、回路の物理特性など様々な原因によ
り発生する。即ち実際の材料、回路配線の間隔、特定の
構成部品同士の近接具合等、すべてが複合して電気的な
不安定環境を生成し、その結果、システムの状態が変化
すると（構成部品がオンやオフに切り替わるなど）電圧
変動が生じる。
【００２１】図３は、電気回路の９箇所のポイントＡ〜
Ｉを抽出し、これらのポイントの異なる時刻における電
圧レベルを示している。時間Ｔ0ではシステムは定状状
態にあり、電圧レベルはすべてのポイントで受容可能で
ある。システム内の各種の構成部品がポイントＴ1でオ
フに切り替わり、信号の周波数が増大するが、重大な電
圧スパイクは発生してない。しかし、時刻Ｔ2において
キャッシュなどの電力消費の多い装置がオンに切り替わ
り、いくつかのサンプル・ポイントで電圧レベルが受容
不可能なレベルまで降下する。特にポイントＡ、Ｂ、
Ｃ、及びＨの電圧は、処理速度への影響だけではなく、
データの完全性が脅かされるほどの点まで降下する。ポ
イントＥの電圧は、かろうじて受容可能であり、残りの
電圧サンプル・ポイントでは、重大な電圧降下が見られ
ない。回路の電圧サンプル・ポイントの約５０％に受容
不可能な電圧スパイクが発生し、これが原因で、過渡電
圧スパイクが散逸する間の処理速度の低下、及びレジス
タ回路、バッファ等に格納されたデータの消失を含む重
大な問題が生じる可能性があることが分かる。
Ｉを抽出し、これらのポイントの異なる時刻における電
圧レベルを示している。時間Ｔ0ではシステムは定状状
態にあり、電圧レベルはすべてのポイントで受容可能で
ある。システム内の各種の構成部品がポイントＴ1でオ
フに切り替わり、信号の周波数が増大するが、重大な電
圧スパイクは発生してない。しかし、時刻Ｔ2において
キャッシュなどの電力消費の多い装置がオンに切り替わ
り、いくつかのサンプル・ポイントで電圧レベルが受容
不可能なレベルまで降下する。特にポイントＡ、Ｂ、
Ｃ、及びＨの電圧は、処理速度への影響だけではなく、
データの完全性が脅かされるほどの点まで降下する。ポ
イントＥの電圧は、かろうじて受容可能であり、残りの
電圧サンプル・ポイントでは、重大な電圧降下が見られ
ない。回路の電圧サンプル・ポイントの約５０％に受容
不可能な電圧スパイクが発生し、これが原因で、過渡電
圧スパイクが散逸する間の処理速度の低下、及びレジス
タ回路、バッファ等に格納されたデータの消失を含む重
大な問題が生じる可能性があることが分かる。
【００２２】図４は、それぞれ参照番号１００、１０
１、及び１０２で表す複数のプロセッサ０、１、及び２
をもつシステムのブロック図である。記憶制御装置（Ｓ
ＣＵ）１０４（データ処理素子３）が示され、システム
・バス１１２によりプロセッサ１００、１０１、及び１
０２に相互接続されている。ＳＣＵ１０４は、レベル２
（Ｌ２）キャッシュ１１０へのアクセスを制御する。Ｌ
２キャッシュ１１０は、４つのアレイ０、１、２、３を
含み、これらはそれぞれ参照番号１２０、１２１、１２
２、１２３で表されている。アレイ１２０〜１２３の各
々は、複数のポート（本実施例では０〜３）を含み、デ
ータ処理素子（プロセッサ１００、１０１、１０２、及
びＳＣＵ１０４）による同時アクセスを許容にする。図
４の実施例は、図１に示したマイクロプロセッサという
より、むしろマルチプロセッサ・コンピュータ・システ
ムであることが分かる。したがって本発明は、非アクテ
ィブ状態からアクティブ状態に切り替えられたときに電
圧降下を生じさせるような電力を消費する構成部品（Ｄ
ＣＵ１０及びＬ２キャッシュ１１０等）をもつ、任意の
電気的システムでの使用を考慮していることが理解でき
るであろう。図２の制御回路４０などの制御回路は、図
２に関して前に説明した方法で、Ｌ２キャッシュ１１０
に含めることが可能である。本発明のこの実施例では、
Ｌ２キャッシュ１１０内の制御回路が監視するデータ処
理素子は、プロセッサ１００、１０１、１０２、及びＳ
ＣＵ１０４である。これらがいずれもキャッシュ１１０
をアクセスしていない場合、制御回路は上記のようにア
クセスを起動する。
１、及び１０２で表す複数のプロセッサ０、１、及び２
をもつシステムのブロック図である。記憶制御装置（Ｓ
ＣＵ）１０４（データ処理素子３）が示され、システム
・バス１１２によりプロセッサ１００、１０１、及び１
０２に相互接続されている。ＳＣＵ１０４は、レベル２
（Ｌ２）キャッシュ１１０へのアクセスを制御する。Ｌ
２キャッシュ１１０は、４つのアレイ０、１、２、３を
含み、これらはそれぞれ参照番号１２０、１２１、１２
２、１２３で表されている。アレイ１２０〜１２３の各
々は、複数のポート（本実施例では０〜３）を含み、デ
ータ処理素子（プロセッサ１００、１０１、１０２、及
びＳＣＵ１０４）による同時アクセスを許容にする。図
４の実施例は、図１に示したマイクロプロセッサという
より、むしろマルチプロセッサ・コンピュータ・システ
ムであることが分かる。したがって本発明は、非アクテ
ィブ状態からアクティブ状態に切り替えられたときに電
圧降下を生じさせるような電力を消費する構成部品（Ｄ
ＣＵ１０及びＬ２キャッシュ１１０等）をもつ、任意の
電気的システムでの使用を考慮していることが理解でき
るであろう。図２の制御回路４０などの制御回路は、図
２に関して前に説明した方法で、Ｌ２キャッシュ１１０
に含めることが可能である。本発明のこの実施例では、
Ｌ２キャッシュ１１０内の制御回路が監視するデータ処
理素子は、プロセッサ１００、１０１、１０２、及びＳ
ＣＵ１０４である。これらがいずれもキャッシュ１１０
をアクセスしていない場合、制御回路は上記のようにア
クセスを起動する。
【００２３】図５を参照すると、本発明の別の好ましい
実施例が示されている。前述のように、キャッシュ１０
又は１１０が一貫して消費する電力量を更に制御するこ
とが有利である。図５に示す実施例では、制御回路１４
０、１５０、１６０、及び１７０が各アクセス入力０、
１、２、及び３に含まれる。前述のように、各アクセス
入力は、アレイ０〜３の対応するデータ・ポートに接続
される。これは、キャッシュがＤＣＵ１０か又はＬ２キ
ャッシュ１１０かにより、アレイ２０〜２３又は１２０
〜１２３になる。
実施例が示されている。前述のように、キャッシュ１０
又は１１０が一貫して消費する電力量を更に制御するこ
とが有利である。図５に示す実施例では、制御回路１４
０、１５０、１６０、及び１７０が各アクセス入力０、
１、２、及び３に含まれる。前述のように、各アクセス
入力は、アレイ０〜３の対応するデータ・ポートに接続
される。これは、キャッシュがＤＣＵ１０か又はＬ２キ
ャッシュ１１０かにより、アレイ２０〜２３又は１２０
〜１２３になる。
【００２４】この場合、アクセス入力０は示されている
ように、データ処理素子としてのＳＣＵ１０４に接続さ
れ、ＯＲゲート１４８に入力される。残りのアクセス入
力１、２、３は、反転回路１４１、１４２及び１４３に
入力される。これらの反転回路の出力及びイネーブル信
号ＥＮ０は、ＡＮＤゲート１４６に入力される。次にこ
のＡＮＤゲートの出力は、アクセス入力０からの入力と
共にＯＲゲート１４８に入力される。
ように、データ処理素子としてのＳＣＵ１０４に接続さ
れ、ＯＲゲート１４８に入力される。残りのアクセス入
力１、２、３は、反転回路１４１、１４２及び１４３に
入力される。これらの反転回路の出力及びイネーブル信
号ＥＮ０は、ＡＮＤゲート１４６に入力される。次にこ
のＡＮＤゲートの出力は、アクセス入力０からの入力と
共にＯＲゲート１４８に入力される。
【００２５】アクセス入力１は、データ処理素子として
のプロセッサ１０２に接続され、ＯＲゲート１５８に入
力される。残りのアクセス入力０、２、３は、反転回路
１５１、１５２、及び１５３に入力される。これらの反
転回路の出力及びイネーブル信号ＥＮ１は、ＡＮＤゲー
ト１５６に入力される。次にこのＡＮＤゲートの出力
は、アクセス入力１からの入力と共にＯＲゲート１５８
に入力される。
のプロセッサ１０２に接続され、ＯＲゲート１５８に入
力される。残りのアクセス入力０、２、３は、反転回路
１５１、１５２、及び１５３に入力される。これらの反
転回路の出力及びイネーブル信号ＥＮ１は、ＡＮＤゲー
ト１５６に入力される。次にこのＡＮＤゲートの出力
は、アクセス入力１からの入力と共にＯＲゲート１５８
に入力される。
【００２６】アクセス入力２は、データ処理素子として
のプロセッサ１０１に接続され、ＯＲゲート１６８に入
力される。残りのアクセス入力０、１、３は、反転回路
１６１、１６２、及び１６３に入力される。これらの反
転回路の出力及びイネーブル信号ＥＮ２は、ＡＮＤゲー
ト１６６に入力される。次にこのＡＮＤゲートの出力
は、アクセス入力２からの入力と共にＯＲゲート１６８
に入力される。
のプロセッサ１０１に接続され、ＯＲゲート１６８に入
力される。残りのアクセス入力０、１、３は、反転回路
１６１、１６２、及び１６３に入力される。これらの反
転回路の出力及びイネーブル信号ＥＮ２は、ＡＮＤゲー
ト１６６に入力される。次にこのＡＮＤゲートの出力
は、アクセス入力２からの入力と共にＯＲゲート１６８
に入力される。
【００２７】アクセス入力３は、データ処理素子として
のプロセッサ１００に接続され、ＯＲゲート１７８に入
力される。残りのアクセス入力０、１、２は、反転回路
１７１、１７２、及び１７３に入力される。これらの反
転回路の出力及びイネーブル信号ＥＮ３は、ＡＮＤゲー
ト１７６に入力される。次にこのＡＮＤゲートの出力
は、アクセス入力３からの入力と共にＯＲゲート１７８
に入力される。
のプロセッサ１００に接続され、ＯＲゲート１７８に入
力される。残りのアクセス入力０、１、２は、反転回路
１７１、１７２、及び１７３に入力される。これらの反
転回路の出力及びイネーブル信号ＥＮ３は、ＡＮＤゲー
ト１７６に入力される。次にこのＡＮＤゲートの出力
は、アクセス入力３からの入力と共にＯＲゲート１７８
に入力される。
【００２８】図５を参照すると、キャッシュを実際にア
クセスする処理素子が何もない場合、１つ又は複数のイ
ネーブル信号（ＥＮ０、ＥＮ１、ＥＮ２、ＥＮ３）をア
クティブにすることにより、対応する制御回路がキャッ
シュ・アクセスを実行するようにセットアップされるこ
とが分かる。即ち、イネーブル信号によって各種の所定
のキャッシュ状態が選択できる。例えばすべてのイネー
ブル信号がアクティブであり、データ処理素子がいずれ
もキャッシュをアクセスしていない場合、制御回路１４
０、１５０、１６０、及び１７０のすべてが、個々のデ
ータ・ポートを介してアレイ・アクセスを起動する。更
に詳細に述べれば、論理０が各アクセス入力０〜３に入
力される場合、論理０が各ＯＲゲート１４８、１５８、
１６８、及び１７８に供給される。更に残りの論理０
が、対応する反転回路１４１〜１４３、１５１〜１５
３、１６１〜１６３、１７１〜１７３に入力され、その
結果、論理１だけがＡＮＤゲート１４６、１５６、１６
６、１７６に入力される。したがって、各制御回路１４
０、１５０、１６０、及び１７０からは論理１が出力さ
れ、その結果、各アレイ０〜３の比較回路が、生成され
たアドレスとアレイ内の実際のアドレス位置とのアドレ
ス比較を実施する。この比較により、各アレイ０〜３の
すべてのデータ・ポート０〜３がアクセスされるので、
キャッシュにより消費される電力が高レベルになる。
クセスする処理素子が何もない場合、１つ又は複数のイ
ネーブル信号（ＥＮ０、ＥＮ１、ＥＮ２、ＥＮ３）をア
クティブにすることにより、対応する制御回路がキャッ
シュ・アクセスを実行するようにセットアップされるこ
とが分かる。即ち、イネーブル信号によって各種の所定
のキャッシュ状態が選択できる。例えばすべてのイネー
ブル信号がアクティブであり、データ処理素子がいずれ
もキャッシュをアクセスしていない場合、制御回路１４
０、１５０、１６０、及び１７０のすべてが、個々のデ
ータ・ポートを介してアレイ・アクセスを起動する。更
に詳細に述べれば、論理０が各アクセス入力０〜３に入
力される場合、論理０が各ＯＲゲート１４８、１５８、
１６８、及び１７８に供給される。更に残りの論理０
が、対応する反転回路１４１〜１４３、１５１〜１５
３、１６１〜１６３、１７１〜１７３に入力され、その
結果、論理１だけがＡＮＤゲート１４６、１５６、１６
６、１７６に入力される。したがって、各制御回路１４
０、１５０、１６０、及び１７０からは論理１が出力さ
れ、その結果、各アレイ０〜３の比較回路が、生成され
たアドレスとアレイ内の実際のアドレス位置とのアドレ
ス比較を実施する。この比較により、各アレイ０〜３の
すべてのデータ・ポート０〜３がアクセスされるので、
キャッシュにより消費される電力が高レベルになる。
【００２９】ただし、適切な電圧レベルを維持するため
に、電力の約５０％だけが要求されるときにシステム性
能が受容可能であると規定されている場合、制御回路の
２つだけ、例えば１４０と１５０がイネーブルにされ
る。この場合、すべてのデータ処理素子はキャッシュの
アクセスに関してアイドル状態であり、論理０がアクセ
ス入力０〜３に入力される。入力１、２、３上のゼロが
反転回路１４１、１４２、及び１４３からの論理１とし
て、イネーブル信号ＥＮ０からの論理１と共にＡＮＤゲ
ート１４６に入力される。この結果、論理１がＡＮＤゲ
ート１４６から出力され、ＯＲゲート１４８に入力され
る。更に、アクセス入力０から論理０がＯＲゲート１４
８に入力される。この結果、論理１が制御回路１４０
（ＯＲゲート１４８）から出力され、アレイ０〜３への
アクセスがポート０で実行される。同様に入力０、２、
３上のゼロが、反転回路１５１、１５２、及び１５３か
らの論理１として、イネーブル信号ＥＮ１からの論理１
と共にＡＮＤゲート１５６に入力される。この結果、論
理１がＡＮＤゲート１５６から出力され、ＯＲゲート１
５８に入力される。更に、アクセス入力０から論理０が
ＯＲゲート１５８に入力される。この結果、論理１が制
御回路１５０（ＯＲゲート１５８）から出力され、アレ
イ０〜３へのアクセスがポート１で実行される。前述の
説明に基づき、信号ＥＮ０〜ＥＮ３をイネーブルにする
ことにより、制御回路１４０、１５０、１６０、及び１
７０をオン又はオフに切り替える方法が明らかである。
に、電力の約５０％だけが要求されるときにシステム性
能が受容可能であると規定されている場合、制御回路の
２つだけ、例えば１４０と１５０がイネーブルにされ
る。この場合、すべてのデータ処理素子はキャッシュの
アクセスに関してアイドル状態であり、論理０がアクセ
ス入力０〜３に入力される。入力１、２、３上のゼロが
反転回路１４１、１４２、及び１４３からの論理１とし
て、イネーブル信号ＥＮ０からの論理１と共にＡＮＤゲ
ート１４６に入力される。この結果、論理１がＡＮＤゲ
ート１４６から出力され、ＯＲゲート１４８に入力され
る。更に、アクセス入力０から論理０がＯＲゲート１４
８に入力される。この結果、論理１が制御回路１４０
（ＯＲゲート１４８）から出力され、アレイ０〜３への
アクセスがポート０で実行される。同様に入力０、２、
３上のゼロが、反転回路１５１、１５２、及び１５３か
らの論理１として、イネーブル信号ＥＮ１からの論理１
と共にＡＮＤゲート１５６に入力される。この結果、論
理１がＡＮＤゲート１５６から出力され、ＯＲゲート１
５８に入力される。更に、アクセス入力０から論理０が
ＯＲゲート１５８に入力される。この結果、論理１が制
御回路１５０（ＯＲゲート１５８）から出力され、アレ
イ０〜３へのアクセスがポート１で実行される。前述の
説明に基づき、信号ＥＮ０〜ＥＮ３をイネーブルにする
ことにより、制御回路１４０、１５０、１６０、及び１
７０をオン又はオフに切り替える方法が明らかである。
【００３０】上記の方法により、電力消費の多い装置の
活動状態をチップ及びシステムの両方のレベルにおいて
多様に調整できる。本発明は、データの完全性及び高周
波数動作の維持を保証しながら、電力消費を最適にする
高い柔軟性を提供する。加えて本発明では、設計段階に
おいてだけではなく、回路をシリコン内に実装した後で
も、この電力消費最適化技術が適用可能である。更に当
業者には、本発明がキャッシュなどの記憶装置に限ら
ず、電力を消費する任意の構成部品に適用可能であるこ
とが理解できるであろう。
活動状態をチップ及びシステムの両方のレベルにおいて
多様に調整できる。本発明は、データの完全性及び高周
波数動作の維持を保証しながら、電力消費を最適にする
高い柔軟性を提供する。加えて本発明では、設計段階に
おいてだけではなく、回路をシリコン内に実装した後で
も、この電力消費最適化技術が適用可能である。更に当
業者には、本発明がキャッシュなどの記憶装置に限ら
ず、電力を消費する任意の構成部品に適用可能であるこ
とが理解できるであろう。
【００３１】本発明の特定の好ましい実施例を示し説明
したが、記載された請求の範囲を逸脱せずに多数の変更
が可能であることが理解されるであろう。
したが、記載された請求の範囲を逸脱せずに多数の変更
が可能であることが理解されるであろう。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）複数のデータ処理装置に接続された
記憶装置を所定の状態に維持するための回路であって、
前記複数のデータ処理装置がいずれも前記記憶装置をア
クセスしていないときを判定するための手段と、前記複
数のデータ処理装置がいずれも前記記憶装置をアクセス
していないときに、前記記憶装置に対するアクセス・サ
イクルを起動するための手段と、を含む回路。 （２）前記判定する手段が、前記複数のデータ処理装置
の特定のものが、前記記憶装置から情報をアクセスして
いるときを判定する手段を含む、（１）に記載の回路。 （３）前記起動するための手段が、アクセス要求信号を
提供するための手段を含む、（２）に記載の回路。 （４）前記アクセス要求信号の受信に応答して前記記憶
装置をアクティブにする手段を更に含む、（３）に記載
の回路。 （５）前記アクティブにする手段が、前記複数のデータ
処理装置の１つが提示するアドレスを、複数の位置の１
つに対応するアドレスと突き合わせるための比較回路を
含む、（４）に記載の回路。 （６）前記所定の状態が指定された電圧レベルである、
（５）に記載の回路。 （７）前記比較回路による前記アドレスの突き合わせ
が、前記記憶装置を前記指定された電圧レベルで動作さ
せる、（６）に記載の回路。 （８）前記記憶装置が、対応する前記比較回路を有する
複数のアレイを含むキャッシュである、（７）に記載の
回路。 （９）前記起動する手段が、複数の前記アクセス要求信
号を前記複数のアレイの所定の部分に提供する手段を更
に含む、（８）に記載の回路。 （１０）複数のデータ処理装置に接続された記憶装置を
所定の状態に維持するための方法であって、前記複数の
データ処理装置がいずれも前記記憶装置をアクセスして
いないときを判定するステップと、前記複数のデータ処
理装置がいずれも前記記憶装置をアクセスしていないと
きに、前記記憶装置に対するアクセス・サイクルを起動
するステップと、を含む方法。 （１１）前記判定するステップが、前記複数のデータ処
理装置の特定の数のものが、前記記憶装置から情報をア
クセスしているときを判定するステップを含む、（１
０）に記載の方法。 （１２）前記起動するステップが、アクセス要求信号を
提供するステップを含む、（１１）に記載の方法。 （１３）前記アクセス要求信号の受信に応答して前記記
憶装置をアクティブにするステップを更に含む、（１
２）に記載の方法。 （１４）前記アクティブにするステップが、少なくとも
１つの比較回路により、前記複数のデータ処理装置の１
つが提示するアドレスを、複数の位置の１つに対応する
アドレスと突き合わせるステップを含む、（１３）に記
載の方法。 （１５）前記所定の状態が指定された電圧レベルであ
る、（１４）に記載の方法。 （１６）前記比較回路による前記アドレスの突き合わせ
ステップが、前記記憶装置を前記指定された電圧レベル
で動作させる、（１５）に記載の方法。 （１７）前記記憶装置が、対応する前記比較回路を有す
る複数のアレイを含むキャッシュである、（１６）に記
載の方法。 （１８）前記起動するステップが、複数の前記アクセス
要求信号を前記複数のアレイの所定の部分に提供するス
テップを更に含む、（１７）に記載の方法。 （１９）複数の他のＩＣに接続された第１のＩＣを所定
の状態に維持するための制御装置であって、前記複数の
他のＩＣの特定数のものが、前記第１のＩＣと通信して
いるときを判定する手段と、前記複数の他のＩＣがいず
れも前記第１のＩＣと通信していないときに、前記制御
装置により前記第１のＩＣに信号を伝送する手段と、を
含む制御装置。 （２０）前記信号を伝送する手段が、前記第１のＩＣに
起動要求信号を提供する手段と、前記起動要求信号の受
信に応答して前記第１のＩＣを起動する手段と、を含
む、（１９）に記載の装置。
記憶装置を所定の状態に維持するための回路であって、
前記複数のデータ処理装置がいずれも前記記憶装置をア
クセスしていないときを判定するための手段と、前記複
数のデータ処理装置がいずれも前記記憶装置をアクセス
していないときに、前記記憶装置に対するアクセス・サ
イクルを起動するための手段と、を含む回路。 （２）前記判定する手段が、前記複数のデータ処理装置
の特定のものが、前記記憶装置から情報をアクセスして
いるときを判定する手段を含む、（１）に記載の回路。 （３）前記起動するための手段が、アクセス要求信号を
提供するための手段を含む、（２）に記載の回路。 （４）前記アクセス要求信号の受信に応答して前記記憶
装置をアクティブにする手段を更に含む、（３）に記載
の回路。 （５）前記アクティブにする手段が、前記複数のデータ
処理装置の１つが提示するアドレスを、複数の位置の１
つに対応するアドレスと突き合わせるための比較回路を
含む、（４）に記載の回路。 （６）前記所定の状態が指定された電圧レベルである、
（５）に記載の回路。 （７）前記比較回路による前記アドレスの突き合わせ
が、前記記憶装置を前記指定された電圧レベルで動作さ
せる、（６）に記載の回路。 （８）前記記憶装置が、対応する前記比較回路を有する
複数のアレイを含むキャッシュである、（７）に記載の
回路。 （９）前記起動する手段が、複数の前記アクセス要求信
号を前記複数のアレイの所定の部分に提供する手段を更
に含む、（８）に記載の回路。 （１０）複数のデータ処理装置に接続された記憶装置を
所定の状態に維持するための方法であって、前記複数の
データ処理装置がいずれも前記記憶装置をアクセスして
いないときを判定するステップと、前記複数のデータ処
理装置がいずれも前記記憶装置をアクセスしていないと
きに、前記記憶装置に対するアクセス・サイクルを起動
するステップと、を含む方法。 （１１）前記判定するステップが、前記複数のデータ処
理装置の特定の数のものが、前記記憶装置から情報をア
クセスしているときを判定するステップを含む、（１
０）に記載の方法。 （１２）前記起動するステップが、アクセス要求信号を
提供するステップを含む、（１１）に記載の方法。 （１３）前記アクセス要求信号の受信に応答して前記記
憶装置をアクティブにするステップを更に含む、（１
２）に記載の方法。 （１４）前記アクティブにするステップが、少なくとも
１つの比較回路により、前記複数のデータ処理装置の１
つが提示するアドレスを、複数の位置の１つに対応する
アドレスと突き合わせるステップを含む、（１３）に記
載の方法。 （１５）前記所定の状態が指定された電圧レベルであ
る、（１４）に記載の方法。 （１６）前記比較回路による前記アドレスの突き合わせ
ステップが、前記記憶装置を前記指定された電圧レベル
で動作させる、（１５）に記載の方法。 （１７）前記記憶装置が、対応する前記比較回路を有す
る複数のアレイを含むキャッシュである、（１６）に記
載の方法。 （１８）前記起動するステップが、複数の前記アクセス
要求信号を前記複数のアレイの所定の部分に提供するス
テップを更に含む、（１７）に記載の方法。 （１９）複数の他のＩＣに接続された第１のＩＣを所定
の状態に維持するための制御装置であって、前記複数の
他のＩＣの特定数のものが、前記第１のＩＣと通信して
いるときを判定する手段と、前記複数の他のＩＣがいず
れも前記第１のＩＣと通信していないときに、前記制御
装置により前記第１のＩＣに信号を伝送する手段と、を
含む制御装置。 （２０）前記信号を伝送する手段が、前記第１のＩＣに
起動要求信号を提供する手段と、前記起動要求信号の受
信に応答して前記第１のＩＣを起動する手段と、を含
む、（１９）に記載の装置。
【図１】各種の命令実行装置、キャッシュ及びメモリを
含む中央電子複合体（ＣＥＣ）のブロック図である。
含む中央電子複合体（ＣＥＣ）のブロック図である。
【図２】本発明の制御回路の論理構成部品、及びその部
品のキャッシュなどの電力消費素子への接続を示す概略
図である。
品のキャッシュなどの電力消費素子への接続を示す概略
図である。
【図３】本発明が対処する問題を示すタイミング図であ
る。
る。
【図４】本発明の実施を可能にするマルチプロセッシン
グ・システムのブロック図である。
グ・システムのブロック図である。
【図５】複数の制御回路が装備される、本発明の別の好
ましい実施例を示す概略図である。
ましい実施例を示す概略図である。
１ 中央電子複合体 ２ 命令キャッシュ装置
（ＩＣＵ） ４ 浮動小数点装置（ＦＰ
Ｕ） ６ 固定小数点装置（ＦＸ
Ｕ） ８ 記憶制御装置（ＳＣ
Ｕ） １０ データ・キャッシュ
装置（ＤＣＵ） ４０ 制御回路 ４１、４２、４３ 反転回路 ４６ ＡＮＤゲート ４８ ＯＲゲート １１２ システム・バス １４０、１５０、１６０、１７０ 制御回路 １４１、１４２、１４３ 反転回路 １４６、１５６、１６６、１７６ ＡＮＤゲート １４８、１５８、１６８、１７８ ＯＲゲート １５１、１５２、１５３ 反転回路 １６１、１６２、１６３ 反転回路 １７１、１７２、１７３ 反転回路
（ＩＣＵ） ４ 浮動小数点装置（ＦＰ
Ｕ） ６ 固定小数点装置（ＦＸ
Ｕ） ８ 記憶制御装置（ＳＣ
Ｕ） １０ データ・キャッシュ
装置（ＤＣＵ） ４０ 制御回路 ４１、４２、４３ 反転回路 ４６ ＡＮＤゲート ４８ ＯＲゲート １１２ システム・バス １４０、１５０、１６０、１７０ 制御回路 １４１、１４２、１４３ 反転回路 １４６、１５６、１６６、１７６ ＡＮＤゲート １４８、１５８、１６８、１７８ ＯＲゲート １５１、１５２、１５３ 反転回路 １６１、１６２、１６３ 反転回路 １７１、１７２、１７３ 反転回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン・アーサー・シュミット アメリカ合衆国78641、テキサス州リアン ダー、ワゴン・ウェイ 13411 (72)発明者 ジョージ・マクニール・ラティモア アメリカ合衆国78750、テキサス州オース チン、ウェスターカーク・ドライブ 9108
Claims (20)
- 【請求項１】複数のデータ処理装置に接続された記憶装
置を所定の状態に維持するための回路であって、 前記複数のデータ処理装置がいずれも前記記憶装置をア
クセスしていないときを判定するための手段と、 前記複数のデータ処理装置がいずれも前記記憶装置をア
クセスしていないときに、前記記憶装置に対するアクセ
ス・サイクルを起動するための手段と、を含む回路。 - 【請求項２】前記判定する手段が、前記複数のデータ処
理装置の特定のものが、前記記憶装置から情報をアクセ
スしているときを判定する手段を含む、請求項１に記載
の回路。 - 【請求項３】前記起動するための手段が、アクセス要求
信号を提供するための手段を含む、請求項２に記載の回
路。 - 【請求項４】前記アクセス要求信号の受信に応答して前
記記憶装置をアクティブにする手段を更に含む、請求項
３に記載の回路。 - 【請求項５】前記アクティブにする手段が、前記複数の
データ処理装置の１つが提示するアドレスを、複数の位
置の１つに対応するアドレスと突き合わせるための比較
回路を含む、請求項４に記載の回路。 - 【請求項６】前記所定の状態が指定された電圧レベルで
ある、請求項５に記載の回路。 - 【請求項７】前記比較回路による前記アドレスの突き合
わせが、前記記憶装置を前記指定された電圧レベルで動
作させる、請求項６に記載の回路。 - 【請求項８】前記記憶装置が、対応する前記比較回路を
有する複数のアレイを含むキャッシュである、請求項７
に記載の回路。 - 【請求項９】前記起動する手段が、複数の前記アクセス
要求信号を前記複数のアレイの所定の部分に提供する手
段を更に含む、請求項８に記載の回路。 - 【請求項１０】複数のデータ処理装置に接続された記憶
装置を所定の状態に維持するための方法であって、 前記複数のデータ処理装置がいずれも前記記憶装置をア
クセスしていないときを判定するステップと、 前記複数のデータ処理装置がいずれも前記記憶装置をア
クセスしていないときに、前記記憶装置に対するアクセ
ス・サイクルを起動するステップと、を含む方法。 - 【請求項１１】前記判定するステップが、前記複数のデ
ータ処理装置の特定の数のものが、前記記憶装置から情
報をアクセスしているときを判定するステップを含む、
請求項１０に記載の方法。 - 【請求項１２】前記起動するステップが、アクセス要求
信号を提供するステップを含む、請求項１１に記載の方
法。 - 【請求項１３】前記アクセス要求信号の受信に応答して
前記記憶装置をアクティブにするステップを更に含む、
請求項１２に記載の方法。 - 【請求項１４】前記アクティブにするステップが、少な
くとも１つの比較回路により、前記複数のデータ処理装
置の１つが提示するアドレスを、複数の位置の１つに対
応するアドレスと突き合わせるステップを含む、請求項
１３に記載の方法。 - 【請求項１５】前記所定の状態が指定された電圧レベル
である、請求項１４に記載の方法。 - 【請求項１６】前記比較回路による前記アドレスの突き
合わせステップが、前記記憶装置を前記指定された電圧
レベルで動作させる、請求項１５に記載の方法。 - 【請求項１７】前記記憶装置が、対応する前記比較回路
を有する複数のアレイを含むキャッシュである、請求項
１６に記載の方法。 - 【請求項１８】前記起動するステップが、複数の前記ア
クセス要求信号を前記複数のアレイの所定の部分に提供
するステップを更に含む、請求項１７に記載の方法。 - 【請求項１９】複数の他のＩＣに接続された第１のＩＣ
を所定の状態に維持するための制御装置であって、 前記複数の他のＩＣの特定数のものが、前記第１のＩＣ
と通信しているときを判定する手段と、 前記複数の他のＩＣがいずれも前記第１のＩＣと通信し
ていないときに、前記制御装置により前記第１のＩＣに
信号を伝送する手段と、を含む制御装置。 - 【請求項２０】前記信号を伝送する手段が、 前記第１のＩＣに起動要求信号を提供する手段と、 前記起動要求信号の受信に応答して前記第１のＩＣを起
動する手段と、を含む、請求項１９に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62415996A | 1996-03-29 | 1996-03-29 | |
| US08/624159 | 1996-03-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1049263A true JPH1049263A (ja) | 1998-02-20 |
Family
ID=24500894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9059344A Pending JPH1049263A (ja) | 1996-03-29 | 1997-03-13 | コンピュータ・システムの電圧降下を限定する方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0798725A3 (ja) |
| JP (1) | JPH1049263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002182861A (ja) * | 2000-12-19 | 2002-06-28 | Toshiba Tec Corp | 多重化記憶制御装置 |
| JP2004295876A (ja) * | 2003-03-10 | 2004-10-21 | Matsushita Electric Ind Co Ltd | 省電力演算装置及びその方法、並びに省電力演算プログラム及びその記録媒体 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0617812B1 (en) * | 1991-12-17 | 1998-03-04 | Compaq Computer Corporation | Apparatus for reducing computer system power consumption |
| JP3587542B2 (ja) * | 1992-06-19 | 2004-11-10 | インテル・コーポレーション | 電力消費を節減する方法および装置 |
-
1997
- 1997-03-03 EP EP97301391A patent/EP0798725A3/en not_active Ceased
- 1997-03-13 JP JP9059344A patent/JPH1049263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002182861A (ja) * | 2000-12-19 | 2002-06-28 | Toshiba Tec Corp | 多重化記憶制御装置 |
| JP2004295876A (ja) * | 2003-03-10 | 2004-10-21 | Matsushita Electric Ind Co Ltd | 省電力演算装置及びその方法、並びに省電力演算プログラム及びその記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0798725A3 (en) | 1999-09-22 |
| EP0798725A2 (en) | 1997-10-01 |
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