JPH1049705A - Ｚバッファ方式隠面消去装置 - Google Patents

Abstract

(57)【要約】 【課題】 少ない容量のＺバッファ部によって、高画質
を要求される描画と速度を要求させる描画の両方を実現
できるＺバッファ方式隠面消去装置を提供することにあ
る。 【解決手段】 Ｚ演算回路部１６は、Ｚｄアドレス３
１、Ｚバッファ部制御信号３２によりＺバッファ部１４
を制御し、Ｚｄデータ３０をＺバッファ部１４に書き込
んだり、読み出したりする。Ｚバッファ部１４への書き
込みの許可は、書き込み許可信号生成回路部１７によ
り、Ｚｄデータの上位と下位で別々に行われる。書き込
み許可信号生成回路部１７は、書き込み許可信号生成回
路部制御信号２９に従って制御され、Ｚ演算回路部１６
からの通常速比較結果３３と倍速比較結果上位３４と倍
速比較結果下位３５とを入力し、Ｚ上位書き込み許可信
号３６とＺ下位書き込み許可信号３７をＺバッファ部１
４に対し出力し、書き込み許可信号３８を入出力部１５
に対し出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、３次元もしくは２
次元のグラフィック表示装置において、描画された物体
の奥行き情報を利用して隠面消去を行うＺバッファ方式
隠面消去装置に関する。

【０００２】

【従来の技術】コンピュータグラフィックスにおいて
は、３次元空間の物体を表示平面に投射することによっ
て、３次元画像を表示する。このときに、表示平面にい
る観察者からは、手前ある物体の後ろにある物体は見え
ない。したがって、実際に見える状況と同様の表示にす
るため、後方の物体の面を消去する隠面消去の処理を行
う。隠面消去の方法には色々あるが、その一つとして、
物体の奥行き情報であるＺ値をＺバッファ部に格納して
おき、入力Ｚ値と比較してＺ値の小さいほうの画像デー
タのみをフレームバッファに書き込むというＺバッファ
方式の隠面消去方法がある。

【０００３】図９は、Ｚバッファ方式の隠面処理を行う
従来のグラフィック表示装置のブロック図である。この
グラフィック表示装置は、グラフィックエンジン１１、
カラーデータを記憶するフレームバッファ１２、Ｚデー
タを用いて隠面処理を行うＺバッファ方式隠面消去装置
１３ｂ、Ｚバッファ方式隠面消去装置１３ｂ内にあって
Ｚ値のデータ（以後、Ｚデータと略称する）を記憶する
Ｚバッファ部１４から構成される。

【０００４】フレームバッファ１２は、画像内のピクセ
ルのカラー及び輝度のデジタル信号を保持する記憶装置
であり、例えばＤＲＡＭあるいはＳＲＡＭを用いる。Ｚ
バッファ部１４は、フレームバッファ１２内の各ピクセ
ル毎にＺデータである一つの数字を保持する記憶装置で
ある。Ｚデータは、観察者と、ピクセルにてディスプレ
イされている対象との距離を示す。

【０００５】このグラフィック表示装置の隠面消去の処
理について説明する。グラフィックエンジン１１は、３
次元の画像データに基づき、モデリングやレンダリング
等の処理を行う。その過程で、各ピクセルに対するＺデ
ータを算出する。グラフィックエンジン１１は、この算
出したＺデータ２１とＺアドレス２２をＺバッファ方式
隠面消去装置１３ｂに出力し、Ｚバッファ部１４に格納
させ表示平面で同一部分を占めるピクセルのＺデータ
を、Ｚバッファ部１４に格納されているＺデータと比較
する。Ｚデータの小さい方をＺバッファ部１４に格納す
るとともに、フレームバッファ１２にそのＺデータに対
応するピクセルの輝度及びカラーデータ４６を書き込む
指示を与える書き込み許可信号２５を送出する。

【０００６】図１０は、Ｚバッファ方式隠面消去装置の
ブロック図である。このＺバッファ方式隠面消去装置１
３ｂは、入出力部１５と、Ｚ演算回路部５１と、Ｚバッ
ファ部１４と、書き込み許可信号生成回路部５２とを備
える。

【０００７】入出力部１５は、Ｚデータ２１、Ｚアドレ
ス２２、比較モード２３、比較条件２４が入力され、Ｚ
ｓデータ２６、Ｚｓアドレス２７、Ｚ演算回路部制御信
号２８をＺ演算回路部５１に、また書き込み許可信号生
成回路部制御信号２９を書き込み許可信号生成回路部５
２に、書き込み許可信号２５を外部のフレームバッファ
１２に出力する。

【０００８】Ｚ演算回路部５１は、Ｚｄアドレス３１、
Ｚバッファ部制御信号３２によりＺバッファ部１４を制
御し、演算に使用するＺｄデータ３０をＺバッファ部１
４に書き込んだり、読み出したりする。Ｚバッファ部１
４への書き込みの許可は、Ｚ書き込み許可信号生成回路
部５２により行われる。書き込み許可信号生成回路部５
２は、書き込み許可信号生成回路部制御信号２９に従っ
て制御され、Ｚ演算回路部５１からの比較結果５３が入
力される。書き込み許可信号５４をＺバッファ部１４に
対し出力し、書き込み許可信号３８を入出力部１５に対
し出力する。

【０００９】このＺバッファ方式隠面消去装置１３ｂの
動作について図１１のフローチャートに基づいて説明す
る。まず、始めにＺ演算回路部５１は、新しいデータを
待っているものとする。入出力部１５は外部からデータ
の入力があると（ステップＳ３１）、Ｚ演算回路制御信
号２８によって、Ｚデータ２１、Ｚアドレス２２が到着
したことをＺ演算回路部５１に知らせる。Ｚ演算回路部
５１は、Ｚｓデータ２６とＺｓアドレス２７を取り込む
（ステップＳ３２）。

【００１０】次に、Ｚ演算回路部５１はＺバッファ部１
４に対しＺｄアドレス３１を与え、Ｚバッファ部制御信
号３２によってＺバッファ部１４に出力要求を行う。Ｚ
バッファ部１４は、Ｚバッファ部制御信号３２に従いＺ
ｄアドレス３１の位置に保存されているＺｄデータ３０
を出力する（ステップＳ３３）。Ｚ演算回路部５１は、
Ｚバッファ部１４から入力されたＺｄデータ３０と、入
力部１５から入力されたＺｓデータ２６とを比較する
（ステップＳ３４）。

【００１１】入力部１５から入力されたＺ演算回路部制
御信号２８によって決定される条件「ＺｄよりＺｓの方
が小さい」に上記比較の結果が合致した場合（ステップ
Ｓ３５）、Ｚ演算回路部５１は比較結果５３を書き込み
許可信号生成回路部５２に出力し、書き込み許可生成回
路部５２はＺ書き込み許可信号５４として１を出力する
（ステップＳ３６）。Ｚ演算回路部５１は、Ｚバッファ
部１４に対しＺｄデータ３０とＺｄアドレス３１を出力
し、Ｚバッファ部制御信号３２によって書き込み要求を
行う。Ｚバッファ部１４は要求にしたがって、Ｚｄアド
レスに対応する位置にＺｓデータをＺｄデータとして保
存する（ステップＳ３７）。決定される条件「Ｚｄより
Ｚｓの方が小さい」に合致しない場合は、書き込み許可
生成回路部５２は書き込み許可信号として０を出力し
（ステップＳ３８）、Ｚバッファ部１４に書き込みは行
わない。再び新しいデータ待ちに入り、以上の動作を繰
り返す。外部から比較モード２３及び比較条件２４をセ
ットできる。

【００１２】図１２は、理想的な隠面消去のプロセスを
示している。３つのグラフの右方向がＺ軸方向であり、
観察者が見ている方向である。２つのピクセルデータの
重ね合わせの結果、視点に近いピクセルのみが残ってい
る。

【００１３】図１３は、通常のメモリなどに対する書き
込み方法と同じ方法で書き込んだ結果を示している。通
常の書き込みではデータは常に上書きされる。常に後に
書いたものが残されるので正しい隠面消去は行われな
い。

【００１４】図１４は、従来のＺバッファ方式による隠
面消去のプロセスを示している。Ｚデータの大きい方
は、図の斜線部のピクセルのように、Ｚバッファ部１４
にＺデータを書き込まないか、他のＺデータを重ね書き
するかのどちらかによってＺバッファ部１４に残らな
い。Ｚバッファ部１４に保存されるＺデータに対応した
ピクセルデータがフレームバッファ１２に保存される。
最終的にＺバッファ部１４のすべてのアドレスにおいて
そのアドレスに書き込まれたＺデータのうち、最も小さ
いものが残される。フレームバッファ１２にそのＺデー
タに対応したピクセルデータが残される。

【００１５】このようにして、隠面消去は行われるが、
従来のＺバッファ方式隠面消去装置１３ｂから生じるも
のは、各データ毎の書き込みの可・不可を意味する書き
込み許可信号２５と最終的にＺバッファ部１４内に残っ
たＺデータである。図１５及び図１６は従来のＺバッフ
ァ方式隠面消去装置を使用した際のフレームバッファ１
２及びＺバッファ部１４へのアクセスを表したものであ
る。フレームバッファ１２及びＺバッファ部１４へのア
クセスはクロックに同期して行われる。

【００１６】図１５は、画質最優先の描画のフレームバ
ッファ１２及びＺバッファ部１４のアクセスを表してい
る。画質優先の描画においては、半透明処理などが多用
される。この半透明処理においては、フレームバッファ
１２からカラーデータ４６を読み出す必要があるので、
グラフィックエンジン１１はフレームバッファ１２に対
して読み出しと書き込みを交互に繰り返している。同様
に、隠面消去装置１３ｂは、Ｚバッファ部１４に対して
読み出しと書き込みを交互に繰り返している。

【００１７】図１６は、速度優先の描画時のフレームバ
ッファ１２及びＺバッファ部１４へのアクセスを表して
いる。画質優先時と異なり速度優先時はカラーデータ４
６を読み出す必要がないので、グラフィックエンジン１
１はフレームバッファ１２に対して書き込みだけを行
う。隠面消去装置１３ｂは、Ｚバッファ部１４に対して
は読み出しと書き込みを交互に繰り返している。

【００１８】

【発明が解決しようとする課題】画質優先描画時は、Ｚ
バッファ部１４とフレームバッファ１２へのメモリアク
セスは同じなので、同一の構成のメモリを用いることが
できる。ところが、速度優先描画時は、Ｚバッファ部１
４の速度がフレームバッファ１２の倍必要であるので、
Ｚバッファ部１４はメモリを二つ有して、これを交互に
使用することによって速度を稼ぐ方式が用いられてい
る。しかし、この方式はどうしてもメモリが多量に必要
になってしまう。したがって、半透明処理など高画質を
要求される描画と、画質より速度が必要である描画の両
方を、少ないＺバッファ部メモリで実現できないという
欠点があった。

【００１９】本発明の目的は、少ない容量のＺバッファ
部によって、高画質を要求される描画と速度を要求させ
る描画の両方を実現できるＺバッファ方式隠面消去装置
を提供することにある。

【００２０】

【課題を解決するための手段】本発明は、Ｚ値を保存す
るＺバッファ部と、入力されたＺ値と前記Ｚバッファ部
に保存されているＺ値とを比較するＺ演算部とを備え、
前記Ｚ演算部で比較したＺ値の小さいほうを前記Ｚバッ
ファ部に再び保存するＺバッファ方式隠面消去装置であ
る。前記Ｚ演算部は、Ｚ値を一つずつ順次比較演算する
通常速とＺ値を複数並列に処理する高速の二つの比較モ
ードを有することを特徴とする。

【００２１】また、高速比較モードの場合、前記Ｚバッ
ファ部は、Ｚ値を通常速比較モードの半分のビット幅で
同一アドレスに２つのデータを保存し、前記Ｚ演算部
は、前記２つのデータを同時に読み出して並列に比較演
算を行うことを特徴とする。

【００２２】さらに、前記Ｚバッファ部は、各アドレス
の保存データを上位と下位に分け、書き込みの可・不可
の制御を別々に行うことを特徴とする。

【００２３】本発明によれば、速度描画時は並列処理の
高速比較モードを用い、画質優先描画時は通常速比較モ
ードを用いる。それによって、フレームバッファと同じ
サイズのＺバッファ部で高画質を要求される描画と画質
より速度が必要である描画の両方を少ないＺバッファ部
で、実現することができる。特に、データ幅を半分にし
て、Ｚバッファ部に保存してあれば、アドレスに対し
て、一度に二つのデータが得られ、それを並列処理すれ
ば、処理速度は２倍となる。さらに、前記Ｚバッファ部
は、各アドレスの保存データを上位と下位に分け、書き
込みの可・不可の制御を別々に行うので、それぞれの１
アドレス内のデータをそれぞれ書き換えることができ
る。

【００２４】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。図１は、本発明に係
るＺバッファ方式隠面消去装置の一実施形態を示すブロ
ック図である。このＺバッファ方式隠面消去装置は、図
１０とほぼ同じ構成であるので、対応する部分には同一
符号を付し、説明は省略する。本実施形態が、図１０と
異なる点は、Ｚ演算回路部１６と、書き込み許可信号生
成回路部１７である。

【００２５】Ｚ演算回路部１６は、Ｚｄアドレス３１、
Ｚバッファ部制御信号３２によりＺバッファ部１４を制
御し、演算に使用するＺｄデータ３０をＺバッファ部１
４に書き込んだり、読み出したりする。Ｚバッファ部１
４への書き込みの許可は、書き込み許可信号生成回路部
１７により、Ｚｄデータの上位と下位で別々に行われ
る。書き込み許可信号生成回路部１７は、書き込み許可
信号生成回路部制御信号２９に従って制御され、Ｚ演算
回路部１６からの通常速比較結果３３と倍速比較結果上
位３４と倍速比較結果下位３５とを入力し、Ｚ上位書き
込み許可信号３６とＺ下位書き込み許可信号３７をＺバ
ッファ部１４に対し出力し、書き込み許可信号３８を入
出力部１５に対し出力する。Ｚ演算回路部１６は、図２
に示すように、通常速比較手段４０と倍速比較手段４１
の両方の比較手段を有する。以下に、このＺ演算回路部
１６の動作を中心に隠面消去装置１３ａの動作の概要に
ついて説明する。

【００２６】図３は通常速比較モードの場合のＺバッフ
ァ部１４の構成を表している。図においてＺ［ｘ，ｙ］
とは、画面上のｘ，ｙの位置にあるピクセルに対応する
Ｚｄデータを意味している。図において、一つ一つの四
角がＺバッファ部１４のメモリの１要素を表し、一つの
アドレスに格納されている。隠面消去装置１３ａは、こ
のメモリの１要素を単位として読み出し及び書き込みを
行う。但し、書き込みの可・不可の制御についてはこの
メモリ単位の上位と下位別々に行う。通常速比較モード
時は、Ｚバッファ部１４へのメモリアクセスはフレーム
バッファ１２へのメモリアクセスと同じ速度である。こ
の速度を実現するためＺ演算回路部１６は１回に１ピク
セル分のＺ比較を行う。

【００２７】図４は、通常速比較モードのＺバッファの
動作概要について示している。図のように、Ｚバッファ
部１４のメモリの１要素の上位と下位で１つのＺｄデー
タを構成する。このＺｄデータ３０を取り出し、入出力
部１５からのＺｓデータ２６と比較部４０で比較する。
その比較結果を利用しＺバッファ部１４への書き込みを
制御する。通常速比較モードの場合、Ｚバッファ部１４
のメモリの１要素の上位と下位で１つのＺｄデータ３０
を構成するので、図のように、書き込み許可信号生成回
路部１７において生成するＺ上位書き込み許可信号３６
とＺ下位書き込み許可信号３７は通常速比較結果をその
まま使用する。そして、値の小さいほうのＺデータを書
き込む。

【００２８】図５は、倍速比較モードの場合のＺバッフ
ァ部１４の構成を表している。通常速比較モードに対し
倍速比較モードでは、Ｚバッファ部１４へのアクセスは
フレームバッファ１２へのアクセスに対し倍の速度で行
う必要がある。本隠面消去装置１３ａでは、Ｚｄデータ
のビット幅を半分にし、１回のアクセスで２ピクセル分
を処理することで上記要求を実現している。このため、
図に示すように、隣り合う２ピクセル分のＺｄデータを
１単位としてＺバッファ部１４の同一アドレスに格納す
る。

【００２９】図６は、倍速比較モード時の動作概要を表
している。本隠面消去装置１３ａは２ピクセルのＺｄデ
ータ３０をＺｄアドレス３１によってアドレスを指定す
ることによってＺバッファ部１４から同時に読み出し、
Ｚ演算回路部１６内でＺｄデータ３０及びＺｓデータ２
６を上位下位の２つに分割する。そして、上位と下位に
ついて、比較部４１によって各々同時に比較処理を行
う。その後、各々の比較結果を利用しＺバッファ部１４
にＺデータを書き込む。倍速比較モードの場合、Ｚバッ
ファ部１４のメモリ１要素の上位と下位が各々１つのＺ
ｄデータを表すので、図のようにＺ上位書き込み許可信
号３６は倍速比較結果上位３４をそのまま使用し、Ｚ下
位書き込み許可信号３７は倍速比較結果下位３５をその
まま使用する。

【００３０】次に、書き込み許可信号２５の生成につい
て説明する。通常速比較モード時は通常速結果をそのま
ま書き込み許可信号２５として出力する。倍速比較モー
ド時は、１回に２ピクセル分ずつ比較結果が生成され
る。ところが、書き込み許可信号２５はフレームバッフ
ァ１２への書き込みに合わせて１ピクセル分ずつ出力す
ることが望ましい。このため、書き込み許可信号制御信
号回路部１７において、倍速比較結果上位３４及び倍速
比較結果下位３５を変換し、書き込み許可信号３８を生
成する。入出力部１５は、この書き込み許可信号３８に
基づいて書き込み許可信号２５を生成する。

【００３１】図７は、倍速比較モード時の比較結果と書
き込み許可信号２５の関係を表したタイムチャートであ
る。前述のとおり、本隠面消去装置１３ａはＺバッファ
部１４に対する１回の読み出しと書き込みの間に２ピク
セル分の比較結果を生成する。図においてＲＥ０とＲＥ
１が同時に生成された比較結果を表している。１回に１
ピクセル分ずつ書き込み許可信号２５を生成するにはＲ
Ｅ０をそのまま出力しＲＥ１については、１アクセス時
間分遅らせて出力する必要がある。このため倍速比較モ
ード時の書き込み許可信号生成回路部１７の動作は以下
のようになる。 ・偶数番目のピクセルの比較結果はそのまま書き込み許
可信号２５として出力する。 ・奇数番目のピクセルの比較結果は１アクセス時間分遅
らせて書き込み許可信号２５として出力する。

【００３２】以下、本発明のＺバッファ方式隠面消去装
置の動作について詳細に説明する。まず、通常速比較モ
ード時の動作について説明する。通常速比較モード時の
動作は、基本的に従来の隠面消去装置１３ｂの動作（図
１０参照）と同じであるが、以下の点が異なる。

【００３３】Ｚ演算回路部１６は、図１１に示したステ
ップＳ３５の条件に比較の結果が合致した場合、通常速
比較結果３３として１を、また合致しない場合は０を出
力する。書き込み許可信号生成回路部１７は通常速比較
結果３３をＺ上位書き込み許可信号３６、Ｚ下位書き込
み許可信号３７、書き込み許可信号３８として出力す
る。

【００３４】図８は、Ｚバッファ方式隠面消去装置の倍
速比較モード時のフローチャートである。はじめにＺ演
算回路部１６は、新しいデータを待っているとする。入
出力部１５は、外部からＺデータの入力があると（ステ
ップＳ１１）、Ｚ演算回路部１６に、Ｚ演算回路部制御
信号２８によってＺデータ２１、Ｚアドレス２２が到着
したことを知らせる。Ｚ演算回路部１６は、Ｚｓデータ
２６、Ｚｓアドレス２７を受け取る（ステップＳ１
２）。

【００３５】Ｚ演算回路部１６は、Ｚバッファ部１４に
対し、Ｚｄアドレス３１を与えＺバッファ部制御信号３
２によってＺバッファ部１４に出力要求を行う。Ｚバッ
ファ部１４はＺバッファ部制御信号３２に従い、Ｚｄア
ドレス３１の位置に保存されているＺｄデータ３０を出
力する（ステップＳ１３）。

【００３６】Ｚ演算回路部１６は、Ｚバッファ部１４か
ら入力されたＺｄデータ３０と入出力部１５から入力さ
れたＺｓデータ２６とを上位、下位に分割する。その
後、上位は上位同士（ＺｄＨ−ＺｓＨ）、下位は下位同
士（ＺｄＬ−ＺｓＬ）で同時に比較演算を行う（ステッ
プＳ１４）。入出力部１５から入力されたＺ演算回路部
制御信号２８によって決定される条件「ＺｄＨ−ＺｓＨ
の方が小さい」に上位同士の比較結果が合致した場合
（ステップＳ１５）、倍速比較結果上位３４として１を
出力する（ステップＳ１６）。また、合致しない場合
は、０を出力する（ステップＳ１７）。

【００３７】入出力部１５から入力されたＺ演算回路部
制御信号２８によって決定される条件「ＺｄＬ−ＺｓＬ
の方が小さい」に下位同士の比較の結果が合致した場合
（ステップＳ１８）、倍速比較結果下位３５として１を
書き込み許可信号生成回路部１７に出力する（ステップ
Ｓ１９）。また、合致しない場合は０を出力する（ステ
ップＳ２０）。

【００３８】書き込み許可信号生成回路部１７は、倍速
比較結果上位３４と倍速比較結果下位３５を前述の方法
によって変換し、書き込み許可信号３８として入出力部
１５に出力する。また倍速比較結果上位３４をＺ上位書
き込み許可信号３６として出力する。また倍速比較結果
下位３５をＺ下位書き込み許可信号３７として出力す
る。Ｚ演算回路部１６はＺバッファ部１４に対してＺｓ
データ２６とＺｄアドレス３０を出力し、Ｚバッファ部
制御信号３２によって書き込み要求を行う。Ｚバッファ
部１４は要求にしたがって、Ｚｄアドレスに対応する位
置にＺデータを保存する（ステップＳ２１）。この際Ｚ
上位書き込み許可信号３６が１の場合、Ｚｓデータ２６
の上位が保存され、０の場合保存されない。またＺ下位
書き込み許可信号３７が１の場合、Ｚｓデータ２６の下
位が保存され、０の場合は保存されない。次に、新しい
データ待ちに入る。以上の動作を繰り返す。

【００３９】以下、例外的な動作について説明する。入
力部１５は、外部から比較モード２３及び比較条件２４
をセットする要求があると、それを保存する。また同時
にＺ演算回路部制御信号２８及び書き込み許可信号生成
回路部制御信号２９を上記比較モード２３に従って設定
する。入出力部１５は、外部から比較モード２３及び比
較条件２４の出力要求があると、それを出力する。

【００４０】

【発明の効果】従って、この発明によれば、上述した手
段を有することにより、速度優先描画時は、並列処理の
倍速比較モードを用い、画質優先描画時は通常速比較モ
ードを用いることによって、フレームバッファと同じサ
イズのＺバッファ部で高画質を要求される描画の両方を
少ないＺバッファ部メモリで実現することができる。ま
た、データ幅を半分にして、Ｚバッファ部に保存してあ
れば、アドレスに対して、一度に二つのデータが得ら
れ、それを並列処理すれば、処理速度は２倍となる。さ
らに、前記Ｚバッファ部は、各アドレスの保存データを
上位と下位に分け、書き込みの可・不可の制御を別々に
行うので、それぞれの１アドレス内のデータをそれぞれ
書き換えることができ、倍速でも通常速でも隠面消去処
理が可能となる。

【図面の簡単な説明】

【図１】本発明に係るＺバッファ方式隠面消去装置の一
実施形態を示すブロック図である。

【図２】Ｚ演算回路部を示すブロック図である。

【図３】通常速比較モードの場合のＺバッファ部の説明
図である。

【図４】通常速比較モードのＺバッファ部の動作概要の
説明図である。

【図５】倍速比較モードの場合のＺバッファ部の説明図
である。

【図６】倍速比較モード時のＺバッファ部の動作概要の
説明図である。

【図７】倍速比較モード時の比較結果と書き込み許可信
号の関係を表したタイムチャートである。

【図８】Ｚバッファ方式隠面消去装置の倍速比較モード
時のフローチャートである。

【図９】Ｚバッファ方式の隠面処理を行う従来のグラフ
ィック表示装置のブロック図である。

【図１０】従来のＺバッファ方式隠面消去装置のブロッ
ク図である。

【図１１】従来のＺバッファ方式隠面消去装置の動作を
示すフローチャートである。

【図１２】理想的な隠面消去のプロセスを示す説明図で
ある。

【図１３】隠面消去動作がない通常の書き込み動作を示
す説明図である。

【図１４】従来のＺバッファ方式による隠面消去のプロ
セスを示す説明図である。

【図１５】画質最優先の描画のフレームバッファ及びＺ
バッファ部のアクセスを表すタイムチャートである。

【図１６】速度優先の描画時のフレームバッファ及びＺ
バッファ部へのアクセスを表すタイムチャートである。

【符号の説明】

１３ Ｚバッファ方式隠面消去装置 １４ Ｚバッファ １５ 入出力部 １６ Ｚ演算回路部 １７ 書き込み許可信号生成回路部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 Ｚ値を保存するＺバッファ部と、入力さ
   れたＺ値と前記Ｚバッファ部に保存されているＺ値とを
   比較するＺ演算部とを備え、前記Ｚ演算部で比較したＺ
   値の小さいほうを前記Ｚバッファ部に再び保存するＺバ
   ッファ方式隠面消去装置において、 前記Ｚ演算部は、Ｚ値を一つずつ順次比較演算する通常
   速とＺ値を複数並列に処理する高速の二つの比較モード
   を有することを特徴とするＺバッファ方式隠面消去装
   置。
2. 【請求項２】 高速比較モードの場合、 前記Ｚバッファ部は、Ｚ値を通常速比較モードの半分の
   ビット幅で同一アドレスに２つのデータを保存し、 前記Ｚ演算部は、前記２つのデータを同時に読み出して
   並列に比較演算を行うことを特徴とする請求項１記載の
   Ｚバッファ方式隠面消去装置。
3. 【請求項３】 前記Ｚバッファ部は、各アドレスのＺ値
   の保存データを上位と下位に分け、書き込みの可・不可
   の制御を別々に行うことを特徴とする請求項２記載のＺ
   バッファ方式隠面消去装置。