JPH1050064A - メモリセル回路 - Google Patents
メモリセル回路Info
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- JPH1050064A JPH1050064A JP8205119A JP20511996A JPH1050064A JP H1050064 A JPH1050064 A JP H1050064A JP 8205119 A JP8205119 A JP 8205119A JP 20511996 A JP20511996 A JP 20511996A JP H1050064 A JPH1050064 A JP H1050064A
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路に配置されるメモリセル回路
のビットラッチ部において、書き込みビットデータと保
持ビットデータの論理値の衝突を緩衝しつつ、複数のポ
ートを有するＲＡＭ集積回路にも使用できるメモリセル
回路を提供する。 【解決手段】 ２つのインバータを同一方向にループ接
続して書き込みデータを保持し、書き込み用ビット線か
らのデータを反転増幅してビットラッチ部への転送を制
御し、ビットラッチ部を電流的に分離しつつ読み出しデ
ータを反転し、読み出し用ワード線の論理値により読み
出しデータを転送または禁止する。書き込みポート若し
くは読み出しポート、または両方を各々複数設ける。読
み出し用転送ゲートの入力を接地または開放して読み出
しデータの転送と等価にする。
のビットラッチ部において、書き込みビットデータと保
持ビットデータの論理値の衝突を緩衝しつつ、複数のポ
ートを有するＲＡＭ集積回路にも使用できるメモリセル
回路を提供する。 【解決手段】 ２つのインバータを同一方向にループ接
続して書き込みデータを保持し、書き込み用ビット線か
らのデータを反転増幅してビットラッチ部への転送を制
御し、ビットラッチ部を電流的に分離しつつ読み出しデ
ータを反転し、読み出し用ワード線の論理値により読み
出しデータを転送または禁止する。書き込みポート若し
くは読み出しポート、または両方を各々複数設ける。読
み出し用転送ゲートの入力を接地または開放して読み出
しデータの転送と等価にする。
Description
【０００１】
【発明の属する技術分野】本発明は、書き込みまたは読
み出し可能な半導体記憶装置（ＲＡＭ）におけるメモリ
セル回路に関し、特に、書き込み若しくは読み出し、ま
たはこれら両方のためのポートを複数個ずつ有し、かつ
データの保持機能における信頼性を向上させるメモリセ
ル回路に関する。
み出し可能な半導体記憶装置（ＲＡＭ）におけるメモリ
セル回路に関し、特に、書き込み若しくは読み出し、ま
たはこれら両方のためのポートを複数個ずつ有し、かつ
データの保持機能における信頼性を向上させるメモリセ
ル回路に関する。
【０００２】
【従来の技術】従来、ＲＡＭ集積回路においてシングル
エンドでデータ書き込みを行うメモリセル回路があり、
その構成についてＩＥＥＥカスタム集積回路カンファラ
ンス（ＩＥＥＥ Custom Integrated Circuits Confere
nce,1989）の23.6.1頁〜23.6.4頁に記載されている。こ
のメモリセル回路は、ＲＡＭ集積回路におけるポート数
の増加に伴い配線の総数が増大するのを避けるため、デ
ータの差動入力により書き込む代わりにシングルエンド
でデータの書き込みを行う方式を採用している。
エンドでデータ書き込みを行うメモリセル回路があり、
その構成についてＩＥＥＥカスタム集積回路カンファラ
ンス（ＩＥＥＥ Custom Integrated Circuits Confere
nce,1989）の23.6.1頁〜23.6.4頁に記載されている。こ
のメモリセル回路は、ＲＡＭ集積回路におけるポート数
の増加に伴い配線の総数が増大するのを避けるため、デ
ータの差動入力により書き込む代わりにシングルエンド
でデータの書き込みを行う方式を採用している。
【０００３】図６は、シングルエンド・メモリセル回路
の一例を説明する回路図である。この従来例は、マトリ
ックス状に配列されＲＡＭ集積回路に使用される多数の
メモリセル回路Ｃ４の中の１つを示すものであって、書
き込み用トランスファーゲートＷＴ１とビットラッチ部
Ｌ２と分離用インバータＩＮＶ４と読み出し用トランス
ファーゲートＲＴ１から構成される。
の一例を説明する回路図である。この従来例は、マトリ
ックス状に配列されＲＡＭ集積回路に使用される多数の
メモリセル回路Ｃ４の中の１つを示すものであって、書
き込み用トランスファーゲートＷＴ１とビットラッチ部
Ｌ２と分離用インバータＩＮＶ４と読み出し用トランス
ファーゲートＲＴ１から構成される。
【０００４】ビットラッチ部Ｌ２は、同一方向にループ
状に接続されたビットデータ保持用の２つのインバータ
ＩＮＶ２１，ＩＮＶ３１からなり、帰還用インバータＩ
ＮＶ３１の出力段はＮＭＯＳ型ＦＥＴで構成されてい
る。なお、ＲＡＭ集積回路には、この他にも書き込み用
ビット線ＷＢＬ１と読み出し用ビット線ＲＢＬ１、およ
び書き込み用ワード線ＷＷＬ１と読み出し用ワード線Ｒ
ＷＬ１が格子状に配線されている。
状に接続されたビットデータ保持用の２つのインバータ
ＩＮＶ２１，ＩＮＶ３１からなり、帰還用インバータＩ
ＮＶ３１の出力段はＮＭＯＳ型ＦＥＴで構成されてい
る。なお、ＲＡＭ集積回路には、この他にも書き込み用
ビット線ＷＢＬ１と読み出し用ビット線ＲＢＬ１、およ
び書き込み用ワード線ＷＷＬ１と読み出し用ワード線Ｒ
ＷＬ１が格子状に配線されている。
【０００５】続いて、従来例の作用について説明する。
ビットデータを書き込む際は、書き込み用ワード線ＷＷ
Ｌ１の電位をHighにすれば書き込み用トランスファーゲ
ートＷＴ１が導通するため、書き込み用ビット線ＷＢＬ
１が書き込み用トランスファーゲートＲＴ１を介し第１
ノードＮ１１に接続される。
ビットデータを書き込む際は、書き込み用ワード線ＷＷ
Ｌ１の電位をHighにすれば書き込み用トランスファーゲ
ートＷＴ１が導通するため、書き込み用ビット線ＷＢＬ
１が書き込み用トランスファーゲートＲＴ１を介し第１
ノードＮ１１に接続される。
【０００６】その際、例えばビットデータとして論理
“Ｈ”がビットラッチ部Ｌ２に保持されており、第１ノ
ードＮ１１の電位がLow で第２ノードの電位がHighであ
れば、書き込み用ビット線ＷＢＬ１の電位が予めHighで
あった場合には、第１ノードＮ１１の電位がHighで第２
ノードＮ２１の電位がLow に変化するため、保持されて
いたビットデータが反転し論理“Ｌ”となる。
“Ｈ”がビットラッチ部Ｌ２に保持されており、第１ノ
ードＮ１１の電位がLow で第２ノードの電位がHighであ
れば、書き込み用ビット線ＷＢＬ１の電位が予めHighで
あった場合には、第１ノードＮ１１の電位がHighで第２
ノードＮ２１の電位がLow に変化するため、保持されて
いたビットデータが反転し論理“Ｌ”となる。
【０００７】ビットデータを読み出す際には、読み出し
用ワード線ＲＷＬ１の電位をHighにすれば読み出し用ト
ランスファーゲートＲＴ１が導通するため、読み出し用
ビット線ＲＢＬ１が読み出し用トランスファーゲートＲ
Ｔ１と分離用インバータＩＮＶ４を介して第２ノードＮ
２１に接続され、ビットラッチ部Ｌ２に保持されている
論理値が読み出される。
用ワード線ＲＷＬ１の電位をHighにすれば読み出し用ト
ランスファーゲートＲＴ１が導通するため、読み出し用
ビット線ＲＢＬ１が読み出し用トランスファーゲートＲ
Ｔ１と分離用インバータＩＮＶ４を介して第２ノードＮ
２１に接続され、ビットラッチ部Ｌ２に保持されている
論理値が読み出される。
【０００８】この分離用インバータＩＮＶ４を設けたの
は、読み出し用ビット線ＲＢＬ１の電位により第２ノー
ドＮ２１の電位が影響を受けて引かれ、保持されている
データが誤って書き替えられるのを防止するためであ
る。
は、読み出し用ビット線ＲＢＬ１の電位により第２ノー
ドＮ２１の電位が影響を受けて引かれ、保持されている
データが誤って書き替えられるのを防止するためであ
る。
【０００９】
【発明が解決しようとする課題】しかし、従来例のメモ
リセル回路を複数ポートのＲＡＭ集積回路に使用し、保
持データの論理値を確実に反転させ書き込みの信頼性を
確保しようとする際、次に述べるような問題点があっ
た。第１に、保持データと異なる論理値のビットデータ
を書き込む場合に、第１ノードＮ１１のLow 電位と書き
込み用ビット線ＷＢＬ１のHigh電位との間に電位差が生
じるため、書き込み用トランスファーゲートの電流駆動
能力が帰還用インバータに対して十分でない場合は、ビ
ットラッチ部におけるビットデータ保持能力の信頼性を
損なう可能性がある。
リセル回路を複数ポートのＲＡＭ集積回路に使用し、保
持データの論理値を確実に反転させ書き込みの信頼性を
確保しようとする際、次に述べるような問題点があっ
た。第１に、保持データと異なる論理値のビットデータ
を書き込む場合に、第１ノードＮ１１のLow 電位と書き
込み用ビット線ＷＢＬ１のHigh電位との間に電位差が生
じるため、書き込み用トランスファーゲートの電流駆動
能力が帰還用インバータに対して十分でない場合は、ビ
ットラッチ部におけるビットデータ保持能力の信頼性を
損なう可能性がある。
【００１０】第２に、前記保持能力の信頼性を確保する
には、書き込み用トランスファーゲートの電流駆動能力
を帰還用インバータと比べて数倍に高めるレシオ回路化
する必要があるため、回路シミュレーションにより十分
に動作確認を行い各回路パラメータを慎重に決定しなけ
ればならず設計上の困難さが発生する。
には、書き込み用トランスファーゲートの電流駆動能力
を帰還用インバータと比べて数倍に高めるレシオ回路化
する必要があるため、回路シミュレーションにより十分
に動作確認を行い各回路パラメータを慎重に決定しなけ
ればならず設計上の困難さが発生する。
【００１１】本発明は、上記の問題点にかんがみてなさ
れたものであり、ビットラッチ部における書き込みビッ
トデータと保持ビットデータの論理値の衝突を緩衝しつ
つ、複数のポートを有するＲＡＭ集積回路にも使用でき
るメモリセル回路の提供を目的とする。
れたものであり、ビットラッチ部における書き込みビッ
トデータと保持ビットデータの論理値の衝突を緩衝しつ
つ、複数のポートを有するＲＡＭ集積回路にも使用でき
るメモリセル回路の提供を目的とする。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
め本発明のメモリセル回路は、書き込み用ワード線と読
み出し用ワード線が行方向に、書き込み用ビット線と読
み出し用ビット線が列方向の格子状に配線された半導体
集積回路に使用され、それぞれの格子の交点に配置され
るメモリセル回路において、２つの保持用インバータを
同一方向にループ接続し、書き込みビットデータを保持
するためのビットラッチ部と、書き込み用ビット線に入
力側を接続し、書き込みビットデータを反転増幅するた
めの第１インバータと、第１インバータの出力側に自ら
の入力側を、ビットラッチ部の入力側に出力側を、書き
込み用ワード線にゲート入力をそれぞれ接続し、反転増
幅がされた書き込みビットデータをビットラッチ部に転
送または禁止するための書き込み用トランスファーゲー
トと、ビットラッチ部の出力側に自らの入力側を接続
し、読み出し用ビット線に自らの出力側を接続して、読
み出し用ワード線の論理値により読み出しビットデータ
を転送または禁止する制御を行うための読み出し部から
なる構成とする。
め本発明のメモリセル回路は、書き込み用ワード線と読
み出し用ワード線が行方向に、書き込み用ビット線と読
み出し用ビット線が列方向の格子状に配線された半導体
集積回路に使用され、それぞれの格子の交点に配置され
るメモリセル回路において、２つの保持用インバータを
同一方向にループ接続し、書き込みビットデータを保持
するためのビットラッチ部と、書き込み用ビット線に入
力側を接続し、書き込みビットデータを反転増幅するた
めの第１インバータと、第１インバータの出力側に自ら
の入力側を、ビットラッチ部の入力側に出力側を、書き
込み用ワード線にゲート入力をそれぞれ接続し、反転増
幅がされた書き込みビットデータをビットラッチ部に転
送または禁止するための書き込み用トランスファーゲー
トと、ビットラッチ部の出力側に自らの入力側を接続
し、読み出し用ビット線に自らの出力側を接続して、読
み出し用ワード線の論理値により読み出しビットデータ
を転送または禁止する制御を行うための読み出し部から
なる構成とする。
【００１３】このメモリセル回路によれば、書き込みビ
ットデータがビットラッチ部に保持され、書き込みビッ
トデータが第１インバータで反転増幅され、反転増幅を
された書き込みビットデータが書き込み用トランスファ
ーゲートによりビットラッチ部に転送され、読み出しビ
ットデータが読み出し用ワード線の論理値により読み出
し手段で転送または禁止される。
ットデータがビットラッチ部に保持され、書き込みビッ
トデータが第１インバータで反転増幅され、反転増幅を
された書き込みビットデータが書き込み用トランスファ
ーゲートによりビットラッチ部に転送され、読み出しビ
ットデータが読み出し用ワード線の論理値により読み出
し手段で転送または禁止される。
【００１４】請求項２記載のメモリセル回路は、第１イ
ンバータおよび前記書き込み用トランスファーゲートか
らなる直列回路、書き込み用ワード線および書き込み用
ビット線をそれぞれ複数設ける構成とする。
ンバータおよび前記書き込み用トランスファーゲートか
らなる直列回路、書き込み用ワード線および書き込み用
ビット線をそれぞれ複数設ける構成とする。
【００１５】このメモリセル回路によれば、複数の書き
込み用ワード線および複数の書き込み用ビット線の中、
いずれか１つの組み合わせにより書き込みビットデータ
がビットラッチ部に転送される。
込み用ワード線および複数の書き込み用ビット線の中、
いずれか１つの組み合わせにより書き込みビットデータ
がビットラッチ部に転送される。
【００１６】請求項３記載のメモリセル回路は、前記読
み出し部、読み出し用ワード線および読み出し用ビット
線をそれぞれ複数設ける構成とする。
み出し部、読み出し用ワード線および読み出し用ビット
線をそれぞれ複数設ける構成とする。
【００１７】このメモリセル回路によれば、複数の読み
出し用ワード線および複数の読み出し用ビット線の組み
合わせにより、読み出しビットデータが読み出し手段か
ら読み出される。
出し用ワード線および複数の読み出し用ビット線の組み
合わせにより、読み出しビットデータが読み出し手段か
ら読み出される。
【００１８】請求項４記載のメモリセル回路は、読み出
し用ビット線にドレインを、読み出し用ワード線にゲー
ト入力をそれぞれ接続し、読み出しビットデータを転送
または禁止する制御を行うための第１読み出し用トラン
スファーゲートと、この読み出し用トランスファーゲー
トのソースに自らの出力側を、ビットラッチ部の出力側
に自らの入力側をそれぞれ接続し、ビットラッチ部から
電流的に分離され、読み出しビットデータを反転するた
めの分離用インバータからなる前記読み出し部である構
成とする。
し用ビット線にドレインを、読み出し用ワード線にゲー
ト入力をそれぞれ接続し、読み出しビットデータを転送
または禁止する制御を行うための第１読み出し用トラン
スファーゲートと、この読み出し用トランスファーゲー
トのソースに自らの出力側を、ビットラッチ部の出力側
に自らの入力側をそれぞれ接続し、ビットラッチ部から
電流的に分離され、読み出しビットデータを反転するた
めの分離用インバータからなる前記読み出し部である構
成とする。
【００１９】このメモリセル回路によれば、読み出しビ
ットデータが第１読み出し用トランスファーゲートによ
り転送または禁止され、読み出し用ビット線がビットラ
ッチ部から電気的に分離され、読み出しビットデータが
反転される。
ットデータが第１読み出し用トランスファーゲートによ
り転送または禁止され、読み出し用ビット線がビットラ
ッチ部から電気的に分離され、読み出しビットデータが
反転される。
【００２０】請求項５記載のメモリセル回路は、読み出
し用ビット線にドレインを、読み出し用ワード線にゲー
ト入力をそれぞれ接続し、読み出しビットデータを転送
または禁止する制御を行うための第１読み出し用トラン
スファーゲートと、この読み出し用トランスファーゲー
トのソースに自らのドレインを、ビットラッチ部の出力
側に自らのゲート入力をそれぞれ接続し、読み出し用ト
ランスファーゲートのソースを接地または開放するため
の第２読み出し用トランスファーゲートからなる前記読
み出し部である構成とする。
し用ビット線にドレインを、読み出し用ワード線にゲー
ト入力をそれぞれ接続し、読み出しビットデータを転送
または禁止する制御を行うための第１読み出し用トラン
スファーゲートと、この読み出し用トランスファーゲー
トのソースに自らのドレインを、ビットラッチ部の出力
側に自らのゲート入力をそれぞれ接続し、読み出し用ト
ランスファーゲートのソースを接地または開放するため
の第２読み出し用トランスファーゲートからなる前記読
み出し部である構成とする。
【００２１】このメモリセル回路によれば、読み出しビ
ットデータが第１読み出し用トランスファーゲートによ
り転送または禁止され、読み出し用トランスファーゲー
トのソースが第２読み出し用トランスファーゲートによ
り接地または開放される。
ットデータが第１読み出し用トランスファーゲートによ
り転送または禁止され、読み出し用トランスファーゲー
トのソースが第２読み出し用トランスファーゲートによ
り接地または開放される。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照し説明する。なお、従来例と同一の符号を付して
示す各部は同様の機能を有する部分であり詳しい説明を
省略する。図１は、本発明の実施形態を説明する回路図
である。この実施形態は、縦方向にビット列を横方向に
ワード行を格子状に配した図１に示すＲＡＭ集積回路に
使用され、それぞれの格子の交点に配置されてビットデ
ータを記憶するための第１メモリセル回路Ｃ１である。
を参照し説明する。なお、従来例と同一の符号を付して
示す各部は同様の機能を有する部分であり詳しい説明を
省略する。図１は、本発明の実施形態を説明する回路図
である。この実施形態は、縦方向にビット列を横方向に
ワード行を格子状に配した図１に示すＲＡＭ集積回路に
使用され、それぞれの格子の交点に配置されてビットデ
ータを記憶するための第１メモリセル回路Ｃ１である。
【００２３】ＲＡＭ集積回路には、ビットデータを書き
込むための書き込み用ビット線ＷＢＬｍ（ｍ＝１，２・
・・）と、同じく読み出すための読み出し用ビット線Ｒ
ＢＬｍと、ワードアドレスを指定するための書き込み用
ワード線ＷＷＬｎ（ｎ＝１，２・・・）と、同じく読み
出し用ワード線ＲＷＬｎとが格子状に配線され、書き込
み用ビット線ＷＢＬｍおよび読み出し用ビット線ＲＢＬ
ｍをプリチャージするためのプリチャージ回路ＰＣが設
けてある。
込むための書き込み用ビット線ＷＢＬｍ（ｍ＝１，２・
・・）と、同じく読み出すための読み出し用ビット線Ｒ
ＢＬｍと、ワードアドレスを指定するための書き込み用
ワード線ＷＷＬｎ（ｎ＝１，２・・・）と、同じく読み
出し用ワード線ＲＷＬｎとが格子状に配線され、書き込
み用ビット線ＷＢＬｍおよび読み出し用ビット線ＲＢＬ
ｍをプリチャージするためのプリチャージ回路ＰＣが設
けてある。
【００２４】また、読み出しワードアドレスＲＡをデコ
ードするための読み出し用デコーダＲＤと、この読み出
し用デコーダＲＤにより選択された読み出し用ワード線
ＲＷＬｎを駆動するための読み出し用ワード線バッファ
Ｂ１と、読み出し用ビット線ＲＢＬｍのビットデータを
読み出しデータＤＲにまとめるための読み出し回路ＲＣ
とが設けてある。
ードするための読み出し用デコーダＲＤと、この読み出
し用デコーダＲＤにより選択された読み出し用ワード線
ＲＷＬｎを駆動するための読み出し用ワード線バッファ
Ｂ１と、読み出し用ビット線ＲＢＬｍのビットデータを
読み出しデータＤＲにまとめるための読み出し回路ＲＣ
とが設けてある。
【００２５】さらに、書き込みワードアドレスＷＡの書
き込み用デコーダＷＤと、書き込み用ワード線ＷＷＬｎ
の書き込み用ワード線バッファＢ２と、書き込みデータ
ＤＷから所定のビットデータを書き込み用ビット線ＷＢ
Ｌｍに配分し供給するための書き込み回路ＷＣが設けて
ある。
き込み用デコーダＷＤと、書き込み用ワード線ＷＷＬｎ
の書き込み用ワード線バッファＢ２と、書き込みデータ
ＤＷから所定のビットデータを書き込み用ビット線ＷＢ
Ｌｍに配分し供給するための書き込み回路ＷＣが設けて
ある。
【００２６】図２は、図１における１つの第１メモリセ
ル回路Ｃ１を具体的に示す回路図である。第１メモリセ
ル回路Ｃ１は、ビットデータを反転し増幅するための第
１インバータＩＮＶ１と、第１インバータＩＮＶ１から
の書き込み用ビットデータを転送または禁止する書き込
み用トランスファーゲートＷＴ１と、このビットデータ
を保持する第１ビットラッチ部Ｌ１と、第１ビットラッ
チ部Ｌ１を電流的に分離するための分離用インバータＩ
ＮＶ４と、分離用インバータＩＮＶ４からの読み出し用
ビットデータを転送または禁止するための読み出し用ト
ランスファーゲートＲＴ１から構成される。
ル回路Ｃ１を具体的に示す回路図である。第１メモリセ
ル回路Ｃ１は、ビットデータを反転し増幅するための第
１インバータＩＮＶ１と、第１インバータＩＮＶ１から
の書き込み用ビットデータを転送または禁止する書き込
み用トランスファーゲートＷＴ１と、このビットデータ
を保持する第１ビットラッチ部Ｌ１と、第１ビットラッ
チ部Ｌ１を電流的に分離するための分離用インバータＩ
ＮＶ４と、分離用インバータＩＮＶ４からの読み出し用
ビットデータを転送または禁止するための読み出し用ト
ランスファーゲートＲＴ１から構成される。
【００２７】第１インバータＩＮＶ１は、入力側が書き
込みビット線ＷＢＬ１に接続され、出力側が第４ノード
Ｎ４を介し書き込み用トランスファーゲートＷＴ１に接
続され、書き込み用トランスファーゲートＷＴ１と共働
し書き込み用ポートとなる。また、書き込みビット線Ｗ
ＢＬ１から書き込みビットデータを導入し、書き込み用
トランスファーゲートＷＴ１を介しビットラッチ部Ｌ１
に供給している。
込みビット線ＷＢＬ１に接続され、出力側が第４ノード
Ｎ４を介し書き込み用トランスファーゲートＷＴ１に接
続され、書き込み用トランスファーゲートＷＴ１と共働
し書き込み用ポートとなる。また、書き込みビット線Ｗ
ＢＬ１から書き込みビットデータを導入し、書き込み用
トランスファーゲートＷＴ１を介しビットラッチ部Ｌ１
に供給している。
【００２８】ビットラッチ部Ｌ１は、ビットデータを入
力するための入力インバータＩＮＶ２と、このビットデ
ータを帰還させるための帰還インバータＩＮＶ３からな
り、同一方向にループ状に接続されている。この帰還イ
ンバータＩＮＶ３は、従来例の帰還インバータＩＮＶ３
１と異なり自らの電流駆動能力を抑制する必要はない。
ビットラッチ部Ｌ１からのビットデータは、分離用イン
バータＩＮＶ４と読み出し用トランスファーゲートＲＴ
１からなる読み出し用ポートに送出される。
力するための入力インバータＩＮＶ２と、このビットデ
ータを帰還させるための帰還インバータＩＮＶ３からな
り、同一方向にループ状に接続されている。この帰還イ
ンバータＩＮＶ３は、従来例の帰還インバータＩＮＶ３
１と異なり自らの電流駆動能力を抑制する必要はない。
ビットラッチ部Ｌ１からのビットデータは、分離用イン
バータＩＮＶ４と読み出し用トランスファーゲートＲＴ
１からなる読み出し用ポートに送出される。
【００２９】書き込み用トランスファーゲートＷＴ１
は、そのゲート入力に書き込み用ワード線ＷＷＬ１が接
続され、第１メモリセル回路Ｃ１の書き込みワードアド
レスＷＡが指定され、書き込み用ビット線ＷＢＬ１から
ビットラッチ部Ｌ１に書き込みビットデータが書き込ま
れる。また、読み出し用トランスファーゲートＲＴ１
は、そのゲート入力に読み出し用ワード線ＲＷＬ１が接
続され、第１メモリセル回路Ｃ１の読み出しワードアド
レスＲＡが指定され、ビットラッチ部Ｌ１から読み出し
用ビット線ＲＢＬ１に読み出しビットデータが読み出さ
れる。
は、そのゲート入力に書き込み用ワード線ＷＷＬ１が接
続され、第１メモリセル回路Ｃ１の書き込みワードアド
レスＷＡが指定され、書き込み用ビット線ＷＢＬ１から
ビットラッチ部Ｌ１に書き込みビットデータが書き込ま
れる。また、読み出し用トランスファーゲートＲＴ１
は、そのゲート入力に読み出し用ワード線ＲＷＬ１が接
続され、第１メモリセル回路Ｃ１の読み出しワードアド
レスＲＡが指定され、ビットラッチ部Ｌ１から読み出し
用ビット線ＲＢＬ１に読み出しビットデータが読み出さ
れる。
【００３０】図３は、図１における各部の作用を説明す
る波形図である。ビットラッチ部Ｌ１にビットデータを
書き込む際は、図３（３ａ）に示す書き込み用ワード線
ＷＷＬ１の電位をHighにしてワード列を指定することに
より、読み出し用トランスファーゲートＲＴ１を導通さ
せ第１メモリセル回路Ｃ１が選択される。
る波形図である。ビットラッチ部Ｌ１にビットデータを
書き込む際は、図３（３ａ）に示す書き込み用ワード線
ＷＷＬ１の電位をHighにしてワード列を指定することに
より、読み出し用トランスファーゲートＲＴ１を導通さ
せ第１メモリセル回路Ｃ１が選択される。
【００３１】続いて、図３（３ｂ）に示す書き込み用ビ
ット線ＷＢＬｎのビットデータが第１インバータＩＮＶ
１により反転増幅をされ、書き込み用トランスファーゲ
ートＷＴ１を介して第１ノードＮ１に転送される。この
とき、図３（３ｃ）に示す第４ノードＮ４の電位が図３
（３ｄ）に示す第１ノードＮ１と異なる場合でも、第１
インバータＩＮＶ１が帰還インバータＩＮＶ３と比べて
十分な電流駆動能力を有するため、第４ノードＮ４の電
位が第１ノードＮ１に引かれて図３（３ｄ）に示す第２
ノードＮ２の論理値が反転する。なお、第１および第４
ノードＮ１，Ｎ４が同一の論理値である場合は変化が生
じない。
ット線ＷＢＬｎのビットデータが第１インバータＩＮＶ
１により反転増幅をされ、書き込み用トランスファーゲ
ートＷＴ１を介して第１ノードＮ１に転送される。この
とき、図３（３ｃ）に示す第４ノードＮ４の電位が図３
（３ｄ）に示す第１ノードＮ１と異なる場合でも、第１
インバータＩＮＶ１が帰還インバータＩＮＶ３と比べて
十分な電流駆動能力を有するため、第４ノードＮ４の電
位が第１ノードＮ１に引かれて図３（３ｄ）に示す第２
ノードＮ２の論理値が反転する。なお、第１および第４
ノードＮ１，Ｎ４が同一の論理値である場合は変化が生
じない。
【００３２】図４は、本発明による第２実施形態を説明
する回路図である。第２実施形態は、第１実施形態にお
ける分離用インバータＩＮＶ４を第２読み出し用トラン
スファーゲートＲＴ２に置き換え、そのゲート入力に接
続される第２ノードＮ２の論理値に基づき第１読み出し
用トランスファーゲートＲＴ１のソースを接地する第２
メモリセル回路Ｃ２である他は、図１における第１実施
形態と同様である。
する回路図である。第２実施形態は、第１実施形態にお
ける分離用インバータＩＮＶ４を第２読み出し用トラン
スファーゲートＲＴ２に置き換え、そのゲート入力に接
続される第２ノードＮ２の論理値に基づき第１読み出し
用トランスファーゲートＲＴ１のソースを接地する第２
メモリセル回路Ｃ２である他は、図１における第１実施
形態と同様である。
【００３３】続いて、第２実施形態における作用を説明
する。保持データが論理“Ｈ”であって第２ノードＮ２
の電位がLow である場合、第２読み出し用トランスファ
ーゲートＲＴ２が遮断されるため、第２メモリセル回路
Ｃ２を含むワード列の選択により第１読み出し用トラン
スファーゲートＲＴ１が導通しても、第２ノードＮ２が
読み出し用ビット線ＲＢＬ１に接続されない。従って、
読み出し用ビット線ＲＢＬ１の電位が第２ノードＮ２に
よる影響を受けず、プリチャージ回路ＰＣによりHighに
されたまま維持される。
する。保持データが論理“Ｈ”であって第２ノードＮ２
の電位がLow である場合、第２読み出し用トランスファ
ーゲートＲＴ２が遮断されるため、第２メモリセル回路
Ｃ２を含むワード列の選択により第１読み出し用トラン
スファーゲートＲＴ１が導通しても、第２ノードＮ２が
読み出し用ビット線ＲＢＬ１に接続されない。従って、
読み出し用ビット線ＲＢＬ１の電位が第２ノードＮ２に
よる影響を受けず、プリチャージ回路ＰＣによりHighに
されたまま維持される。
【００３４】他方、保持データが論理“Ｌ”であって第
２ノードＮ２の電位がHighである場合には、第２読み出
し用トランスファーゲートＲＴ２が導通されるため、第
１読み出し用トランスファーゲートＲＴ１が導通すれ
ば、読み出し用ビット線ＲＢＬ１が接地され論理“Ｌ”
の読み出しビットデータが読み出されることと等価にな
る。つまり、分離用インバータＩＮＶ４におけると同様
の作用を維持したまま、回路の簡単化と消費電力の削減
により集積化に適したものにできる。
２ノードＮ２の電位がHighである場合には、第２読み出
し用トランスファーゲートＲＴ２が導通されるため、第
１読み出し用トランスファーゲートＲＴ１が導通すれ
ば、読み出し用ビット線ＲＢＬ１が接地され論理“Ｌ”
の読み出しビットデータが読み出されることと等価にな
る。つまり、分離用インバータＩＮＶ４におけると同様
の作用を維持したまま、回路の簡単化と消費電力の削減
により集積化に適したものにできる。
【００３５】図５は、本発明による第３実施形態を説明
する回路図である。第３実施形態は、第１実施形態にお
ける書き込み用ポート若しくは読み出し用ポート、また
は両方のポートを複数だけ設けた第３メモリセル回路Ｃ
３であり、書き込み用ビット線ＷＢＬｍおよび書き込み
用ワード線ＷＷＬｎ、若しくは読み出し用ビット線ＲＢ
Ｌｍおよび読み出し用ワード線ＲＷＬｎ、または両方の
ビット線およびワード線が複数だけ配線されたＲＡＭ集
積回路に使用される。
する回路図である。第３実施形態は、第１実施形態にお
ける書き込み用ポート若しくは読み出し用ポート、また
は両方のポートを複数だけ設けた第３メモリセル回路Ｃ
３であり、書き込み用ビット線ＷＢＬｍおよび書き込み
用ワード線ＷＷＬｎ、若しくは読み出し用ビット線ＲＢ
Ｌｍおよび読み出し用ワード線ＲＷＬｎ、または両方の
ビット線およびワード線が複数だけ配線されたＲＡＭ集
積回路に使用される。
【００３６】以下、２つの書き込みおよび読み出し用ポ
ートからなる一例について具体的に説明する。図５に示
す第５インバータＩＮＶ１１と第２書き込み用トランス
ファーゲートＷＴ１１の直列回路を第１書き込み用ポー
トとし、第６インバータＩＮＶ１２と第３書き込み用ト
ランスファーゲートＷＴ１２の直列回路を第２書き込み
用ポートとして設け、第１および第２書き込み用ポート
をビットラッチ部Ｌ１の入力側に並列に接続する。
ートからなる一例について具体的に説明する。図５に示
す第５インバータＩＮＶ１１と第２書き込み用トランス
ファーゲートＷＴ１１の直列回路を第１書き込み用ポー
トとし、第６インバータＩＮＶ１２と第３書き込み用ト
ランスファーゲートＷＴ１２の直列回路を第２書き込み
用ポートとして設け、第１および第２書き込み用ポート
をビットラッチ部Ｌ１の入力側に並列に接続する。
【００３７】図５に示す第３読み出し用トランスファー
ゲートＲＴ１１を第１読み出し用ポートとし、第４読み
出し用トランスファーゲートＲＴ１２を第２読み出し用
ポートとして設け、第１および第２読み出し用ポートを
第４インバータＩＮＶ４の出力側に並列に接続する。
ゲートＲＴ１１を第１読み出し用ポートとし、第４読み
出し用トランスファーゲートＲＴ１２を第２読み出し用
ポートとして設け、第１および第２読み出し用ポートを
第４インバータＩＮＶ４の出力側に並列に接続する。
【００３８】また、第５インバータＩＮＶ１１の入力側
を第１書き込み用ビット線ＷＢＬ１１に接続し、第６イ
ンバータＩＮＶ１２の入力側を第２書き込み用ビット線
ＷＢＬ１２に接続する。第２書き込み用トランスファー
ゲートＷＴ１１のゲート入力を第１書き込み用ワード線
ＷＷＬ１１に接続し、第３書き込み用トランスファーゲ
ートＷＴ１２のゲート入力を第２書き込み用ワード線Ｗ
ＷＬ１２に接続する。
を第１書き込み用ビット線ＷＢＬ１１に接続し、第６イ
ンバータＩＮＶ１２の入力側を第２書き込み用ビット線
ＷＢＬ１２に接続する。第２書き込み用トランスファー
ゲートＷＴ１１のゲート入力を第１書き込み用ワード線
ＷＷＬ１１に接続し、第３書き込み用トランスファーゲ
ートＷＴ１２のゲート入力を第２書き込み用ワード線Ｗ
ＷＬ１２に接続する。
【００３９】第３読み出し用トランスファーゲートＲＴ
１１のドレインを第１読み出し用ビット線ＲＢＬ１１に
接続してゲート入力を第１読み出し用ワード線ＲＷＬ１
１に接続し、第４読み出し用トランスファーゲートＲＴ
１２のドレインを第２読み出し用ビット線ＲＢＬ１２に
接続してゲート入力を第２読み出し用ワード線ＲＷＬ１
２に接続する。
１１のドレインを第１読み出し用ビット線ＲＢＬ１１に
接続してゲート入力を第１読み出し用ワード線ＲＷＬ１
１に接続し、第４読み出し用トランスファーゲートＲＴ
１２のドレインを第２読み出し用ビット線ＲＢＬ１２に
接続してゲート入力を第２読み出し用ワード線ＲＷＬ１
２に接続する。
【００４０】続いて、第３実施形態における作用を説明
する。第３メモリセル回路Ｃ３のビットラッチ部Ｌ１に
ビットデータを書き込む場合は、第１または第２書き込
み用ポートの中いずれか１つのみが選択でき、従ってこ
の場合の作用は第１実施形態における書き込みの場合と
同様である。他方、ビットラッチ部Ｌ１からビットデー
タを読み出す場合には、第１および第２読み出し用ポー
トを同時に選択できるため、これにより第１および第２
読み出し用ビット線ＲＢＬ１１，ＲＢＬ１２に同時にビ
ットデータを読み出すことが可能になる。
する。第３メモリセル回路Ｃ３のビットラッチ部Ｌ１に
ビットデータを書き込む場合は、第１または第２書き込
み用ポートの中いずれか１つのみが選択でき、従ってこ
の場合の作用は第１実施形態における書き込みの場合と
同様である。他方、ビットラッチ部Ｌ１からビットデー
タを読み出す場合には、第１および第２読み出し用ポー
トを同時に選択できるため、これにより第１および第２
読み出し用ビット線ＲＢＬ１１，ＲＢＬ１２に同時にビ
ットデータを読み出すことが可能になる。
【００４１】なお、本発明は前述の実施例にのみ限定さ
れるものではなく、書き込み用ポートに設けるインバー
タを書き込み用トランスファーゲートと入れ換えた配置
としても、その他、本発明の要旨を逸脱しない範囲で種
々の変更を加え得ることは勿論である。
れるものではなく、書き込み用ポートに設けるインバー
タを書き込み用トランスファーゲートと入れ換えた配置
としても、その他、本発明の要旨を逸脱しない範囲で種
々の変更を加え得ることは勿論である。
【００４２】
【発明の効果】以上述べたように、本発明によるメモリ
セル回路には次の効果がある。第１に、書き込み用ポー
トにインバータを設けて帰還インバータに対し十分な電
流駆動能力が確保されるため、ビットラッチ部にビット
データを書き込む際に書き込み用ビット線と帰還インバ
ータの電位が異なる場合でも、安定な書き込み作用を補
償し信頼性を向上させることができる。
セル回路には次の効果がある。第１に、書き込み用ポー
トにインバータを設けて帰還インバータに対し十分な電
流駆動能力が確保されるため、ビットラッチ部にビット
データを書き込む際に書き込み用ビット線と帰還インバ
ータの電位が異なる場合でも、安定な書き込み作用を補
償し信頼性を向上させることができる。
【００４３】第２に、十分な電流駆動能力が確保された
ため、敢えて従来例のように帰還インバータの電流駆動
能力を抑制する必要がなくノイズマージンが下がらない
ので、メモリセル回路自体の全体的なノイズマージンを
向上させることができる。
ため、敢えて従来例のように帰還インバータの電流駆動
能力を抑制する必要がなくノイズマージンが下がらない
ので、メモリセル回路自体の全体的なノイズマージンを
向上させることができる。
【００４４】第３に、やはり電流駆動能力の確保によ
り、帰還インバータを他の回路要素に対してレシオ化し
なくてもビットデータの書き換えが可能になるため、メ
モリセル回路中のトランジスタサイズを最小のものによ
り構成できるとともに、レシオ回路のパラメータなどを
決定するための設計上の困難さも解消できる。
り、帰還インバータを他の回路要素に対してレシオ化し
なくてもビットデータの書き換えが可能になるため、メ
モリセル回路中のトランジスタサイズを最小のものによ
り構成できるとともに、レシオ回路のパラメータなどを
決定するための設計上の困難さも解消できる。
【００４５】従って、ビットラッチ部における書き込み
ビットデータと保持ビットデータの論理値の衝突を緩衝
しつつ、複数のポートを有するＲＡＭ集積回路にも使用
できるメモリセル回路を提供できるようになった。
ビットデータと保持ビットデータの論理値の衝突を緩衝
しつつ、複数のポートを有するＲＡＭ集積回路にも使用
できるメモリセル回路を提供できるようになった。
【図１】本発明の実施形態を説明する回路図である。
【図２】図１１における第１メモリセル回路を具体的に
示す回路図である。
示す回路図である。
【図３】図１における各部の作用を説明する波形図であ
る。
る。
【図４】本発明による第２実施形態を説明する回路図で
ある。
ある。
【図５】本発明による第３実施形態を説明する回路図で
ある。
ある。
【図６】シングルエンド・メモリセル回路の一例を説明
する回路図である。
する回路図である。
Ｂ１ 読み出し用ワード線バッファ Ｂ２ 書き込み用ワード線バッファ Ｃ１ 第１メモリセル回路 ＤＲ 読み出しデータ ＤＷ 書き込みデータ ＩＮＶ１ 第１インバータ ＩＮＶ２ 入力インバータ ＩＮＶ３ 帰還インバータ ＩＮＶ４ 第４インバータ Ｌ１ 第１ビットラッチ部 Ｎ１ 第１ノード Ｎ２ 第２ノード Ｎ３ 第３ノード Ｎ４ 第４ノード ＰＣ プリチャージ回路 ＲＡ 読み出しワードアドレス ＲＢＬ１，ＲＢＬｍ 読み出し用ビット線 ＲＣ 読み出し回路 ＲＤ 読み出し用デコーダ ＲＴ１ 読み出し用トランスファーゲート ＲＷＬｎ，ＲＷＬｎ 読み出し用ワード線 ＷＡ 書き込みワードアドレス ＷＢＬ１，ＷＢＬｍ 書き込み用ビット線 ＷＣ 書き込み回路 ＷＤ 書き込み用デコーダ ＷＴ１ 書き込み用トランスファーゲート ＷＷＬ１，ＷＷＬｎ 書き込み用ワード線
Claims (5)
- 【請求項１】 書き込み用ワード線と読み出し用ワード
線が行方向に、書き込み用ビット線と読み出し用ビット
線が列方向の格子状に配線された半導体集積回路に使用
され、それぞれの格子の交点に配置されるメモリセル回
路において、２つの保持用インバータを同一方向にルー
プ接続し、書き込みビットデータを保持するためのビッ
トラッチ部と、 書き込み用ビット線に入力側を接続し、書き込みビット
データを反転増幅するための第１インバータと、 第１インバータの出力側に自らの入力側を、ビットラッ
チ部の入力側に出力側を、書き込み用ワード線にゲート
入力をそれぞれ接続し、反転増幅がされた書き込みビッ
トデータをビットラッチ部に転送または禁止するための
書き込み用トランスファーゲートと、 ビットラッチ部の出力側に自らの入力側を接続し、読み
出し用ビット線に自らの出力側を接続して、読み出し用
ワード線の論理値により読み出しビットデータを転送ま
たは禁止する制御を行うための読み出し部とからなるこ
とを特徴とするメモリセル回路。 - 【請求項２】 第１インバータおよび前記書き込み用ト
ランスファーゲートからなる直列回路、書き込み用ワー
ド線および書き込み用ビット線をそれぞれ複数設ける請
求項１記載のメモリセル回路。 - 【請求項３】 前記読み出し部、読み出し用ワード線お
よび読み出し用ビット線をそれぞれ複数設ける請求項１
記載のメモリセル回路。 - 【請求項４】 読み出し用ビット線にドレインを、読み
出し用ワード線にゲート入力をそれぞれ接続し、読み出
しビットデータを転送または禁止する制御を行うための
第１読み出し用トランスファーゲートと、 この読み出し用トランスファーゲートのソースに自らの
出力側を、ビットラッチ部の出力側に自らの入力側をそ
れぞれ接続し、ビットラッチ部から電流的に分離され、
読み出しビットデータを反転するための分離用インバー
タからなる前記読み出し部である請求項１記載のメモリ
セル回路。 - 【請求項５】 読み出し用ビット線にドレインを、読み
出し用ワード線にゲート入力をそれぞれ接続し、読み出
しビットデータを転送または禁止する制御を行うための
第１読み出し用トランスファーゲートと、 この読み出し用トランスファーゲートのソースに自らの
ドレインを、ビットラッチ部の出力側に自らのゲート入
力をそれぞれ接続し、読み出し用トランスファーゲート
のソースを接地または開放するための第２読み出し用ト
ランスファーゲートからなる前記読み出し部である請求
項１記載のメモリセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205119A JPH1050064A (ja) | 1996-08-02 | 1996-08-02 | メモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205119A JPH1050064A (ja) | 1996-08-02 | 1996-08-02 | メモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050064A true JPH1050064A (ja) | 1998-02-20 |
Family
ID=16501744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8205119A Pending JPH1050064A (ja) | 1996-08-02 | 1996-08-02 | メモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030265A (ja) * | 2005-11-25 | 2013-02-07 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
-
1996
- 1996-08-02 JP JP8205119A patent/JPH1050064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030265A (ja) * | 2005-11-25 | 2013-02-07 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
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