JPH1050090A - ダイナミックシフトレジスタ - Google Patents

Abstract

(57)【要約】 【課題】 テスト時間を短縮する。 【解決手段】 テスト時にダイナミックシフトレジスタ
部１を構成するクロックドインバータ２、３に供給され
るクロックパルスのデューティを通常動作時におけるデ
ューティよりも小さくする制御回路６を設ける。これに
より、テスト動作時においてはクロックパルスの周波数
を変えずにクロックドインバータ２、３のフローティン
グ時間を長くし、誤動作を起こし易くし、悪条件下を想
定したテス時間を短縮する。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明はダイナミックシフトレジス
タに関するものである。

【０００２】

【従来の技術】現在、ダイナミックレジスタとしては、
図３に示すようなものが一般的に用いられている。これ
は、クロックドインバータ３１、３２を直列につないだ
形になっている。その動作は次のようなものである。図
４のｃｋａ、ｃｋｂの２相のクロックをそれぞれのクロ
ックドインバータ３１、３２のクロック端子に印加し、
クロックドインバータ３１、３２を交互にオンとする。
これにより、各クロックドインバータは１クロック毎に
入力データを後段に出力し、データをシフトして行くの
である。

【０００３】このようなダイナミックシフトレジスタで
は、クロックドインバータ３１、３２のオフ状態がクロ
ックの１周期の半分以上をしめる。この間オンの間に蓄
えられた電荷がリークしないように設計する必要があ
る。このリーク電流は温度に依存しており、一般には高
温になると指数的に増加し、最悪の場合、動作不良を引
き起こすこととなる。このため、以上のことを踏まえ、
ＩＣとして完成したダイナミックシフトレジスタについ
ては、最悪の温度条件下でテストを行い、動作確認する
必要がある。しかしながら、実際そのような温度条件を
作り出す設備は大がかりとなり、コスト面で難しい。こ
のため、通常動作の際よりクロック周波数を低くしてリ
ーク電流が少なくても長時間流すことにより悪条件を作
り出している。

【０００４】

【発明が解決しようとする課題】しかしながら、クロッ
ク周波数を低くしてテストを行うのでは、テスト時間が
長くなり、生産性の面で好ましくなかった。

【０００５】

【課題を解決するための手段】本発明では、テスト時に
ダイナミックシフトレジスタを構成するクロックドイン
バータに供給されるクロックパルスのデューティを通常
動作時におけるデューティよりも小さくする制御回路を
設ける。これにより、悪条件下を想定したテスト動作に
要する時間を短縮する。

【０００６】

【発明の実施の形態】複数のクロックドインバータから
なるダイナミックシフトレジスタにおいて、テスト時に
上記クロックドインバータに供給されるクロックパルス
のデューティを通常動作時におけるデューティよりも小
さくする制御回路を設ける。

【０００７】通常動作時におけるクロックパルスとテス
ト時における上記クロックパルスとは同じ周波数である
ことが好ましい。

【０００８】

【実施例】次に本発明の一実施例を説明する。

【０００９】図１は本例の構成を示す説明図であり、ま
ず、同図を参照しながら本例の構成について説明する。

【００１０】同図において、１はダイナミックシフトレ
ジスタ部であり、ここでは、クロックドインバータ２、
３を直列につないで構成される。クロックドインバータ
２、３はそれぞれ、クロック端子ＣＫＡ、ＣＫＢのクロ
ックパルスとこれらをそれぞれ反転した反転クロックパ
ルスとを供給され、オン、オフされる。４、５はインバ
ータであり、それぞれクロック端子ＣＫＡ、ＣＫＢのク
ロックパルスを反転して反転クロックパルスを発生す
る。

【００１１】６は制御回路であり、クロック端子ＣＫか
らの基準クロックパルスに基づいて生成したクロックパ
ルスをクロック端子ＣＫＡ、ＣＫＢから出力する。ま
た、テスト端子ＴＥＳＴに受ける信号により、テストと
通常動作とを選択し、テスト、通常動作に応じてクロッ
ク端子ＣＫＡ、ＣＫＢから出力するクロックパルスのデ
ューティを変える。制御回路６は様々に構成できるが、
ここでは次のように構成することとする。テスト端子Ｔ
ＥＳＴはインバータ７の入力端子およびＡＮＤゲート８
の一方の入力端子に接続されている。インバータ７の出
力端子はＡＮＤゲート９の一方の入力端子に接続されて
いる。ＡＮＤゲート９の他方の入力端子はクロック端子
ＣＫに接続され、その出力端子はＯＲゲート１０の一方
の入力端子に接続される。ＯＲゲート１０の出力端子は
ＡＮＤゲート１１の一方の入力端子、ＮＯＲゲート１２
の一方の入力端子に接続される。ＡＮＤゲート１１の他
方の入力端子、ＮＯＲゲート１２の他方の入力端子はク
ロック端子ＣＫからのクロックパルスを遅延して出力す
る遅延回路１３の出力端子に接続されている。また、Ａ
ＮＤゲート８の他方の入力端子は遅延回路１３の出力を
遅延して出力する遅延回路１４の出力端子にインバータ
１５を介して接続されている。ＡＮＤゲート８の出力端
子はＯＲゲート１０の他方の端子に接続されている。

【００１２】次に本例の動作について図１および図２の
タイミングチャートを参照しながら説明する。

【００１３】まず、通常動作においては図示しない信号
源からの信号により、例えば、図２のタイミングｔ０〜
ｔ１におけるＴＥＳＴに示すようにテスト端子ＴＥＳＴ
は“Ｌ”とされており、この間、クロック端子ＣＫＡ、
ＣＫＢからはＣＫＡ、ＣＫＢに示すようなクロックパル
スが出力される。この通常動作時の制御回路６の具体的
な動作は次のようなものである。ここでは、テスト端子
ＴＥＳＴが“Ｌ”であり、ＡＮＤゲート８がゲートを閉
じた状態、ＡＮＤゲート９がゲートを開いた状態にあ
る。これにより、ＡＮＤゲート１１の一方の入力端子に
はクロック端子ＣＫから図２のＣＫに示すような基準ク
ロックパルスがＡＮＤゲート９およびＮＯＲゲート１０
を介して印加され、他方の入力端子には遅延回路１３に
より基準クロックパルスを遅延して得られる図２のＡに
示すようなクロックパルスが印加される。これにより、
ＡＮＤゲート１１の出力端子には、立上がりが基準クロ
ックパルスより遅延回路１３の遅延時間ｔｄ１分遅れ、
立下がりが基準クロックパルスの立下がりに同期したク
ロックパルスが発生する。すなわち、出力端子ＣＫＡか
らはこのクロックパルスが出力されるのである。また、
ＮＯＲゲート１２においても一方の入力端子には基準ク
ロックパルスが印加され、他方の入力端子には遅延回路
１３からの図２のＡに示すようなクロックパルスが印加
されており、ＮＯＲゲート１２の出力端子には、遅延回
路１３からのクロックパルスの立下がりとともに立ち上
がり、基準クロックパルスの立上がりとともに立ち下が
るクロックパルスを発生する。すなわち、出力端子ＣＫ
Ｂからはこのクロックパルスが出力されるのである。

【００１４】クロック端子ＣＫＡ、ＣＫＢからのクロッ
クパルスを供給されるクロックドインバータ２、３は共
同してダイナミックシフトレジスタとして動作し、交互
にオン、オフして入力端子ＩＮに入力されるデータを順
次後段にシフトしていく。ダイナミックシフトレジスタ
としての具体的な動作は次のようになる。クロック端子
ＣＫＡが“Ｈ”の時に入力端子ＩＮの反転信号がクロッ
クドインバータ２の出力となる。このとき、クロック端
子ＣＫＢが“Ｌ”であるので、この時点で出力端子ＯＵ
Ｔの信号は変化しない。次にクロック端子ＣＫＡが
“Ｌ”となるとクロックドインバータ２はオフとなり、
その出力端子はフローティング状態になる。これによ
り、ここでは、その直前の入力端子ＩＮの信号の反転信
号が保持された状態になっている。なお、この保持状態
はダイナミックなものであり、保持された信号はリーク
電流によって徐々に消失して行くが、ここでは、リーク
電流に対して十分速いクロックパルスを用いるように設
定してある。また、その信頼性を評価するため、後述の
テスト動作が行われる。この後、クロック端子ＣＫＢが
“Ｈ”となるとクロックドインバータ３がオンとなり、
保持されていた反転信号を入力信号とし、出力端子ＯＵ
Ｔからはクロック端子ＣＫＡが“Ｌ”となる直前に入力
端子ＩＮに印加された信号と同じ信号が出力される。さ
らに、この後、クロック端子ＣＫＢが“Ｌ”となり、出
力端子ＯＵＴはフローティングになるが、前段のクロッ
クドインバータ２と同様に、このときの出力端子ＯＵＴ
の信号は保持される。また、この後、クロック端子ＣＫ
Ａが“Ｈ”となって順次入力される入力端子ＩＮの信号
の反転信号がクロックドインバータ３の入力端子に印加
されても、クロック端子ＣＫＢが“Ｈ”となるまでこの
ときの出力端子ＯＵＴの信号は保持される。

【００１５】次に、テスト動作とするには、テスト端子
ＴＥＳＴを“Ｈ”とする。ここでは、タイミングｔ１に
おいてテスト動作とし、クロック端子ＣＫＡ、ＣＫＢか
らは図２のタイミングｔ１以降のＣＫＡ、ＣＫＢに示す
ようなクロックパルスが出力される。このときの制御回
路６の具体的な動作は次のようなものである。テスト端
子ＴＥＳＴを“Ｈ”とすると、ＡＮＤゲート８がゲート
を開き、ＡＮＤゲート９がゲートを閉じる。ＡＮＤゲー
ト１１の一方入力端子には、ＡＮＤゲート８およびＯＲ
ゲート１０を介し、遅延回路１３からのクロックパルス
を遅延回路１４によって遅延し、さらにこれをインバー
タ１５により反転したクロックパルスが印加される。す
なわち、ＡＮＤゲート１１の他方に印加されるクロック
パルスは図２のＢに示すように、基準クロックをほぼ遅
延回路１３、１４のそれぞれの遅延時間ｔｄ１、ｔｄ２
の合計時間だけ遅らせ、さらに反転したものとなる。こ
れにより、ＡＮＤゲート１１、すなわち、クロック端子
ＣＫＡからは、図２のＡに示すような遅延回路１３から
のクロックパルスの立ち上がりとともに立ち上がり、遅
延時間ｔｄ２後に、図２のＢに示すようなインバータ１
５のからのクロックパルスの立ち下がりとともに立ち下
がるクロックパルスが出力される。また、ＯＲゲート１
２の一方の入力端子にもＡＮＤゲート８、ＯＲゲート１
０を介して図２のＢに示すようなインバータ１５からの
クロックパルスが印加されており、ＯＲゲート１２、す
なわち、クロック端子ＣＫＢからは、図２のＡに示すよ
うな遅延回路１３からのクロックパルスの立ち下がりと
ともに立ち上がり、遅延時間ｔｄ２後に、図２のＢに示
すようなインバータ１５からのクロックパルスの立ち上
がりとともに立ち下がるクロックパルスが出力される。

【００１６】このようにテスト動作時には、クロック端
子ＣＫＡ、ＣＫＢからは図２のタイミングｔ１以降のＣ
ＫＡ、ＣＫＢに示すように、通常動作時よりも低いデュ
ーティのクロックパルスが出力される。このため、クロ
ックドインバータ２、３は、通常動作時より長い期間オ
フとされ、すなわちフローティング状態にされる。この
ため、通常動作時とは変わらない周波数のクロックパル
スを用いながら、フローティング期間を通常動作時と比
べて長くできる。すなわち、通常動作よりリーク電流を
長時間流すことができるため、より誤動作を引き起こし
易い悪条件でテスト動作が行えることとなる。これによ
り、テスト動作のためのクロックパルスの周波数を従来
のテスト動作時のそれより高くすることができ、悪条件
下を想定したテスト動作に要する時間を短縮でき、生産
性を向上させることが可能となる。

【００１７】なお、上記一実施例ではダイナミックシフ
トレジスタ部１は２個のクロックドインバータから構成
したが、これに限らず３個以上のクロックドインバータ
から構成するようにしてもよい。例えば４個のクロック
ドインバータから構成する場合、３段目のクロックドイ
ンバータにはクロック端子ＣＫＡのクロックパルスを、
４段目のクロックドインバータにはクロック端子ＣＫＡ
のクロックパルスを供給することとなる。

【００１８】また、上記実施例では、通常動作時とテス
ト動作時とでクロックパルスの周波数を同じとしたが、
本発明はこれに限るものではない。可能な限り、デュー
ティを小さくして通常動作時よりも速い周波数のクロッ
クパルスを用いることとしても良い。これにより、テス
ト時間をより短縮することができる。

【００１９】

【発明の効果】本発明によれば、通常動作と同じ周波数
のクロックパルスを用いてもクロックドインバータは通
常動作時に比べてより長時間フローティング状態とする
ことができ、すなわち、長時間リーク電流を流すことが
できる。このため、クロックパルスの周波数を下げるこ
となく、悪条件下を想定したテスト動作が可能となり、
テスト時間を短縮することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す説明図。

【図２】図１の動作説明のためのタイミングチャート。

【図３】従来の技術の構成を説明するための説明図。

【図４】図３の動作説明のためのタイミングチャート。

【符号の説明】

２、３ クロックドインバータ ６ 制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のクロックドインバータからなるダ
   イナミックシフトレジスタにおいて、 テスト時に上記クロックドインバータに供給されるクロ
   ックパルスのデューティを通常動作時におけるデューテ
   ィよりも小さくする制御回路を設けたことを特徴とする
   ダイナミックシフトレジスタ。
2. 【請求項２】 通常動作時におけるクロックパルスとテ
   スト時における上記クロックパルスとは同じ周波数であ
   ることを特徴とする請求項１記載のダイナミックシフト
   レジスタ。