JPH10501359A

JPH10501359A - デッドロック・フリー高速ブリッジ回路

Info

Publication number: JPH10501359A
Application number: JP8502384A
Authority: JP
Inventors: ジャファ，ブレント，アーネスト; ベル，ウエイン，ディー．; ギルズ，ジョン，フィリップ
Original assignee: ユニシスコーポレーション
Priority date: 1994-06-14
Filing date: 1995-06-13
Publication date: 1998-02-03
Also published as: EP0765500B1; WO1995034861A1; AU3156095A; EP0765500A1; DE69505667D1; US5542056A

Abstract

(57)【要約】ブリッジ回路（１０）には、SCSIバス（１１）に結合されているI/O ポート１と、トランシーバ（２１）を介してEISAバス（１２）に結合されているI/O ポート２を有するマイクロプロセッサ（２０）が含まれている。また、ブリッジ回路には、EISAバスに結合された制御ライン（３２）と、マイクロプロセッサをタイムシェアリングでイネーブルにしてEISAバスを要求し使用するEISAインタフェース・コントローラ（２２）が含まれている。高速オペレーションを行うため、ブリッジ回路には、さらに、プライベート・バス（２４）を介してマイクロプロセッサ（２０）のI/O ポート２に結合されたメモリ・モジュールであって、EISAバス上にシグナルを生成することなく、プライベート・バス上の命令を、直接、マイクロプロセッサに送信するメモリ・モジュール（２３）が含まれている。さらに、プライベート・バスでのデッドロックを避けるため、ブリッジ回路には、マイクロプロセッサ（２０）と、プライベート・バス（２４）と、EISAインタフェース・コントローラ（２２）に接続されたデッドロック・プリベンション回路（２５）が含まれている。このデッドロック・プリベンション回路は、マイクロプロセッサとEISAバスとの間のデータ伝送のシリーズの間に、予め定めたイベント（図５，図６，図７）の生起を検出する。このような検出が行われると、デッドロック・プリベンション回路はマイクロプロセッサをディレクトして、当該シリーズが終わる前に、EISAバスとプライベート・バスとの間でのシリーズ・データ伝送を停止させ、しかも、デッドロック・プリベンション回路はマイクロプロセッサをディレクトして、EISAバスが獲得されるまで、プライベート・バス上のそのシリーズを再び開始させない。一方、プライベート・バスで命令フェッチが行われる。

Description

【発明の詳細な説明】デッドロック・フリー高速ブリッジ回路背景技術本発明は、２つの全く異なるバスを相互結合するデジタル・ブリッジ回路に関し、特に、デッドロックすることなく高速でオペレーションを行うデジタル・ブリッジ回路の新規な構造に関する。従来、種々のデータ処理ユニットを接続することができ、これら接続された種々のデータ処理ユニットがデータを互いに送信することができる幾つかのタイプのバスを提供するのが普通である。このようなバスの２つの例としては、SCSIバスおよびEISAバスがある。SCSIバスおよびEISAバスは工業規格であり、これらの完全な仕様は誰でも手に入れることができる。SCSIバスの仕様のコピーは、Glob al Engineering Documents，2850 McGaw，Irvine，CA 92714から購入することができる。EISAバスの仕様のコピーはBCPR Services，Inc.，P.O．Box 1137，Spri ng，TX 77391-1137 から購入することができる。SCSIバスおよびEISAバスには、共に、一方のユニットから他方のユニットにデータを送信することができるデータ・ラインのセットが含まれている。しかし、SCSIバスおよびEISAバスは、ともに、制御ラインのセットが一意であるとともに、シグナル・プロトコルが一意であって、互いに、全く異なっている。その結果、SCSIバスに接続されているデータ処理ユニットがEISAバスに接続されているデータ処理ユニットに、データを送信するか、あるいは、EISAバスに接続されているデータ処理ユニットがSCSIバスに接続されているデータ処理ユニットに、データを送信するには、これら２つのバスを相互結合するブリッジ回路が必要になる。このようなブリッジ回路の１つの従来例は、March，1993 publication by PLX Technology，Inc に記載されている。PLX Technology，Inc のメイン・オフィスの住所は625 Clyde Avenue，Mountain View，CA 94043 である。この出版物は PLX ＩＣ(integrated circuit)チップ（PLX EISA 9020BV）のアプリケーション・ノートである。その出版物の表題は、Application Note -- EISA D irect Bus Master Interface Chip for NCR 53C7X0 SCSI Processorである。この出版物の図１に示す回路図を見てみると、EISAバスとSCSIバスとの間にブリッジ回路を設けるために、NCR 53C7X0 ＩＣチップと、PLX 9020BV ＩＣチップを、他のサポート回路とどのように相互結合することができるかが分かる。しかし、NCR 53C7X0 ＩＣチップは、オペレーション中に命令を順次にリード (read)し実行するマイクロプロセッサである。この出版物の図１のブリッジ回路の大きな欠点は、マイクロプロセッサに対する命令を、EISAバスに接続しなければならないメモリにストアしなければならず、EISAバスを介してリードしなければならない。よって、各命令をリードするには、EISAの使用を要求することになる。不幸にも、EISAバスの使用要求と、その後にEISAバスの実際の使用認可との間に、EISAバスのレイテンシ・タイム期間がある。任意の時点で、幾つかの他のデータ処理ユニットもEISAバスの使用を要求することになるので、このレイテンシ・タイム期間が生じる。このようにレイテンシ・タイム期間があるので、ブリッジ回路の全体的な性能が著しく損なわれる。というのは、マイクロプロセッサに対する命令が頻繁にリードされるからである。従って、本発明の主な目的は、EISAバスとSCSIバスの間にあるブリッジ回路の構造であって、マイクロプロセッサが本質的にノー・レイテンシ・タイムで命令をフェッチするブリッジ回路の改良した構造を提供することにある。発明の開示本発明によれば、SCSIバスとEISAバスを相互結合するブリッジ回路が、改良した方法により提供される。この種のブリッジ回路には、１）SCSIバスに結合する I/O ポート１を有するとともに、トランシーバを介してEISAバスに結合するI/O ポート２を有するデュアル・ポート・マイクロプロセッサと、２）EISAバスおよびトランシーバに結合された制御ラインを有し、マイクロプロセッサをイネーブルにしてEISAバスの使用を要求しEISAバスを獲得するEISAインタフェース・コントローラとが含まれる。さらに、本発明の１つの態様によれば、ブリッジ回路には、内部メモリ・モジュールが含まれる。このメモリ・モジュールはブリッジ回路内のプライベート・バスを介して、マイクロプロセッサのI/O ポート２に結合されている。その結果、本来、EISAバスを獲得するのにかかるレイテンシ・タイム期間は、完全に回避される。また、本発明の他の態様によれば、ブリッジ回路には、マイクロプロセッサと、プライベート・バスと、EISAインタフェース・コントローラとに結合されているデッドロック・プリベンション回路がさらに含まれる。まず、このデッドロック・プリベンション回路は、プライベート・バスとEISAバスの間で、データ・ワードの連続的なシリーズを転送する中で、予め定めたイベントの生起を検出する。そして、デッドロック・プリベンション回路は、予め定めたイベントを検出すると、データ・ワードのシリーズが終わらなくても、マイクロプロセッサをディレクトして、データワードのシリーズの伝送を一時的に停止する。ついで、デッドロック・プリベンション回路は、マイクロプロセッサをディレクトし、プライベート・バスとEISAバスの伝送をトライ・ステートにする。デッドロック・プリベンション回路が検出するイベントであって、上述した予め定めたイベントの１つの具体的な例としては、マイクロプロセッサがEISAバスの使用を一時的に停止しなければならないことを表すEISAからのシグナルを受信するというイベントがある。上述した予め定めたイベントの別の例としては、伝送中に、ページ境界(page boundary)を超えようとしていることを示すアドレスが生起されるというイベントがある。さらに別の例としては、データ伝送のシリーズの最後のバイトが非ダブル・ワード境界で生起することを示す制御シグナルが生起されるというイベントがある。上述したイベントのいずれが生起されても、マイクロプロセッサがEISAバスの使用を最初に再獲得するまでは、当該シリーズの次のワードをプライベート・バス上に供給しても、データ伝送を続行することができない。そうでない場合は、次のようなデッドロックが生起される。すなわち、マイクロプロセッサは当該シリーズの次のデータ・ワードをプライベート・バス上に送信し、EISAバスの使用を獲得するために待つ。一方、これと同時に、EISAバスに接続されている別のユニットがEISAバスの使用を獲得し、データをブリッジ回路のプライベート・バスを介して送信しようとするデッドロックが生じる。図面の簡単な説明図１は本発明の好ましい実施の形態を示すブリッジ回路のブロック図である。図２は、命令が図１のブリッジ回路内のメモリからリードされたときに生じる種々の時間間隔と、EISAバスに接続されているユニットと図１に示すブリッジ回路との間でデータが転送されたときに生じる種々の時間間隔とを示すタイミング図である。図３は、ブリッジ回路がEISAバスの使用を最初に獲得したときに、図１のブリッジ回路内で生起される第１のシグナル・シーケンスを示す図である。図４は、図１のブリッジ回路と、EISAバスに接続されている別のユニットとの間でデータ伝送のシリーズが生起されたときに、ブリッジ回路で生じる第２のシグナル・シーケンスを示す図である。図５は、EISAバスのユニットにより、図１のブリッジ回路がEISAバスを介して行っているデータ伝送のシリーズを、一時的に、強制的に、停止させられるときにブリッジ回路で生じる第３のシグナル・シーケンスを示す図である。図６は、図１のブリッジ回路の内部メモリからプライベート・バスを介して命令がリードされたときにブリッジ回路で生じる第４のシグナル・シーケンスを示す図である。図７は、図１のブリッジ回路とEISAバスとの間でのデータ伝送のシリーズが、ページ境界を超えたためか、あるいは、データ伝送のシリーズの最後の伝送が非ダブル・ワード・アドレス上で終了したために一時的に強制的に停止されたときに生じる第５のシグナル・シーケンスを示す図である。発明を実施するための最良の形態本発明の好ましい実施の形態を構成するブリッジ回路１０の構成とオペレーションを図１を参照して詳細に説明する。図１から分かることであるが、このブリッジ回路１０によりSCSIバス１１とEISAバス１２が相互結合されている。SCSIバス１１とEISAバス１２は、それぞれ、シグナル・ラインのセットを有し、バスを獲得しデータを伝送するためのプロトコルを有する。ブリッジ回路１０の全体的な機能により、EISAバス１２からブリッジ回路１０を介してSCSIバス１１に転送することができ、逆に、SCSIバス１１からブリッジ回路１０を介してEISAバス１２に転送することができる。ブリッジ回路１０には、次のような主なコンポーネントが含まれている。すなわち、デュアルポート・マイクロプロセッサ２０と、EISAバス・トランスミッタおよびレシーバ２１（以後、トランシーバ２１という）のセットと、デジタル・メモリ・モジュール２３と、プライベート・バス２４と、デッドロック・プリベンション回路２５とが含まれている。これらのコンポーネント２０〜２５は、全て、図１のブリッジ回路１０内で相互結合してある。ブリッジ回路１０の好ましい実施の形態では、上述したコンポーネント２０〜２５を次のようにインプリメントしてある。マイクロプロセッサ２０はNCR 53C7 X0 ＩＣチップである。トランシーバ２１は74ABT16543 ＩＣチップと、74ABT1 6646 ＩＣチップである。EISAバス・コントローラ回路２２はPLX9020BV ＩＣチップである。デジタル・メモリ・モジュール２３はスタチックRAM チップMT5C64 08-25 である。プライベート・バスには、４バイトのデータ（１ダブル・ワード）を搬送するDATAラインのセットと、ADDRESS ラインのセットが含まれている。これらADDRESS ラインは、ダブル・ワード・アドレスを指定する２４個のアドレス・シグナル２²³−２²を搬送し、４byteイネーブル・シグナル（ダブル・ワードのDATAの各バイトに対して１byte）を搬送し、メモリ・モジュール２３をディレクトしてリードおよびライトするメモリREADおよびWRITE ラインが含まれる。デッドロック・プリベンション回路２５はMACH210-12およびGAL22V10-7のＩＣチップにより作成されたデジタル・ステート・マシンである。メモリ・モジュール２３にストアされているのは、マイクロプロセッサ２０がリードし実行する種々のプログラムである。各プログラムは、何をするのかをマイクロプロセッサ２０に指示する命令のセットよりなる。メモリ・モジュール２３から命令の１つをリードするには、図１および図２に示すように、時間間隔Δ T1の間、マイクロプロセッサ２０はプライベート・バス２４を利用する。まず、命令リード・オペレーションでは、マイクロプロセッサ２０はプライベート・バス２４の使用を要求する。この要求は時間間隔ΔT1a の間に生じる。そして、データ転送がEISAバス１２からプライベート・バス２４に対して行われようとしない場合には、プライベート・バスは、直に、メモリモジュール２３からマイクロプロセッサ２０への命令の転送を利用可能にする。そうでない場合に、データ転送がプライベートバス２４とEISAバス１２の間で行われようとすると、レイテンシ・タイム期間ΔT1b が生じることになる。その後、転送タイム期間Δ T1c が生じ、その期間の間、マイクロプロセッサ２０はプライベート・バス２４上のアドレスをメモリ・モジュール２３に送信し、メモリ・モジュール２３からの命令をプライベート・バスを介して受信する。マイクロプロセッサ２０により受信された各命令は、マイクロプロセッサをディレクトして、幾つかのオペレーションを内部的にパフォームするか、SCSIバス１１に対して幾つかのアクションを行うか、EISAバス１２に対して幾つかのアクションを行うか、あるいは、これらのオペレーションおよびアクションを組合わせたものをパフォームする。マイクロプロセッサ２０がEISAバス１２へのデータ転送を開始する場合に、当該転送は図１および図２に示すように時間間隔ΔT2の間に生じる。 EISAバスへのデータ転送オペレーションを開始するため、マイクロプロセッサ２０はEISAバス１２の使用を要求する。この要求は、マイクロプロセッサ２０と、EISAインタフェース・コントローラ２２と、デッドロック・プリベンション回路２５との間で、制御ライン３０，３１，３２を介して、制御シグナルのシーケンスをパッシングすることにより行われる。次に、EISAバスの使用が要求された後、レイテンシ・タイム期間ΔT2b が生じることになる。というのは、EISAバスが他の多くのユニットとタイムシェアリングされるからである。そして、EISA １２の使用が獲得されると、転送タイム期間ΔT2c が生じ、この転送タイム期間 ΔT2c に、データが、EISAバスから、トランシーバ２１とプライベートバス２４を介して、マイクロプロセッサ２０にパッシングされる。あるいはまた、この転送タイム期間ΔT2c に、データが、マイクロプロセッサ２０から、プライベートバス２４とトランシーバ２１を介して、EISAバスに転送される。上述した時間間隔ΔT1およびΔT2に関して重要なことは、当該ΔT1がΔT2に比べて非常に短いことである。これは、１つには、時間間隔ΔT1に生じる命令リード・オペレーションの間、平均的なプライベート・バス・レイテンシ・タイム期間が非常に短いことによる。典型的には、命令がプライベート・バス２４に接続されているメモリ２３からフェッチされている間、EISAバス１２は、ブリッジ回路１０との間で転送を行っていないユニットが使用中であり、しかも、その場合、レイテンシ・タイム期間ΔT1b が本質的にゼロである。これに対して、時間間隔ΔT2の間、EISAレイテンシ・タイム期間ΔT2b は、通常は、非常に大きい。これは、EISAバス１２の使用が、常に、EISAバスに接続されているユニットのうちの幾つかのユニットによりシークされているからである。平均すると、タイム期間ΔT2b は、約２４μsec から１００μsec の間であり、EISAバス１２に接続されている他のユニット数は１個から７個である。よって、プライベートバス２４を介して、メモリ２３をマイクロプロセッサ２０に直接接続することにより、マイクロプロセッサ２０が命令をフェッチするごとに、EISAバス・レイテンシ・タイム期間ΔT2b を回避することができる。しかし、メモリ・モジュール２３を、プライベート・バス２４を介して、マイクロプロセッサ２０に結合することにより、プライベート・バス２４では、デッドロック・シーケンスが生じる可能性がある。しかし、デッドロック・プリベンション回路２５の機能は、これらのデッドロック・シーケンス回避するように、コネクタ３０および３１に種々の制御シグナルを送信し、コネクタ３０および３１から種々の制御シグナルを受信することである。次に、図３ないし図７を参照して、デッドロック・プリベンション回路２５のオペレーションを詳細に説明する。まず、シグナル・シーケンスを示す図３を説明する。このシグナル・シーケンスによると、マイクロプロセッサ２０はEISAバス１２の使用を要求して、EISAバス１２の使用を獲得する。言い換えると、図３のシグナル・シーケンスは図２の時間間隔ΔT2a およびΔT2b の間に生じる。図３を説明する。まず、マイクロプロセッサ２０はシグナルFETCH およびSCSH OLD のペアをコンダクタ３０ａおよび３０ｂを介して、デッドロック・プリベンション回路２５に送信する。シグナルFETCH はタイムt1でfalse ステート(F)で送信される。同時に、シグナルSCSHOLD はtrueステート(T)で送信される。シグナルFETCH およびSCSHOLD に応答して、デッドロック・プリベンション回路２５はシグナルPLX_holdをEISAインタフェース・コントローラ２２に送信する。このPLX_HOLDシグナルは、タイムt2で、trueステートでコンダクタ３１ａ上に送信される。次に、trueのPLX_HOLDシグナルに応答して、EISAインタフェース・コントローラ２２は要求シグナルMREQ(i)をEISAバス１２に送信する。 MREQ(i)はtrueステートでタイムt3でコンダクタ３２ａ上に送信される。このことは、ブリッジ回路１０がEISAバスの使用を要求していることを、EISAバスに示す。 MREQ(i)シグナルに応答して、EISAバス１２上のバス・アービトレーション回路（図示しない）は、ブリッジ回路１０が何時EISAバスを使用することができるかを決定する。EISAバスの使用はアービトレータによりタイムシェアリングで割り当てられる。このことは、図２に示すレイテンシ・タイム期間ΔT2b に生じる。結局、EISAバス１２の使用がブリッジ回路１０に認可されると、ブリッジ回路１０に、trueステートのアクノリッジ・シグナルMAK(i)が送信される。このシグナルMAK(i)は、タイムt4で、EISAバス１２からコンダクタ３２ｂを介してEISAインタフェース・コントローラ２２に送信される。 trueのMAK(i)シグナルに応答して、EISAインタフェース・コントローラ２２は trueステートのシグナルSPLX_HLDA をデッドロック・プリベンション回路２５に送信する。このシグナルSPLX_HLDA はコンダクタ３１ｂ上で時点t5で生じる。最後に、trueのSPLX_HLDA シグナルに応答して、デッドロック・プリベンション回路２５はシグナルSCSKL をパルス(P)としてマイクロプロセッサ２０に送信する。このSCSKL シグナルは、時点t6で、コンダクタ３０ｃ上に送信される。上述したように、EISAバス１２の使用が獲得された後、マイクロプロセッサ２０とEISAバス１２との間で、データの実際の転送が開始されることになる。このデータ転送中、デッドロック・プリベンション回路２５との間で生じる制御シグナルのシーケンスは、図４に示すようになる。図４を説明する。まず、マイクロプロセッサ２０は有効なADDRESS と有効なDA TAをプライベートバス２４上に伝送する。このことは、図４に示す時点t11 で生じる。プライベートバス２４上の"V"はDATAおよびADDRESS が有効であることを示す。次に、時点t12 で、マイクロプロセッサ２０はシグナルADS をデッドロック・プリベンション回路２５に送信する。このシグナルADS はパルスとしてコンダクタ３０ｄ上に送信される。これに応答して、デッドロック・プリベンション回路２５はシグナルADS_PLX をEISAインタフェース・コントローラ回路２２に送信する。シグナルADS_PLX は、時点t13 で、パルスとしてコンダクタ３１ｃ上に送信される。そして、パルスのADS_PLX シグナルに応答して、EISAインタフェース・コントローラ２２はシグナルXMT をトランシーバ２１ａに送信する。シグナルXMT により、プライベートバス２４上のADDRESS シグナルはトランシーバ２１を介してEI SAバス１２にパッシングされる。これは、時点t14 で生じる。時点t14 にも、EISAインタフェース・コントローラ２２は、trueステートのST ART シグナルをコンダクタ３２ｃを介してEISAバス１２に送信する。このシグナルSTART は、EISAバスに、そのデータ転送が開始されようとしていることを表す。次に、EISAインタフェース・コントローラ２２はtrueステートのCMD シグナルをEISAバス１２から受信する。コンダクタ３２ｄ上のこのCMD シグナルが、時点 t15 で、受信される。そして、EISAインタフェース・コントローラ２２はXMT コードをトランシーバ２１ｂに送信する。このXMT コードは時点t16 で送信される。このコードにより、プライベートバス２４上のDATAシグナルを、トランシーバ２１ｂを介してEISA バス１２上にパッシングすることができる。最後に、EISAインタフェース・コントローラ２２はtrueステートのMSBURST シグナルをEISAバス１２に送信する。このtrueのMSBURST シグナルは、時点t17 で、コンダクタ上に送信される。このシグナルは、EISAバスに、転送されているDA TAが、シリーズのうちの１つのダブル・ワード（４byte）であることを示す。 EISAバスがデータを獲得するか、あるいは、送信するかに対してready であると、START シグナルに応答して、EISAバスはtrueのEXRDY シグナルをEISAインタフェース・コントローラ２２に送信する。このEXRDY シグナルは、時点t18 で、 trueステートで、コンダクタ３２ｆ上に送信される。その後、EXRDY に応答して、EISAインタフェース・コントローラはready シグナルをデッドロック・プリベンション回路２５に送信する。EXRDY がサンプリングされたとき、MSBURST が依然としてtrueステートである場合には、BRDYシグナルは時点t19 で、コンダクタ３１ｅ上にパルスとして送信される。BRDYは連続データ転送が続行していることをデッドロック・プリベンション回路に示す。 EXRDY がサンプリングされたとき、MSBURST がfalse ステートである場合には、 RDY シグナルは、時点t19 で、パルスとしてコンダクタ３１ｄ上に送信される。 RDY はこれが最後のデータ転送であることをデッドロック・プリベンション回路に示す。最後に、BRDYまたはRDY パルス・シグナルに応答して、デッドロック・プリベンション回路２５は、SCSIRDY パルス・シグナルをマイクロプロセッサ２０に送信する。このSCSIRDY シグナルは、時点t20 で、コンダクタ３０ｅ上に送信される。SCSIRDY シグナルは、マイクロプロセッサ２０が、現在、そのADDRESS とともに、DATAの別のダブル・ワードを、プライベート・バス２４上に送信すべきであることを表す。そして、図４のシグナル・シーケンスが繰り返される。ただし、ADS_PLX シグナルはパルスとしてEISAインタフェース・コントローラに送信される。通常、図４のシグナル・シーケンスが何回か繰り返され、マイクロプロセッサ２０は当該シリーズの全てのデータが転送されたときに終了されることになる。しかし、別の例として、EISAバス１２の別のユニットにより開始されるアクションに応答して、図４のデータ転送を終結させることができる。図４に示すデータ転送をこのように終了させる態様を図５に示す。図５を説明する。まず、時点t31 で、シグナルMAK(i)がfalse ステートでEISA バス１２からEISAインタフェース・コントローラ２２に送信される。MAK(i)シグナルのこのfalse ステートは、ある予め定めた時間間隔内で、EISAバス１２に接続されている別のユニットに、EISAバスの使用を与えなければならないことを表す。 MAK(i)シグナルのfalse ステートに応答して、EISAインタフェース・コントローラ２２により、シグナルSPLX_HLDA がfalse になる。このことは、時点t32 で、コンダクタ３１ｂ上で生じる。その後、デッドロック・プリベンション回路２５はADS シグナルがマイクロプロセッサ２０によりパルスとして送信されるのを待つ。当該パルスは、時点t33 で、コンダクタ３０ｄ上で生じる。そのパルスは、さらに４byteのデータの転送が開始されることを示す。 ADS シグナルのパルスに応答して、デッドロック・プリベンション回路２５は trueステートのシグナルSCSI_BOFF をマイクロプロセッサ２０に送信する。このことは、時点t34 で、コンダクタ３０ｆ上で生じる。そのシグナルSCSI_BOFF は、マイクロプロセッサ２０がEISAバス１２およびプライベート・バス２４を用いることを「バックオフ（back off）」しなければならないことを表す。すなわち、さらに、１ダブル・ワードのデータの転送が完了した後、マイクロプロセッサ２０はEISAバス１２およびプライベート・バス２４を一時的に放棄しなければならない。時点t34 で、デッドロック・プリベンション回路２５もfalse ステートのシグナルPLX_HOLDをEISAインタフェース・コントローラ２２に送信する。しかも、デッドロック・プリベンション回路２５はtrueステートのシグナルPLX_BLAST を EISAインタフェース・コントローラ２２に送信する。そして、PLX_HOLDシグナルおよびPLX_BLAST シグナルに応答して、EISAインタフェース・コントローラ２２はシグナルMREQ(i)およびシグナルNSBURST をfalse ステートでEISAバス１２に送信する。このことは、時点t35 で、コンダクタ３２ａおよび３２ｅ上で生じる。そのことは、ブリッジ回路１０がEISAバスからゲット・オフ(get off)しようとしていることを表す。次に、EISAインタフェース・コントローラ２２はシグナルRDY をパルスとしてデッドロック・プリベンション回路２５に送信する。このことは、時点t36 で、コンダクタ３１ｄ上で生じる。そして、RDY シグナルのパルスに応答して、デッドロック・プリベンション回路２５はSCSIRDY シグナルをパルスとしてマイクロプロセッサ２０に送信する。このことは、コンダクタ３０ｅ上で、時点t37 で生じる。シグナルSCSI_BOFF がtrueである間に生じるシグナルSCSIRDY のパルスに応答して、マイクロプロセッサ２０は、時点t38 で、プライベート・バス２４を駆動する全ての内部トランスミッタをトライ・ステートにする。これらトライ・ステートにされたトランスミッタは、DATAおよびADDRESS シグナルを生成するものである。マイクロプロセッサの内部トランスミッタがトライ・ステートにされている間、これらトランスミッタは、それぞれ、オープン回路としてオペレートする。そのため、プライベート・バス２４上のDATAおよびADDRESS シグナルは、EISA バスの別のユニットから、トランシーバ２１を介して、順次に、駆動される。次に、EISAバス１２はfalse ステートのCMD シグナルをEISAインタフェース・コントローラ２２に送信する。このことは、時点t39 で、コンダクタ３２ｄ上で生じ、ブリッジ回路１０により、EISAバスの使用が終了される。最後に、時点t40 で、EISAインタフェース・コントローラ２２はシグナルTRI トランシーバ２１に送信する。当該TRI シグナルに起因して、プライベート・バス２４からEISAバス１２への伝送は、全て、トライ・ステートにされるので、他のユニットがEISAバス１２を使用することができる。上述した図５のシグナル・シーケンスに関して重要なことは、当該シーケンスの終わりまでに、マイクロプロセッサ２０はEISAバス１２およびプライベート・バス２４へのシグナル伝送をトライ・ステートにする点にある。これに対して、マイクロプロセッサ２０が単にEISAバスの使用を停止し、しかも、伝送すべきDA TAおよびADDRESS シグナルの次のセットをプライベート・バス上に送信した場合には、デッドロックが生じる虞がある。上述したデッドロックを実際に生じさせるには、EISAバスを獲得した別のデータ処理モジュールのみが、幾つかのデータをEISAバスを介してマイクロプロセッサ２０か、あるいは、メモリ・モジュール２３に送信しようとする必要がある。その場合、デッドロックが生じることになる。というのは、EISAバスはEISAバスを獲得したモジュールをバックアップする能力がないからであり、ブリッジ回路１０に既に接続されているプライベート・バス２４を獲得しようとするからである。また、マイクロプロセッサ２０は、プライベート・バス上の現在のDATAをEI SAバスに転送するまでは、プライベート・バス２４をバック・オフする能力がないからである。図６を説明する。図６は、図５のシグナル・シーケンスの後に、ブリッジ回路１０で生じるシグナル・シーケンスを示す。図６のシーケンスでは、マイクロプロセッサ２０は、プライベート・バス２４を使用して、メモリ２３内の命令にアドレスしリードする。この図６のシグナル・シーケンスでは、デッドロックの可能性はない。というのは、マイクロプロセッサ２０はシグナルをEISAバス１２上に伝送しようとしないからである。図６の命令read実行中には、EISAバス１２はシグナルをブリッジ回路１０に送信することができる。その信号は、EISAバス１２に接続されている別のユニットが、マイクロプロセッサ２０および／またはメモリ・モジュール２３に送信するためのデータを有することを示す。プライベート・バス２４上の命令フェッチを実行中に、このデータ転送が行われた場合には、EISAバス１２からのデータと、メモリ・モジュール２３からの命令が、同時に、プライベート・バス２４上に伝送されるという状況になる。このため、当該データがガーブル(garble)されることになる。図６を説明する。まず、マイクロプロセッサ２０はシグナルFETCH および SCSHOLD をデッドロック・プリベンション回路２５に送信する。シグナルFETCH はtrueステートで、時点t51 で、コンダクタ３０ａ上に送信される。しかも、シグナルSCSHOLD はtrueステートで、時点t51 に、コンダクタ３０ｂ上に送信される。これらFETCH シグナルおよびSCSHOLD シグナルに応答して、デッドロック・プリベンション回路２５はEISAインタフェース・コントローラ２２からのコンダクタ３１上のシグナルSLAVREQ を試験する。シグナルSLAVREQ のtrueステートは、 EISAバス２２上の幾つかのユニットがデータをブリッジ回路１０に送信しようとしていることを表す。他方、SLAVREQ シグナルのfalse ステートはこのようなことが行われないことを示す。図６のシーケンスでは、シグナルSLAVREQ は時点t51 でfalse である。よって、デッドロック・プリベンション回路２５はtrueステートのシグナルSCSAKLをマイクロプロセッサ２０に送信して応答する。このことは、時点t52 で、コンダクタ３０ｃ上で生じる。これに対して、シグナルSLAVREQ がtrueである場合は、デッドロック・プリベンション回路２５はシグナルSCSAKLをマイクロプロセッサ２０にfalse ステートで送信することになる。シグナルのSCSAKLのtrueステートに応答して、マイクロプロセッサ２０はtrue ステートのシグナルSMASTER をデッドロック・プリベンション回路２５に送信する。このことは、時点t53 で、コンダクタ３０ｆ上で生じる。trueステートのSM ASTER シグナルは、マイクロプロセッサ２０がプライベート・バス２４の命令FE TCH オペレーションを開始することができることをアクノリッジする。また、時点t53 で、マイクロプロセッサ２０はSCSHOLD シグナルをコンダクタ３０ｂ上に false ステートで送信する。その後、時点t54 から、実際のEETCH オペレーションがプライベート・バス２４で開始される。言い換えると、時点t54 で、図２に示すように、命令転送タイム期間ΔT1c が開始される。また、時点t54 で、デッドロック・プリベンション回路２５はfalse ステートのシグナルSCSAKLをマイクロプロセッサ２０に、true のSMASTER シグナルの応答として送信する。図６の命令転送期間ΔT1c の間、EISAバス１２に接続されている別のユニットはマイクロプロセッサ２０および／またはメモリ２３へのデータ転送を開始する。このことは、時点t55 で、ブリッジ回路１０を選択するために予め割り当てられているEISAバスからのADDRESS を受信するとともに、コンダクタ３２ｃ上のST ART パルスを受信することにより生じる。上記START パルスおよびADDRESS に応答して、EISAインタフェース・コントローラ２２は、trueステートのシグナルSLAVREQ をデッドロック・プリベンション回路２５に送信する。このことは、時点t56 で、コンダクタ３１ｇ上で生じる。マイクロプロセッサ２０が命令をフェッチするのにプライベート・バス２４を用いていない場合は、デッドロック・プリベンション回路２５は、タイムt57 で、trueステートのシグナルSLAV_CYCをEISAインタフェース・コントローラ２２に送信して、応答することになる。しかし、シグナルFETCH のtrueステートは、マイクロプロセッサ２０がプライベート・バス２４を用いており、デッドロック・プリベンション回路２５がfals e ステートのシグナルSLAV_CYCを送信していることを表している。一方、時点t57 で、EISAバス１２は、trueステートのシグナルCMD をEISAインタフェース・コントローラ２２に対して発生させて、引き続きデータをブリッジ回路１０に送信しようとしている。このことは、時点t57 で、コンダクタ３２ｄ上で生じる。しかし、シグナルSLAV_CYCはその時点でfalse であるので、EISAインタフェース・コントローラ２２は、false ステートのシグナルEXRDY をEISAバスに送信して、実際のデータ転送がEISAバス１２上で生じないようにする。このことは、コンダクタ３２ｆで、時点t58 で生じる。その後、命令転送タイム期間ΔT1c がプライベート・バス２４上で完了すると、マイクロプロセッサ２０はADDRESS およびDATAシグナルに関係する内部トランスミッタをトライ・ステートにする。同時に、マイクロプロセッサ２０はシグナルFETCH およびSMASTER をfalse ステートでデッドロック・プリベンション回路２５に送信する。このことは、コンダクタ３０ａおよび３０ｆ上で、時点t59 で生じる。これに応答して、デッドロック・プリベンション回路２５はtrueステートのシグナルSLAV_CYCをEISAインタフェース・コントローラ２２に送信する。このことは、時点t60 で、コンダクタ３１ｈ上で生じる。そして、EISAインタフェース・コントローラ２２はtrueステートのシグナルEXRDY をEISAバス１２に送信する。シグナルEXRDY のこのtrueステートは、EISA１２から、マイクロプロセッサ２０／メモリ２３へデータ転送を実際に開始することができることを表す。 EISAバス１２からのデータをプライベート・バス２４上にパッシングするため、EISAインタフェース・コントローラ２２はRCV シグナルをトランシーバ２１に送信する。このことは、時点t62 で生じる。この時点では、トランシーバ２１はプライベート・バス２４上の唯一のシグナル源である。次に、図７を参照して、ブリッジ回路１０内で生じるさらに別のシグナル・シーケンスを説明する。この例でも、プライベート・バス２４上でのデッドロックを回避することができる。この図７のシグナル・シーケンスは、ブリッジ回路１０とEISAバス１２との間で、データ・ワードのシリーズを転送している間にページ境界を超えたときに生じる。このようなデータワードの転送は、図４に関連して既に説明したように、ページ境界を超える前に生じる。図７のシーケンスでは、まず、マイクロプロセッサ２０はシグナルADS をパルスとしてデッドロック・プリベンション回路２５に送信する。このことは、時点 t71 で、コンダクタ３０ｄ上で生じる。このことは、マイクロプロセッサ２０が EISAバス１２との間でさらにダブル・ワードのデータを転送可能になったことを表している。図７において、データはEISAバス１２に転送される。よって、時点 t71 で、転送されるデータと、当該データに対するアドレスは、マイクロプロセッサ２０によりプライベート・バス２４上に供給される。プライベート・バス２４上のアドレスは、それぞれ、デッドロック・プリベンション回路２５によりモニタされる。当該アドレスがページ内の最後のダブル・ワードのアドレスでない場合は、データ転送は図４を参照して既に説明したようにして行われる。しかし、当該アドレスがページ内の最後のダブル・ワードのアドレスである場合には、そのことはデッドロック・プリベンション回路により時点t72 で検出される。一実施の形態では、各ページは、連続的にアドレッシングされた１０２４ワードのDATAを含む。よって、あるページの最後のダブル・ワードのアドレスは、AD DRESS ビット２¹⁰から２²までが"1"であるADDRESS ある。当該ページ内の最後のダブル・ワード・アドレスに応答して、デッドロック・プリベンション回路２５はシグナルSCSI_BOFF をマイクロプロセッサ２０にtrue ステートで送信する。このことは、コンダクタ３０ｆ上で、時点t73 で生じる。このことは、ページ境界を超えようとしているので、マイクロプロセッサ２０が一時的にEISAバス１２の使用を放棄しなければならないことを表す。また、時点t73 で、デッドロック・プリベンション回路２５はfalse ステートのシグナルPLX_HOLDと、trueステートのシグナルPLX_BLAST を、EISAインタフェース・コントローラ２２に送信する。これらのシグナルはコンダクタ３１ａおよび３１ｆで生じる。シグナルPLX_HOLDおよびPLXBLASTに応答して、EISAインタフェース・コントローラ２２は、false ステートのMSBURST およびMREQ(i)をEISAバスに送信する。このことは、時点t74 で生じる。このことは、ブリッジ回路１０によるEISAバスの終了を表す。そして、false であるMSBURST およびMREQ(i)に応答するとともに、時点t75 t rueステートのEXRDY に応答して、EISAインタフェース・コントローラはRDY シグナルをパルスとしてデッドロック・プリベンション回路２５に送信する。このことは、時点t76 で、コンダクタ３１ｄ上で生じる。そして、デッドロック・プリベンション回路２５はシグナルSCSIRDY をパルスとしてマイクロプロセッサ２０に送信する。このことは、時点t77 で、コンダクタ３０ｅ上で生じる。 trueステートのシグナルSCSIRDY およびSCSI_BOFF シグナルのパルスに応答して、マイクロプロセッサ２０は内部トランスミッタをプライベート・バス２４に対してトライ・ステート条件にする。その結果、プライベート・バス２４上のDA TAおよびADDRESS シグナルは、時点t78 で示したように、トライ・ステート(TRI )になる。そして、EISAバス１２はfalse ステートのCMD シグナルをEISAインタフェース・コントローラ２２に送信する。このことは、時点t79 で、コンダクタ３２ｅ上で生じる。CMD シグナルのfalse ステートは、ブリッジ回路１０がEISAバス１２を解放することができることを表す。最後に、EISAインタフェース・コントローラ２２はシグナルTRI をトランシーバに送信して、これらトランシーバをトライ・ステート条件にし、プライベート・バス２４をEISAバス１２から隔離する。このことは、時点t80 で生じる。ブリッジ回路１０がEISAバス１２の使用を停止すると、直に、EISAバスの別のユニットはブリッジ回路１０内のマイクロプロセッサ２０および／またはメモリ２３へデータ転送を開始することができる。このようなデータ転送を行うには、マイクロプロセッサ２０は、プライベート・バス２４上に送信されるDATAおよび ADDRESS シグナルの次のセットを持つことができず、EISAバスを獲得しようとすることができない。そうでない場合には、次のようなデッドロック状態が生じることになる。すなわち、マイクロプロセッサ２０はプライベート・バスの制御を有し、しかも、EISAバスを獲得しようとしており、一方、EISAバスの別のユニットがEISAバスの制御を有しており、しかも、プライベート・バスを獲得しようとしているデッドロック状態が生じる。図７のシーケンスの変形例として、データ・ワードのシリーズの最後のアドレスがダブル・ワード境界で終わらない場合には、常に、マイクロプロセッサ２０も一時的にEISAバス１２の使用を終了する。その場合には、図４に関連して既に説明したように、そのシリーズの全てのデータ・ワードは、最後のデータ・ワードを除いて、次々と、バーストモードで転送されることになる。そして、当該シーケンスの最後のワードが送信されると、マイクロプロセッサ２０は図７に従って、EISAバス１２の使用を停止する。その後、マイクロプロセッサ２０は EISAバスの使用を再び獲得し、図３および図４に従って、最後のデータ・ワードを転送する。プライベート・バス２４上のADDRESS シグナルをモニタすることにより、データ転送のシリーズが非ダブル・ワード境界で何時終了したかを、デッドロック・プリベンション回路２５は検出することができる。これらのアドレス・シグナルには、転送されるデータ・ワードの各バイト(byte)に対してそれぞれ１つ、計、４つのバイト・イネーブル・シグナルが含まれる。これらのバイト・イネーブル・シグナルは、どれも、trueではない。一方、シグナルMSBURST はtrueである。そして、データ転送は非ダブル・ワード境界で終わる。よって、時点t72 で、上述したシグナル条件が存在するか否かが、デッドロック・プリベンション回路２５によりチェックされる。当該シグナル条件が検出された場合は、デッドロック・プリベンション回路２５はtrueステートのシグナル SCSI_BOFF をマイクロプロセッサ２０に、時点t73 で送信して応答し、しかも、シグナルシーケンスの全体が、図７の時点t74 から時点t80 で繰り返される。時点t78 後に、マイクロプロセッサ２０は、再び、図３のシグナル・シーケンスを開始させて、EISAバス１２の使用を獲得する。同時に、EISAバス１２の別のユニットはEISAバス１２から、マイクロプロセッサ２０またはメモリ２３へ、データ転送を試みることができる。このようなデータ転送が行われた場合は、デッドロック状態はプライベート・バス２４上で生じない。というのは、既に述べたように、時点t78 で、マイクロプロセッサ２０の内部トランスミッタが、全て、トライ・ステートにされるからである。以上、本発明の好ましい実施の形態を詳細に説明した。しかし、さらに、本発明の性質および精神を逸脱することなく、上述した好ましい実施の形態を種々変更および修正することができる。例えば、マイクロプロセッサ２０はNCR53C7X0 ＩＣチップに限定されるものではない。このチップに代えて、マイクロプロセッサ２０は、プライベート・バス２４およびEISAバス１１に接続することができる任意のマイクロプロセッサでも良い。同様に、EISAインタフェース・コントローラはPLX9020BV ＩＣチップに限定されるものではない。このチップに代えて、EISAインタフェース・コントローラは、既に説明したコンダクタ３２ａ〜３２ｄ上の制御シグナルにより、EISAバスとインタフェースすることができる任意の論理回路でも良い。同様に、メモリ・モジュール２３は特定のタイプのメモリＩＣチップに限定されるものではない。このメモリ・モジュールに代えて、SRAM(static RAM)チップか、DRAM(dynamic RAM)チップか、あるいは、リード・オンリ・メモリ・チップのいずれかにすることができる。同様に、デッドロック・プリベンション回路２５はMACH210-12およびGAL11V10 -7 ＩＣチップに限定されるものではない。これに代えて、デッドロック・プリベンション回路２５は、既に説明した、マイクロプロセッサ２０およびEISAインタフェース・コントローラ２２と相互結合することができる任意のデジタル・ステート・マシンにすることができる。よって、例えば、デッドロック・プリベンション回路は単一のASIC(application specific integrated circuit)チップとしてインプリメントされるステート・マシンとすることができる。また、図７において、デッドロック・プリベンション回路が検出するページ境界は、１０２４ワード・ページ境界に限定されるものではない。任意のサイズのページ境界を検出することができるようにすることもできる。例えば、２０４８ワード・ページの最後のダブル・ワード・アドレスを２¹¹から２¹が"1"であるAD DRESS ビットとして検出することができる。５１２ワード・ページの最後のダブル・ワード・アドレスを、２⁹から２²までが"1"であるADDRESS ビットとして検出することができる。従って、当然のことであるが、本発明は上述した好ましい実施の形態に限定されるものではなく、特許請求の範囲により定義される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ギルズ，ジョン，フィリップアメリカ合衆国 84010 ユタ州バウンティフルアーリントンウエイ 1843 【要約の続き】ている。このデッドロック・プリベンション回路は、マイクロプロセッサとEISAバスとの間のデータ伝送のシリーズの間に、予め定めたイベント（図５，図６，図７）の生起を検出する。このような検出が行われると、デッドロック・プリベンション回路はマイクロプロセッサをディレクトして、当該シリーズが終わる前に、EISAバスとプライベート・バスとの間でのシリーズ・データ伝送を停止させ、しかも、デッドロック・プリベンション回路はマイクロプロセッサをディレクトして、EISAバスが獲得されるまで、プライベート・バス上のそのシリーズを再び開始させない。一方、プライベート・バスで命令フェッチが行われる。

Claims

【特許請求の範囲】１．SCSIバスとEISAバスとの間に設けたブリッジ回路であって、１）SCSIバスに結合するI/O ポート１を有するとともに、トランシーバを介してEISAバスに結合するI/O ポート２を有するデュアル・ポート・マイクロプロセッサと、２）EISA バスに結合された制御ラインを有し、マイクロプロセッサをイネーブルにしてEI SAバスの使用を要求し獲得するEISAインタフェース・コントローラとを含むブリッジ回路において、プライベートバスを介して前記マイクロプロセッサの前記I/O ポート２に結合したメモリ・モジュールであって、前記EISAバス上にシグナルを生成することなく、前記プライベート・バス上の命令を、直接、前記マイクロプロセッサに送信するためのメモリ・モジュールと、前記マイクロプロセッサと前記EISAインタフェース・コントローラに結合したデッドロック・プリベンション回路であって、前記マイクロプロセッサと前記EI SAバスとの間のデータ伝送のシリーズ中に、予め定めたイベントの生起を検出し、この検出に応答して、前記マイクロプロセッサをディレクトして、前記シリーズが終わる前に前記EISAバスおよびプライベート・バスを介しての前記データ伝送を停止させ、前記EISAバスおよびプライベート・バス上での伝送をトライ・ステートにするためのデッドロック・プリベンション回路とを備えたことを特徴とするブリッジ回路。２．請求項１において、前記予め定めたイベントは、前記マイクロプロセッサが前記EISAバスを使用している間に、該EISAバスから信号を受信することであり、前記マイクロプロセッサが前記EISAバスの使用を一時的に停止することを表していることを特徴とするブリッジ回路。３．請求項２において、前記マイクロプロセッサが前記EISAバスの使用を一時的に停止することを表す前記信号は、前記EISAバス・コントローラがTrueステートのNSBURST シグナルを生成している間に、MAK(i)シグナルのTrueステートから False ステートへの遷移を表すことを特徴とするブリッジ回路。４．請求項１において、前記予め定めたイベントは、前記マイクロプロセッサから前記EISAバスへのアドレス・シグナルであって、ページの終わりのアドレスを表すアドレス・シグナルを伝送することであることを特徴とするブリッジ回路。５．請求項４において、ページの終わりのアドレスとして指定するアドレス・シグナルは、各ビットがTrueステートであり、連続する階乗のアドレス・ビットのセットであることを特徴とするブリッジ回路。６．請求項１において、前記予め定めたイベントは、前記マイクロプロセッサから前記EISAバスへのシグナルであって、前記マイクロプロセッサと前記EISAバスの間のデータ伝送が非ワード境界で終わることを表すシグナルの伝送であることを特徴とするブリッジ回路。７．請求項６において、前記マイクロプロセッサからのシグナルの伝送は、少なくとも１つのTrueステートのバイト・イネーブル・シグナルと、１つのFalse テートのバイト・イネーブル・シグナルを含み、前記EISAバス・コントローラはTr ueステートのMSBURST シグナルを生成することを特徴とするブリッジ回路。８．請求項１において、前記デッドロック・プリベンション回路はデジタル論理ステート・マシンであることを特徴とするブリッジ回路。９．請求項１において、前記マイクロプロセッサはNCR 53C7X0 ＩＣチップであることを特徴とするブリッジ回路。１０．請求項１において、前記EISAバス・コントローラはPLX 9020BV ＩＣチップであることを特徴とするブリッジ回路。１１．請求項１において、前記メモリ・モジュールはリード／ライト・メモリ・モジュールＩＣであることを特徴とするブリッジ回路。１２．請求項１において、前記メモリ・モジュールは、リード・オンリ・メモリ・モジュールＩＣであることを特徴とするブリッジ回路。