JPH10501361A

JPH10501361A - フラッシュ・メモリのビット・マップ・アドレス技法

Info

Publication number: JPH10501361A
Application number: JP8500953A
Authority: JP
Inventors: スウェーハ，シエリフ; バウアー，マーク・イー
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1994-06-02
Filing date: 1995-05-17
Publication date: 1998-02-03
Also published as: CN1101048C; EP0763240A1; DE69522326T2; US5796667A; WO1995034073A1; DE69522326D1; EP0763240B1; AU2641395A; CN1150492A; US5497354A; US5815443A; US5781472A; EP0763240A4; US6483742B1; KR100292661B1

Abstract

(57)【要約】ｎ個の２進ビットを記憶するメモリ・セルを有するメモリ・デバイスの読取アクセスおよび書込アクセスのためのセンス経路アーキテクチャおよび書込経路アーキテクチャを開示する。「バイアウトプット」アーキテクチャによって、選択されたメモリ・セルのそれぞれがｎ個の出力にマッピングされ、選択されたメモリ・セルに記憶されたｎビットが並列に読み取られ、１ビットあたり１つの出力がもたらされる。「バイアドレス」アーキテクチャによって、選択されたメモリ・セルのそれぞれが１つの出力にマッピングされ、選択されたメモリ・セルに記憶されたｎビットが順次読み取られる、１ビットあたり１つのアドレスがもたらされる。

Description

【発明の詳細な説明】フラッシュ・メモリのビット・マップ・アドレス技法発明の分野本発明は、全般的には半導体メモリ・デバイスのセンス経路アーキテクチャと書込経路アーキテクチャに関し、具体的には、複数ビットのデータを記憶するメモリ・セルを含む不揮発性半導体メモリ・デバイスのセンス経路アーキテクチャと書込経路アーキテクチャに関する。発明の背景不揮発性半導体メモリ・デバイスは、従来技術のコンピュータ・システム設計における基本構成要素である。データを不揮発性メモリに記憶するための主な手段は、メモリ・セルである。通常の従来のメモリ技術では、１セルあたり１ビットまたは２状態の記憶容量がもたらされる。３つ以上の可能な状態を有する不揮発性メモリ・セルが、従来技術で既知である。従来の不揮発性半導体メモリの１種が、フラッシュ電気消去可能プログラム可能読取専用メモリ（「フラッシュＥＥＰＲＯＭ」）である。従来技術のフラッシュＥＥＰＲＯＭでは、通常は、複数のフラッシュ・セルの同時読取が可能である。さらに、通常の従来技術フラッシュＥＥＰＲＯＭは、一時に出力できるデータの量よりはるかに大きい記憶容量を有する。したがって、フラッシュＥＥＰＲＯＭの出力のそれぞれは、通常は、行列に配置されたフラッシュ・セルのアレイに関連付けられ、アレイ内のフラッシュ・セルのそれぞれは、一意にアドレッシングできる。ユーザがアドレスを供給する時には、フラッシュＥＥＰＲＯＭ内の行列復号論理回路が、対応するフラッシュ・セルを選択する。複数出力を備える場合には、通常は、アレイを同一サイズのデータ・ブロックに分割し、各データ・ブロックが、アレイの列数のサブセットを含むようにする。たとえば、１０２４行５１２列に配置された５１２ｋフラッシュ・セルを含む１６出力フラッシュ・デバイスでは、１６個のデータ・ブロックのそれぞれに、３２列１０２４行のフラッシュ・セルが含まれる。従来技術フラッシュ・セルの１種が、選択ゲート、浮遊ゲート、ドレインおよびソースを含む電界効果トランジスタ（ＦＥＴ）である。読取動作の場合、フラッシュ・セルのソースをグラウンドに結合し、フラッシュ・セルのドレインをアレイのビット線に結合する。このフラッシュ・セルは、選択ゲートに結合されたワード線を介して選択ゲートに選択電圧を印加することによって、オンまたはオフにスイッチングされる。選択電圧が印加された時にフラッシュ・セルが導通させる電流の範囲は、フラッシュ・セルの閾値電圧Ｖ_tによって決定され、閾値電圧Ｖ_tは、浮遊ゲート上の電子をトラップすることによって高めることができる。フラッシュ・セルに情報を記憶するための通常の方法では、浮遊ゲート上の過剰電子をトラップして、フラッシュ・セルのＶ_tを高め、選択電圧が選択ゲートに印加された時にそのメモリ・セルが導通させる電流が減るようにする必要がある。セル電流が、選択電圧が印加された時の基準電流より少ない場合、フラッシュ・セルが「プログラムされた（プログラム済み）」と呼ぶ。セル電流が、選択電圧が印加された時の基準電流より大きい場合、フラッシュ・セルが「消去された（消去済み）」と呼ぶ。従来技術のフラッシュ・セルは、２つの可能な状態すなわちプログラム済みまたは消去済みのうちの１つになるように構成されているので、従来技術のフラッシュ・セルは、１ビットのデータを記憶すると言われる。したがって、フラッシュ・セルに記憶されたデータをアクセスするための従来技術の方式は、各セルがデータを１ビットだけ記憶するという前提に基づいている。このような従来方式では、選択されたセルごとに１つの出力が設けられ、特定のメモリ・セルのアドレッシングは、メモリ・セルに記憶されたデータ・ビットのアドレッシングと同一である。しかし、メモリ・セルが２ビット以上のデータを記憶する時には、従来技術の単一ビット・セル用のセンス経路アーキテクチャは、各メモリ・セル・アドレスによって複数ビットが指定されるので、不適切である。したがって、ｎビットのデータを記憶するメモリ・セルに記憶された情報の各ビットをアクセスするためのセンス経路アーキテクチャが必要である。同様に、１メモリ・セルあたりｎビットのデータを書き込むための書込経路アーキテクチャが必要である。発明の概要および目的したがって、本発明の１目的は、１セルあたりｎビットを記憶するメモリ・セルの各ビットをアクセスするためのセンス経路アーキテクチャを提供することである。本発明のもう１つの目的は、１セルあたりｎビットを記憶するメモリ・セルにデータを書き込むための書込経路アーキテクチャを提供することである。上記および他の目的は、少なくとも２ビットの２進データを記憶する、選択されたメモリ・セルに記憶されたデータをアクセスするあるセンス経路回路によって達成される。このセンス経路回路には、選択されたセルに記憶されるｎビットと同数の複数の出力が含まれる。このセンス経路回路には、選択されたメモリ・セルに記憶されたｎビットのそれぞれの状態を判定し、複数の出力のうちの対応する出力にｎビットのそれぞれを出力するため、選択されたメモリ・セルと出力のそれぞれとに結合された、感知回路も含まれる。対応する書込経路回路も開示する。第２の実施態様では、選択された、少なくとも２ビットの２進データを記憶するメモリ・セルに記憶されたデータをアクセスするセンス経路回路によって、本発明の目的が実現される。このセンス経路回路には、単一の出力と、選択されたメモリ・セルに記憶されるビット数と同数の複数のラッチが含まれる。このセンス経路回路には、選択されたメモリ・セルに記憶されるｎビットのそれぞれの状態を判定するために、選択されたメモリ・セルとラッチのそれぞれに結合された感知回路も含まれる。スイッチング回路が、各ラッチの出力を順次選択的に出力に結合して、選択されたメモリ・セルに記憶されたデータが、ｎ個の連続したクロック・サイクルの間に出力されるようにする。対応する書込経路回路も開示する。本発明の他の目的、特徴および長所は、添付図面および下の詳細な説明から明らかになる。図面の簡単な説明本発明を添付図面に図示するが、これは例示であって制限ではない。また、各図で同一の符号は、同一の要素を示す。第１図は、１実施形態によるコンピュータ・システムを示す図である。第２図は、Ｖ_tの関数として多重レベル・フラッシュ・セルの分布を示す図である。第３図は、第１実施形態によるバイアウトプット（by-output）・センス経路アーキテクチャを示す図である。第４Ａ図は、２分探索感知方式の流れ図である。第４Ｂ図は、２分探索感知方式のより一般的な流れ図である。第５図は、４つの可能な状態を有するフラッシュ・セルの状態を感知するために２分探索方式を実施する感知回路を示す図である。第６図は、バイアウトプット書込経路アーキテクチャを示す図である。第７図は、バイアドレス（by-address）・センス経路アーキテクチャを示す図である。第８図は、バイアドレス書込経路アーキテクチャを示す図である。第９図は、バイアドレスまたはバイアウトプットのいずれかのアドレス技法を実施できる、代替書込経路アーキテクチャを示す図である。詳細な説明例示のため、図面に関連して述べるメモリ・デバイスは、５１２ｋフラッシュ・セル・アレイを有する１６出力フラッシュＥＥＰＲＯＭであると仮定する。このアレイは、１０２４行５１２列に配置され、それぞれが１０２４行３２列を有する同一サイズの１６個のデータ・ブロックに分割される。各実施形態に共通の構成要素には、混乱を避けるために同一の符号を付す。この例は、本発明の方法および装置を実施できるメモリ・デバイスを網羅したものではない。第１図に、１実施形態のコンピュータ・システムを示す。このコンピュータ・システムには、通常は、プロセッサ１１２に結合することができるバス１１１、主記憶１１４、スタティック・メモリ１１６、大容量記憶装置１１７および集積回路（ＩＣ）コントローラ１１８が含まれる。スタティック・メモリ１１６には、フラッシュＥＥＰＲＯＭまたは、１セルあたり複数ビットのデータを記憶する他の不揮発性メモリ・デバイスを含めることができる。同様に、大容量記憶装置１１７は、データの記憶に１セルあたり複数ビットの不揮発性メモリ・デバイスを使用する半導体ハード・ディスク１１７とすることができる。ＩＣカード１１９および１２０を、このコンピュータ・システムに含めることができ、これらは、ＰＣＭＣＩＡ（ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒＭｅｍｏｒｙＣａｒｄＩｎｄｕｓｔｒｙ）バス１２６に結合される。ＰＣＭＣＩＡバス１２６は、バス１１１およびＩＣコントローラ１１８に結合されて、ＩＣカード１１９および１２０とコンピュータ・システムの残りとの間の情報通信を行う。ＩＣコントローラ１１８は、ＰＣＭＣＩＡバス１２６を介してＩＣカード１１９および１２０に制御情報とアドレス情報を供給し、バス１１１に結合される。このコンピュータ・システムには、さらに、表示装置１２１、キーボード１２２、カーソル制御装置１２３、ハード・コピー装置および音声サンプリング装置１２５を含めることができる。このコンピュータ・システムの具体的な構成要素および構成は、そのコンピュータ・システムの用途となる特定の応用例によって決定される。たとえば、第１図のシステムは、パーソナル・ディジタル・アシスタント（ＰＤＡ）、ペン・ベース・コンピュータ・システム、メインフレーム・コンピュータまたはパーソナル・コンピュータとすることができる。各実施形態に対して、メモリ・セルのそれぞれは１つのフラッシュ・セルである。アレイ内の各フラッシュ・セルは、４つのアナログ状態のうちの１つであることができ、フラッシュ・セルの状態は、２つの２進ビットによって示される。第２図に、閾値電圧Ｖ_tの関数として多重レベル・フラッシュ・セルの分布を示す。図からわかるように、各状態は、分離範囲によって分離され、３つの分離範囲のそれぞれから１つずつの３つの基準Ｒｅｆ₁、Ｒｅｆ₂およびＲｅｆ₃が設けられている。これらの基準は、アナログ状態同士を区別するために設けられたものである。状態１は、４状態のＶ_t電圧の最低範囲を包含し、両方のビットが論理１（両方が消去済み）であることによって示される。状態２は、上位ビット（ビット１）が論理１で下位ビット（ビット０）が論理０の時に示される。状態３は、ビット１が論理０、ビット０が論理１であることによって示される。状態４は、両方のビットが論理０（両方がプログラム済み）であることによって示される。可能な状態の数ｎは、４に制限されるものではない。たとえば、状態の数は、３、５、１６などとすることができる。さらに、アナログ状態に対する２進ビットのマッピングを変更することができる。たとえば、Ｖ_t電圧の最低範囲を、両方のビットが論理０であることによって示すことができる。フラッシュＥＥＰＲＯＭ以外の不揮発性メモリ・デバイスと、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などの揮発性メモリ・デバイスは、潜在的に３つ以上のアナログ状態を記憶できることに留意されたい。さらに、浮遊ゲートを有する不揮発性デバイスのアナログ状態は、閾値電圧Ｖ_t以外の項によって表現できることに留意されたい。たとえば、アナログ状態は、第２図に示されるように閾値電圧Ｖ_tの範囲として、ドレイン電流Ｉ_Dの範囲として、または浮遊ゲートに蓄積された電荷の範囲として表すことができる。ＤＲＡＭメモリ・セルなどの揮発性メモリ・セルは、通常はコンデンサを有し、同様に、電荷、電流または電圧の範囲として表すことができる。浮遊ゲートを有する不揮発性メモリ・セルは、電荷が浮遊ゲートに追加されるにつれて増加する閾値電圧Ｖ_tを有する電界効果トランジスタとして振る舞う。メモリ・セルのドレイン電流Ｉ_D（「セル電流」）は、閾値電圧Ｖ_tとセル電荷レベルが高まるにつれて減少する。メモリ・セルの閾値電圧Ｖ_tは、次式によってメモリ・セルのドレイン電流Ｉ_Dと関連する。Ｉ_D∝Ｇ_m×（Ｖ_G−Ｖ_t）ただし、Ｖ_D＞Ｖ_G−Ｖ_t ここでＧ_mは、メモリ・セルの相互コンダクタンス、Ｖ_Gは、メモリ・セルのゲート電圧、Ｖ_Dは、メモリ・セルのドレイン電圧、Ｖ_tは、メモリ・セルの閾値電圧である。この関係を前提とすると、メモリ・セルの浮遊ゲートに蓄積された電荷の量を感知する方法は複数あり、これには、メモリ・セルの選択ゲートに定電圧が印加される時のメモリ・セルのセル電流の感知、メモリ・セルの予想されるセル電流を発生させるために選択ゲートで必要となる電圧の量の感知、メモリ・セルの選択ゲートに定電圧が印加される時のメモリ・セルのドレインに結合された負荷での電圧低下（負荷での電圧低下の量はセル電流によって決定される）の感知、および、メモリ・セルのドレインに結合された負荷での予想される電圧低下を発生させるために選択ゲートで必要となる電圧の量の感知が含まれる。しかし、メモリ・セルのアナログ状態を判定するためには、浮遊ゲートに蓄積された電荷の正確な量を測る必要はない。メモリ・セルの特性を既知の基準と比較することで十分である。基準の１種が、通常は定義済みの状態の間にある既知の閾値電圧Ｖ_tを有するようにプログラミングされた基準メモリ・セルである。メモリ・セルの感知回路を、基準メモリ・セル用に複製することができ、感知回路と基準感知回路の出力を、差動比較器を使用して比較することができる。メモリ・セルのセル電荷レベルを感知するには、通常は電圧または電流のいずれかの比較が必要になる。従って、定義されたアナログ状態の間のセル電荷レベルを有する基準メモリ・セルに対応する電流または電圧を供給する電圧供給または電流供給源を使用することによって、基準を与えることができる。この理由のため、基準Ｒｅｆ₁、Ｒｅｆ₂およびＲｅｆ₃は、閾値電圧、セル電流または浮遊ゲートに蓄積された電荷のレベルであると特定されるものではない。そうではなくて、第２図に示された基準は、セル電荷レベルと、セル電流Ｉ_Dと、閾値電圧Ｖ_tとの間の関係によって定義されるメモリ・セルの特性に対応することを理解されたい。残りの説明を単純にするために、基準Ｒｅｆ₁、Ｒｅｆ₂およびＲｅｆ₃は、それぞれ閾値電圧Ｖ_R1、Ｖ_R ₂ およびＶ_R3と記述する。第３図に、第１実施形態によるバイアウトプット・センス経路アーキテクチャを示す。第１実施形態のバイアウトプット・センス経路アーキテクチャは、単一のクロック・サイクルで、選択されたフラッシュ・セルに格納されたｎビットをアクセスできるように設計されている。このセンス経路アーキテクチャを「バイアウトプット」と呼ぶのは、１セルの各ビットが独自の出力にマッピングされるからである。第３図には、１セルあたり２ビットが記憶される場合のセンス経路アーキテクチャが示されているが、このアーキテクチャは、ｎビットを記憶するフラッシュ・セルのアクセスをもたらすように簡単に適合させることができる。このセンス経路アーキテクチャでは、選択されたフラッシュ・セルごとにｎ個の出力が提供される。この形で、１つのアドレスを使用して単一のセルを選択する。アドレスは、アドレス線５によって供給され、アドレス線５には、行アドレス線６と列アドレス線７が含まれる。アドレス線５には、ＭＬＣアドレス線７０も含まれるが、これについては下で詳細に説明する。しかし、データ・ブロックと出力の間のマッピングは、１対１対応から変更することができる。第３図の例では、１６個のデータ・ブロックＢ０−Ｂ１５があり、どの時点でも、そのうちの８つだけが１６本の出力Ｄ０−Ｄ１５に結合される。１セルあたり２ビットのアレイでは、アレイ内のフラッシュ・セルの数が５１２ｋのままであって、二重ビット・フラッシュ・アレイの高い密度が完全に利用される場合には、単一ビット・フラッシュ・セル・アレイのアクセスに通常必要となるアドレス線の本数に１本余分のアドレス線を追加することが好ましい。追加しなければならないアドレス線の数は、多重ビット・セルによってもたらされるメモリ空間増加の関数である。メモリ空間またはその一部が２倍になるたびに、１本のアドレス線を追加することが好ましい。１セルあたり３ビットなど、ビット数が奇数の場合、追加されたアドレス線は、アクセス可能なメモリ空間より大きいアドレス空間をもたらす。したがって、１セルあたり４ビットのアレイは、１セルあたり３ビットのアレイと同数のアドレス線を有するが、アドレス空間とメモリ空間の広さが同一になる。通常の５１２ｋフラッシュ・メモリ・デバイスのサイズを縮小するためにアレイのサイズを半分にする場合には、二重ビット・フラッシュ・セル・アレイに追加のアドレス線は必要ない。この例では、選択されたフラッシュ・セルのそれぞれの浮遊ゲートは、選択されたフラッシュ・セルのそれぞれが、２つの２進ビットを使用して表現できる４つの可能な状態のうちの１つに対応する閾値電圧Ｖ_tとセル電流を有するようにプログラミングされる。浮遊ゲートの状態は、フラッシュ・セルを読み取るたびに、フラッシュ・セルの選択ゲートに一定の所定の選択電圧が印加される、一定の選択電圧と可変セル電流による感知方式を使用して判定できる。フラッシュ・セルの状態は、フラッシュ・セルと基準セル（図示せず）に同一の選択電圧が印加された時に、フラッシュ・セルのセル電流を基準セルと比較することによって判定される。上で述べたように、フラッシュ・セルの閾値電圧Ｖ_tによって、選択電圧が選択ゲートに印加された時のフラッシュ・セルのセル電流が決定される。第３図では、ユーザが、アドレス線５を介してアドレスを供給し、このアドレスを、行デコーダ１０と、列デコーダ２０および２５を含む列デコーダが復号して、データ・ブロックＢ０−Ｂ１５のそれぞれから１つづつの１６個のフラッシュ・セルを選択する。アドレス復号は、当技術分野で周知のとおりに実行される。ＭＬＣアドレス線７０の状態によって、８つのフラッシュ・セルのどれを１６本の出力に結合するかが決定される。選択されたフラッシュ・セル３０および３５は、行デコーダおよび列デコーダのアドレス復号動作に応答して選択された１６個のフラッシュ・セルのうちの２つである。フラッシュ・セル３０は、データ・ブロックＢ０内で選択される。フラッシュ・セル３５は、データ・ブロックＢ１内で選択される。選択されたフラッシュ・セル３０および３５のドレインは、それぞれ列デコーダ２０および２５を介して、センス経路回路に結合される。バイアウトプット・センス経路回路には、ＭＬＣアドレス線７０のアドレス・ビットに応答して、選択されるフラッシュ・セル３０および３５の間の選択を行うための回路と、最終的に選択されたフラッシュ・セルの状態を感知し、その状態を示す２つの２進ビットを出力する感知回路４０と、出力バッファ５０および５５が含まれ、出力バッファ５０および５５のそれぞれが、メモリ・デバイスの出力に２進ビットのうちの１つを出力する。選択されるフラッシュ・セル３０および３５の間の選択を行うための回路には、インバータ７１と、ｎチャネルＦＥＴ７２および７３が含まれる。第１実施形態では、追加されたアドレス線の状態によって、アレイの上位ワードすなわち奇数番号のデータ・ブロックＢ１ないしＢ１５に記憶された１６ビットと、アレイの下位ワードすなわち偶数番号のデータ・ブロックＢ０ないしＢ１４に記憶された１６ビットのどちらをメモリ・デバイスの出力にルーティングするのかが決定される。追加されたアドレス線は、ＭＬＣアドレス線７０として図示されており、これは、インバータ７１の入力と、ｎチャネルＦＥＴ７３のゲートに結合される。このアドレス・ビットが論理０の時には、インバータ７１が、ｎチャネルＦＥＴ７２のゲートに論理１を与える。すると、ｎチャネルＦＥＴ７２がオンに切り替わり、感知回路４０をデータ・ブロックＢ０の列デコーダ２０に結合する。このデータ・ブロックＢ０には、下位ワードの２ビットが記憶されている。アドレス・ビットが論理１の時には、感知回路４０は、上位ワードの２ビットを記憶するデータ・ブロックＢ１の列デコーダ２５に結合される。ＭＬＣアドレス線７０は、８つのデータ・ブロックから合計８つのフラッシュ・セルが選択されて、１６ビットのデータを出力するように、データ・ブロックの残りの同様の対の回路に結合される。この実施形態の代替実施形態の１つが、それぞれが６４列を有する８つのデータ・ブロックにアレイを分割することである。この場合、追加されたアドレス線は、列デコード回路に組み込むことができる。この形では、列デコード回路が、インバータ７１とｎチャネルＦＥＴ７２および７３を含むものなどの追加選択回路に頼らずに、所望のフラッシュ・セルを直接選択する。ＭＬＣアドレス線７０のアドレス・ビットが論理０の時には、フラッシュ・セル３０が、感知回路４０に結合される。読取アクセスの場合、感知は、第４Ａ図および第４Ｂ図に関連して下で説明する２分探索感知方式を使用して実行されることが好ましい。感知回路は、出力バッファ５０に上位ビットのビット１を出力し、出力バッファ５５に下位ビットのビット０を出力する。出力バッファ５０および５５は、それぞれ出力Ｄ０およびＤ１にデータを出力する。出力に対するビットの具体的なマッピングは、連続する出力に制限されるものではなく、システムの必要に応じて決定することができる。たとえば、上位ビットのビット１を出力Ｄ０にルーティングし、下位ビットのビット０を出力Ｄ７にルーティングすることができる。第４Ａ図は、３つ以上の可能な状態を有するメモリ・セルの状態を判定するための２分探索方法を示すブロック図である。ステップ３０１で、選択されたセルのセル電荷レベルを感知し、Ｖ_R2に等しいＶ_tを有する第１基準フラッシュ・セルと比較する。最初の比較の結果に応じて、選択されたセルの感知されたセル電荷レベルを、Ｖ_R1に等しいＶ_tを有する第２基準フラッシュ・セルまたはＶ_R3に等しいＶ_tを有する第３基準フラッシュ・セルのうちの選択された基準フラッシュ・セルと比較する。選択されたフラッシュ・セルの感知されたセル電荷レベルが、第１基準フラッシュ・セルのレベルより低い場合には、感知されたセル電荷レベルは、ステップ３０２で第２基準フラッシュ・セルと比較され、選択されたフラッシュ・セルは、状態１または状態２のいずれかになる。選択されたフラッシュ・セルの感知されたセル電荷レベルが、第１基準フラッシュ・セルのレベルより高い場合には、感知されたセル電荷レベルは、ステップ３０３で第３基準フラッシュ・セルと比較され、選択されたフラッシュ・セルは、状態３または状態４のいずれかになる。セル電荷レベルの感知は、前に述べた方法のいずれかによって行うことができる。第４Ｂ図は、この実施形態の２分探索方法を示す通常の流れ図である。ステップ３１１で、メモリ・セルのセル電荷レベルを感知する。ステップ３１２で、メモリ・セルのセル電荷が、基準Ｒｅｆ₂のセル電荷レベル未満であるかどうかを判定する。メモリ・セルのセル電荷レベルが、基準Ｒｅｆ₂のセル電荷レベル未満である場合には、メモリ・セルの閾値電圧Ｖ_tは、Ｖ_R2に等しいＶ_tを有する基準メモリ・セルの閾値電圧未満である。同様に、メモリ・セルのセル電流Ｉ_Dは、Ｉ_R2のセル電流を有する基準メモリ・セルのセル電流Ｉ_R2より大きい。メモリ・セルのセル電荷レベルが基準Ｒｅｆ₂のセル電荷レベル未満の場合には、ステップ３１３でＲｅｆ₁が選択される。ステップ３１４で、メモリ・セルのセル電荷が基準Ｒｅｆ₁のセル電荷レベル未満であるかどうかを判定する。メモリ・セルのセル電荷レベルが基準Ｒｅｆ₁のセル電荷レベル未満の場合、ステップ３１５で、このメモリ・セルが状態１であると示される。メモリ・セルのセル電荷レベルが基準Ｒｅｆ₁のセル電荷レベルを超える場合、ステップ３１６で、このメモリ・セルが状態２であると示される。メモリ・セルのセル電荷レベルが、基準Ｒｅｆ₂未満でない場合、ステップ３１７でＲｅｆ₃が選択される。ステップ３１８で、メモリ・セルのセル電荷が、基準Ｒｅｆ₃未満であるかどうかを判定する。メモリ・セルのセル電荷レベルが基準Ｒｅｆ₃のセル電荷レベル未満の場合、ステップ３１９で、このメモリ・セルが状態３であると示される。メモリ・セルのセル電荷レベルが基準Ｒｅｆ₃のセル電荷レベルより大きい場合、ステップ３２０で、このメモリ・セルが状態４であると示される。第５図は、４つの可能な状態を有するフラッシュ・セルの状態を感知するための２分探索方法を実施する感知回路を示す図である。選択されたフラッシュ・セル（第３図参照）は、ｎチャネルＦＥＴ４０３のソースに結合される。インバータ４０２の入力は、ｎチャネルＦＥＴ４０３のソースに結合され、このインバータの出力は、ｎチャネルＦＥＴ４０３のゲートに結合されて、ｎチャネルＦＥＴ４０３とインバータ４０２が、ドレイン・バイアス回路として一緒に働いて、選択されたフラッシュ・セルのドレインにバイアスをかけ、ｎチャネルＦＥＴ４０３のドレインに結合されたｎチャネルＦＥＴ４０４である列負荷から選択されたフラッシュ・セルを絶縁するようになっている。列負荷であるｎチャネルＦＥＴ４０４は、プルアップ抵抗デバイスとして動作するように結合される。その代わりに、ｎチャネルＦＥＴ４０４の代わりの列負荷として抵抗を使用することができる。選択されたフラッシュ・セルの状態によって、ｎチャネルＦＥＴ４０３のドレインであるノード４０５の電圧が決定される。差動比較器４５０および４５５の負端子は、選択されたフラッシュ・セルの選択ゲートにバイアス電圧を印加したことから生じる電圧を感知するため、どちらもノード４０５に結合される。差動比較器４５０は、その正端子を第１基準回路に結合され、第１基準回路には、列負荷ＦＥＴ４１４と、インバータ４１２およびＦＥＴ４１３を含むドレイン・バイアス回路と、Ｖ_R2に等しいＶ_tを有する第１基準フラッシュ・セル４１１が含まれる。ノード４１５の電圧は、第１基準フラッシュ・セル４１１のセル電流によって決定される。差動比較器４５５の正端子は、対照してみると、第２基準回路に結合され、第２基準回路では、列負荷ＦＥＴ４２４とドレイン・バイアスＦＥＴ４２３が、Ｖ_R1に等しいＶ_tを有する第２基準セル４２２またはＶ_R3に等しいＶ_tを有する第３基準セル４３１のいずれかに選択的に結合される。第２基準セルと第３基準セルの間の選択は、差動比較器４５０の出力に応答するセレクタ回路によって行われる。基準回路の列負荷ＦＥＴ４１４および４２４は、列バイアスＦＥＴであるｎチャネルＦＥＴ４０４と同一であることが好ましい。同様に、ドレイン・バイアス回路は同一であることが好ましい。セレクタ回路には、ドレインをドレイン・バイアスＦＥＴ４２３のソースに結合され、ソースを第２基準セル４２２に結合された第１ｎチャネルＦＥＴ４４０と、ドレインをドレイン・バイアスＦＥＴ４２３のソースに結合され、ソースを第３基準セル４３１に結合された第２ｎチャネルＦＥＴ４４５が含まれる。出力信号線４６０は、第１ｎチャネルＦＥＴ４４０のゲートに結合される。出力信号線４６０は、インバータ４４２を介して第２ｎチャネルＦＥＴ４４５のゲートにも結合される。差動比較器４５０の出力が論理１であり、選択されたフラッシュ・セルが第１基準フラッシュ・セル４１１より低いＶ_tを有することが示される場合、第１ｎチャネルＦＥＴ４４０がオンにスイッチングし、ノード４２５の電圧は、第２基準セル４２２によって決定される。差動比較器４５０の出力信号が論理０の場合、インバータ４４２が出力信号を反転して、第２ｎチャネルＦＥＴ４４５をオンにスイッチングさせ、ノード４２５の電圧は、第３基準セル４３１によって決定される。差動比較器４５５は、出力信号線４６５を介して第２比較の結果を出力する。出力信号線４６０は、上位のビット１を出力し、出力信号線４６５は、下位のビット０を出力する。この感知回路によって実施される感知方式は、２分探索方式である必要はない。たとえば、この感知方式では、選択されたフラッシュ・セルの感知された電圧をそれぞれの基準セルと同時に比較することができる。第６図に、バイアウトプット書込経路アーキテクチャを示す。選択されるフラッシュ・セル３０および３５のドレインは、それぞれ列デコーダ２０および２５を介して書込経路回路に結合される。プログラミングされるセルのアドレスは、アドレス線５を介して供給される。このバイアウトプット書込経路回路には、ＦＥＴ５３０および５３５と、ＡＮＤゲート５２０および５２５と、制御エンジン５１０が含まれる。制御エンジン５１０は、フラッシュ・アレイの消去とプログラミングを制御する。制御エンジン５１０は、行デコーダ１０と、列デコーダ２０および２５と、感知回路４０と、基準セルのアレイ（第５図に図示）と、電圧スイッチ回路（図示せず）との制御を介してフラッシュ・アレイを管理する。電圧スイッチ回路は、フラッシュ・アレイの読取、プログラミングおよび消去に必要なさまざまな電圧レベルを制御する。ＶＰＰは、プログラミングおよび消去の電圧であり、フラッシュ・アレイ内に記憶されるデータのプログラミングまたは消去のために高くする必要がある。ＶＰＰは、外部から供給するか、内部で生成することができる。読取、消去およびプログラミングに関するユーザ・コマンドは、コマンド・インターフェース（図示せず）を介して制御エンジン５１０に伝えられる。制御エンジン５１０は、メモリ・デバイス内部のプロセッサまたは状態機械とすることができるが、制御エンジンの機能を、メモリ・デバイスの外部の制御回路によって実行することができる。同様の書込経路回路を、ｎ個の出力のすべてに設ける。ＦＥＴ５３０および５３５のそれぞれは、ドレインをプログラミング電圧供給ＶＰＰに結合され、データ・ブロックごとの適当なドレイン経路を介してソースをそれぞれの選択されるフラッシュ・セルに結合されている。論理ハイ電圧がＦＥＴ５３０または５３５のゲートで受け取られる時に、それそれの選択されるフラッシュ・セルのドレイン経路が、プログラミング電圧供給ＶＰＰに結合される。したがって、ＦＥＴ５３０および５３５は、プログラミングのために選択されるフラッシュ・セルを選択するセレクタ回路として働く。電圧スイッチング回路（図示せず）は、プログラミング電圧供給を使用して、選択されたフラッシュ・セルにプログラミング電圧レベルを供給する。通常、選択ゲートには１２Ｖが印加され、ドレインには６Ｖから７Ｖまでが印加され、ソースは、プログラミング・パルスの持続時間中は接地される。ＦＥＴ５３０および５３５のゲートに印加される電圧レベルは、ＭＬＣアドレス線７０のアドレス・ビットと制御エンジン５１０の出力に応答してＡＮＤゲート５２０および５２５によって決定される。書込アクセスの場合、制御エンジン５１０によって、２つの外部ビットのそれぞれが、４つの可能な状態のそれぞれに対応する４つのプログラミング・レベルのうちの１つにコード化される。この符号化は、表１の真理値表に従って行うことができる。その後、プログラミング・レベルを使用して、選択されたフラッシュ・セルの閾値電圧Ｖ_tを設定する。浮遊ゲートに電荷を置くための主な機構は、ホット・エレクトロン注入であり、電圧スイッチング回路（図示せず）は、プログラミング電圧供給ＶＰＰを使用して、プログラミング・パルス中に選択されたフラッシュ・セルに印加するゲート電圧とドレイン電圧を生成する。選択されたフラッシュ・セルのソースは、通常、プログラミング中は接地される。制御エンジン５１０は、一連のプログラミング・パルスを印加することによって、選択されたセルの閾値電圧Ｖ_tをセットし、このプログラミング・パルスのそれぞれの間に、プログラミング電圧供給ＶＰＰから導出されたプログラミング電圧が、選択されたフラッシュ・セルに印加され、除去される。選択されたフラッシュ・セルを、１プログラミング・パルスで成功裡にプログラミングすることが可能である。選択されたセルに置かれる電荷の量は、プログラミング・パルス中のゲートまたはワード線の電圧レベルを変更することによって変更される。書込アクセス中には、ＭＬＣアドレス線７０を使用して、１６ビットの符号化されたデータを上位ワードまたは下位ワードにルーティングする。図からわかるように、ＭＬＣアドレス線７０は、ＡＮＤゲート５２０および５２５への入力として結合されている。アドレス・ビットは、ＡＮＤゲート５２０の場合には反転される。各ＡＮＤゲートの第２の入力は、制御エンジンの出力である。ＭＬＣアドレス線７０の状態に応じて、制御エンジン５１０による論理１の出力が、ＦＥＴ５３０または５３５のいずれかをオンにスイッチングさせ、プログラミング電圧ＶＰＰを選択されたフラッシュ・セル３０または３５に結合させる。アドレス・ビットがハイの場合、上位ワード（奇数番号のデータ・ブロック）がプログラミングされる。書込経路ごとの制御エンジンが、選択されたフラッシュ・セルのプログラミング・レベルを決定する。第７図に、１実施形態によるバイアドレス・センス経路アーキテクチャを示す。選択されたフラッシュ・セル３０のドレインは、列デコーダ２０を介してデータ・ブロックＢ０のセンス経路回路に結合される。選択されたフラッシュ・セル３５のドレインは、列デコーダ２５を介してデータ・ブロックＢ１のセンス経路回路に結合される。データ・ブロックＢ０のセンス経路には、感知回路４０、スイッチング回路６５０および出力バッファ５０が含まれる。このセンス経路アーキテクチャでは、多重ビット・フラッシュ・セルに記憶されるビットごとに１つのアドレスが提供され、出力に対するデータ・ブロックのマッピングは、従来技術の単一ビット・フラッシュ・セル・アレイの１対１対応を維持する。したがって、この実施形態では、１６個の出力Ｄ０−Ｄ１５にマッピングされる１６個のデータ・ブロックＢ０−Ｂ１５があり、そのそれぞれに３２列が含まれる。アドレスは、アドレス線５を介して供給される。読取アクセス中に、二重ビットのフラッシュ・セル３０が、列デコーダ２０および行デコーダ１０によって選択される時には、選択されたフラッシュ・セル３０のドレインが、感知回路４０に結合されるが、この感知回路４０は、第５図に示された感知回路であることが好ましい。２：１マルチプレクサとすることができるスイッチング回路６５０は、ＭＬＣアドレス線７０によって受け取られるＭＬＣアドレス信号に応答して、上位のビット１または下位のビット０のいずれかを選択する。ＭＬＣアドレス線７０は、センス経路ごとのマルチプレクサのそれぞれにルーティングされる。ＭＬＣアドレス線７０のビット数は、バイアウトプット・センス経路アーキテクチャに関して上で述べたように、メモリ空間の増加によって決定される。この実施形態の場合、ｎは２に等しく、ＭＬＣアドレス線７０は、単一の２進ビット幅であることが好ましい。読取アクセスの第１サイクル中に、ＭＬＣアドレス線７０では、第１状態が仮定され、上位ビットが出力バッファ５０にルーティングされる。読取アクセスの第２サイクル中に、ＭＬＣアドレス線７０では、第２状態が仮定され、下位ビットが出力バッファ５０にルーティングされる。もちろん、上位ビットと下位ビットを出力する順序は反転可能である。また、フラッシュ・セルに記憶された各ビットは、個別にアドレッシングでき、２ステップ読取処理は、必須ではない。データ・ブロックＢ１のセンス経路回路は、データ・ブロックＢ０のセンス経路回路と実質的に同一の動作を行うが、バイアウトプット・センス経路アーキテクチャとバイアドレス・センス経路アーキテクチャの間の相違をより明確に示すために図示した。データ・ブロックＢ１のセンス経路には、感知回路４５、スイッチング回路６５５および出力バッファ５５が含まれる。第８図に、バイアドレス書込経路アーキテクチャを示す。選択されたフラッシュ・セル３０のドレインは、列デコーダ２０を介して書込経路回路に結合される。書込経路回路には、ｎチャネルＦＥＴ７４０と、制御エンジン５１０と、ラッチ７６０および７６５と、ＡＮＤゲート７７０および７７５が含まれる。やはり、制御エンジン５１０の機能は、メモリ・デバイスの外部の回路によって実行することができる。同様の書込経路回路を、出力ごとに設ける。ｎチャネルＦＥＴ７４０のドレインは、プログラミング電圧供給ＶＰＰに結合されるが、そのソースは、列デコーダ２０を介して選択されたフラッシュ・セル３０のドレインに結合される。ｎチャネルＦＥＴ７４０は、制御エンジン５１０によって生成され、ｎチャネルＦＥＴ７４０のゲートで受け取られるプログラミング信号に応答してオン、オフにスイッチングされる。書込アクセス中には、２つのシーケンシャル・アドレスからの２つの外部１６ビット・ワードが、３２個のデータ・ラッチにラッチされる。その代わりに、１つの３２ビット・レジスタを使用することができる。ＣＬＫ信号がハイになり、ＭＬＣアドレス・ビットがロウになる時には、出力Ｄ０のビットが、ラッチ７６０にラッチされる。次のクロック・サイクルでＣＬＫ信号がハイになり、アドレス・ビットがハイになる時に、出力Ｄ０のビットが、ラッチ７６５にラッチされる。制御エンジンは、これら２つのビットを４つのプログラミング・レベルのうちの１つにコード化し、ｎチャネルＦＥＴ７４０をオンまたはオフにスイッチングして、選択されたフラッシュ・セル３０をプログラミングする。この符号化は、上の表１に示されたように行うことができる。フラッシュ・セルが選択される時、フラッシュ・セルの上位ビットは第１出力によってアクセスされ、フラッシュ・セルの下位ビットは第バイアウトプットによってアクセスされる。第９図に、バイアドレスまたはバイアウトプットのいずれかのアドレス技法を実施できる代替書込経路アーキテクチャを示す。やはり、フラッシュ・セル３０のアレイは、アドレス線５を介して供給されるアドレスに応答して、行デコーダ１０および列デコーダ２０によって選択される。図示の書込経路回路には、プログラミング・バッファ９１０と電圧スイッチ回路９２０が含まれる。プログラミング・バッファ９１０は、デバイス入出力ピンＤ０−Ｄ１５を介して受け取るデータのバッファリングに使用される。プログラミング・バッファを使用すると、フラッシュ・セル３０のアレイに対するプログラミング・スループットが高まる。プログラミング・バッファを用いると、１組のプログラミング・データをバッファリングすることによって、プログラミング速度を高めることができる。プログラミング・バッファを用いると、制御エンジン５１０によるプログラミング・データへの高速アクセスが可能になる。プログラミング・データに高速にアクセスできると、制御エンジン５１０が、フラッシュ・セル３０のアレイ内の複数のバイトにまたがる、電圧スイッチ回路９２０を介するプログラミング・レベル電圧のサイクリングを償却できるようになる。制御エンジン５１０は、アドレス線５を介して受け取る入力アドレスに応答して、プログラミング・バッファ９１０へのプログラミング・データのローディングを制御する。複数バイトまたは複数ワードのデータを、プログラミング・バッファ９１０に記憶することができる。フラッシュ・セル３０のアレイをプログラミングするために、制御エンジンは、プログラミング・バッファ９１０に列デコーダ２０へプログラミング・データを読み出させ、これと同時にアドレス線５を介して行デコーダ１０および列デコーダ２０に適当なアドレス情報を供給する。制御エンジン５１０は、電圧スイッチ回路９２０を制御することによって、フラッシュ・アレイの選択されたフラッシュ・セルにプログラミング・パルスを印加する。これに応答して、電圧スイッチ回路９２０は、フラッシュ・セル３０のアレイの選択されたフラッシュ・セルのドレインおよび選択ゲートに適当な電圧を供給する。選択されたフラッシュ・セルに記憶されたデータは、適当なセンス経路アーキテクチャを使用して、それぞれのプログラミング・パルスの合間に検証される。制御エンジン５１０は、書込経路アーキテクチャおよび読取経路アーキテクチャによって実施されるアドレス技法に応答してプログラミング・バッファ９１０のローディングおよびアンローディングを制御し、制御エンジン５１０は、上で述べたアドレス技法の片方または両方をサポートするように設計またはプログラミングすることができる。したがって、第９図の書込経路アーキテクチャは、柔軟であり、アドレス技法を選択することによってユーザが最終的にバイアウトプットオプションとバイアドレス・オプションの間で選択を行えるようにメモリ・デバイス上で実施することができる。ここまでで、本発明の具体的な実施形態に関して本発明を説明した。しかし、請求の範囲に示された本発明のより広い趣旨および範囲から逸脱することなく、さまざまな修正および変更を行えることは明白である。したがって、本明細書および図面は、制限的な意味ではなく、例示とみなさなければならない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．メモリ・デバイスにおいて、ｎビットを記憶する選択されたメモリ・セルに記憶されたデータをアクセスするセンス経路回路において、ただし、ｎは１より大きいとする、複数のｎ個の出力と、選択されたメモリ・セルおよびｎ個の出力のそれぞれに結合され、選択されたメモリ・セルに記憶されたｎビットのそれぞれの状態を判定し、ｎビットのそれぞれをｎ個の出力の対応する１つに出力する感知回路とを含むセンス経路回路。２．あるアドレスに応答して第１メモリ・セルをアドレスする第１列デコード回路と、前記アドレスに応答して第２メモリ・セルをアドレスする第２列デコード回路と、第１メモリ・セルが選択されたメモリ・セルになるように、前記アドレスの一部に応答して第１列デコード回路を感知回路に選択的に結合するセレクタ回路とを含む請求項１のセンス経路回路。３．前記アドレスの前記一部が、１つの２進ビット幅である請求項２のセンス経路回路。４．前記アドレスの前記一部が第１状態にある時に、セレクタ回路が、第１列デコード回路を選択する請求項２のセンス経路回路。５．前記アドレスの前記一部が第２状態にある時に、第２メモリ・セルが選択されたメモリ・セルになるように、セレクタ回路が第２列デコード回路を選択する請求項４のセンス経路回路。６．選択されたメモリ・セルが、不揮発性メモリ・セルである請求項１のセンス経路回路。７．メモリ・デバイスにおいて、ｎ個の入力で受け取られるデータを、ｎビットを記憶する選択されたメモリ・セルに書き込むための書込経路回路において、ただしｎは１より大きいとする、あるアドレスに応答して第１メモリ・セルをアドレスする第１列デコード回路と、前記アドレスに応答して第２メモリ・セルをアドレスする第２列デコード回路と、入力で受け取るデータを符号化し、選択されたメモリ・セルにプログラミング・パルスを供給する制御エンジンと、第１メモリ・セルが選択されたセルになるように、前記アドレスの一部に応答して、プログラミング・パルスを受け取るために第１列デコード回路を選択するためのセレクタ回路とを含む書込経路回路。８．前記アドレスの前記一部が第１状態にある時に、セレクタ回路が第１列デコード回路を選択する請求項７の書込経路回路。９．前記アドレスの前記一部が第２状態にある時に、第２メモリ・セルが選択されたメモリ・セルになるように、セレクタ回路が第２列デコード回路を選択する請求項８の書込経路回路。１０．前記アドレスの前記一部が、１つの２進ビット幅である請求項７の書込経路回路。１１．選択されたメモリ・セルが、不揮発性メモリ・セルである請求項７の書込経路回路。１２．メモリ・デバイスにおいて、ｎビットを記憶する選択されたメモリ・セルに記憶されたデータをアクセスするセンス経路回路において、ただしｎは１より大きいとする、出力と、選択されたメモリ・セルおよび出力に結合され、選択されたメモリ・セルに記憶されたｎビットのそれぞれの状態を判定する感知回路と、感知回路および出力に結合され、選択信号に応答して感知回路から出力へｎビットの１つを選択的に供給するスイッチング回路とを含むセンス経路回路。１３．ｎが２に等しい請求項１０のセンス経路回路。１４．感知回路が、第１ビットと第２ビットを同時に出力する請求項１１のセンス経路回路。１５．スイッチング回路が、感知回路から第１ビットおよび第２ビットを受け取るように結合されたマルチプレクサである請求項１２のセンス経路回路。１６．選択されたメモリ・セルが、アドレスに応答して選択される請求項１０のセンス経路回路。１７．選択信号が、前記アドレスの一部である請求項１４のセンス経路回路。１８．選択されたメモリ・セルが、不揮発性メモリ・セルである請求項１２のセンス経路回路。１９．メモリ・デバイスにおいて、入力で受け取られるデータをｎビットを記憶するメモリ・セルに書き込む書込経路回路であって、ただしｎは少なくとも２に等しいとする、アドレスに応答して選択されたメモリ・セルを選択する列デコード回路と、入力からデータを受け取るように結合され、それぞれが前記アドレスおよびクロック信号に応答してデータをラッチするｎ個のラッチと、ｎ個のラッチに結合され、ｎ個のラッチから受け取るデータをプログラミング・レベルに符号化し、プログラミング・パルスを生成することによって選択されたメモリ・セルをプログラミングする制御エンジンとを含む書込経路回路。２０．ｎが２に等しく、第１ラッチと第２ラッチがあり、さらに、第１入力がクロック信号に結合され、第２反転入力がアドレス・ビットを受け取るように結合され、第１出力を第１ラッチに結合し、アドレス・ビットが論理ロウである時に第１ラッチが入力からデータを受け取ることができるようにする第１ＡＮＤゲートと、第３入力を制御エンジンに結合され、アドレス・ビットを受け取るように第４入力を結合され、第２出力を第２ラッチに結合された、アドレス・ビットが論理ハイの時に第２ラッチが入力からデータを受け取ることができるようにする第２ＡＮＤゲートとを含む請求項１３の書込経路回路。２１．メモリ・デバイスにおいて、１セルあたりｎビットを記憶する選択されたメモリ・セルに記憶されたデータを感知する方法において、ただしｎは少なくとも２に等しとする、アドレスに応答してｎ個のメモリ・セルをアドレスするステップと、前記アドレスの一部に応答して、選択されたメモリ・セルになるようにｎ個のメモリ・セルのうちの１つを選択するステップと、選択されたメモリ・セルに記憶されたデータを感知するステップと、選択されたメモリ・セルに記憶されたｎビットのそれぞれを、ｎ個の出力のうちの対応する１つに出力するステップとを含む方法。２２．メモリ・デバイスにおいて、１セルあたりｎビットを記憶する選択されたメモリ・セルにデータを書き込むための方法であって、ただしｎは少なくとも２に等しいとする、アドレスに応答してｎ個のメモリ・セルをアドレスするステップと、ｎ個の入力で受け取られたデータを符号化するステップと、前記アドレスの一部に応答して、選択されたメモリ・セルになるようにｎ個のメモリ・セルのうちの１つを選択するステップと、選択されたメモリ・セルに記憶されたデータを感知するステップと、選択されたメモリ・セルに記憶されたｎビットのそれぞれを、ｎ個の出力のうちの対応する１つに出力するステップとを含む方法。