JPH10501934A - プログラム可能な論理回路用のアーキテクチャおよび相互接続機構 - Google Patents

Abstract

(57)【要約】 ＦＰＧＡは、入力信号上の論理関数を実行するいくつかのセルを備える。プログラム可能な内部接続部は、論理クラスタに属するセルの各出力と他の各セルの少なくとも１つの入力を接続できるようにする。プログラム可能な１組のブロック・コネクタを使用して、論理クラスタどうしを接続することができ、かつ階層ルーチング・ネットワークにアクセスすることができる。一様に分散された第１のルーチン・ネットワーク線層を使用して、数組のブロック・コネクタどうしが接続される。一様に分散された第２のルーチング・ネットワーク線層を実施して、それぞれの異なる第１のルーチング・ネットワーク線層どうしを接続することができる。スイッチング・ネットワークを使用して、第１の層に対応するブロック・コネクタとルーチング・ネットワーク線を接続することができる。他のスイッチング・ネットワークによって、第１の層に対応するルーチング・ネットワーク線と第２の層に対応するルーチング・ネットワーク線を接続することができる。一様に分散された追加ルーチング・ネットワーク線層を実施して、それぞれの異なる前のルーチング・ネットワーク線層どうしを接続することができる。

Description

【発明の詳細な説明】 プログラム可能な論理回路用のアーキテクチャおよび相互接続機構関連出願の相互参照 本出願は、１９９３年８月３日に出願され本発明の出願人に譲渡された米国特 許出願第０８／１０１１９７号の一部継続出願（ＣＩＰ）である。発明の分野 本発明は、プログラム可能な論理回路の分野に関する。詳細には、本発明は、 プログラム可能な論理回路用のアーキテクチャおよび相互接続（配線）機構に関 する。発明の背景 集積回路（ＩＣ）は、初めて導入されたときには極めて高価であり、機能が限 られていた。半導体技術の急速な進歩によって、コストが大幅に低減され、同時 にＩＣチップの性能が向上した。しかし、専用カスタム構成ＩＣ用の設計、レイ アウト、製造方法は、依然として非常にコストがかかる。これは特に、少量のカ スタム設計ＩＣしか製造しない例でそうである。さらに、ターンアラウンド時間 （すなわち、最初の設計から最終製品までの時間）は、特に複雑な回路設計では 、非常に長くなることが多い。電子機器およびコンピュータ製品の場合、最も早 く市場に出すことが重大である。さらに、カスタムＩＣの場合、最初の設計に変 更を加えることはかなり困難である。必要な変更を加えるには時間、労力、費用 がかかる。 カスタムＩＣに関連する欠点に鑑みて、フィールドプログラマブルゲートアレ イ（ＦＰＧＡ）は多くの場合に魅力的な解決策を与える。ＦＰＧＡは基本的に、 標準高密度オフザシェルフＩＣであり、ユーザによって所望の構成にプログラム することができる。まず回路設計者が、所望の論理機能を定義し、ＦＰＧＡが、 それに応じて入力信号を処理するようにプログラムされる。それによって、ＦＰ ＧＡ実施態様を迅速にかつ効率的に設計し、検証し、改訂することができる。Ｆ ＰＧＡは、論理密度要件および生産量に応じて、コストおよび市場時間の点で優 れた代替策である。 通常のＦＰＧＡは基本的に、構成可能な論理ブロックの内側マトリックスを囲 む外側入出力ブロック・リングからなる。ＦＰＧＡの周辺に存在する入出力ブロ ックは、ユーザ・プログラム可能であり、そのため、各ブロックが入力または出 力になるように独立にプログラムすることができ、あるいは各ブロックは三状態 可能であってもよい。各論理ブロックは通常、プログラム可能な組合せ論理・記 憶レジスタからなる。組合せ論理回路は、入力変数に対してブール関数を実行す るために使用される。多くの場合、レジスタは、論理ブロック入力から直接ロー ドされ、あるいは組合せ論理回路からロードすることもできる。 相互接続資源は、論理ブロック・マトリックスの行と列との間と、論理ブロッ クと入出力ブロックとの間のチャネルを占有する。このような相互接続資源は、 チップ上の指定された２つの点の間の相互接続を制御する融通性を与える。通常 、論理ブロック間の行および列内では、金属線網が水平方向および垂直方向へ延 びる。プログラム可能なスイッチによって、論理ブロックおよび入出力ブロック の入力および出力がこのような金属線に接続される。行と列の交差点上にあるク ロスポイント・スイッチおよび相互接続部を使用して、信号がある線から他の線 に切り替えられる。多くの場合、長い線は、チップの全長または幅に沿って延ば すために使用される。 入出力ブロック、論理ブロック、それらのそれぞれの相互接続部の機能はすべ てプログラムすることができる。通常、これらの機能はオンチップ・メモリに記 憶されている構成プログラムによって制御される。構成プログラムは、電源オン 時またはコマンド時にメモリから自動的にロードされ、あるいはシステム初期設 定の一部としてマイクロプロセッサによってプログラムされる。多くの場合、長 い線は、チップの全長または幅に沿って延ばすために使用される。 ＦＰＧＡの概念は６０年代に、下記の文献でセルおよびセルラ・アレイの概念 を構成可能な装置として説明したＭｉｎｎｉｃｋによって要約された。Ｍｉｎｎ ｉｃｋ，Ｒ．Ｃ．ａｎｄ Ｓｈｏｒｔ，Ｒ．Ａ．著「Ｃｅｌｌｕｌａｒ Ｌｉｎ ｅａｒ−Ｉｎｐｕｔ Ｌｏｇｉｃ，Ｆｉｎａｌ Ｒｅｐｏｒｔ」ＳＲＩ Ｐｒｏ ｊｅｃｔ ４１２２，Ｃｏｎｔｒａｃｔ ＡＦ １９（６２８）−４９８， Ｓ ｔａｎｆｏｒｄ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ，Ｍｅｎｌｏ Ｐａｒ ｋ，Ｃａｌｉｆｏｒｎｉａ，ＡＦＣＲＬ ６４−６，ＤＤＣ Ｎｏ．ＡＤ４３３ ８０２（１９６４年２月）；Ｍｉｎｎｉｃk，Ｒ．Ｃ．著「Ｃｏｂｗｅｂ Ｃｅ ｌｌｕｌａｒ Ａｒｒａｙｓ」Ｐｒｏｃｅｅｄｉｎｇｓ ＡＦＩＰＳ １９６５ Ｆａｌｌ Ｊｏｉｎｔ Ｃｏｍｐｕｔｅｒ Ｃｏｎｆｅｒｅｎｃｅ，第２７巻 ，第１部，３２７ないし３４１ページ（１９６５年）；Ｍｉｎｎｉｃｋ，Ｒ．Ｃ 等著「Ｃｅｌｌｕｌａｒ Ｌｏｇｉｃ， Ｆｉｎａｌ Ｒｅｐｏｒｔ，」ＳＲＩ Ｐｒｏｊｅｃｔ ５０８７，Ｃｏｎｔｒａｃｔ ＡＦ １９（６２８）−４２ ３３，Ｓｔａｎｆｏｒｄ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ，Ｍｅｎｌｏ Ｐａｒk，Ｃａｌｉｆｏｒｎｉａ，ＡＦＣＲＬ ６６−６１３（１９６６年４ 月）；Ｍｉｎｎｉｃk，Ｒ．Ｃ．著「Ａ Ｓｕｒｖｅｙ ｏｆ ＭＩｃｒｏｃｅ ｌｌｕｌａｒ Ｒｅｓｅａｒｃｈ」Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ａｓｓｏｃ ｉａｔｉｏｎ ｆｏｒ Ｃｏｍｐｕｔｉｎｇ Ｍａｃｈｉｎｅｒｙ，第１４巻， 第２号，２０３ないし２４１ページ（１９６７年４月）。Ｍｉｎｎｉｃｋは、装 置間の相互接続部をイネーブルするメモリ・ベース（たとえば、ＲＡＭベース、 またはヒューズ・ベース、またはアンチフェーズ・ベース）の手段だけでなく、 近傍のセル間の直接接続と、他のルーチング技術としてのバス接続の使用の両方 も論じた。Ｓｐａｎｄｏｒｆｅｒ，Ｌ Ｍ．著「Ｓｙｎｔｈｅｓｉｓ ｏｆ Ｌ ｏｇｉｃ Ｆｕｎｃｔｉｏｎ ｏｎ ａｎ Ａｒｒａｙ ｏｆ Ｉｎｔｅｇｒａ ｔｅｄ Ｃｉｒｃｕｉｔｓ」（Ｓｔａｎｆｏｒｄ Ｒｅｓｅａｒｃｈ Ｉｎｓｔ ｉｔｕｔｅ，Ｍｅｎｌｏ Ｐａｒｋ，Ｃａｌｉｆ．，Ｃｏｎｔｒａｃｔ ＡＦ１ ９（６２８）２９０７，ＡＦＣＲＬ６４−６，ＤＤＣ Ｎｏ．ＡＤ４３３８０２ （１９６５年１１月））では、メモリ手段を通じてプログラムできる２本の相互 接続線と、隣接する近傍セル相互接続部とを切り替える手段として相補ＭＯＳ二 方向パスゲートを使用することが論じられた。Ｗａｈｌｓｔｒｏｍ，Ｓ．Ｅ．著 「Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙｓ−Ｃｈｅａｐｅｒ ｂ ｙ ｔｈｅ Ｍｉｌｌｉｏｎｓ」（第４０巻，第２５号１１，９０ないし９５ ページ（１９６７年１２月））には、隣接するセル間の直接接続とデータ・バス のネットワークの両方を含む同じセルの二次元アレイの、ＲＡＭベースの再構成 可能な論理アレイが記載されている。 Ｓｈｏｕｐ，Ｒ．Ｇ．著「Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｅｌｌｕｌａｒ Ｌ ｏｇｉｃ Ａｒｒａｙｓ」（博士論文，Ｃａｒｎｅｇｉｅ−Ｍｅｌｌｏｎ Ｕｎ ｉｖｅｒｓｉｔｙ，Ｐｉｔｔｓｂｕｒｇｈ，ＰＡ（１９７０年３月））では、プ ログラム可能なセルラ論理アレイが論じられ、Ｍｉｎｎｉｃｋの同じ概念および 用語が繰り返され、Ｗａｈｌｓｔｒｏｍのアレイが認められている。Ｓｈｏｕｐ の論文では、近傍接続の概念が簡単な２入力１出力最近近傍接続から８近傍２方 向接続へ拡張されている。Ｓｈｏｕｐはさらに、バスを相互接続構造の一部とし て使用してアレイのパワーおよび融通性を向上させることを説明した。バスを使 用して、過度に長い距離にわたり、あるいは不都合な方向へ信号をルーチングし 、通常の近傍接続を行うことができる。これは、アレイの外部からの入力および 出力を内部セルに渡すうえで特に有用である。 米国特許第４０２０４６９号では、それ自体をプログラムし、試験し、修理す ることができるプログラム可能な論理アレイが論じられた。米国特許第４８７０ ３０２号では、近傍直接相互接続を使用せず、すべてのプログラム化接続が、チ ャネル化アーキテクチャ中の異なる３組のバスを使用することによって行われる 粗粒アーキテクチャが紹介された。（構成可能論理ブロックまたはＣＬＢと呼ば れる）粗粒セルは、ＲＡＭベースの論理テーブル参照組合せ論理回路とフリップ フロップの両方をＣＬＢ内部に含み、この場合、ＣＬＢ内部で使用できる機能に ユーザ定義論理をマップしなければならない。米国特許第４９３５７３４号では 、各セル内部のＮＡＮＤ、またはＮＯＲ、または同様なタイプの簡単な論理機能 として定義された簡単な論理機能セルが紹介された。この相互接続機構は、直接 近傍・方向バス接続によるものである。米国特許第４７００１８７号および第４ ９１８４４０号では、排他的論理和および論理積が機能し、セル内でレジスタ・ ビットが使用できかつ選択できるさらに複雑な論理機能セルが定義された。好ま しいこの接続方式は、直接近傍接続によるものである。二方向バスを接続として 使用することも含まれる。 現行のＦＰＧＡ技法は、いくつかの欠点を有する。これらの問題は、製造業者 によって与えられたチップ上で多数のトランジスタを使用できる場合に回路利用 度が低くなることによって具体化される。回路利用度は、３つの要因の影響を受 ける。トランジスタまたは密粒セル・レベルでの第１の問題は、ユーザによって 容易に使用できる基本論理要素の機能および融通性である。第２の問題は、第１ の論理要素を使用し、最小限の回路面積を用いて意味のあるマクロ論理機能を容 易に形成できるかどうかである。最後の要因は、チップ・レベル設計を効率的に 実施するためのそのようなマクロ論理機能の相互接続である。前述のような密粒 セル・アーキテクチャは、基本論理要素レベルで容易に使用でき融通性に富む論 理機能を設計者に与えた。 しかし、密で複雑なマクロ関数およびチップ・レベル・ルーチングでは、多数 の信号をセルの出力から他のセルの入力に接続するのに必要な相互接続資源がす ぐに使い尽くされる恐れがあり、このような資源の追加は、シリコン面積の点で 非常にコストがかかる。したがって、密粒アーキテクチャ設計では、大部分のセ ルが、アクセス不能であるために未使用のままになり、あるいはセルが論理回路 ではなく相互接続線として使用される。これによって、論理回路の利用度が低く なるだけでなく、ルーチング遅延が大幅に延び、あるいは過度の量のルーチング 資源が追加され、回路の寸法が大幅に増大する。粗粒アーキテクチャを広範囲の ルーチング・バスに結合することによって、ＣＬＢの出力を他のＣＬＢの入力に 接続する信号が著しく改良される。ＣＬＢ相互接続レベルでの利用度は高くなる 。しかし、難点は、ＣＬＢに厳密に適合するための複雑な論理機能の区画および マッピングである。ＣＬＢ内部の論理機構の一部が未使用のままである場合、Ｃ ＬＢ内部の利用度（使用される単位面積当たりの有効ゲート数）が低くなること がある。 従来技術のＦＰＧＡに関する他の問題は、通常、各論理ブロックごとに一定数 の入力および一定数の出力が提供されることによるものである。偶然に特定の論 理ブロックのすべての出力が使い尽くされた場合、その論理ブロックの残りの部 分は無用になる。 したがって、従来技術のＦＰＧＡでは、ＦＰＧＡの利用度を最大にし、同時に ダイ寸法に対する影響を最小限に抑える新しいアーキテクチャが必要である。こ の新しいアーキテクチャは、機能およびユーザによる使い勝手の点で最低論理要 素レベルでの融通性をもたらし、単位面積当たりの密度が高く、ユーザが基本論 理要素を用いて複雑な論理機能を容易に形成できるマクロ・レベルでの機能を提 供し、最後に、チップ・レベルでマクロおよび基本論理要素を接続する信号用の 階層一様分散ルーチング・ネットワークとの高い相互接続可能性をもたらすべき である。さらに、この新しいアーキテクチャは、個別の論理ブロックの入力およ び出力の数が選択できかつプログラムできるようにする融通性と、一連のＦＰＧ Ａ寸法に適応するスケーリング可能なアーキテクチャをユーザに提供すべきであ る。発明の概要 本発明は、ＦＰＧＡ用の論理回路などプログラム可能な論理回路用の論理・接 続方式のアーキテクチャに関する。プログラム可能なこの論理回路は、入力信号 上のディジタル機能を実行するいくつかのセルで構成される。所望の論理機能を 実現するために、特定の設計に応じて、ある種のセルが特定の構成にプログラム 可能に相互接続される。 現在好ましい実施形態では、４つの論理セル（４つの２入力１出力論理ゲート および１つのＤフリップフロップ）が論理クラスタ（すなわち、２×２セル・ア レイ）を形成し、４組のクラスタが論理ブロック（すなわち、４×４セル・アレ イ）を形成する。各クラスタ内に、内部接続マトリックス（Ｉマトリックス）と 呼ばれる１組の５本の内部接続線があり、内部接続線はそれぞれ、他のセルの入 力に接続できる４つのゲートのそれぞれおよびＤフリップフロップの出力に結合 される。各論理ブロック内で、各クラスタ内のＩマトリックスを、パスゲートを 通じて、隣接するクラスタへ延長し、論理ブロック内の接続を形成する（それに よって内部接続レンジを延長する）ことができる。各論理ブロック内部には、ブ ロック・コネクタ（ＢＣ）と呼ばれる結合された１組のアクセス線がある。ブロ ック・コネクタは、その同じ論理ブロックの様々なセルどうしのアクセスおよび 接続を可能にする。言い換えれば、論理ブロックの各セルの各入力および出力は 、 その論理ブロックに対応する１組のブロック・コネクタに接続することができる 。同じ論理ブロック内でＩマトリックスおよびブロック・コネクタを適切に使用 すれば、論理ブロックの外部の資源を使用せずに１組の信号を内部接続すること ができる。いくつかのプログラム可能なスイッチを使用して、現論理ブロックの 外部の信号に接続する外部アクセスを得るために論理ブロック内部のセルの１組 の入力または出力あるいはその両方にどのブロック・コネクタをまとめて接続す るかが制御される。言い換えれば、ある論理ブロックの外部から外部接続すべき この現論理ブロック内部の入力ピンまたは出力ピンあるいはその両方は、現論理 ブロック内のブロック・コネクタを通じてアクセスまたは接続される。 様々な論理ブロック間で信号をルーチングするには、一様分散多重レベル・ア ーキテクチャ（ＭＬＡ）ルーチング・ネットワークを使用して、個別の１組のブ ロック・コネクタのそれぞれどうしを接続する。どの第１レベルＭＬＡルーチン グ・ネットワーク線どうしを接続すべきかを制御するためにプログラム可能なス イッチが実施される。どのブロック・コネクタを特定の第１レベルＭＬＡルーチ ング線に接続すべきかを制御するために、プログラム可能な追加スイッチが使用 される。たとえば、スイッチは、１つＱ論理ブロックに属する発信側セルを、異 なる論理ブロックに属する宛先セルに接続するようにプログラムすることができ る。これは、発信セルをその１つまたは複数のブロック・コネクタを通じて第１ レベルＭＬＡ上に接続し、距離に応じてその他のレベルのＭＬＡ上に接続し、Ｍ ＬＡのレベルを順次下降して再び第１レベルＭＬＡに接続し、最後に宛先セルの ブロック・コネクタに接続することによって行うことができる。それによって、 ブロック・コネクタおよび第１レベルのＭＬＡルーチング・ネットワークは、ブ ロック・クラスタと呼ばれる８×８セル・アレイの相互接続可能性をもたらす。 本発明では、追加レベルのＭＬＡルーチング・ネットワークを実施することに よって、さらに大きなセル・アレイを相互接続することができる。たとえば、ブ ロック・セクタと呼ばれる１６×１６セル・アレイの接続可能性は、第２レベル のＭＬＡルーチング・ネットワーク線を実施して様々な第１レベルのＭＬＡルー チング線どうしを接続し、それによってそれぞれの異なるブロック・クラスタど うしを接続することによって達成することができる。ＭＣＡの各レベルは、その レベルのルーチング・ネットワークのプログラム可能な相互接続を提供するため に、対応する数のスイッチを有する。追加スイッチング交換網を使用して、様々 なレベルのＭＬＡが接続される。 一実施形態では、スイッチを使用して、異なる２組のブロック・コネクタどう しを接続することができる。さらに、特定のレベルのＭＬＡの異なる数組のＭＬ Ａルーチング線どうしを接続するスイッチを含めることができる。これによって 、ルーチングの融通性が増大する。 本発明では、すべてのＭＬＡルーチング・ネットワーク線は二方向のものであ る。スイッチはプログラム可能な二方向パスゲートで構成される。レベル数を増 大する場合、ルーチング線、パスゲート、関連する負荷などをドライブするのに 必要なスイッチング速度をもたらすドライバが必要になることがある。一実施形 態では、スイッチを使用して様々な数組のブロック・コネクタどうしをプログラ ム可能に接続することができる。様々な数組の第１レベルのＭＬＡどうしをプロ グラム可能に接続する追加スイッチを実施することができる。この方式は、より 高いレベルのＭＬＡでは繰り返すことができる。図面の簡単な説明 本発明を制限としてではなく一例として、添付の図面に示す。図中、同じ参照 符号は同様な要素を指す。 第１図は、本発明を実施できるＦＰＧＡのブロック図である。 第２Ａ図は、個別のセルの一例を示す図である。 第２Ｂ図は、個別のセルの他の例を示す図である。 第３Ａ図は、論理クラスタを示す図である。 第３Ｂ図は、論理クラスタの内部接続の近傍の論理クラスタへの延長を示す図 である。 第４Ａ図は、垂直ブロック・コネクタを含む論理クラスタの例を示す図である 。 第４Ｂ図は、水平ブロック・コネクタを含む論理クラスタの例を示す図である 。 第５Ａ図は、論理ブロックおよびレベル１ＭＬＡターン・ポイントに結合され たレベル１ＭＬＡ交換網の８つのブロック・コネクタを示す図である。 第５Ｂ図は、レベル１ＭＬＡターン・ポイントを示す図である。 第５Ｃ図は、交換網を示す図である。 第６図は、ブロック・クラスタ用のルーチング・ネットワークを示す図である 。 第７Ａ図は、ブロック・セクタのブロック図を示す。 第７Ｂ図は、レベル１ＭＬＡルーチング交換網とレベル２ＭＬＡルーチング交 換網レベルを示す図である。 第８Ａ図は、セクタ・クラスタを示す図である。 第８Ｂ図は、レベル２ＭＬＡルーチング交換網とレベル３ＭＬＡルーチング交 換網レベルを示す図である。 第９図は、論理ブロックとＭＬＡレベルとの間のルーチングを可能にする階層 多重レベル・ルーチング・ネットワークの一実施形態を示す図である。 第１０図は、論理ブロックとＭＬＡレベルとの間のルーチングを可能にする階 層多重レベル・ルーチング・ネットワークの他の実施形態を示す図である。 第１１図は、２つのブロック・コネクタ群が同じＭＬＡ線にアクセスする階層 ルーチング・ネットワークの一実施形態のブロック図である。 第１２図は、より高いレベルのルーチング・ネットワーク用のＭＬＡタブを含 むＭＬＡ−３レベルとのブロック・コネクタを包含する多重レベル・ルーチング ・ネットワークの一部のブロック図である。 第１３図は、ＭＬＡ−１ターン・ネットワークを示す図である。 第１４図は、ＭＬＡ−２ターン・ネットワークを示す図である。 第１５図は、ＭＬＡ−３ターン・ネットワークを示す図である。 第１６図は、ＭＬＡ−４層用のルーチング・ネットワークと、ＭＬＡ−４線に アクセスするための機構の一実施形態を示す図である。 第１７図は、３つの異なるスイッチ実施形態を示す図である。 第１８図は、ＭＬＡ−５層用のルーチング・ネットワークと、ＭＬＡ−５線に アクセスするための機構の一実施形態を示す図である。詳細な説明 プログラム可能な論理回路用のアーキテクチャおよび相互接続機構について説 明する。下記の説明では、説明の都合上、本発明を完全に理解していただくため に組合せ論理回路、セル構成、いくつかのセルなど多数の特定の詳細について述 べる。しかし、当業者には、このような特定の詳細なしに本発明を実施できるこ とが明らかになろう。他の例では、本発明を不必要にあいまいにするのを回避す るために周知の構造および装置がブロック図形で示されている。本発明が、静的 ランダム・アクセス・メモリ（ＳＲＡＭ）プロセス、動的ランダム・アクセス・ メモリ（ＤＲＡＭ）プロセス、ヒューズ・プロセス、アンチヒューズ・プロセス 、消去可能なプログラム可能読取り専用メモリ（ＥＰＲＯＭ）プロセス、電気的 に消去可能なプログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）プロセス、フラ ッシュ・プロセス、強誘電プロセスを含むがこれらに限らない様々なプロセスに 関することにも留意されたい。第１図を参照すると、本発明を実施できるＦＰＧ Ａ論理回路のブロック図が１００として示されている。入出力論理ブロック１０ ２、１０３、１１１、１１２は、直接あるいは入出力−コア・インタフェース１ ０４、１０５、１１３、１１４を通じて、ＦＰＧＡの外部パッケージ・ピンと内 部ユーザ論理回路との間のインタフェースを形成する。４つのインタフェース・ ブロック１０４、１０５、１１３、１１４は、コア１０６と入出力論理回路１０ ２、１０３、１１１、１１２との間の結合解除を行う。コア１０６は、Ｉマトリ ックス１０１によって内部接続され、ＭＬＡルーチング・ネットワーク１０８に よって相互接続された、いくつかのクラスタ１０７で構成される。 制御／プログラミング論理回路１０９は、ビット線およびワード線をプログラ ムするすべてのビットを制御するために使用される。アンチヒューズ技法または ヒューズ技法の場合、高電圧／電流が印加され、ヒューズがザップまたは接続さ れる。ＥＥＰＲＯＭ技法、またはフラッシュ技法、または強誘電技法の場合、消 去サイクルと、その後に続く、メモリ・ビットの論理状態をプログラムするプロ グラミング・サイクルがある。スキューイングを最小限に抑えるには、別々のク ロック／リセット論理回路１１０を使用してグループごとにクロック線およびリ セット線を与える。 現在好ましい実施形態では、各クラスタ１０７は、論理クラスタと呼ばれる、 ４つのセルの２×２階層で構成される。第２Ａおよび２Ｂ図は、個別のセル２０ ０および２５０の例を示す。セル２００は、２つの入力信号（ＡおよびＢ）上の 複数の論理関数を実行し、出力信号Ｘをもたらす。現在好ましい実施形態では、 セル２００は、ＸＯＲゲート２０１と、２入力ＮＡＮＤゲート２０２と、２入力 ＮＯＲゲート２０３とを有する。しかし、他の実施形態では、セル２００は様々 な他のタイプまたは組合せ、あるいはその両方のゲートを含むことができること に留意されたい。セル２５０は、Ｄフリップフロップ・セル２６０に結合された セル２００を有する。セル２００の出力Ｘは、スイッチ２１８を作動させること によってＤフリップフロップ・ゲート２０４のデータ入力Ｄに直接接続されるよ うにプログラムすることができる。データ入力Ｄには、組合せセル２５０の第３ 入力としてアクセスすることができる。 ２つの入力信号ＡおよびＢのそれぞれとＤフリップフロップのＤ入力は、スイ ッチ２０６ないし２１１の状態に応じて反転または非反転することができる。ス イッチ２０６、２０８、２１０を作動させると、信号Ａ、Ｂ、Ｄが、ゲート２０ １ないし２０４のドライバ２１２ないし２１４によって非反転的にドライブされ る。 スイッチ２０７、２０９、２１１を作動させると、入力信号Ａ、Ｂ、Ｄが ゲート２０１ないし２０４に渡される前にインバータ２１５ないし２１７によっ て反転される。６つのスイッチ２１２ないし２１７は、ユーザによるプログラム に応じて個別にオン・オフ操作することができる。 ＸＯＲゲート２０１、ＮＡＮＤゲート２０２、ＮＯＲゲート２０３を使用して 、出力信号を次の段へ伝搬させることによって、ＸＮＯＲ、ＡＮＤ、ＯＲを実行 し、それによって前述のように信号を反転することができる。 ３つのスイッチ２１９ないし２２１はそれぞれ、３つのゲート２０１ないし２ ０３の出力に結合される。この場合も、これらのスイッチは、ユーザによってプ ログラムすることができる。それによって、ユーザは、ゲート２０１ないし２０ ３からのどの出力をセル２００からの出力Ｘとしてドライバ２２４へ送るべきか を指定することができる。 前述のスイッチ２０６ないし２１１、２１８ないし２２１は、二方向プログラ ム制御式パスゲートで構成される。スイッチは、制御信号の状態に応じて、伝導 状態（すなわち、線上で信号を通過させる）または非伝導状態（線上で信号を通 過させない）になる。下記の節で述べるスイッチも同様に、プログラム制御式パ スゲートで構成される。 次に第３Ａ図を参照すると、論理クラスタ１０７が示されている。現在好まし い実施形態では、論理クラスタ１０７は、４つのセル３０１ないし３０４および Ｄフリップフロップ３０５と、２５個のスイッチ３０６ないし３３０と、５本の 内部接続線３３１ないし３３５とで構成される。内部接続線３３１ないし３３５ およびスイッチ３０６ないし３３０はＩマトリックスを形成する。Ｉマトリック スは、４つのセル３０１ないし３０４のそれぞれの出力ＸおよびＤフリップフロ ップ３０５の出力Ｘを、他の３つのセルのそれぞれおよびＤフリップフロップの 少なくとも１つの入力に接続できるようにする。たとえば、スイッチ３０６およ び３０７をイネーブルすることによってセル３０１の出力Ｘをセル３０２の入力 Ａに接続することができる。同様に、スイッチ３０６および３１０をイネーブル することによって、セル３０１の出力Ｘをセル３０３の入力Ｂに接続することが できる。スイッチ３０６および３０８をイネーブルすることによって、セル３０ １の出力Ｘをセル３０４の入力Ａに接続することができる。スイッチ３０６およ び３０９をイネーブルすることによって、セル３０１の出力ＸをＤフリップフロ ップ・セル３０５の入力Ｄに接続することができる。 同様に、スイッチ３１１および３１２をイネーブルすることによって、セル３ ０２からの出力Ｘをセル３０１の入力Ｂに接続することができる。スイッチ３１ １および３１５をイネーブルすることによって、セル３０２からの出力Ｘをセル ３０３の入力Ａに接続することができる。スイッチ３１１および３１３をイネー ブルすることによって、セル３０２からの出力Ｘをセル３０４の入力Ｂに接続す ることができる。スイッチ３１１および３１４をイネーブルすることによって、 セル３０２の出力ＸをＤフリップフロップ・セル３０５の入力Ｄに接続すること ができる。 同様に、スイッチ３２６および３２７をイネーブルすることによって、セル３ ０３からの出力Ｘをセル３０１の入力Ａに接続することができる。スイッチ３２ ６および３２８をイネーブルすることによって、セル３０３からの出力Ｘをセル ３０２の入力Ａに接続することができる。スイッチ３２６および３２９をイネー ブルすることによって、セル３０３からの出力Ｘをセル３０４の入力Ｂに接続す ることができる。スイッチ３２６および３３０をイネーブルすることによって、 セル３０３の出力ＸをＤフリップフロップ・セル３０５の入力Ｄに接続すること ができる。 セル３０４の場合、スイッチ３１６および３１７をイネーブルすることによっ て、セル３０４からの出力Ｘをセル３０１の入力Ｂに接続することができる。ス イッチ３１６および３１８をイネーブルすることによって、セル３０４からの出 力Ｘをセル３０２の入力Ｂに接続することができる。スイッチ３１６および３１ ９をイネーブルすることによって、セル３０４からの出力Ｘをセル３０３の入力 Ａに接続することができる。第２Ａ図のスイッチ２１８をイネーブルすることに よって、セル３０４の出力ＸをＤフリップフロップ・セル３０５の入力Ｄにプロ グラム可能に接続することができる。 セル３０５に関しては、スイッチ３２０および３２１をイネーブルすることに よって、セル３０５の出力をセル３０１のＡ入力に、スイッチ３２０および３２ ２をイネーブルすることによって、セル３０５の出力をセル３０２のＢ入力に、 スイッチ３２０および３２５をイネーブルすることによって、セル３０５の出力 をセル３０３のＢ入力に、スイッチ３２０および３２３をイネーブルすることに よって、セル３０５の出力をセル３０４のＡ入力に、スイッチ３２０および３２ ４をイネーブルすることによって、セル３０５の出力をセル３０５自体のＤ入力 に接続することができる。 セル３０１ないし３０４およびＤフリップフロップ３０５の各出力をクラスタ 内部の近傍の各セルまたはフリップフロップ、あるいはその両方の入力に接続で きることが分かる。 本発明の現在好ましい実施形態では、各論理クラスタをパスゲート・スイッチ を通じて各論理ブロック内部のすべての他の論理クラスタに接続し、各論理ブロ ック内部の近傍のクラスタからのＩマトリックスを延長することができる。第３ Ｂ図は、論理クラスタ１０７のセル３０１ないし３０４およびＤフリップフロッ プ３０５のＩマトリックス内部接続線３３１ないし３３５を同じ論理ブロック内 のパスゲート・スイッチ３３６ないし３５５を通じて近傍の論理クラスタ１０７ に延長することを示す。 本発明の現在好ましい実施形態では、各論理ブロックをＦＰＧＡのすべての他 の論理ブロックに接続することができる。これは、複数の相互接続層を含むアー キテクチャを実施することによって行われる。この複数層ルーチング・アーキテ クチャが、概念階層であり、プロセス階層でも技術階層でもなく、したがって、 現在のシリコン・プロセス技法を用いて容易に実施できることに留意されたい。 １番下にある相互接続層を「ブロック・コネクタ」と呼ぶ。１組のブロック・コ ネクタによって、（４つの論理クラスタまたは１６個のセルで構成された）結合 された論理ブロック内で信号のアクセスおよび相互接続を行うことができる。そ れによって、延長されたＩマトリックスまたはブロック・コネクタ、あるいはそ の両方を使用することによって同じ論理ブロック内の異なる数組の論理クラスタ をそのグループ内の他の論理クラスタに接続するこどができる。この場合も、二 方向にプログラム可能なパスゲートをスイッチとして使用して、ユーザにルーチ ング上の融通性がもたらされる。 次の接続レベルを「レベル１多重レベル・アーキテクチャ（ＭＬＡ）」ルーチ ング・ネットワークと呼ぶ。レベル１ＭＬＡルーチング・ネットワークは、数組 のブロック・コネクタどうしの相互接続を行う。プログラム可能なパスゲート・ スイッチを使用して、ユーザがどのブロック・コネクタを接続するかを選択でき るようにすることができる。したがって、１組の論理ブロック・グループの第１ の論理ブロックを、同じグループに属する第２の論理ブロックに接続することが できる。適当なスイッチをイネーブルし、第１の論理ブロックのブロック・コネ クタをレベル１ＭＬＡルーチング・ネットワークのルーチン線に接続する。レベ ル１ＭＬＡルーチング・ネットワークの適当なスイッチをイネーブルし、第２の 論理ブロックのブロック・コネクタをレベル１ＭＬＡルーチング・ネットワーク のルーチング線に接続する。適当なスイッチをイネーブルし、第１および第２の 論理ブロックのブロック・コネクタに接続されているレベル１ＭＬＡルーチング ・ネットワークのルーチング線どうしを接続する。さらに、ユーザは、論理ブロ ックの各セル間の所望の内部接続を行うように所与の論理ブロック内の様々なス イッチをプログラムすることができる追加の融通性を有する。 次の接続レベルを「レベル２多重レベル・アーキテクチャ（ＭＬＡ）」ルーチ ング・ネットワークと呼ぶ。レベル２ＭＬＡは、様々なレベル１ＭＬＡとの相互 接続を行い、ブロック・クラスタのアクセスおよび接続を行う。この場合も、所 望の接続を行うようにユーザによって二方向パスゲート・スイッチがプログラム される。レベル２ＭＬＡルーチング・ネットワークを実施することによって、場 合によっては多数の論理ブロック間のプログラム可能な相互接続が行われる。 追加ＭＬＡルーチング・ネットワーク・レベルを実現し、プログラム可能な相 互接続を行う論理ブロック、ブロック・クラスタ、ブロック・セクタなどの数お よびグループを順次増加することができる。基本的に、本発明は、ルーチングを 実施するための三次元手法をとる。信号は、論理ブロックの内部接続部間でルー チングされる。次いで、ブロック・コネクタを通じてこのような信号にアクセス し、ブロック・コネクタのプログラムされた接続に応じてルーチングすることが できる。必要に応じて信号をレベル１ＭＬＡに「エレベート」させ、レベル１Ｍ ＬＡルーチング・ネットワークを通じてルーチングし、適当なブロック・コネク タに「エレベート解除」し、次いで宛先論理ブロックに渡す。 レベル２ＭＬＡルーチング・ネットワークが必要である場合、いくつかの信号 がレベル１ＭＬＡルーチング・ネットワーク線からもう１度エレベートされ、あ るいはレベル２ＭＬＡルーチング・ネットワークに直接エレベートされ、異なる １組のレベル２ＭＬＡルーチング・ネットワーク線にルーチングされ、レベル２ ＭＬＡルーチング・ネットワーク線からレベル１ＭＬＡルーチング・ネットワー ク線に「エレベート解除」される。その時点で、信号はもう１度「エレベート解 除」され、レベル１ＭＬＡから宛先論理ブロックの適当なブロック・コネクタに 渡される。別法として、「エレベーション」は、レベル１ＭＬＡルーチング・ネ ットワークを通過させずに直接行うことができる。この同じ手法は、必要に応じ 、ＦＰＧＡの寸法および密度に応じてレベル３、４、５などのＭＬＡでも実行さ れる。前述の方法を使用して所与のセル・アレイ・カウントを有するＦＰＧＡを 実施し、部分レベルｎＭＬＡを実施することができる。 第４Ａ図は、論理ブロック内の論理クラスタおよび結合された垂直ブロック・ コネクタの例を示す。現在好ましい実施形態では、論理クラスタ中の各セルは、 ２つの垂直ブロック・コネクタによる入力からアクセスすることができ、論理ク ラスタ中のセルの各出力は２つの垂直ブロック・コネクタにアクセスすることが できる。たとえば、セル３０１の入力Ａにはスイッチ４６７、４６２を通じてそ れぞれ、垂直ブロック・コネクタ４５１（ＢＣ−Ｖ１１）および４５３（ＢＣ− Ｖ２１）からアクセスすることができ、セル３０１の入力Ｂにはスイッチ４６６ 、４６８を通じてそれぞれ、垂直ブロック・コネクタ４５２（ＢＣ−Ｖ１２）お よび４５４（ＢＣ−Ｖ２２）からアクセスすることができ、セル３０１の出力Ｘ はスイッチ４６０、４５９を通じてそれぞれ、垂直ブロック・コネクタ４５５（ ＢＣ−Ｖ３１）および４５８（ＢＣ−Ｖ４２）にアクセスすることができる。セ ル３０２の入力Ａにはスイッチ４６３、４６４を通じてそれぞれ、垂直ブロック ・コネクタ４５３（ＢＣ−Ｖ２１）および４５５（ＢＣ−Ｖ３１）からアクセス することができ、セル３０２の入力Ｂにはスイッチ４６９、４７０を通じてそれ ぞれ、垂直ブロック・コネクタ４５４（ＢＣ−Ｖ２２）および４５６（ＢＣ−Ｖ ３２）からアクセスすることができ、セル３０２の出力Ｘはスイッチ４６１、４ ６５を通じてそれぞれ、垂直ブロック・コネクタ４５２（ＢＣ−Ｖ１２）および ４５７（ＢＣ−Ｖ４１）にアクセスすることができる。セル３０３の入力Ａには スイッチ４８５、４７６を通じてそれぞれ、垂直ブロック・コネクタ４５１（Ｂ Ｃ−Ｖ１１）および４５３（ＢＣ−Ｖ２１）からアクセスすることができ、セル ３０３の入力Ｂにはスイッチ４８０、４７６を通じてそれぞれ、垂直ブロック・ コネクタ４５２（ＢＣ−Ｖ１２）および４５４（ＢＣ−Ｖ２２）からアクセスす ることができ、セル３０３の出力Ｘはスイッチ４７２、４７１を通じてそれぞれ 、垂直ブロック・コネクタ４５５（ＢＣ−Ｖ３１）および４５８（ＢＣ−Ｖ４２ ）にアクセスすることができる。セル３０４の入力Ａにはスイッチ４７７、４７ ８を通じてそれぞれ、垂直ブロック・コネクタ４５３（ＢＣ−Ｖ２１）および４ ５５（ＢＣ−Ｖ３１）からアクセスすることができ、セル３０４の入力Ｂにはス イッチ４８２、４８４を通じてそれぞれ、垂直ブロック・コネクタ４５４（ＢＣ −Ｖ２２）および４５６（ＢＣ−Ｖ３２）からアクセスすることができ、セル３ ０４の出力Ｘはスイッチ４７５、４７４を通じてそれぞれ、垂直ブロック・コネ クタ４５２（ＢＣ−Ｖ１２）および４５７（ＢＣ−Ｖ４１）にアクセスすること が できる。Ｄフリップフロップ・セル３０５の入力にはスイッチ４７３、４７９を 通じてそれぞれ、垂直ブロック・コネクタ４５４（ＢＣ−Ｖ２２）および４５５ （ＢＣ−Ｖ３１）からアクセスすることができ、セル３０５の出力Ｘはスイッチ ４８３、４８６を通じてそれぞれ、垂直ブロック・コネクタ４５２（ＢＣ−Ｖ１ ２）および４５７（ＢＣ−Ｖ４１）にアクセスすることができる。 同様に、第４Ｂ図は、第４Ａ図に示した水平ブロック・コネクタおよび論理ク ラスタに対応する可能な接続を示す。セル３０１の入力Ａにはスイッチ４０９、 ４１３を通じてそれぞれ、水平ブロック・コネクタ４０２（ＢＣ−Ｈ１２）およ び４０４（ＢＣ−Ｈ２２）からアクセスすることができ、セル３０１の入力Ｂに はスイッチ４１５、４１６を通じてそれぞれ、水平ブロック・コネクタ４０１（ ＢＣ−Ｈ１１）および４０３（ＢＣ−Ｈ２１）からアクセスすることができ、セ ル３０１の出力Ｘはスイッチ４２１、４２８を通じてそれぞれ、水平ブロック・ コネクタ４０５（ＢＣ−Ｈ３１）および４０８（ＢＣ−Ｈ４２）にアクセスする ことができる。セル３０２の入力Ａにはスイッチ４１１、４１４を通じてそれぞ れ、水平ブロック・コネクタ４０２（ＢＣ−Ｈ１２）および４０４（ＢＣ−Ｈ２ ２）からアクセスすることができ、セル３０２の入力Ｂにはスイッチ４３３、４ １７を通じてそれぞれ、水平ブロック・コネクタ４０１（ＢＣ−Ｈ１１）および ４０３（ＢＣ−Ｈ２１）からアクセスすることができ、セル３０２の出力Ｘはス イッチ４１８、４２４を通じてそれぞれ、水平ブロック・コネクタ４０５（ＢＣ −Ｈ３１）および４０８（ＢＣ−Ｈ４２）にアクセスすることができる。セル３ ０３の入力Ａにはスイッチ４１９、４２６を通じてそれぞれ、水平ブロック・コ ネクタ４０４（ＢＣ−Ｈ２２）および４０６（ＢＣ−Ｈ３２）からアクセスする ことができ、セル３０３の入力Ｂにはスイッチ４２０、４２５を通じてそれぞれ 、水平ブロック・コネクタ４０３（ＢＣ−Ｈ２１）および４０５（ＢＣ−Ｈ３１ ）からアクセスすることができ、セル３０３の出力Ｘはスイッチ４１０、４２７ を通じてそれぞれ、水平ブロック・コネクタ４０２（ＢＣ−Ｈ１２）および４０ ７（ＢＣ−Ｈ４１）にアクセスすることができる。セル３０４の入力Ａにはスイ ッチ４２２、４３０を通じてそれぞれ、水平ブロック・コネクタ４０４（ＢＣ− Ｈ２２）および４０６（ＢＣ−Ｈ３２）からアクセスすることができ、セル３ ０４の入力Ｂにはスイッチ４２３、４２９を通じてそれぞれ、水平ブロック・コ ネクタ４０３（ＢＣ−Ｈ２１）および４０５（ＢＣ−Ｈ３１）からアクセスする ことができ、セル３０４の出力Ｘはスイッチ４１２、４３４を通じてそれぞれ、 水平ブロック・コネクタ４０２（ＢＣ−Ｈ１２）および４０７（ＢＣ−Ｈ４１） にアクセスすることができる。Ｄフリップフロップ・セル３０５の入力にはスイ ッチ４３６、４３１を通じてそれぞれ、水平ブロック・コネクタ４０３（ＢＣ− Ｈ２１）および４０６（ＢＣ−Ｈ３２）からアクセスすることができ、セル３０ ５の出力Ｘはスイッチ４３２、４３５を通じてそれぞれ、水平ブロック・コネク タ４０１（ＢＣ−Ｈ１１）および４０８（ＢＣ−Ｈ４２）にアクセスすることが できる。 第４Ａ図および第４Ｂ図は、現在好ましい実施形態における論理ブロック内部 の左上（ＮＷ）論理クラスタへの垂直・水平ブロック・コネクタ・アクセス方法 を示す。左下（ＳＷ）クラスタは、ＮＷクラスタの場合と同じ垂直ブロック・コ ネクタ・アクセス方法を有する。右上（ＮＥ）クラスタは、垂直ブロック・コネ クタ・アクセスのシーケンスがシフトされることを除いて、垂直ブロック・コネ クタに対してＮＷクラスタの場合と同様なアクセス方法を有する。垂直ブロック ・コネクタ４５１ないし４５８は、共にシリンダ（４５１、４５２、．．．、４ ５８）として連鎖されたものとみたすことができる。たとえば４だけシフトする ことによって、新しいシーケンス（４５５、４５６、４５７、４５８、４５１） ４５２、４５３、４５４）が形成される。第４Ａ図に示したＮＷクラスタ中のセ ル３０１による垂直ブロック・コネクタ４５１および４５３へのアクセスから始 めるのではなく、ＮＥクラスタ中のセル３０１にＶＢＣ４５５および４５７から アクセスすることができる。番号が４だけ「シフト」される。右下（ＳＥ）クラ スタに対するＶＢＣのアクセス順序は、ＮＥクラスタの場合と同じである。 同様に、ＮＷクラスタへの水平ブロック・コネクタ・アクセスは、ＮＥクラス タの場合と同じであり、ＳＷクラスタはＳＥクラスタと同じであり、これに対し て、ＳＷクラスタへの水平ブロック・コネクタ・アクセスは、ＮＷクラスタの場 合と比べて４だけシフトされる。 現在好ましい実施形態では、論理ブロック当たりに１６個のブロック・コネク タが使用される（すなわち、４つのクラスタまたは４×４セル・アレイ）。レベ ル１ＭＬＡルーチング・ネットワークを追加することによって、ブロック・クラ スタ（８×８セル・アレイ）の接続が可能になる。レベル２ＭＬＡルーチング・ ネットワークを追加することによって、ブロック・セクタ（１６×１６セル・ア レイ）との接続可能性が増大する。追加レベルのＭＬＡルーチング・ネットワー クによってブロック・セクタの数が４だけ増加し、同時に、ＭＬＡルーチング・ ネットワーク中の各線の長さが係数２だけ増加する。レベル２ＭＬＡ中のルーチ ング線の数は係数２だけ増加する。ブロック・セクタの数が単位面積当たりに係 数４だけ増加したので、次の階層レベルのルーチング線の数は実際には係数２だ け減少する。 第５Ａ図は、１６個のブロック・コネクタに結合された論理ブロックと、論理 ブロックに結合されたレベル１ＭＬＡルーチング線を示す。１６個のブロック・ コネクタ５０１ないし５０６は太線で示され、それに対して１６本のレベル１Ｍ ＬＡルーチング・ネットワーク線５１７ないし５３２は細線で示されている。ブ ロック・コネクタの長さまたはスパンが論理ブロック内で終端し、それに対して レベル１ＭＬＡルーチング・ネットワーク線の長さが近傍の論理ブロックへ延び る（ブロック・コネクタの長さの２倍）ことに留意されたい。 ブロック・コネクタとレベル１ＭＬＡルーチング・ネットワーク線は共に、水 平グループおよび垂直グループ、すなわち、垂直ブロック・コネクタ５０１ない し５０８、水平ブロック・コネクタ５０９ないし５１６、垂直レベル１ＭＬＡル ーチング・ネットワーク線５１７ないし５２４、水平レベル１ＭＬＡルーチング ・ネットワーク線５２５ないし５３２に細分割される。 現在好ましい実施形態では、論理ブロック内の１６本のレベル１ＭＬＡルーチ ング・ネットワーク線用の２４個のレベル１ＭＬＡターン・ポイントがある。第 ５Ａ図では、２４個のターン・ポイントは明確な点５４１ないし５６４として示 されている。 ＭＬＡターン・ポイントは、水平ＭＬＡルーチング・ネットワーク線と垂直Ｍ ＬＡルーチング・ネットワーク線との接続を可能にする二方向にプログラム可能 なパスゲートである。たとえば、レベル１ＭＬＡターン・ポイント５４１をイネ ーブルすることによって、水平レベル１ＭＬＡルーチング・ネットワーク線５２ ６と垂直レベル１ＭＬＡルーチング・ネットワーク線５２０が接続される。第５ Ｂ図は、レベル１ＭＬＡターン・ポイント５４１を示す。スイッチ５８３は、レ ベル１ＭＬＡルーチング・ネットワーク線５２６をレベル１ＭＬＡルーチング・ ネットワーク線５２０に接続するかどうかを制御する。スイッチがイネーブルさ れた場合、レベル１ＭＬＡルーチング・ネットワーク線５２６がレベル１ＭＬＡ ルーチング・ネットワーク線５２０に接続される。そうでない場合、線５２６は 線５２０に接続されない。スイッチ５８３はユーザによってプログラムすること ができる。ターン・ポイントは、対単位のグループとして配置され、２つ以上の ブロック・コネクタをまずブロック・コネクタを通じてレベル１ＭＬＡ交換網に 接続し、次いでスイッチをイネーブルすることによって選択されたレベル１ＭＬ Ａルーチング線どうしを接続するスイッチング・アクセスを行う目的を有する。 レベル１ＭＬＡ線は、同じブロック・クラスタ内の別々の論理ブロックに存在す るブロック・コネクタどうしを接続するために使用される。 再び第５Ａ図を参照すると分かるように、各論理ブロックごとにレベル１ＭＬ Ａ交換網５３３ないし５４０に接続された８つのブロック・コネクタがある。こ れらの交換網は、ユーザによるプログラムに応じて、あるブロック・コネクタを レベル１ＭＬＡ線に接続するように動作する。第５Ｃ図は、交換網５３７をさら に詳しく示す。レベル１ＭＬＡルーチング交換網に接続されたブロック・コネク タは、８つのドライバ５７５ないし５８２を有する。この８つのドライバ５７５ ないし５８２は、ブロック・コネクタ５０１、５０２およびレベル１ＭＬＡ線５ １７、５１８用の二方向駆動機構を形成するために使用される。たとえば、スイ ッチ５６５をイネーブルすると、ブロック・コネクタ５０１上の信号が、ドライ バ５７５によってレベル１ＭＬＡ線５１７からドライブされる。スイッチ５６６ をイネーブルすると、レベル１ＭＬＡ線５１７上の信号が、ドライバ５７６によ ってブロック・コネクタ５０１からドライブされる。スイッチ５６７をイネーブ ルすると、ブロック・コネクタ５０１上の信号が、ドライバ５７７によってレベ ル１ＭＬＡ線５１８からドライブされる。スイッチ５６８をイネーブルすると、 レベル１ＭＬＡ線５１８上の信号が、ドライバ５７８によってブロック・コネク タ５０１からドライブされる。 同様に、スイッチ５６９をイネーブルすると、ブロック・コネクタ５０２上の 信号が、ドライバ５７９によってレベル１ＭＬＡ線５１７からドライブされる。 スイッチ５７０をイネーブルすると、レベル１ＭＬＡ線５１７上の信号が、ドラ イバ５８０によってブロック・コネクタ５０２からドライブされる。スイッチ５ ７１をイネーブルすると、ブロック・コネクタ５０２上の信号が、ドライバ５８ １によってレベル１ＭＬＡ線５１８からドライブされる。スイッチ５７２をイネ ーブルすると、レベル１ＭＬＡ線５１８上の信号が、ドライバ５８２によってブ ロック・コネクタ５０２からドライブされる。スイッチ５７３は、ある信号を１ つのブロック・コネクタ５０１から、隣接する論理ブロックに属する隣接するブ ロック・コネクタ５８４へ通過させるべきかどうかを制御するために使用される 。 同様に、スイッチ５７４は、ある信号を１つのブロック・コネクタ５０２から 、隣接する論理ブロックに属する隣接するブロック・コネクタ５８５へ通過させ るべきかどうかを制御するために使用される。 第６図は、ブロック・クラスタ用のルーチング・ネットワークを示す。このブ ロック・クラスタは基本的に、レベル１ＭＬＡ交換網５３３ないし５４０によっ て相互接続できる４つの論理ブロックで構成される。３２本のレベル１ＭＬＡル ーチング・ネットワーク線があることが分かる。 第７Ａ図は、ブロック・セクタのブロック図を示す。このブロック・セクタは 、４つのブロック・クラスタ７０１ないし７０４で構成される。前述のように、 ブロック・クラスタは、ブロック・コネクタおよびレベル１ＭＬＡルーチング・ ネットワーク線によって相互接続される。このブロック・セクタは、レベル１Ｍ ＬＡルーチング・ネットワークとレベル２ＭＬＡルーチング・ネットワークを接 続できるようにするために６４本のレベル２ＭＬＡルーチング・ネットワーク線 と６４個のレベル２・レベル１交換網とでも構成される。レベル１・レベル２Ｍ ＬＡルーチング交換網は、第７Ａ図で長方形で示されている。さらに、ブロック ・セクタ内の４つの論理ブロックのそれぞれに結合された４８個のレベル２ＭＬ Ａターン・ポイントがある。したがって、ブロック・セクタ用の１９２個のレベ ル２ＭＬＡターン・ポイントがある。 第７Ｂ図は、サンプル・レベル１・レベル２ＭＬＡルーチング交換網７０５を 示す。スイッチ７１０が、レベル１ＭＬＡ線７０９とレベル２ＭＬＡ線７０８と の間で信号を通過させるべきかどうかを制御するために使用されることが分かる 。スイッチ７１１は、レベル１ＭＬＡ線７０９とレベル２ＭＬＡ線７０７との間 で信号を通過させるべきかどうかを制御するために使用される。スイッチ７１２ は、レベル１ＭＬＡ線７０６とレベル２ＭＬＡ線７０８との間で信号を通過させ るべきかどうかを制御するために使用される。スイッチ７１３は、レベル１ＭＬ Ａ線７０６とレベル２ＭＬＡ線７０７との間で信号を通過させるべきかどうかを 制御するために使用される。スイッチ７１４は、信号を１本のレベル１ＭＬＡ線 ７０９から、隣接するブロック・クラスタに属する隣接するレベル１ＭＬＡ線７ １６へ通過させるべきかどうかを制御するために使用される。同様にスイッチ７ １５は、信号を１本のレベル１ＭＬＡ線７０６から、隣接するブロック・クラス タに属する隣接するレベル１ＭＬＡ線７１５へ通過させるべきかどうかを制御す るために使用される。 第８Ａ図はセクタ・クラスタを示す。セクタ・クラスタは、４つのブロック・ セクタ８０１ないし８０４と、それらに結合されたブロック・コネクタ、レベル １およびレベル２ＭＬＡルーチング・ネットワーク線、交換網とで構成される。 １２８個のレベル３ＭＬＡルーチング・ネットワーク線もあり、これによって、 同じセクタ・クラスタ８００内のそれぞれの異なるブロック・セクタ８０１ない し８０４に属するレベル２ＭＬＡ線どうしを接続することができる。各ブロック ・セクタ８０１ないし８０４ごとにレベル３ＭＬＡ線に結合された９６個のレベ ル３ＭＬＡターン・ポイントがある（すなわち、セクタ・クラスタでは３８４個 の総レベル３ＭＬＡターン・ポイント）。さらに、４つのブロック・セクタ８０ １ないし８０４のそれぞれに結合された３２個のレベル２・レベル３ＭＬＡルー チング交換網がある。したがって、様々なレベル２ＭＬＡ線およびレベル３ＭＬ Ａ線をプログラム可能に接続できるようにする、合計で１２８個のレベル３ＭＬ Ａルーチング交換網がある。 第８Ｂ図は、レベル２・レベル３ＭＬＡルーチング交換網８０５の例を示す。 スイッチ８１０をイネーブルすると、レベル２ＭＬＡ線８０８上の信号が、レベ ル３ＭＬＡ線８０６に接続されることが分かる。スイッチ８１０をディスエーブ ルすると、レベル２ＭＬＡ線８０８がレベル３ＭＬＡ線８０６から切り離される 。スイッチ８１１をイネーブルすると、レベル２ＭＬＡ線８０８上の信号が、レ ベル３ＭＬＡ線８０７に接続される。スイッチ８１１をディスエーブルすると、 レベル２ＭＬＡ線８０８がレベル３ＭＬＡ線８０７から切り離される。同様に、 スイッチ８１２をイネーブルすると、レベル２ＭＬＡ線８０９上の信号が、レベ ル３ＭＬＡ線８０６に接続される。スイッチ８１２をディスエーブルすると、レ ベル２ＭＬＡ線８０９がレベル３ＭＬＡ線８０６から切り離される。スイッチ８ １３をイネーブルすると、レベル２ＭＬＡ線８０９上の信号が、レベル３ＭＬＡ 線８０７に接続される。スイッチ８１３をディスエーブルすると、レベル２ＭＬ Ａ線８０９がレベル３ＭＬＡ線８０７から切り離される。 本発明では、追加レベルのＭＬＡルーチング・ネットワークによって対応する ＭＬＡターン・ポイントおよび交換網に接続された追加論理セクタ・クラスタを 追加することによって、より大型でより強力なＦＰＧＡを達成することができる 。 本発明の好ましい実施形態では、５つのＩマトリックス線（３３１ないし３３ ５、第３Ａ図）のそれぞれを延長して、２つの異なるクラスタに属する２つの隣 接するＩマトリックス線を接続することができる。第３Ｂ図のパスゲート・スイ ッチ３３６ないし３４０、３４１ないし３４５、３４６ないし３５０、３５１な いし３５５は、異なる４組のＩマトリックス線延長スイッチの例である。これに より、ブロック・コネクタを使用することによってルーチングする必要なしに、 隣接する２つのクラスタ間で信号をルーチングする機能が与えられることによっ てさらに融通性がもたらされる。 同様に、ブロック・コネクタを延長して、２つの異なる論理ブロックに属する 隣接する２つのブロック・コネクタを接続することができる。第５Ｃ図のスイッ チ５７３は、ブロック・コネクタ５０１をスイッチ５７３を通じてブロック・コ ネクタ５８４に接続するそのようなブロック・コネクタの延長を示す。これによ り、レベル１ＭＬＡ線および結合されたＭＬＡ交換網を通じてルーチングする必 要なしに、隣接する２つの論理ブロック間で信号をルーチングする機能が提供さ れることによってさらに融通性がもたらされる。この概念は、レベル１ＭＬＡ線 にも応用することができる。第７Ｂ図のスイッチ７１４は、スイッチ７１４をイ ネーブルすることによってレベル１ＭＬＡ線７１６に接続するためにレベル１Ｍ ＬＡ線７０９が延長された例を示す。これにより、レベル２ＭＬＡ線および結合 されたＭＬＡ交換網を通じてルーチングする必要なしに、隣接する２つのブロッ ク・クラスタ間で信号をルーチングする機能が与えられることによってさらに融 通性がもたらされる。 第９図は、論理ブロックとＭＬＡレベルとの間のルーチングを可能にする階層 多重レベル・ルーチング・ネットワークの一実施形態を示す。８つの論理ブロッ ク９０１ないし９０８が示されている。各論理ブロック９０１ないし９０８には 、複数のブロック・コネクタが結合される。現在好ましい実施形態では、各論理 ブロック９０１ないし９０８に結合された８つの水平ブロック・コネクタおよび ８つの垂直ブロック・コネクタがある。明確にかつ容易に理解できるように、個 別の論理ブロックに対応するブロック・コネクタが単一の線で表され（たとえば 、ブロック・コネクタ９０９ないし９１６はそれぞれ、論理ブロック９０１ない し９０８に対応する）、水平ブロック・コネクタのみが示されている。 各ブロック・コネクタ９０９ないし９１６はそれぞれ、二方向にプログラム可 能なドライバ９１７ないし９２４に結合される。したがって、ブロック・コネク タ９０９ないし９１６は、ＭＬＡ−１線９２５ないし９２８に二方向結合される ようにプログラムすることができる。たとえば、交換網９１７は、論理ブロック ９０１の１つのブロック・コネクタ９０９をＭＬＡ−１線９２５に結合するよう にプログラムすることができる。二方向にプログラム可能な追加ドライバ９２９ ないし９３２を使用して、ＭＬＡ−１線９２５ないし９２８と次のＭＬＡレベル 、すなわちＭＬＡ−２線９３３ないし９３４が相互接続される。二方向にプログ ラム可能なドライバ９３５ないし９３６は、選択的にＭＬＡ−２線９３３ないし ９３４とＭＬＡ−３線９３７の相互接続を行う。この階層相互接続機構は、複数 の追加ＭＬＡレベルに対して繰り返すことができる。 第１０図は、論理ブロックとＭＬＡレベルの間のルーチングを可能にする階層 多重レベル・ルーチング・ネットワークの他の実施形態を示す。この実施形態は 、第９図に示したルーチング・ネットワークに類似している。ただし、ブロック ・ コネクタは、任意のＭＬＡレベルに直接接続し、介在するＭＬＡレベルをバイパ スすることができる８つの論理ブロック１００１ないし１００８が示してある。 各論理ブロックには、複数のブロック・コネクタ１００９ないし１０１６が結合 される。二方向にプログラム可能なドライバ１０１７ないし１０２４を使用して 、ブロック・コネクタ１００９ないし１０１６が選択的にブロック・コネクタ・ タブ１０２５ないし１０３２に結合される。ブロック・コネクタ・タブ１０２５ ないし１０３２は接合点として使用することができ、この点から複数のＭＬＡ層 との接続を行うことができる。二方向にプログラム可能なドライバ・セット（１ ０３３ないし１０３５）、（１０３６ないし１０３８）、（１０３９ないし１０ ４１）、（１０４２ないし１０４４）、（１０４５ないし１０４７）、（１０４ ８ないし１０５０）、（１０５１ないし１０５３）、（１０５４ないし１０５６ ）はそれぞれ、ブロック・コネクタ・タブ１０２５ないし１０３２に対応する。 これらのドライバ・セットはそれぞれ、介在するＭＬＡ線を通過させる必要なし に、それぞれの論理ブロックをＭＬＡ−１線１０６１とＭＬＡ−２線１０６２と ＭＬＡ−３線１０６３のいずれかに接続できるようにする。たとえば、論理ブロ ック１００１は、ドライバ１０１７および１０３３を選択的に作動させることに よってＭＬＡ−１線１０６１に接続することができる。論理ブロック１００１は 、ドライバ１０１７および１０３４を選択的に作動させることによってＭＬＡ− ２線１０６２に接続することもできる。この実施形態では、論理ブロック１００ １を最初にＭＬＡ−１線１０６１に接続する必要なしにＭＬＡ−２線１０６２に 接続できることに留意されたい。さらに、論理ブロック１００１は、ドライバ１ ０１７および１０３５を選択的に作動させることによってＭＬＡ−３線１０６３ に接続することができる。この実施形態では、論理ブロック１００１をＭＬＡ− １層やＭＬＡ−２層に接続しなくても、ＭＬＡ−３層に接続できることに留意さ れたい。論理ブロックを直接、所望のＭＬＡ層に接続することによって、ルーチ ング・ネットワーク全体の速度が向上する。さらに、速度およびルーチング上の 融通性は、２つ以上の隣接する論理ブロックを直接接続することによって向上す ることができる。それによって、隣接する論理ブロックは、ＭＬＡ層を介してル ーチングする必要なしに通信することができる。たとえば、論理ブロック１００ １と 論理ブロック１００２は、二方向にプログラム可能なドライバ１０５７を介して 接続することができる。論理ブロック１００３と論理ブロック１００４は、ドラ イバ１０５８を介して接続することができる。論理ブロック１００５ないし１０ ０７は、ドライバ１０５９ないし１０６０を介して接続することができる。この 階層ルーチング方式は、任意の数の論理ブロックおよびＭＬＡ層であってよい。 論理ブロック１００２に対応するブロック・コネクタ１０１０を、論理ブロック １００３に対応するブロック・コネクタ１０１１に結合するためにパスゲート１ ０６４を含めることができる。 第１１図は、２つのブロック・コネクタ群が同じＭＬＡ線にアクセスする階層 ルーチング・ネットワークの一実施形態のブロック図を示す。第１の論理ブロッ ク１１０１ないし１１０４群および第２の論理ブロック群１１０５ないし１１０ ８を示す。第１の論理ブロック群１１０１ないし１１０４は、ブロック・コネク タ・タブ１１１３ないし１１１６を介して選択的に、ＭＬＡ−１層１１０９およ び１１２１、ＭＬＡ−２層１１１０、ＭＬＡ−３層１１１１、ＭＬＡタブ１１１ ２に接続することができる。同様に、第２の論理ブロック群１１０５ないし１１ ０８は、それぞれのブロック・コネクタ・タブ１１１７ないし１１２０を介して 選択的に、ＭＬＡ−１層１１０９および１１２１、ＭＬＡ−２層１１１０、ＭＬ Ａ−３層１１１１、ＭＬＡタブ１１１２に接続することができる。 第１２図は、より高いレベルのルーチング・ネットワーク用のＭＬＡタブを含 むＭＬＡ−３レベルに接続されたブロック・コネクタを包含する多重レベル・ル ーチング・ネットワークの一部のブロック図である（Ｉマトリックスは示されて いない）。第１２図は、１組のブロック・コネクタと、ブロック・コネクタに対 応する水平方向のより高いレベルのＭＬＡとの相互接続を示す。ブロック・コネ クタと結合されたＭＬＡとを相互接続する対応する垂直ルーチング・ネットワー ク群もある。本発明をあいまいにするのを回避するために、この垂直群は第１２ 図には示されていない。ＦＰＧＡの各ブロック・コネクタおよび結合されたＭＬ Ａ用のルーチング・ネットワークの対応するコピーがあることに留意されたい。 第１２図には、３２個のブロック１２０１ないし１２３２が示されている。各 ブロックは、２つのＢＣタブ（たとえば、１つは水平であり、１つは垂直である ） と共に、異なる隣接するブロックに結合される。各ブロック・コネクタ１２０１ ないし１２３２は、プログラム可能なスイッチを介して選択可能な２つのＢＣタ ブに結合される。たとえば、ブロック・コネクタ１２０１は、プログラム可能な スイッチ１２３４を介して、選択可能なＢＣタブ１２３３に結合される。第１の ＢＣタブ群に垂直な第２のＢＣタブ群は示されていない。ブロック・コネクタ１ ２１７ないし１２３２（水平方向と垂直方向の両方）用の同様なＢＣタブ相互接 続機構が存在する。各ＢＣタブごとに、ＭＬＡ−１ルーチング線に接続できる二 方向にプログラム可能なドライバがある。たとえば、ＢＣタブ１２３３は、ドラ イバ１２３６を介して選択的にＭＬＡ−１ルーチング線１２３５に接続すること ができる。このドライバは、対応するＢＣタブに平行であっても、あるいは垂直 であってもよい。現在好ましい実施形態では、各ブロック・コネクタごとに、対 応するＭＬＡ−１線と、この第１のＭＬＡ−１線に垂直な別のＭＬＡ−１線があ るので、ＭＬＡ−１線の数はブロック・コネクタの数の半分である。各ＭＬＡ− １線は、プログラム可能な手段を通じ対応するＢＣタブを通じて、対応するブロ ック・コネクタ、ＭＬＡ−２線、ＭＬＡ−３線に接続することができる。ＭＬＡ −１ルーチング・ネットワークが、Ｉマトリックス線およびブロック・コネクタ と共に、２×２ブロック領域にルーチング資源を形成することに留意されたい。 このフォーマットは、セルにアクセスし相互接続するより複雑な論理機能構成を 機能強化するものである。さらに、ＭＬＡ−１ルーチング・ネットワークは、Ｉ マトリックス線およびブロック・コネクタと共に、２×２ブロック領域の外部か らの他のＭＬＡ線またはブロック・コネクタによる接続を通じてずっと複雑な論 理機能を実施するためのアクセス・ポートとして働くことができる二方向にプロ グラム可能な追加アクセス線になる。プログラム可能なスイッチを使用すること によって、必ずしも２×２ブロック領域に隣接しないＩマトリックス線およびブ ロック・コネクタに選択的にアクセスすることができる。したがって、Ｉマトリ ックス線、ブロック・コネクタ、ＭＬＡ−１線を含むルーチング・セグメントの 総数の増加は、１つのブロックから２×２ブロックまでは幾何級数的なものであ る。 各ＢＣタブごとに、ＭＬＡ−２ルーチング線に接続できる二方向にプログラム 可能なドライバがある。たとえば、ブロック・コネクタ・タブ１２３３は、ドラ イバ１２３８を介してＭＬＡ−２線１２３７に接続することができる。ＭＬＡ− ２は、対応するＢＣタブに平行であっても、あるいは垂直であってもよい。現在 好ましい実施形態では、ＭＬＡ−２線の数はＭＬＡ−１線の数の半分である。各 ＭＬＡ−２線は、プログラム可能な手段を通じ対応するＢＣタブを通じて、対応 するブロック・コネクタ、ＭＬＡ−１線、ＭＬＡ−３線に接続することができる 。ＭＬＡ−２ルーチング・ネットワークは、Ｉマトリックス線、ブロック・コネ クタ、ＭＬＡ−１ルーチング・ネットワークと共に、セルにアクセスし相互接続 するより複雑な論理機能構成用のルーチング資源を４×４ブロック領域に形成す る。この場合、ＭＬＡ−２ルーチング・ネットワークは、Ｉマトリックス線、ブ ロック・コネクタ、ＭＬＡ−１線と共に、４×４ブロック領域の外部からの他の ＭＬＡ線またはブロック・コネクタとの接続を通じてずっと複雑な論理機能を実 施するためのアクセス・ポートとして働くことができる二方向にプログラム可能 な追加アクセス線になる。プログラム可能なスイッチによって、アクセスは必ず しも４×４ブロック領域に隣接する必要はない。Ｉマトリックス線、ブロック・ コネクタ、ＭＬＡ−１線、ＭＬＡ−２線を含むルーチング・セグメントの総数は 、論理セルの増加に比例して増加する。総数の増加は、１つのブロックから４× ４ブロックまでは幾何学的なものである。同様に、各ＢＣタブごとに、ＭＬＡ− ３ルーチング線に接続できる二方向にプログラム可能なドライバがある。たとえ ば、ＢＣタブ１２３３は、ドライバ１２４０を介してＭＬＡ−３線１２３９に接 続することができる。ＭＬＡ−３ルーチング線は、対応するＢＣタブに平行であ っても、あるいは垂直であってもよい。現在好ましい実施形態では、ＭＬＡ−３ 線の数はＭＬＡ−２線の数の半分である。各ＭＬＡ−３線は、プログラム可能な 手段を通じ対応するＢＣタブを通じて、対応するブロック・コネクタ、ＭＬＡ− １線、ＭＬＡ−２線に接続することができる。ＭＬＡ−３ルーチング・ネットワ ークは、Ｉマトリックス線、ブロック・コネクタ、ＭＬＡ−１ルーチング・ネッ トワーク、ＭＬＡ−２ルーチング・ネットワークと共に、セルにアクセスし相互 接続するより複雑な論理機能構成用のルーチング資源を８×８ブロック領域に形 成する。ＭＬＡ−３ルーチング・ネットワークは、Ｉマトリックス線、ブロック ・コネクタ、 ＭＬＡ−１線、ＭＬＡ−２線と共に、８×８ブロック領域の外部にある他のＭＬ Ａ線またはブロック・コネクタによる接続を通じてずっと複雑な論理機能を実施 するためのアクセス・ポートとして働くことができる二方向にプログラム可能な 追加アクセス線になる。この場合、他のＭＬＡ線またはブロック・コネクタは必 ずしもプログラム可能な手段を通じて８×８領域に隣接するわけではない。Ｉマ トリックス線、ブロック・コネクタ、ＭＬＡ−１線、ＭＬＡ−２線、ＭＬＡ−３ 線を含む８×８ブロック単位のルーチング・セグメントの総数は、論理セルの増 加に比例して増加する。この増加は、１つのブロックから８×８ブロックまでは 幾何学的なものである。また、各ＢＣタブごとに、ＭＬＡタブに接続できる二方 向にプログラム可能なドライバがある。たとえば、ＢＣタブ１２３３は、ドライ バ１２４２を介してＭＬＡタブ１２４１に接続することができる。ＭＬＡタブは 、対応するＢＣタブに平行であっても、あるいは垂直であってもよい。二方向に プログラム可能な各ドライバ（たとえば、ドライバ１２３６、１２３８、１２４ ０、１２４２など）は、プログラム可能な手段を通じて制御されるパスゲートで も、プログラム可能な手段を通じて制御されるパスゲートを含む二方向ドライバ でも、一方向にプログラム可能な手段を通じて制御される三状態およびプログラ ム可能な手段を通じて制御されるパスゲートまたはパスゲートを含むドライバで も、プログラム可能な手段を通じて制御される互いに逆方向の２つの三状態でも よい。どれを選択するかは、速度要件および密度要件の関数である。 一実施形態では、各ブロック・コネクタおよびＢＣタブは、隣接するブロック への延長部を有する。たとえば、ブロック１２０１は、プログラム可能なスイッ チ１２４３を介してブロック１２０２に接続することができる。ＢＣタブ１２４ ４は、プログラム可能なスイッチ１２４６を介してＢＣタブ１２４５に接続する ことができる。より高いレベルのＭＬＡ線を使用する必要なしに、ＭＬＡ線用の 追加延長を実施してルーチング・レンジを拡張できることに留意されたい。第１ ２図に示したルーチング・ネットワークには複数の変形が可能である。たとえば 、ルーチング資源、したがってルーチング可能性を増大するために、ＭＬＡ−２ ルーチング・ネットワークの２つのコピーを作成することによってＭＬＡ−１ル ーチング・ネットワークを置き換えることができる。一方、目的がルーチング面 積 を最小限に抑えることである場合、一実施形態は、ＭＬＡ−１ルーチング・ネッ トワークをＭＬＡ−２ルーチング・ネットワークのコピーで置き換えることによ ってプログラミング・ビットの量を最小限に抑える。このような種類の変形を他 のレベルの組合せに適用することができる。他の実施形態は、１本または複数の ＭＬＡ線をオフセットすることである。たとえば、第１２図では、１２４７には ＢＣタブ１２４５、１２４８、１２４９、１２５０からアクセスすることができ る。その代わりに、ＭＬＡ−１線１２４７を１ブロックだけシフトし、ＢＣタブ １２４８、１２５１、１２５０、１２５２からアクセスできるようにすることが できる。したがって、すべての他のＭＬＡ−１線をシフトすることができる。こ れは、他のＭＬＡレベルにも適用することができる。 第１３図は、ＭＬＡ−１ターン・ネットワークを示す。４つの論理ブロック１ ３０１ないし１３０４を示す。この４つの論理ブロックは、セット１３０５ない し１３０８の各ＭＬＡ−１線に接続される。各ＭＬＡ−１線は、プログラム可能 な手段（たとえば、ターン・ポイント１３０９）を通じて、対応する垂直ＭＬＡ −１線を除くすべての垂直ＭＬＡ−１線に接続することができる。たとえば、水 平ＭＬＡ−１線１３１０はターン・ポイント１３１２を介して垂直ＭＬＡ−１線 １３１１に接続することができる。ＭＬＡ−１線の目的は、ＭＬＡ−１ルーチン グ・ネットワーク・レンジ内にある１組のブロック・コネクタどうしを接続する ことである。第１３図に示すように４ブロック領域内の対応するブロック・コネ クタを接続する場合、ターン・ポイントを通じて２本の垂直なＭＬＡ−２線を使 用する必要なしに、ブロック・コネクタ延長部またはＢＣタブを通じて対応する １本のＭＬＡ−１線との接続を行うことができる。一実施形態では、ターン・ポ イントの数が減少される。これによって、ターン融通性が制限されるが、ＭＬＡ −１線上の負荷と設計をレイアウトするのに必要な面積の両方が低減される。し かし、ルーチング融通性およびルーチング可能性が影響を受ける恐れがある。 第１４図は、ＭＬＡ−２ターン・ネットワークを示す。図から分かるように、 各ＭＬＡ−２線は、プログラム可能な手段を通じて、このＭＬＡ−２線に垂直な あらゆるＭＬＡ−２線に接続することができる。たとえば、垂直ＭＬＡ−２線１ ４０１は、ターン・ポイント１４０３を通じて水平ＭＬＡ−２線１４０２に接続 することができる。他の実施形態では、ターン・ポイントの数を減少することに よってターン融通性をさらに制限することができる。これによって、ＭＬＡ−２ 線上の負荷と設計をレイアウトするのに必要な面積の両方が低減される。しかし 、ルーチング融通性およびルーチング可能性が影響を受ける恐れがある。 第１５図は、ＭＬＡ−３ターン・ネットワークを示す。各ＭＬＡ−３線は、プ ログラム可能な手段によってすべての垂直ＭＬＡ−３線に接続可能である。たと えば、垂直ＭＬＡ−３線１５０１は、ターン・ポイント１５０３を通じて水平Ｍ ＬＡ−３線１５０２に接続することができる。ターン融通性は、ターン・ポイン トの数を減少することによってさらに制限することができる。これによって、Ｍ ＬＡ−３線上の負荷と設計をレイアウトするのに必要な面積の両方が低減される 。しかし、ルーチング融通性およびルーチング可能性が影響を受ける恐れがある 。 第１６図は、ＭＬＡ−４層用のルーチング・ネットワークと、ＭＬＡ−４線に アクセスするための機構の一実施形態を示す。第１６図は、４つの８×８ブロッ ク１６２１ないし１６２４（合計で１６×１６個のブロック）を示す。４つの８ ×８ブロック１６２１ないし１６２４には、ＭＬＡタブの４つの水平グループお よび４つの垂直グループが結合される。現在好ましい実施形態では、ＭＬＡ−４ 線およびＭＬＡタブは８ビット幅である。各ブロックが、対応する８つのブロッ ク・コネクタを有するので、各ＭＬＡタブの幅は、８本の線に等しいものとして 示されており、この場合、各線は、上記で第１２図に示したように８つのブロッ ク・コネクタのうちの１つに対応する。現在好ましい実施形態では、それぞれ、 幅が８本の線に等しい、４本の垂直ＭＬＡ−４線および４本の水平ＭＬＡ−４線 がある。したがって、ＭＬＡ−４線の数はＭＬＡ−３線の数の４分の１である。 各ＭＬＡ−４線は、プログラム可能な手段を通じて、対応するブロック・コネク タ、ＭＬＡ−１線、ＭＬＡ−２線、ＭＬＡ−３線に接続することができる。所望 の接続は、対応するＭＬＡタブおよびＢＣタブを通じて行われる。ＭＬＡ−４ル ーチング・ネットワークは、Ｉマトリックス線、ブロック・コネクタ、ＭＬＡ− １ルーチング・ネットワーク、ＭＬＡ−２ルーチング・ネットワーク、ＭＬＡ− ３ルーチング・ネットワークと共に、セルのより複雑な論理機能形成アクセスお よび相互接続用のルーチング資源を１６×１６ブロック領域に形成する。一実施 形態では、ＭＬＡ−４ルーチング・ネットワークは、両方のＩマトリックス線、 ブロック・コネクタ、ＭＬＡ−１線、ＭＬＡ−２線、ＭＬＡ−３線と共に、プロ グラム可能な手段を通じ、１６×１６ブロック領域の外部からのブロック・コネ クタの他のＭＬＡ線による接続を通じてより複雑な論理機能を実施するためのア クセス・ポートとして働くことができる二方向にプログラム可能な追加アクセス 線になる。このような他のＭＬＡ線またはブロック・コネクタは必ずしも、１６ ×１６ブロック領域に隣接する必要はない。１６×１６ブロック単位中のＩマト リックス線、ブロック・コネクタ、ＭＬＡ−１線、ＭＬＡ−２線、ＭＬＡ−３線 、ＭＬＡ−４線を含むルーチング・セグメントの総数は、論理セルの増加に比例 して増加する。成長が１ブロックから１６×１６ブロックへのものであるとき、 サイズの増大は幾何級数的てある。各ＭＬＡタブから、スイッチを介してＭＬＡ タブに接続できる対応するＭＬＡ−４線がある。たとえば、ＭＬＡタブ１６０１ は、スイッチ１６０３を介してＭＬＡ−４線１６０２に接続することができる。 同様に、ＭＬＡタブ１６０１は、スイッチ１６０５を介してＭＬＡ−４線１６０ ４に、スイッチ１６０７を介してＭＬＡ−４線１６０６に、スイッチ１６０９を 介してＭＬＡ−４線１６０８に接続することができる。同様に、ＭＬＡタブ１６ １０は、スイッチ１６１５ないし１６１８を介してそれぞれ、ＭＬＡ−４線１６ １１ないし１６１４に接続することができる。４つのコーナーのうちの１つの各 ＭＬＡタブは、プログラム可能な手段を通じ、垂直ＭＬＡ−４線または水平ＭＬ Ａ−４線を通じて、すべての４つのコーナーのすべての対応するＭＬＡタブに接 続することができる。 第１７図は、３つの異なるスイッチ実施形態１７０１ないし１７０３を示す。 一般に、スイッチは、二方向にプログラム可能なドライバ・ネットワークであり 、簡単な二方向パスゲートでも、あるいは任意の二方向ドライバ構成１７０１な いし１７０３でもよい。 第１８図は、ＭＬＡ−５層用のルーチング・ネットワークと、ＭＬＡ−５線に アクセスするための機構の一実施形態を示す。１６個の８×ｘ８ブロックが示さ れている。各８×８ブロックには、４つの水平ＭＬＡタブおよび４つの垂直ＭＬ Ａタブが結合される。これらのＭＬＡタブは、第１６図に示したＭＬＡタブと同 じである。（第１６図に示した）１６×１６ブロックを単位としてグループ化す ると、３２×３２ブロックからなる１つ上のレベルが形成される。４つの１６× １６コーナー単位のそれぞれには、それぞれ、幅が８ビットである、４本の水平 ＭＬＡ−５線および４本の垂直ＭＬＡ−５線が結合される。これらの線は、第１ ８図に示したように、隣接するコーナー単位によって共用される。したがって、 ＭＬＡ−５線の数はＭＬＡ−４線の数の半分である。各ＭＬＡ−５線は、プログ ラム可能な手段を通じ、対応するＭＬＡタブおよびＢＣタブを通じて、対応する ブロック・コネクタ、ＭＬＡ−１線、ＭＬＡ−２線、ＭＬＡ−３線、ＭＬＡ−４ 線に接続することができる。ＭＬＡ−５ルーチング・ネットワークは、Ｉマトリ ックス線、ブロック・コネクタ、ＭＬＡ−１ルーチング・ネットワーク、ＭＬＡ −２ルーチング・ネットワーク、ＭＬＡ−３ルーチング・ネットワーク、ＭＬＡ 一４ルーチング・ネットワークと共に、セルのより複雑な論理機能形成アクセス および相互接続用のルーチング資源を３２×３２ブロック領域に形成する。さら に、ＭＬＡ−５ルーチング・ネットワークは、両方のＩマトリックス線、ブロッ ク・コネクタ、ＭＬＡ−１線、ＭＬＡ−２線、ＭＬＡ−３線、ＭＬＡ−４線と共 に、プログラム可能な手段を通じ、３２×３２ブロック領域の外部からのブロッ ク・コネクタの他のＭＬＡ線（必ずしも３２×３２ブロック領域に隣接する必要 はない）による接続を通じてずっと複雑な論理機能を実施するためのアクセス・ ポートとして働くことができる二方向にプログラム可能な追加アクセス線として 使用することができる。３２×３２ブロック単位中のＩマトリックス線、ブロッ ク・コネクタ、ＭＬＡ−１線、ＭＬＡ−２線、ＭＬＡ−３線、ＭＬＡ−４線、Ｍ ＬＡ−５線を含むルーチング・セグメントの総数は、論理セルの増加に比例して 増加する。この増加は、１つのブロックから３２×３２ブロックまでは幾何学的 である。 各ＭＬＡタブから、スイッチを介してＭＬＡタブに接続できる対応するＭＬＡ −５線がある。スイッチは、二方向にプログラム可能なドライバ・ネットワーク であり、簡単な二方向パスゲートでも、あるいは第１７図に示した任意の二方向 ドライバ構成でもよい。垂直ＭＬＡ−５線が、プログラム可能な手段を通じて水 平ＭＬＡ−５と交差する位置にはターン・ポイントも組み込まれる。４つのコー ナーのうちの１つの各ＭＬＡタブは、プログラム可能な手段を通じて、すべての ４つのコーナーのすべての対応するＭＬＡタブに接続することができる。これは 、垂直ＭＬＡ−５線および水平ＭＬＡ−５線とのプログラム可能な接続を組み合 わせ、ターン・ポイントを使用することによって実施される。 ＭＬＡタブを介したプログラム可能なアクセスにより、あるいは新しい他の中 間ＭＬＡタブを導入することによって、より高いレベルのＭＬＡネットワークを 形成することができる。そのような例では、ＭＬＡ線の数は、１つ下のレベルの ＭＬＡの一部である。Ｉマトリックス線、ブロック・コネクタ、ＭＬＡ−１線、 ＭＬＡ−２線、ＭＬＡ−３線、ＭＬＡ−４線、ＭＬＡ−５線、より高いレベルの ＭＬＡ線を含むルーチング・セグメントの総数ならびにそれに対応する数のｎ× ｎブロック単位は、論理セルの増加に比例して増加する。成長が１ブロックから ｎｘｎブロックへのとき、この増大は幾何級数的である。 したがって、プログラム可能な論理回路用の内部接続・相互接続機構を含むア ーキテクチャを開示した。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年６月２５日 【補正内容】補正請求の範囲 １．プログラム可能な論理回路であって、 論理信号上の論理機能を実行するために、相互接続されたプログラム可能な複 数のセルを有する複数の論理ブロックと、 前記複数の論理ブロックの前記プログラム可能なセルに結合された第１の１組 のプログラム可能なスイッチと、 前記複数の論理ブロックに至る二方向にプログラム可能な第１の１組のアクセ ス線を形成するために前記第１の１組のプログラム可能なスイッチに結合され、 前記二方向にプログラム可能な第１の１組のアクセス線が、プログラム可能な手 段を通じて前記複数の論理ブロック用の入出力ピンとして機能する、第１の１組 のルーチン線と、 前記二方向にプログラム可能な第１の１組のアクセス線に結合された第２の１ 組のプログラム可能なスイッチと、 前記第２の１組のプログラム可能なスイッチに結合された第２の１組のルーチ ング線とを備えるプログラム可能な論理回路。 ２．さらに、 前記第２の１組のルーチング線のうちの複数の線を選択的に結合し、前記第２ の１組のルーチング線と第３の１組のプログラム可能なスイッチ自体が、第１の レベルの相互接続部を構成する、第３の１組のプログラム可能なスイッチと、 前記第２の１組のプログラム可能なスイッチに接続できる第３の１組のルーチ ング線とを備えることを特徴とする請求項１に記載のプログラム可能な論理回路 。 ３．さらに、 前記第３の１組のルーチング線のうちの複数の線を選択的に結合し、前記第３ の１組のルーチング線と第４の１組のプログラム可能なスイッチ自体が、第２の レベルの相互接続部を構成する、第４の１組のプログラム可能なスイッチと、 前記複数の論理ブロックを前記第１のレベルの相互接続部を介して選択的に前 記第２のレベルの相互接続部に結合するために、前記第３の１組のルーチング線 と前記第２の１組のルーチング線との間に接続できる第５の１組のプログラム可 能なスイッチとを備えることを特徴とする請求項２に記載のプログラム可能な論 理回路。 ４．さらに、 第１の論理ブロックの前記二方向にプログラム可能な第１の１組のアクセス線 のうちの線を選択的に第２の論理ブロックの前記二方向にプログラム可能な第１ の１組のアクセス線のうちの線に結合する第６の１組のプログラム可能なスイッ チを備え、前記第１の論理ブロックが前記第２の論理ブロックに隣接することを 特徴とする請求項１に記載のプログラム可能な論理回路。 ５．前記複数の論理ブロックの各論理ブロックごとの前記第１の１組のルーチ ン線の線の数が、前記論理ブロックの前記複数のセルの数の約半分であることを 特徴とする請求項４に記載のプログラム可能な論理回路。 ６．前記第２の１組のルーチング線のそれぞれのスパンが、前記第１の１組の ルーチング線のそれぞれのスパンの２倍であることを特徴とする請求項２に記載 のプログラム可能な論理回路。 ７．前記第２の１組のルーチング線の数が、前記第１の１組のルーチング線の 数の半分であることを特徴とする請求項２に記載のプログラム可能な論理回路。 ８．前記第３の１組のルーチング線のそれぞれのスパンが、前記第２の１組の ルーチング線のそれぞれのスパンの２倍であることを特徴とする請求項３に記載 のプログラム可能な論理回路。 ９．前記第３の１組のルーチング線の数が、前記第２の１組のルーチング線の 数の半分であることを特徴とする請求項３に記載のプログラム可能な論理回路。 １０．さらに、 前記第２の１組のプログラム可能なスイッチに接続できる第４の１組のルーチ ング線と、 前記第４の１組のルーチング線のうちの複数の線を選択的に結合し、前記第４ の１組のルーチング線と第７の１組のプログラム可能なスイッチ自体が、第３の レベルの相互接続部を備える第７の１組のプログラム可能なスイッチと、 前記複数の論理ブロックを前記第２のレベルの相互接続部または前記第１のレ ベルの相互接続部を介して選択的に前記第３のレベルの相互接続部に結合するた めに、前記第４の１組のルーチング線と前記第３の１組のルーチング線との間に 接続できる第８の１組のプログラム可能なスイッチとを備えることを特徴とする 請求項１に記載のプログラム可能な論理回路。 １１．前記第４の１組のルーチング線のそれぞれのスパンが、前記第３の１組 のルーチング線のそれぞれのスパンの２倍であり、前記第４の１組のルーチング 線の数が前記第３の１組のルーチン線の数の半分であることを特徴とする請求項 １０に記載のプログラム可能な論理回路。 １２．前記第４の１組のルーチング線と前記第７の１組のプログラム可能なス イッチが、第３のレベルの相互接続部を備えることを特徴とする請求項１０に記 載のプログラム可能な論理回路。 １３．さらに、第４のレベルの相互接続部を形成するために前記第２の１組の プログラム可能なスイッチに接続できる第５の１組のルーチング線を備えること を特徴とする請求項１に記載のプログラム可能な論理回路。 １４．前記第５の１組のルーチング線のそれぞれのスパンが、前記第３の１組 のルーチング線のそれぞれのスパンの２倍であることを特徴とする請求項１３に 記載のプログラム可能な論理回路。 １５．前記第５の１組のルーチング線の数が、前記第３の１組のルーチング線 の数の半分であることを特徴とする請求項１３に記載のプログラム可能な論理回 路。 １６．さらに、 第５のレベルの相互接続部を備える第６の１組のルーチング線と、 前記第６の１組のルーチング線と第５の１組のルーチング線との間に接続する ことができ、前記複数の論理ブロックを前記第４のレベルの相互接続部を介して 選択的に前記第５のレベルの相互接続部に結合し、第１のレベルの相互接続部と 、第２のレベルの相互接続部と、第３のレベルの相互接続部をバイパスする、前 記二方向にプログラム可能な第１の１組のアクセス線からの信号を伝導させるこ とができる、第９の１組のプログラム可能なスイッチとを備えることを特徴とす る請求項１に記載のプログラム可能な論理回路。 １７．前記第６の１組のルーチング線のそれぞれのスパンが、前記第４の１組 のルーチン線のそれぞれのスパンの２倍であることを特徴とする請求項１６に記 載のプログラム可能な論理回路。 １８．前記第６の１組のルーチング線の数が、前記第４の１組のルーチング線 の数の４分の１であることを特徴とする請求項１６に記載のプログラム可能な論 理回路。 １９．さらに、 第７の１組のルーチング線と、 前記第７の１組のルーチング線のうちの複数の線を選択的に結合するために結 合され、前記第７の１組のルーチング線と第１０の１組のプログラム可能なスイ ッチ自体が第６のレベルの相互接続部を備える第１０の１組のプログラムスイッ チと、 前記第７の１組のルーチング線と前記第５の１組のルーチング線との間に接続 することができ、前記第４のレベルの相互接続部を介して前記複数の論理回路を 選択的に結合し、第１のレベルの相互接続部、第２のレベルの相互接続部、第３ のレベルの相互接続部、第５のレベルの相互接続部をバイパスする、前記二方向 にプログラム可能な第１の１組のアクセス線からの信号を伝導させることができ る、第１１の１組のプログラム可能なスイッチとを備えることを特徴とする請求 項１に記載のプログラム可能な論理回路。 ２０．前記第７の１組のルーチング線のそれぞれのスパンが、前記第６の１組 のルーチン線のそれぞれのスパンの２倍であることを特徴とする請求項１９に記 載のプログラム可能な論理回路。 ２１．前記第７の１組のルーチング線の数が、前記第６の１組のルーチング線 の数の半分であることを特徴とする請求項１９に記載のプログラム可能な論理回 路。 ２２．前記第１のレベルの相互接続部が、二方向にプログラム可能な第２の１ 組のアクセス線として機能することを特徴とする請求項２に記載のプログラム可 能な論理回路。 ２３．前記第２のレベルの相互接続部が、二方向にプログラム可能な第３の１ 組のアクセス線として機能することを特徴とする請求項３に記載のプログラム可 能な論理回路。 ２４．前記スイッチが、二方向にプログラム可能なドライバを備えることを特 徴とする請求項１に記載のプログラム可能な回路。 ２５．前記スイッチが、二方向にプログラム可能なパスゲートを備えることを 特徴とする請求項１に記載のプログラム可能な回路。 ２６．さらに、隣接する１組の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線のうちの隣接する１組のアクセス線を選択的に前記第１のレ ベルの相互接続部に結合する第１２の１組のプログラム可能なスイッチを備える ことを特徴とする請求項２に記載のプログラム可能な論理回路。 ２７．さらに、隣接する１組の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線のうちの隣接する１組のアクセス線を前記第２のレベルの相 互接続部に結合する第３の１組のプログラム可能なスイッチを備えることを特徴 とする請求項１に記載のプログラム可能な論理回路。 ２８．さらに、隣接する１組の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線のうちの隣接する１組のアクセス線を選択的に前記第３のレ ベルの相互接続部に結合する第１４の１組のプログラム可能なスイッチを備える ことを特徴とする請求項１に記載のプログラム可能な論理回路。 ２９．さらに、隣接する１組の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線のうちの隣接する１組のアクセス線を選択的に前記第４のレ ベルの相互接続部に結合する第１５の１組のプログラム可能なスイッチを備える ことを特徴とする請求項１３に記載のプログラム可能な論理回路。 ３０．さらに、前記第４のレベルの相互接続部のうちの隣接する１組の相互接 続部を選択的に第５のレベルの相互接続部に結合する第１６の１組のプログラム 可能なスイッチを備えることを特徴とする請求項１６に記載のプログラム可能な 論理回路。 ３１．さらに、前記第４のレベルの相互接続部のうちの隣接する１組の相互接 続部を選択的に第６のレベルの相互接続部に結合する第１７の１組のプログラム 可能なスイッチを備えることを特徴とする請求項１９に記載のプログラム可能な 論理回路。 ３２．前記第３のレベルの相互接続部が、二方向にプログラム可能な第４の１ 組のアクセス線として機能することを特徴とする請求項１０に記載のプログラム 可能な論理回路。 ３３．前記第４のレベルの相互接続部が、二方向にプログラム可能な第５の１ 組のアクセス線として機能することを特徴とする請求項１３に記載のプログラム 可能な論理回路。 ３４．前記第５のレベルの相互接続部が、二方向にプログラム可能な第６の１ 組のアクセス線として機能することを特徴とする請求項１６に記載のプログラム 可能な論理回路。 ３５．前記第６のレベルの相互接続部が、二方向にプログラム可能な第７の１ 組のアクセス線として機能することを特徴とする請求項１９に記載のプログラム 可能な論理回路。 ３６．さらに、 各論理ブロックが複数の論理クラスタの論理クラスタを有し、それぞれ、論理 信号上の論理関数を実行する相互接続されたプログラム可能な複数のセルを有す る、複数の論理クラスタと、 前記論理クラスタの前記複数のセルに結合された第１８の１組のプログラム可 能なスイッチと、 前記論理クラスタに結合された１組の内部接続マトリックス・ルーチング線を 形成するために前記第１８の１組のプログラム可能なスイッチに結合された第８ の１組のルーチング線とを備えることを特徴とする請求項１に記載のプログラム 可能な論理回路。 ３７．前記１組の内部接続マトリックス・ルーチン線が、プログラム可能な手 段を通じた前記論理クラスタの前記複数の論理セル用の短距離接続部として機能 することを特徴とする請求項３６に記載のプログラム可能な論理回路。 ３８．前記１組の内部接続マトリックス・ルーチング線の線の数が、前記論理 クラスタ中の前記複数のセルの入力ピンおよび出力ピンの総数のほぼ半数に等し いことを特徴とする請求項３６に記載のプログラム可能な論理回路。 ３９．前記１組の内部接続マトリックス・ルーチング線の各線のスパンが、前 記二方向にプログラム可能な第１の１組のアクセス線の各線のスパンの半分に等 しいことを特徴とする請求項３６に記載のプログラム可能な論理回路。 ４０．前記論理ブロックの前記セルが、前記複数の論理クラスタの前記複数の セルを備えることを特徴とする請求項３６に記載のプログラム可能な論理回路。 ４１．さらに、第１の論理クラスタの前記１組の内部接続マトリックスの線を 選択的に第２の論理クラスタに結合する第１９の１組のプログラム可能なスイッ チを備え、前記第１の論理クラスタが、前記第２の論理クラスタに隣接すること を特徴とする請求項３６に記載のプログラム可能な論理回路。 ４２．それぞれ、論理信号上の論理関数を実行する相互接続されたプログラム 可能な複数のセルを有する複数の論理クラスタと、 １組の前記複数の論理クラスタを結合する１組の内部接続マトリックス・ルー チング線と、 それぞれ、複数の論理クラスタの論理クラスタを有する複数の論理ブロックと 、 第１の１組の複数の論理ブロックを結合する二方向にプログラム可能な第１の １組のアクセス線とを備えることを特徴とするプログラム可能な論理回路。 ４３．さらに、前記二方向にプログラム可能な第１の１組のアクセス線のうち の少なくとも２本を結合する第１のレベルの相互接続部を備えることを特徴とす る請求項４２に記載のプログラム可能な論理回路。 ４４．さらに、前記第１の論理ブロックに対応する信号をプログラム可能に前 記第１のレベルの相互接続部へ伝導させるために第１の論理ブロックの前記二方 向にプログラム可能な第１の１組のアクセス線のうちの１本のアクセス線に結合 された第１のプログラム可能なスイッチを備えることを特徴とする請求項４３に 記載のプログラム可能な論理回路。 ４５．さらに、少なくとも２つの前記第１のレベルの相互接続部を結合する第 ２のレベルの相互接続部を備えることを特徴とする請求項４４に記載のプログラ ム可能な論理回路。 ４６．さらに、前記第１の論理ブロックに対応する前記信号をプログラム可能 に前記第２のレベルの相互接続部へ伝導させるために前記第１の論理ブロックの 前記二方向にプログラム可能な第１の１組のアクセス線のうちの前記１本のアク セス線に接続することができる第２のプログラム可能なスイッチを備え、前記信 号によって前記第１のレベルの相互接続部をバイパスすることができることを特 徴とする請求項４５に記載のプログラム可能な回路。 ４７．さらに、 少なくとも２つの前記第２のレベルの相互接続部を結合する第３のレベルの相 互接続部を備えることを特徴とする請求項４６に記載のプログラム可能な論理回 路。 ４８．さらに、前記第１の論理ブロックに対応する前記信号をプログラム可能 に前記第３のレベルの相互接続部へ伝導させるために前記第１の論理ブロックの 前記二方向にプログラム可能な第１の１組のアクセス線のうちの前記１本のアク セス線に接続することができる第３のプログラム可能なスイッチを備え、前記信 号によって前記第１のレベルの相互接続部および第２のレベルの相互接続部をバ イパスすることができることを特徴とする請求項４７に記載のプログラム可能な 回路。 ４９．さらに、ｎが１より大きいとき、少なくとも２つのｎ−１の相互接続レ ベルに結合されたｎ番目のレベルの相互接続部と、 前記第１の論理ブロックに対応する前記信号をプログラム可能に前記ｎ番目の レベルの相互接続部へ伝導させるために前記第１の論理ブロックの前記二方向に プログラム可能な第１の１組のアクセス線のうちの前記１本のアクセス線に接続 することができるｎ番目のプログラム可能なスイッチとを備え、ｍが１以上でｎ より小であるとき、前記信号によってｍ番目のレベルの相互接続部をバイパスす ることができることを特徴とする請求項４３に記載のプログラム可能な論理回路 。 ５０．さらに、前記第１の論理クラスタの前記１組の内部接続マトリックス・ ルーチング線のうちの前記１本の内部接・続マトリックス・ルーチング線に対応 する前記信号を第２の論理クラスタの前記１組の内部接続マトリックス・ルーチ ング線のうちの１本の内部接続マトリックス・ルーチング線へプログラム可能に 伝導させるために、前記第１の論理クラスタの前記１組の内部接続マトリックス ・ルーチング線のうちの前記１本の内部接続マトリックス・ルーチング線に接続 することができる第５のプログラム可能なスイッチを備え、前記第１の論理クラ スタが前記第２の論理クラスタに隣接することを特徴とする請求項４２に記載の プログラム可能な論理回路。 ５１．さらに、前記第１の論理ブロックの前記二方向にプログラム可能な第１ の１組のアクセス線のうちの前記１本のアクセス線を第２の論理ブロックの二方 向にプログラム可能な第１の１組のアクセス線のうちの１本のアクセス線へプロ グラム可能に伝導させるために、前記第１の論理ブロックの前記二方向にアクセ ス可能な第１の１組のアクセス線のうちの前記１本のアクセス線に接続すること ができる第５のプログラム可能なスイッチを備え、前記第１のレベルの相互接続 部をバイパスすることができ、前記第１の論理ブロックが前記第２の論理ブロッ クに隣接することを特徴とする請求項４２に記載のプログラム可能な論理回路。 ５２．前記スイッチが、二方向にプログラム可能なドライバを備えることを特 徴とする請求項４２に記載のプログラム可能な論理回路。 ５３．前記スイッチが、二方向にプログラム可能なパスゲートを備えることを 特徴とする請求項４２に記載のプログラム可能な論理回路。 ５４．さらに、隣接する１組の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線のうちの隣接する１組のアクセス線を選択的に前記第１のレ ベルの相互接続部に結合する第６の１組のプログラム可能なスイッチを備えるこ とを特徴とする請求項４３に記載のプログラム可能な論理回路。 ５５．論理信号上の論理関数を実行する複数のセルを有するプログラム可能な 論理回路において、一群の前記セルのうちのあるセルから別のセルへ信号をルー チングすることによって前記セルをプログラム可能に結合する複雑な論理関数を 形成する方法であって、 １組の内部接続マトリックス・ルーチング線を介して第１の論理クラスタ、第 ２の論理クラスタ、第３の論理クラスタを形成するために前記複数のセルをプロ グラム可能に相互接続するステップと、 第１の論理クラスタの第１の１組の内部接続マトリックス・ルーチング線に対 応する信号を、二方向にプログラム可能な第１の１組のアクセス線を介して前記 第２の論理クラスタの第１の１組の内部接続マトリックス・ルーチング線へプロ グラム可能に伝導させるステップと、 それぞれが複数の論理クラスタを有する第１の論理ブロック、第２の論理ブロ ック、第３の論理ブロックを形成するために前記複数のセルをプログラム可能に 相互接続するステップと、 第１の論理ブロックの二方向にプログラム可能な第１の１組のアクセス線に対 応する信号を、第２の論理ブロックの二方向にプログラム可能な第１の１組のア クセス線を介して前記第３の論理ブロックの二方向にプログラム可能な第１の１ 組のアクセス線へプログラム可能に伝導させるステップとを含むことを特徴とす る方法。 ５６．前記第１の１組の内部接続マトリックス・ルーチング線のそれぞれのス パンが、前記二方向にプログラム可能な第１の１組のアクセス線のそれぞれのス パンの一部分であり、前記１組の内部接続マトリックス・ルーチング線の線の数 が、前記論理クラスタ中の前記セルの入出力ピンの数の一部分であることを特徴 とする請求項５５に記載の方法。 ５７．前記二方向にプログラム可能な第１の１組のアクセス線のそれぞれのス パンが、前記第１のレベルの相互接続線のそれぞれのスパンの一部分であり、前 記第１のレベルの相互接続線の線の数が、論理ブロック回路面積全体にわたる前 記二方向にプログラム可能な第１の１組のアクセス線の数の一部分であることを 特徴とする請求項５５に記載の方法。 ５８．さらに、 前記信号を、前記第１のレベルの相互接続部の線を伝導させることによって、 第２のレベルの相互接続部を介して前記第３の論理ブロックの二方向にプログラ ム可能な第１の１組のアクセス線へプログラム可能に伝導させるステップを含む ことを特徴とする請求項５５に記載の方法。 ５９．さらに、 前記信号を、前記第１のレベルの相互接続部の線を伝導させずに、第２のレベ ルの相互接続部の線を介して前記第３の論理ブロックの二方向にプログラム可能 な第１の１組のアクセス線へプログラム可能に伝導させるステップを含むことを 特徴とする請求項５５に記載の方法。 ６０．前記第１のレベルの相互接続線のそれぞれのスパンが、前記第２のレベ ルの相互接続線のそれぞれのスパンの一部分であり、前記第２のレベルの相互接 続線の線の数が、論理ブロック回路面積全体にわたる前記第１のレベルの相互接 続線の数の一部分であることを特徴とする請求項５８に記載の方法。 ６１．さらに、前記信号を、前記第１のレベルの相互接続部の線と前記第２の レベルの相互接続部の線を伝導させることによって、第３のレベルの相互接続部 の線を介して前記第４の論理ブロックの二方向にプログラム可能な第１の１組の アクセス線へプログラム可能に伝導させるステップを含むことを特徴とする請求 項５５に記載の方法。 ６２．さらに、前記信号を、前記第１のレベルの相互接続部内も前記第２のレ ベルの相互接続部内も伝導させずに、第３のレベルの相互接続部を介して前記第 ４の論理ブロックの二方向にプログラム可能な第１の１組のアクセス線へプログ ラム可能に伝導させるステップを含むことを特徴とする請求項５５に記載の方法 。 ６３．前記第２のレベルの相互接続線のそれぞれのスパンが、前記第３のレベ ルの相互接続線のそれぞれのスパンの一部分であり、前記第３のレベルの相互接 続線の線の数が、論理ブロック回路面積全体にわたる前記第２のレベルの相互接 続線の数の一部分であることを特徴とする請求項６２に記載の方法。 ６４．さらに、第４のレベルの相互接続部に結合されたルーチング線へ前記信 号をプログラム可能に伝導させるステップを含み、各線のスパンおよび前記第４ のレベルの相互接続部の線の数が前記第３のレベルの相互接続部の線に比例する ことを特徴とする請求項６２に記載の方法。 ６５．さらに、前記信号をプログラム可能に直接、前記第２の論理クラスタへ 伝導させ、前記二方向にアクセス可能な第１の１組のアクセス線をバイパスする ステップを備えることを特徴とする請求項５５に記載の方法。 ６６．さらに、前記信号をプログラム可能に直接、前記第２の論理ブロックへ 伝導させ、前記第１のレベルの相互接続部の線をバイパスするステップを備える ことを特徴とする請求項５５に記載の方法。 ６７．前記信号を、前記第１のレベルの相互接続部の線、または前記第２のレ ベルの相互接続部の線、または前記第３のレベルの相互接続部の線を導電させる ことによって、第５のレベルの相互接続部の線を介し、前記第４のレベルの相互 接続部の線を介して第５の論理ブロックの二方向にプログラム可能な第１の１組 のアクセス線へプログラム可能に導電させるステップを含むことを特徴とする請 求項６４に記載の方法。 ６８．前記信号を、前記第１のレベルの相互接続部の線も、あるいは前記第２ のレベルの相互接続部の線も、あるいは前記第３のレベルの相互接続部の線も導 電させずに、第５のレベルの相互接続部の線を介し、前記第４のレベルの相互接 続部の線を介して第５の論理ブロックの二方向にプログラム可能な第１の１組の アクセス線へプログラム可能に導電させるステップを含むことを特徴とする請求 項６４に記載の方法。 ６９．前記第４のレベルの相互接続線のそれぞれのスパンが、前記第５のレベ ルの相互接続線のそれぞれのスパンの一部分であり、前記第５のレベルの相互接 続線の線の数が、論理ブロック回路面積全体にわたる前記第４のレベルの相互接 続線の数の一部分であることを特徴とする請求項６８に記載の方法。 ７０．前記信号を、前記第１のレベルの相互接続部の線、または前記第２のレ ベルの相互接続部の線、または前記第３のレベルの相互接続部の線、または前記 第５のレベルの相互接続部の線を導電させることによって、第６のレベルの相互 接続部の線を介し前記第４のレベルの相互接続部の線を通じて第６の論理ブロッ クの二方向にプログラム可能な第１の１組のアクセス線へプログラム可能に導電 させるステップを含むことを特徴とする請求項６８に記載の方法。 ７１．前記信号を、前記第１のレベルの相互接続部の線も、あるいは前記第２ のレベルの相互接続部の線も、あるいは前記第３のレベルの相互接続部の線も、 あるいは前記第５のレベルの相互接続部の線も導電させずに、第６のレベルの相 互接続部の線を介し、前記第４のレベルの相互接続部の線を通じて第６の論理ブ ロックの二方向にプログラム可能な第１の１組のアクセス線へプログラム可能に 導電させるステップを含むことを特徴とする請求項６８に記載の方法。 ７２．前記第５のレベルの相互接続線のそれぞれのスパンが、前記第６のレベ ルの相互接続線のそれぞれのスパンの一部分であり、前記第６のレベルの相互接 続線の線の数が、論理ブロック回路面積全体にわたる前記第５のレベルの相互接 続線の数の一部分であることを特徴とする請求項７１に記載の方法。 ７３．さらに、隣接する１組の前記論理ブロックの前記二方向にプログラム可 能な第１の１組のアクセス線のうちの隣接する１組のアクセス線を１組のプログ ラム可能なスイッチを介して選択的に前記第１のレベルの相互接続部の線に結合 するステップを含むことを特徴とする請求項５５に記載の方法。 ７４．さらに、隣接する１組の前記論理ブロックの前記二方向にプログラム可 能な第１の１組のアクセス線のうちの隣接する１組のアクセス線を１組のプログ ラム可能なスイッチを介して選択的に前記第２のレベルの相互接続部の線に結合 するステップを含むことを特徴とする請求項５５に記載の方法。 ７５．さらに、隣接する１組の前記論理ブロックの前記二方向にプログラム可 能な第１の１組のアクセス線のうちの隣接する１組のアクセス線を１組のプログ ラム可能なスイッチを介して選択的に前記第３のレベルの相互接続部の線に結合 するステップを含むことを特徴とする請求項５５に記載の方法。 ７６．さらに、隣接する１組の前記論理ブロックの前記二方向にプログラム可 能な第１の１組のアクセス線のうちの隣接する１組のアクセス線を１組のプログ ラム可能なスイッチを介して選択的に前記第４のレベルの相互接続部の線に結合 するステップを含むことを特徴とする請求項６４に記載の方法。 ７７．さらに、隣接する１組の前記第４のレベルの相互接続部を１組のプログ ラム可能なスイッチを介して選択的に前記第５のレベルの相互接続部に結合する ステップを含むことを特徴とする請求項６８に記載の方法。 ７８．さらに、隣接する１組の前記第４のレベルの相互接続部を１組のプログ ラム可能なスイッチを介して選択的に前記第６のレベルの相互接続部に結合する ステップを含むことを特徴とする請求項８１に記載の方法。 ７９．前記スイッチが、二方向にプログラム可能なスイッチを備えることを特 徴とする請求項７１に記載の方法。 ８０．前記スイッチが、二方向にプログラム可能なパスゲートを備えることを 特徴とする請求項７１に記載の方法。 ８１．ＦＰＧＡであって、 前記ＦＰＧＡに入力される信号上の論理関数を実行する複数のセルと、 論理クラスタを形成するために前記複数のセルをプログラム可能に相互接続す る内部接続マトリックスと、 論理クラスタ延長部を形成するために、隣接する２つの前記内部接続マトリッ クス間に接続することができるプログラム可能な複数のスイッチと、 論理ブロックを形成するために複数の論理クラスタに接続でき、その論理ブロ ックへ入力し、その論理ブロックへ出力する複数のブロック・コネクタと、 論理クラスタ延長部を形成するために、隣接する２つの前記論理ブロック間に 接続することができるプログラム可能な複数のスイッチと、 ブロック・クラスタを形成するために複数の論理ブロックを相互接続する第１ のレベルのプログラム可能な相互接続部と、 ブロック・セクタを形成するために複数のブロック・クラスタを相互接続する 第２のレベルのプログラム可能な相互接続部と、 前記第１のレベルのプログラム可能な相互接続部に複数の論理ブロックを接続 する第１の１組のプログラム可能なスイッチと、 前記第２のレベルのプログラム可能な相互接続部に複数の論理ブロックを接続 する第２の１組のプログラム可能なスイッチとを備えることを特徴とするＦＰＧ Ａ。 ８２．前記論理クラスタが、セルの２×２マトリックスを備えることを特徴と する請求項８１に記載のＦＰＧＡ。 ８３．前記論理ブロックが、論理クラスタの２×２マトリックスを備えること を特徴とする請求項８２に記載のＦＰＧＡ。 ８４．前記ブロック・クラスタが、論理ブロックの２×２マトリックスを備え ることを特徴とする請求項８３に記載のＦＰＧＡ。 ８５．前記ブロック・セクタが、ブロック・クラスタの２×２マトリックスを 備えることを特徴とする請求項８４に記載のＦＰＧＡ。 ８６．第１のレベルの相互接続部が、第１の１組のルーチン線と、前記第１の １組のルーチン線に垂直な第２の１組のルーチン線とを備えることを特徴とする 請求項８１に記載のＦＰＧＡ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ， ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，Ｌ Ｒ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＺ，ＶＮ 【要約の続き】 ング・ネットワーク線層どうしを接続することができ る。

Claims (1)

1. 【特許請求の範囲】 １．プログラム可能な論理回路であって、 論理信号上の論理機能を実行するために、相互接続されたプログラム可能な複 数のセルを有する複数の論理ブロックと、 前記複数の論理ブロックの前記複数のセルに結合された第１の１組のプログラ ム可能なスイッチと、 前記複数の論理ブロックに至る二方向にプログラム可能な第１の１組のアクセ ス線を形成するために前記第１の１組のプログラム可能なスイッチに結合され、 前記二方向にプログラム可能な第１の１組のアクセス線が、プログラム可能な手 段を通じて前記複数の論理ブロック用の入出力ピンとして機能する、第１の１組 のルーチン線と、 前記二方向にプログラム可能な第１の１組のアクセス線に結合された第２の１ 組のプログラム可能なスイッチと、 前記第２の１組のプログラム可能なスイッチに結合された第２の１組のルーチ ング線とを備えるプログラム可能な論埋回路。 ２．さらに、 前記第２の１組のルーチング線のうちの複数の線を選択的に結合し、前記第２ の１組のルーチング線と第３の１組のプログラム可能なスイッチ自体が、第１の レベルの相互接続部を構成する、第３の１組のプログラム可能なスイッチと、 前記第２の１組のプログラム可能なスイッチに接続できる第３の１組のルーチ ング線とを備えることを特徴とする請求項１に記載のプログラム可能な論理回路 。 ３．さらに、 前記第３の１組のルーチング線のうちの複数の線を選択的に結合し、前記第３ の１組のルーチング線と第４の１組のプログラム可能なスイッチ自体が、第２の レベルの相互接続部を構成する、第４の１組のプログラム可能なスイッチと、 前記複数の論理ブロックを前記第１のレベルの相互接続部を介して選択的に前 記第２のレベルの相互接続部に結合するために、前砧第３の１組のルーチング線 と前記第２の１組のルーチング線との間に接続できる第５の１組のプログラム可 能なスイッチとを備えることを特徴とする請求項２に記載のプログラム可能な論 理回路。 ４．さらに、 第１の論理ブロックの前記二方向にプログラム可能な第１の１組のアクセス線 のうちの線を選択的に第２の論理ブロックの前記二方向にプログラム可能な第１ の１組のアクセス線のうちの線に結合する第６の１組のプログラム可能なスイッ チを備え、前記第１の論理ブロックが前記第２の論理ブロックに隣接することを 特徴とする請求項１に記載のプログラム可能な論理回路。 ５．前記複数の論理ブロックの各論理ブロックごとの前記第１の１組のルーチ ン線の線の数が、前記論理ブロックの前記複数のセルの数の約半分であることを 特徴とする請求項４に記載のプログラム可能な論理回路。 ６．前記第２の１組のルーチング線のそれぞれのスパンが、前記第１の１組の ルーチング線のそれぞれのスパンの２倍であることを特徴とする請求項２に記載 のプログラム可能な論理回路。 ７．前記第２の１組のルーチング線の数が、前記第１の１組のルーチング線の 数の半分であることを特徴とする請求項２に記載のプログラム可能な論理回路。 ８．前記第３の１組のルーチング線のそれぞれのスパンが、前記第２の１組の ルーチング線のそれぞれのスパンの２倍であることを特徴とする請求項３に記載 のプログラム可能な論理回路。 ９．前記第３の１組のルーチング線の数が、前記第２の１組のルーチング線の 数の半分であることを特徴とする請求項３に記載のプログラム可能な論理回路。 １０．さらに、 前記第２の１組のプログラム可能なスイッチに接続できる第４の１組のルーチ ング線と、 前記第４の１組のルーチング線のうちの複数の線を選択的に結合し、前記第４ の１組のルーチング線と第７の１組のプログラム可能なスイッチ自体が、第３の レベルの相互接続部を備える第７の１組のプログラム可能なスイッチと、 前記複数の論理ブロックを前記第２のレベルの相互接続部または前記第１のレ ベルの相互接続部を介して選択的に前記第３のレベルの相互接続部に結合するた めに、前記第４の１組のルーチング線と前記第３の１組のルーチング線との間に 接続できる第８の１組のプログラム可能なスイッチとを備えることを特徴とする 請求項１に記載のプログラム可能な論理回路。 １１．前記第４の１組のルーチング線のそれぞれのスパンが、前記第３の１組 のルーチング線のそれぞれのスパンの２倍であり、煎記第４の１組のルーチング 線の数が前記第３の１組のルーチン線の数の半分であることを特徴とする請求項 １０に記載のプログラム可能な論理回路。 １２．前記第４の１組のルーチング線と前記第７の１組のプログラム可能なス イッチが、第３のレベルの相互接続部を備えることを特徴とする請求項１０に記 載のプログラム可能な論理回路。 １３．さらに、第４のレベルの相互接続部を形成するために前記第２の１組の プログラム可能なスイッチに接続できる第５の１組のルーチング線を備えること を特徴とする請求項１に記載のプログラム可能な論理回路。 １４．前記第５の１組のルーチング線のそれぞれのスパンが、前記第３の１組 のルーチング線のそれぞれのスパンの２倍であることを特徴とする請求項１３に 記載のプログラム可能な論理回路。 １５．前記第５の１組のルーチング線の数が、前記第３の１組のルーチング線 の数の半分であることを特徴とする請求項１３に記載のプログラム可能な論理回 路。 １６．さらに、 第５のレベルの相互接続部を備える第６の１組のルーチング線と、 前記第６の１組のルーチング線と第５の１組のルーチング線との間に接続する ことができ、前記複数の論理ブロックを前記第４のレベルの相互接続部を介して 選択的に前記第５のレベルの相互接続部に結合し、前記第１のレベルの相互接続 部と、第２レベルの相互接続部と、だい３のレベルの相互接続部とをバイパスす る、前記二方向にプログラム可能な第１の１組のアクセス線からの信号を伝導さ せることができる、第９の１組のプログラム可能なスイッチとを備えることを特 徴とする請求項１に記載のプログラム可能な論理回路。 １７．前記第６の１組のルーチング線のそれぞれのスパンが、前記第４の１組 のルーチン線のそれぞれのスパンの２倍であることを特徴とする請求項１６に記 載のプログラム可能な論理回路。 １８．前記第６の１組のルーチング線の数が、前記第４の１組のルーチング線 の数の４分の１であることを特徴とする請求項１６に記載のプログラム可能な論 理回路。 １９．さらに、 第７の１組のルーチング線と、 前記第７の１組のルーチング線のうちの複数の線を選択的に結合するために結 合され、前記第７の１組のルーチング線と第１０の１組のプログラム可能なスイ ッチ自体が第６のレベルの相互接続部を構成する、第１０の１組のプログラムス イッチと、 前記第７の１組のルーチング線と前記第５の１組のルーチング線との間に接続 することができ、前記第４のレベルの相互接続部を介して前記複数の論理回路を 選択的に結合し前記第１のレベルの相互接続部、前記第２のレベルの相互接続部 、前記第３のレベルの相互接続部、前記第５のレベルの相互接続部をバイパスす る、前記二方向にプログラム可能な第１の１組のアクセス線からの信号を伝導さ せることができる、第１１の１組のプログラム可能なスイッチとを備えることを 特徴とする請求項１に記載のプログラム可能な論理回路。 ２０．前記第７の１組のルーチング線のそれぞれのスパンが、前記第６の１組 のルーチン線のそれぞれのスパンの２倍であることを特徴とする請求項１９に記 載のプログラム可能な論理回路。 ２１．前記第７の１組のルーチング線の数が、前記第６の１組のルーチング線 の数の半分であることを特徴とする請求項１９に記載のプログラム可能な論理回 路。 ２２．前記第１のレベルの相互接続部が、二方向にプログラム可能な第２の１ 組のアクセス線として機能することを特徴とする請求項１に記載のプログラム可 能な論理回路。 ２３．前記第２のレベルの相互接続部が、二方向にプログラム可能な第３の１ 組のアクセス線として機能することを特徴とする請求項２に記載のプログラム可 能な論理回路。 ２４．前記スイッチが、二方向にプログラム可能なドライバを備えることを特 徴とする請求項１に記載のプログラム可能な回路。 ２５．前記スイッチが、二方向にプログラム可能なパスゲートを備えることを 特徴とする請求項１に記載のプログラム可能な回路。 ２６．さらに、隣接する１組の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線のうちの隣接する１組のアクセス線を選択的に前記第１のレ ベルの相互接続部に結合する第１２の１組のプログラム可能なスイッチを備える ことを特徴とする請求項１に記載のプログラム可能な論理回路。 ２７．さらに、隣接する１組の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線のうちの隣接する１組のアクセス線を選択的に前記第２のレ ベルの相互接続部に結合する第１３の１組のプログラム可能なスイッチを備える ことを特徴とする請求項１に記載のプログラム可能な論理回路。 ２８．さらに、隣接する１組の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線のうちの隣接する１組のアクセス線を選択的に前記第３のレ ベルの相互接続部に結合する第１４の１組のプログラム可能なスイッチを備える ことを特徴とする請求項１に記載のプログラム可能な論理回路。 ２９．さらに、隣接する１組の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線のうちの隣接する１組のアクセス線を選択的に前記第４のレ ベルの相互接続部に結合する第１５の１組のプログラム可能なスイッチを備える ことを特徴とする請求項１３に記載のプログラム可能な論理回路。 ３０．さらに、前記第４のレベルの相互接続部のうちの隣接する１組の相互接 続部を選択的に第５のレベルの相互接続部に結合する第１６の１組のプログラム 可能なスイッチを備えることを特徴とする請求項１６に記載のプログラム可能な 論理回路。 ３１．さらに、前記第４のレベルの相互接続部のうちの隣接する１組の相互接 続部を選択的に第６のレベルの相互接続部に結合する第１７の１組のプログラム 可能なスイッチを備えることを特徴とする請求項１９に記載のプログラム可能な 論理回路。 ３２．前記第３のレベルの相互接続部が、二方向にプログラム可能な第４の１ 組のアクセス線として機能することを特徴とする請求項１０に記載のプログラム 可能な論理回路。 ３３．前記第４のレベルの相互接続部が、二方向にプログラム可能な第５の１ 組のアクセス線として機能することを特徴とする請求項１３に記載のプログラム 可能な論理回路。 ３４．前記第５のレベルの相互接続部が、二方向にプログラム可能な第６の１ 組のアクセス線として機能することを特徴とする請求項１６に記載のプログラム 可能な論理回路。 ３５．前記第６のレベルの相互接続部が、二方向にプログラム可能な第７の１ 組のアクセス線として機能することを特徴とする請求項１９に記載のプログラム 可能な論理回路。 ３６．さらに、 それぞれ、論理信号上の論理関数を実行する相互接続されたプログラム可能な 複数のセルを有する、複数の論理クラスタと、 前記論理クラスタの前記複数の論理セルに結合された第１８の１組のプログラ ム可能なスイッチと、 前記論理クラスタに結合された１組の内部接続マトリックス・ルーチング線を 形成するために前記第１８の１組のプログラム可能なスイッチに結合された第８ の１組のルーチング線とを備えることを特徴とする請求項１に記載のプログラム 可能な論理回路。 ３７．前記１組の内部接続マトリックス・ルーチン線が、プログラム可能な手 段を通じた前記論理クラスタの前記複数の論理セル用の短距離接続部として機能 することを特徴とする請求項３６に記載のプログラム可能な論理回路。 ３８．前記１組の内部接続マトリックス・ルーチング線の線の数が、前記論理 クラスタ中の前記複数のセルの入力ピンおよび出力ピンの総数のほぼ半数に等し いことを特徴とする請求項３６に記載のプログラム可能な論理回路。 ３９．前記１組の内部接続マトリックス・ルーチング線の各線のスパンが、前 記二方向にプログラム可能な第１の１組のアクセス線の各線のスパンの半分に等 しいことを特徴とする請求項３６に記載のプログラム可能な論理回路。 ４０．前記論理ブロックの前記セルが、前記複数の論理クラスタの前記複数の セルを備えることを特徴とする請求項３６に記載のプログラム可能な論理回路。 ４１．さらに、第１の論理クラスタの前記１組の内部接続マトリックスの線を 選択的に第２の論理クラスタに結合する第１９の１組のプログラム可能なスイッ チを備え、前記第１の論理クラスタが、前記第２の論理クラスタに隣接すること を特徴とする請求項３６に記載のプログラム可能な論理回路。 ４２．それぞれ、論理信号上の論理関数を実行する相互接続されたプログラム 可能な複数のセルを有する、複数の論理クラスタと、 １組の前記複数の論理クラスタを結合する１組の内部接続マトリックス・ルー チング線と、 それぞれ、論理信号上の論理関数を実行する相互接続されたプログラム可能な 複数のセルを有する、複数の論理ブロックと、 第１の１組の複数の論理ブロックを結合する二方向にプログラム可能な第１の １組のアクセス線とを備えることを特徴とするプログラム可能な論理回路。 ４３．さらに、前記二方向にプログラム可能な第１の１組のアクセス線のうち の少なくとも２本を結合する第１のレベルの相互接続部を備えることを特徴とす る請求項４２に記載のプログラム可能な論理回路。 ４４．さらに、前記第１の論理ブロックに対応する信号をプログラム可能に前 記第１のレベルの相互接続部へ伝導させるために第１の論理ブロックの前記二方 向にプログラム可能な第１の１組のアクセス線のうちの１本のアクセス線に結合 された第１のプログラム可能なスイッチを備えることを特徴とする請求項４３に 記載のプログラム可能な論理回路。 ４５．さらに、少なくとも２つの前記第１のレベルの相互接続部を結合する第 ２のレベルの相互接続部を備えることを特徴とする請求項４４に記載のプログラ ム可能な論理回路。 ４６．さらに、前記第１の論理ブロックに対応する前記信号をプログラム可能 に前記第２のレベルの相互接続部へ伝導させるために前記第１の論理ブロックの 前記二方向にプログラム可能な第１の１組のアクセス線のうちの前記１本のアク セス線に接続することができる第２のプログラム可能なスイッチを備え、前記信 号によって前記第１のレベルの相互接続部をバイパスすることができることを特 徴とする請求項４５に記載のプログラム可能な回路。 ４７．さらに、 少なくとも２つの前記第２のレベルの相互接続部を結合する第３のレベルの相 互接続部を備えることを特徴とする請求項４６に記載のプログラム可能な論理回 路。 ４８．さらに、前記第１の論理ブロックに対応する前記信号をプログラム可能 に前記第３のレベルの相互接続部へ伝導させるために前記第１の論理ブロックの 前記二方向にプログラム可能な第１の１組のアクセス線のうちの前記１本のアク セス線に接続することができる第３のプログラム可能なスイッチを備え、前記信 号によって前記第１のレベルの相互接続部および第２のレベルの相互接続部をバ イパスすることができることを特徴とする請求項４７に記載のプログラム可能な 回路。 ４９．さらに、 第４のレベルの相互接続部と、 前記第４のレベルの相互接続部に結合されたルーチング線と、 前記第１の論理ブロックに対応する前記信号をプログラム可能に前記ルーチン グ線へ伝導させるために前記第１の論理ブロックの前記二方向にプログラム可能 な第１の１組のアクセス線のうちの前記１本のアクセス線に接続することができ る第４のプログラム可能なスイッチとを備えることを特徴とする請求項４２に記 載のプログラム可能な論理回路。 ５０．さらに、前記第１の論理クラスタの前記１組の内部接続マトリックス・ ルーチング線のうちの前記１本の内部接続マトリックス・ルーチング線に対応す る前記信号を第２の論理クラスタの前記１組の内部接続マトリックス・ルーチン グ線のうちの１本の内部接続マトリックス・ルーチング線へプログラム可能に伝 導させるために、前記第１の論理クラスタの前記１組の内部接続マトリックス・ ルーチング線のうちの前記１本の内部接続マトリックス・ルーチング線に接続す ることができる第５のプログラム可能なスイッチを備え、前記第１の論理クラス タが前記第２の論理クラスタに隣接することを特徴とする請求項４２に記載のプ ログラム可能な論理回路。 ５１．さらに、前記第１の論理ブロックの前記二方向にプログラム可能な第１ の１組のアクセス線のうちの前記１本のアクセス線を第２の論理ブロックの二方 向にプログラム可能な第１の１組のアクセス線のうちの１本のアクセス線へプロ グラム可能に伝導させるために、前記第１の論理ブロックの前記二方向にアクセ ス可能な第１の１組のアクセス線のうちの前記１本のアクセス線に接続すること ができる第５のプログラム可能なスイッチを備え、前記第１のレベルの相互接続 部をバイパスすることができ、前記第１の論理ブロックが前記第２の論理ブロッ クに隣接することを特徴とする請求項４２に記載のプログラム可能な論理回路。 ５２．前記スイッチが、二方向にプログラム可能なドライバを備えることを特 徴とする請求項４２に記載のプログラム可能な論理回路。 ５３．前記スイッチが、二方向にプログラム可能なパスゲートを備えることを 特徴とする請求項４２に記載のプログラム可能な論理回路。 ５４．さらに、隣接する１組の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線のうちの隣接する１組のアクセス線を選択的に前記第１のレ ベルの相互接続部に結合する第６の１組のプログラム可能なスイッチを備えるこ とを特徴とする請求項４３に記載のプログラム可能な論理回路。 ５５．論理信号上の論理関数を実行する複数のセルを有するプログラム可能な 論理回路において、一群の前記セルのうちのあるセルから別のセルへ信号をルー チングすることによって前記セルをプログラム可能に結合する複雑な論理関数を 形成する方法であって、 １組の内部接続マトリックス・ルーチング線を介して第１の論理クラスタ、第 ２の論理クラスタ、第３の論理クラスタを形成するために前記複数のセルをプロ グラム可能に相互接続するステップと、 第１の論理クラスタの第１の１組の内部接続マトリックス・ルーチング線に対 応する信号を、二方向にプログラム可能な第１の１組のアクセス線を介して前記 第２の論理クラスタの第１の１組の内部接続マトリックス・ルーチング線へプロ グラム可能に伝導させるステップと、 第１の論理ブロック、第２の論理ブロック、第３の論理ブロックを形成するた めに前記複数のセルをプログラム可能に相互接続するステップと、 第１の論理ブロックの二方向にプログラム可能な第１の１組のアクセス線に対 応する信号を、二方向にプログラム可能な第１の１組のアクセス線を介して前記 第２の論理ブロックの二方向にプログラム可能な第１の１組のアクセス線へプロ グラム可能に伝導させるステップとを含むことを特徴とする方法。 ５６．前記第１の１組の内部接続マトリックス・ルーチング線のそれぞれのス パンが、前記二方向にプログラム可能な第１の１組のアクセス線のそれぞれのス パンの一部分であり、前記１組の内部接続マトリックス・ルーチング線の線の数 が、前記論理クラスタ中の前記セルの入出力ピンの数の一部分であることを特徴 とする請求項５５に記載の方法。 ５７．前記二方向にプログラム可能な第１の１組のアクセス線のそれぞれのス パンが、前記第１のレベルの相互接続線のそれぞれのスパンの一部分であり、前 記第１のレベルの相互接続線の線の数が、論理ブロック回路面積全体にわたる前 記二方向にプログラム可能な第１の１組のアクセス線の数の一部分であることを 特徴とする請求項５５に記載の方法。 ５８．さらに、 前記信号を、前記第１のレベルの相互接続部内を伝導させることによって、第 ２のレベルの相互接続部を介して前記第３の論理ブロックの二方向にプログラム 可能な第１の１組のアクセス線へプログラム可能に伝導させるステップを含むこ とを特徴とする請求項５５に記載の方法。 ５９．さらに、 前記信号を、前記第１のレベルの相互接続部内を伝導させずに、第２のレベル の相互接続部を介して前記第３の論理ブロックの二方向にプログラム可能な第１ の１組のアクセス線へプログラム可能に伝導させるステップを含むことを特徴と する請求項５５に記載の方法。 ６０．前記第１のレベルの相互接続線のそれぞれのスパンが、前記第２のレベ ルの相互接続線のそれぞれのスパンの一部分であり、前記第２のレベルの相互接 続線の線の数が、論理ブロック回路面積全体にわたる前記第１のレベルの相互接 続線の数の一部分であることを特徴とする請求項５８に記載の方法。 ６１．さらに、前記信号を、前記第１のレベルの相互接続部内と前記第２のレ ベルの相互接続部内を伝導させることによって、第３のレベルの相互接続部を介 して前記第４の論理ブロックの二方向にプログラム可能な第１の１組のアクセス 線へプログラム可能に伝導させるステップを含むことを特徴とする請求項５５に 記載の方法。 ６２．さらに、前記信号を、前記第１のレベルの相互接続部内も前記第２のレ ベルの相互接続部内も伝導させずに、第３のレベルの相互接続部を介して前記第 ４の論理ブロックの二方向にプログラム可能な第１の１組のアクセス線へプログ ラム可能に伝導させるステップを含むことを特徴とする請求項５５に記載の方法 。 ６３．前記第２のレベルの相互接続線のそれぞれのスパンが、前記第３のレベ ルの相互接続線のそれぞれのスパンの一部分であり、前記第３のレベルの相互接 続線の線の数が、論理ブロック回路面積全体にわたる前記第２のレベルの相互接 続線の数の一部分であることを特徴とする請求項６２に記載の方法。 ６４．さらに、第４のレベルの相互接続部に結合ざれたルーチング線へ前記信 号をプログラム可能に伝導させるステップを含み、各線のスパンおよび前記第４ のレベルの相互接続部の線の数が前記第３のレベルの相互接続部に比例すること を特徴とする請求項５５に記載の方法。 ６５．さらに、前記信号をプログラム可能に直接、前記第２の論理クラスタへ 伝導させ、前記二方向にアクセス可能な第１の１組のアクセス線をバイパスする ステップを備えることを特徴とする請求項５５に記載の方法。 ６６．さらに、前記信号をプログラム可能に直接、前記第２の論理ブロックへ 伝導させ、前記第１のレベルの相互接続部をバイパスするステップを備えること を特徴とする請求項５５に記載の方法。 ６７．前記信号を、前記第１のレベルの相互接続部内、または前記第２のレベ ルの相互接続部内、または前記第３のレベルの相互接続部内を導電させることに よって、第５のレベルの相互接続部を介し前記第４のレベルの相互接続部を介し て第５の論理ブロックの二方向にプログラム可能な第１の１組のアクセス線へプ ログラム可能に導電させるステップを含むことを特徴とする請求項５５に記載の 方法。 ６８．前記信号を、前記第１のレベルの相互接続部内も、あるいは前記第２の レベルの相互接続部内も、あるいは前記第３のレベルの相互接続部内も導電させ ずに、第５のレベルの相互接続部を介し前記第４のレベルの相互接続部を介して 第５の論理ブロックの二方向にプログラム可能な第１の１組のアクセス線へプロ グラム可能に導電させるステップを含むことを特徴とする請求項５５に記載の方 法。 ６９．前記第４のレベルの相互接続線のそれぞれのスパンが、前記第５のレベ ルの相互接続線のそれぞれのスパンの一部分であり、前記第５のレベルの相互接 続線の線の数が、論理ブロック回路面積全体にわたる前記第４のレベルの相互接 続線の数の一部分であることを特徴とする請求項６８に記載の方法。 ７０．前記信号を、前記第１のレベルの相互接続部内、または前記第２のレベ ルの相互接続部内、または前記第３のレベルの相互接続部内、または前記第５の レベルの相互接続部内を導電させることによって、第６のレベルの相互接続部を 介し前記第４のレベルの相互接続部を通じて第６の論理ブロックの二方向にプロ グラム可能な第１の１組のアクセス線へプログラム可能に導電させるステップを 含むことを特徴とする請求項５５に記載の方法。 ７１．前記信号を、前記第１のレベルの相互接続部内も、あるいは前記第２の レベルの相互接続部内も、あるいは前記第３のレベルの相互接続部内も、あるい は前記第５のレベルの相互接続部内も導電させずに、第６のレベルの相互接続部 を介し前記第４のレベルの相互接続部を通じて第６の論理ブロックの二方向にプ ログラム可能な第１の１組のアクセス線へプログラム可能に導電させるステップ を含むことを特徴とする請求項５５に記載の方法。 ７２．前記第５のレベルの相互接続線のそれぞれのスパンが、前記第６のレベ ルの相互接続線のそれぞれのスパンの一部分であり、前記第６のレベルの相互接 続線の線の数が、論理ブロック回路面積全体にわたる前記第５のレベルの相互接 続線の数の一部分であることを特徴とする請求項７１に記載の方法。 ７３．さらに、隣接する１組の前記論理ブロックの前記二方向にプログラム可 能な第１の１組のアクセス線のうちの隣接する１組のアクセス線を１組のプログ ラム可能なスイッチを介して選択的に前記第１のレベルの相互接続部に結合する ステップを含むことを特徴とする請求項５５に記載の方法。 ７４．さらに、隣接する１組の前記論理ブロックの前記二方向にプログラム可 能な第１の１組のアクセス線のうちの隣接する１組のアクセス線を１組のプログ ラム可能なスイッチを介して選択的に前記第２のレベルの相互接続部に結合する ステップを含むことを特徴とする請求項５５に記載の方法。 ７５．さらに、隣接する１組の前記論理ブロックの前記二方向にプログラム可 能な第１の１組のアクセス線のうちの隣接する１組のアクセス線を１組のプログ ラム可能なスイッチを介して選択的に前記第３のレベルの相互接続部に結合する ステップを含むことを特徴とする請求項５５に記載の方法。 ７６．さらに、隣接する１組の前記論理ブロックの前記二方向にプログラム可 能な第１の１組のアクセス線のうちの隣接する１組のアクセス線を１組のプログ ラム可能なスイッチを介して選択的に前記第４のレベルの相互接続部に結合する ステップを含むことを特徴とする請求項５５に記載の方法。 ７７．さらに、隣接する１組の前記第４のレベルの相互接続部を１組のプログ ラム可能なスイッチを介して選択的に前記第５のレベルの相互接続部に結合する ステップを含むことを特徴とする請求項５５に記載の方法。 ７８．さらに、隣接する１組の前記第４のレベルの相互接続部を１組のプログ ラム可能なスイッチを介して選択的に前記第６のレベルの相互接続部に結合する ステップを含むことを特徴とする請求項５５に記載の方法。 ７９．前記スイッチが、二方向にプログラム可能なスイッチを備えることを特 徴とする請求項５５に記載の方法。 ８０．前記スイッチが、二方向にプログラム可能なパスゲートを備えることを 特徴とする請求項５５に記載の方法。 ８１．ＦＰＧＡであって、 前記ＦＰＧＡに入力される信号上の論理関数を実行する複数のセルと、 論理クラスタを形成するために前記複数のセルをプログラム可能に相互接続す る内部接続マトリックスと、 論理クラスタ延長部を形成するために、隣接する２つの前記内部接続マトリッ クス間に接続することができるプログラム可能な複数のスイッチと、 前記論理クラスタ、前記内部接続マトリックス、前記延長部と共に論理ブロッ クを形成する複数のブロック・コネクタと、 論理クラスタ延長部を形成するために、隣接する２つの前記論理ブロック間に 接続することができるプログラム可能な複数のスイッチと、 ブロック・クラスタを形成するために複数の論理ブロックを相互接続する第１ のレベルのプログラム可能な相互接続部と、 ブロック・セクタを形成するために複数のブロック・クラスタを相互接続する 第２のレベルのプログラム可能な相互接続部と、 前記第１のレベルのプログラム可能な相互接続部に複数の論理ブロックを接続 する第１の１組のプログラム可能なスイッチと、 前記第２のレベルのプログラム可能な相互接続部に複数の論理ブロックを接続 する第２の１組のプログラム可能なスイッチとを備えることを特徴とするＦＰＧ Ａ。 ８２．前記論理クラスタが、セルの２×２マトリックスを備えることを特徴と する請求項８１に記載のＦＰＧＡ。 ８３．前記論理ブロックが、論理クラスタの２×２マトリックスを備えること を特徴とする請求項８２に記載のＦＰＧＡ。 ８４．前記ブロック・クラスタが、論理ブロックの２×２マトリックスを備え ることを特徴とする請求項８３に記載のＦＰＧＡ。 ８５．前記ブロック・セクタが、ブロック・クラスタの２×２マトリックスを 備えることを特徴とする請求項８４に記載のＦＰＧＡ。 ８６．第１のレベルの相互接続部が、第１の１組のルーチン線と、前記第１の １組のルーチン線に垂直な第２の１組のルーチン線とを備えることを特徴とする 請求項８１に記載のＦＰＧＡ。