JPH10504665A - バスブリッジにおけるトランザクション順序を維持し、遅延応答をサポートする方法及びそのための装置 - Google Patents

Abstract

(57)【要約】 ２本のバス間のバスブリッジ（４００）が、２種類の要求キュー、すなわち外向き要求キュー（４２０）と内向き要求キュー（４３０）を有する。第１のバス（４０１）に出される第２のバス（４０２）をターゲットとする要求は外向き要求キュー（４２０）に入れられる。要求を遅延することができる場合、ブリッジ（４００）内のデコード回路（４１５）が要求送出エージェントに遅延応答を出して、その要求は後で処理されるということを指示する。バス制御回路（４２５）は、外向き要求キュー（４２０）から要求を取り出し、第２のバス（４０２）上で実行する。バス制御回路（４２５）は、この実行に応答して宛先エージェントからの応答を受け取ると、その応答を直ちに、または内向き要求キュー（４３０）を通してから、要求送出エージェントに戻す。上記２つのキュー（４２０，４３０）には、２本のバス（４０１，４０２）間でデータを転送するためのデータバッファ（５２０，５３０）が設けられている。要求は、上記と反対の向き、すなわち第２のバス（４０２）上に出されて第１のバス（４０１）上で実行される場合でも、上記と同様に扱われる。

Description

【発明の詳細な説明】 バスブリッジにおけるトランザクション順序を維持 し、遅延応答をサポートする方法及びそのための装置 発明の背景 発明の分野 本発明は、コンピュータシステムにおけるデータ転送に関するものである。よ り詳しくは、本発明は、トランザクション順序を維持し、遅延応答をサポートし つつ複数のバス間で情報を転送するバスブリッジに関する。 背景情報 最近のコンピュータシステムは、一般に、システムバスを介して相互接続され たマイクロプロセッサ、記憶装置、表示装置等、多数のエージェントを含む。シ ステムバスは、これらのエージェント間でアドレス、データ及び制御信号を転送 するよう動作する。最近の一部のコンピュータシステムには、種々のエージェン トが１本以上のバスに接続された多重バス方式を採用したものもある。ふつうは 、各エージェントは１本のバスに接続されている。 多重バスシステムでは、しばしば、バスブリッジを用いてバスを接続すること によって、１本のバスに接続されたエージェントが他のバスに接続されたバスに アクセスできるようにしてある。ブリッジの機能には、通常、２本のバス間にお けるコマンドの転送が含まれる。バスブリッジによって転送されるコマンドはデ ータを伴うことが多い（たとえば読出しコマンドや書込みコマンド）。 複数のエージェントを有するコンピュータシステムで頻繁に持ち上がる一つの 問題は、トランザクション順序を保存することが必要なことである。トランザク ション順序に関するサポートとは、一つのエージェントがメモリの記憶場所Ａに 書き込んで、続いてメモリの記憶場所Ｂに書き込むと、別のエージェントは、記 憶場所Ｂの新しいデータと記憶場所Ａの旧（すなわち古い）データを読み出すこ とができないということを意味する。多くのソフトウェアアルゴリズムは、情報 の生産者−消費者関係を必要とし、そのためにこの関係のサポートに依存して正 しい機能性の確保が図られる。たとえば、多数のプロセッサからなるシステムに おいて、プロセッサＰ１を情報の生産者、Ｐ２を情報の消費者と仮定する。Ｐ１ は、記憶場所１に対して書込み動作Ｗ１を実行した後、記憶場所２に対して書込 み動作Ｗ２を実行する。記憶場所２には、記憶場所１のデータが有効であるとい うことを知らせるフラグ変数が書き込まれる。プロセッサＰ２は、フラグが有効 になるまで記憶場所２で連続的に読出し動作Ｒ２を行う。フラグが有効であるこ とが検知されると、Ｐ２は記憶場所１に対する読出し動作Ｒ１を行って、データ を読み出す。このアルゴリズムがマイクロプロセッサシステムで首尾よく実行さ れるためには、プロセッサＰ１によってＷ１及びＷ２が書き込まれる順序が、プ ロセッサＰ２にとってＲ１及びＲ２が更新される順序と同じでなければならない 。 多重バスシステムにおけるバスブリッジは、トランザクション順序の問題を解 決しなければならない。上記の例では、プロセッサＰ１及びＰ２を１本のバスに 接続する一方、記憶場所１と２を第２のバスに接続し、バスブリッジでこれら２ 本のバス間のアクセスをサポートすることが可能である。その場合、バスブリッ ジは、トランザクション順序が必ず保たれるようにしなければならない。すなわ ち、エージェントによってＷ１及びＷ２が書き込まれる順序がバスブリッジによ って維持されなければならない。 トランザクション順序を維持する一つの方法を図１に示す。図示のバスブリッ ジ１００は、２本のバス、すなわち第１のシステムバス１０２と第２のシステム バス１０４とをインタフェースとして接続する。システムバス１０２にはエージ ェント１３０が接続され、システムバス１０４にはエージェント１４０が接続さ れている。このシステムにおいては、バスブリッジ１００は、システムバス１０ ４上のエージェントをターゲットとするシステムバス１０２上に出された要求が 書き込まれる第１のキューを有する。また、バスブリッジ１００は、システムバ ス１０２上のエージェントをターゲットとするシステムバス１０４上に出された 要求が書き込まれる第２のキューも有する。ブリッジ１００には、一時記憶装置 １２０が設けられる場合もある。 ブリッジ１００は、バス１０２と１０４との間でコマンドを転送する。たとえ ば、エージェント１３０がエージェント１４０をターゲットとする要求を出すも のと仮定する。この場合、その要求はブリッジ１００によって受け取られ、キュ ー１１０に入れられる。あるいは、エージェント１４０がエージェント１３０を ターゲットとする要求を出す場合は、その要求はキュー１１５に入れられる。 バス間で転送されるデータは一時記憶装置１２０に記憶される。たとえば、キ ュー１１０に入れられた読出し要求はシステムバス１０４上で実行される。ター ゲットエージェントが応答すると、読み出されたデータは一時記憶装置１２０に 入れられる。要求送出エージェントは、一時記憶バッファ１２０でその要求を満 たすデータを検索するよう通知される。 図示の従来技術のシステムでは、キュー１１０及び１１５は、どちらも待ち状 態の要求が入っており、それらの要求を適切なバスヘ転送する。エージェント１ ３０またはエージェント１４０によって書込み要求が出されると、ブリッジ１０ ０は、書込み要求を伴うキューがフラッシュされる（すなわち書込みトランザク ションがターゲットバス上で実行される）まで読出しトランザクションが反対側 のキューに全く入らないようにすることによって、トランザクション順序を強制 する。たとえば、キュー１１５に書込み動作が入っているならば、ブリッジ１０ ０はキュー１１５がフラッシュされるまで、何らかの読出し動作がキュー１１０ に入れられるのを阻止する。 この従来技術の方法は、トランザクション順序の問題を効果的に解消するが、 一方のキューがフラッシュされている間、他方のキューの使用は阻まれるので、 それほど効率的ではない。上に述べたように、一方のキューに書込み動作が入っ ている間、トランザクションは他方のキューには入らない。 従って、トランザクション順序の問題を効果的かつ効率的に解消するようなシ ステムが得られるならば、益するところは小さくないであろう。本発明はこのよ うな問題を解消するためになされたものである。 さらに、第１のバス上のエージェントが第２のバス上のエージェントをターゲ ットとする要求を出すと、その要求を出したエージェントは第２のバス上のエー ジェントからの応答が来るまで待つことになる。この待ち期間の間、要求を出し たエージェントは、他のトランザクションが第１のバス上に出されるのを妨げる 場合がある。しかしながら、他のトランザクションが第１のバス上に出すことが できないと、その待ち期間中他のエージェントは第１のバスを利用できないので 、システム性能が低くなる。従って、要求を出したエージェントが第１のバス上 にトランザクションが出されるのを妨げることなく応答を待つようサポートする ブリッジが得られるならば、これも有益であろう。本発明は、このような問題を 解消するためになされたものである。 発明の概要 本発明は、バスブリッジにおいてトランザクション順序を維持し、遅延応答を サポートする方法及びそのための装置にある。本発明のバスブリッジは、２本の 別個のバス間をインタフェース接続するための２つのインタフェースからなる。 バスブリッジ内には２つのキュー、すなわち外向き要求キュー及び内向き要求キ ューが入っている。第１のバス上に発生する第２のバス上の宛先をターゲットと する要求（「外向き要求」と称する）は、第１のバスに対すインタフェースによ って受け取られた後、デコーディング回路に入力される。デコーディング回路は 、その要求を遅延することができる場合、遅延応答を出す。この遅延応答は、第 １のバス上の要求送出エージェントに戻されることによって、その要求が後で処 理されるということを該要求送出エージェントに知らせる。この遅延応答に応答 して、該要求送出エージェントは、第１のバスの制御権を解除し、他のエージェ ントが第１のバスを使用できるようにする。 その後、デコーディング回路は外向き要求を外向き要求キューに入れる。外向 き要求が外向き要求キューの一番上に来ると、その要求は第２のバス上で実行さ れる。バスブリッジは、外向き要求の実行に応答して第２のバス上の宛先エージ ェントから応答を受け取り、この応答が第１のバス上に要求を出したエージェン トに遅延応答として戻される。 外向き要求キュー及び内向き要求キューのどちらのエントリも、ブリッジに内 蔵されたデータバッファを示すポインタが入っている。データバッファには、要 求の特定のコマンドに応じて第１のバスと第２のバスの間で転送しなければなら ないデータが書き込まれる。さらに、第１のバス上の装置をターゲットとする要 求（「内向き要求」と称する）が、第２のバス上に出される場合もある。これら の内向き要求は、内向き要求キューに入れられ、この内向きキューから取り出さ れたとき第１のバス上で実行される。 図面の簡単な説明 以下、本発明を添付図面に示す実施形態によって説明するが、これらの実施形 態は本発明に対して限定的な意味を有するものではなく、図中同じ参照符号は同 様の構成要素・部分を示す。 図１は、コンピュータシステムのバスブリッジ従来技術における実装例を示す ブロック図である。 図２は、本発明の一例のマルチプロセッサ・コンピュータシステムを示す概略 ブロック図である。 図３は、本発明の一実施形態における２つのバストランザクションのタイミン グチャートである。 図４は、本発明の一実施形態のバスブリッジを示すブロック図である。 図５は、本発明の一実施形態におけるキューとデータバッファとの間の結合例 を示す図である。 図６は、本発明の一実施形態の外向きキュー内のスロットの内容を示す図であ る。 図8a及び8bは、本発明の一実施形態においてバス上に出された要求の処理の流 れを説明するためのフローチャートである。 詳細な説明 以下の本発明の詳細な説明においては、本発明の完全な理解を図るために、多 くの具体的な詳細事項を記載する。しかしながら、当業者ならば、本発明がこれ らの具体的な詳細事項の記載がなくとも実施可能なことは理解できよう。その他 の場合においては、本発明の特徴が不明確になるのをさけるため、周知の方法、 手順、構成要素・部分、及び回路についての詳細な説明は省略した。 以下の詳細な説明のある部分は、アルゴリズム及びコンピュータメモリ内にお けるデータビットに対する操作の記号表現によって記載する。これらのアルゴリ ズム的説明及び表現は、データ処理技術の当業者がその業務の内容を当技術分野 の他の当業者に最も効果的に伝達するために使用する手段である。本願において 、また一般的に、アルゴリズムは所期の結果に至る一貫したステップのシーケン ス であると考えられる。ステップは、物理量の物理操作を必要とするステップであ る。必ずとは限らないが、通常これらの物理量は、記憶、転送、結合、比較、及 びその他の操作を行うことができる電気信号または磁気信号の形を取る。場合に よっては、主として共通の使用という理由から、これらの信号をビット、値、要 素（元）、記号、文字、項、数、等々と称すると好都合であることが実証されて いる。 しかしながら、これらの用語及びこれらと類似の用語は、適切な物理量と対応 しており、それらの物理量に付される便宜上のラベルでしかないということを銘 記すべきである。以下の説明から明らかであると別途明記しない限り、本発明の 全体を通して、「処理する」、「計算する」、「算術演算する」、「判断する」 あるいは「表示する」等などの用語を用いた説明は、コンピュータシステムのレ ジスタ及びメモリ内の物理（電子的）量として表されるデータを操作し、コンピ ュータシステムのメモリまたはレジスタあるいはこの種の他の情報記憶装置、転 送装置または表示装置内の物理量として同様に表される他のデータに変換するコ ンピュータシステムまたは同様の電子計算装置の動作及びプロセスを指すもので ある。 図２は、本発明の一例のマルチプロセッサ・コンピュータシステムの概略ブロ ック図である。このコンピュータシステムは、一般に、１つまたは２つ以上のプ ロセッサ２０２、２０３、２０４及び２０５間で情報を伝達するためのプロセッ サ−メモリバスまたは他の通信手段２０１を具備する。プロセッサ−メモリバス ２０１は、アドレスバス、データバス及び制御バスを含む。プロセッサ２０２乃 至２０５は、データ及び命令を一時オンチップ記憶するための一般にレベル１（ Ｌ１）キャッシュメモリと呼ばれる小さく、非常に高速の内部キャッシュメモリ を具備することも可能である。さらに、たとえばプロセッサ２０５のようなプロ セッサには、そのプロセッサで使用するデータ及び命令を一時記憶するためのよ り大きく、低速のレベル２（Ｌ２）キャッシュメモリ２０６を接続することもで きる。一態様の場合、本発明はプロセッサ２０２乃至２０５としてＩｎｔｅｌ（ 登録商標）アーキテクチャのマイクロプロセッサを用いる。しかしながら、本発 明では、任意の種類のマイクロプロセッサアーキテクチャ、あるいは数多くの ディジタル信号プロセッサの中の任意のものを使用することができる。 プロセッサ２０２、２０３、または２０４はプロセッサ２０５と類似した、あ るいはこれと同じプロセッサのようなパラレルプロセッサであってもよい。ある いは、プロセッサ２０２、２０３、あるいは２０４はディジタル信号プロセッサ のようなコプロセッサであってもよい。さらに、プロセッサ２０２乃至２０５は 、異なる種類のプロセッサを含んでもよい。 プロセッサ−メモリバス２０１は、メモリ及び入出力サブシステムへのシステ ムアクセス手段になっている。プロセッサ−メモリバス２０１には、プロセッサ ２０２乃至２０５用の情報及び命令を記憶するためのランダムアクセスメモリ（ ＲＡＭ）または他の動的記憶装置２２１（一般に主メモリと称する）へのアクセ スを制御するメモリコントローラ２２２が接続されている。磁気ディスク及びデ ィスクドライブのような情報及び命令を記憶するための大容量記憶装置２２５、 及びブラウン管（ＣＲＴ）、液晶表示装置（ＬＣＤ）等のようなコンピュータユ ーザに情報を表示するための表示装置２２３をプロセッサ−メモリバス２０１に 接続することもできる。 入出力（Ｉ／Ｏ）ブリッジ２２４をプロセッサ−メモリバス２０１及びシステ ムＩ／Ｏバス２３１に接続して、プロセッサ−メモリバス２０１またはＩ／Ｏバ ス２３１上の装置が互いに他方のバス上の装置との間でデータにアクセスし、あ るいはデータを転送するための通信経路またはゲートウェイ手段とすることも可 能である。必須の要件としては、ブリッジ２２４は、システムＩ／Ｏバス２３１ とプロセッサ−メモリバス２０１との間のインタフェースである。 さらに、プロセッサ−メモリバス２０１には、ブリッジ２４０を介してＩ／Ｏ バス２４２を接続することができる。システムＩ／Ｏバス２３１に接続された装 置２３２乃至２３６のような他の周辺装置にもＩ／Ｏバスを接続することができ る。 本発明の一実施形態においては、Ｉ／Ｏバス２４６がブリッジ２４５を介して システムＩ／Ｏバス２３１に接続されている。システムＩ／Ｏバス２３１に接続 された装置２３２乃至２３６のような他の周辺装置にも、Ｉ／Ｏバスを接続する ことができる。一態様においては、Ｉ／Ｏバス２４６はシステムＩ／Ｏバス２３ １（たとえばＰＣＩ）とは異なる規格（たとえばＥＩＳＡ）で動作する。 Ｉ／Ｏバス２３１は、コンピュータシステム内の周辺装置間で情報を伝達する 。システムバス２３１に接続できる装置としては、ブラウン管、液晶表示装置等 の表示装置２３２、コンピュータシステム内の他の装置（たとえばプロセッサ２ ０２）に情報及びコマンド選択信号を伝達するためのアルファニューメリックキ ー及びその他のキーを含むアルファニューメリック入力装置２３３、及びカーソ ルの移動を制御するためのカーソル制御装置２３４がある。さらに、コンピュー タ画像のビジュアル表現を得るためのプロッタやプリンタのようなハードコピー 装置２３５や、情報及び命令を記憶するための磁気ディスク及びディスクドライ ブのような大容量記憶装置２３６もシステムバス２３１に接続することができる 。 一部の実装例においては、情報を表示するための表示装置を設ける必要がない 場合もある。本発明の一部の実装例では、さらに他のプロセッサや他の構成要素 ・部分を含むこともある。さらに、本発明の一部の実装例は、必ずしも上記構成 要素・部分の全部が必要なわけではなく、全部を含んでいることもない。たとえ ば、プロセッサ２０２乃至２０４、表示装置２２３、Ｉ／Ｏバス２４２または大 容量記憶装置２２５は、プロセッサ−メモリバスに接続しなくともよい。その上 、システムＩ／Ｏバス２３１に接続されているものとして図示してある周辺装置 の一部はプロセッサ−メモリバス２０１に接続することも可能である。 本発明においては、バストランザクションはコンピュータシステムのプロセッ サバス（たとえば図２のプロセッサ−メモリバス２０１）上でパイプライン方式 により実行される。すなわち、複数のバストランザクションが、各トランザクシ ョンが完全には終了しない状態のまま、同時に待ち状態を取り得る。従って、要 求を出したエージェントがバス上にアドレスをドライブすることによってバスト ランザクションを開始するとき、そのバストランザクションは現在待ち状態の多 くのバストランザクションの１つでしかないことがある。バストランザクション はパイプライン処理されるが、本発明におけるバストランザクションは、一つず つ完全に終了する必要はなく、本発明は、遅延応答を実行するようになっている 。従って、本発明では、要求に対する終了応答が要求の順番通りでないことが許 容される。このような順不同応答に関するバス規格の例としては、「コンピュー タ システムにおけるバストランザクションを実行する方法及びそのための装置（Me thod and Apparatus for Performing Bus Transactions in a Computer System ）」という名称の米国特許出願第07/ 号（1993年６月30日出願）に記載され たものがある。 本発明は、本質的にバストランザクションを独立じた２つのトランザクション に分割することによって、遅延トランザクションに対応するものである。その第 １のトランザクションは、要求側エージェントによるデータ（または終了信号） の要求及び応答側エージェントによる応答を伴う。要求は、たとえばアドレスバ スを介してのアドレス及び最初のトークンの送信である。応答は、応答側エージ ェントが応答可能状態ならば、要求データ（または終了信号）の送信である。こ の場合、バストランザクションは終了する。しかしながら、応答側エージェント が要求（すなわちデータまたは終了信号）を供給することが可能な状態でなけれ ば、応答は、たとえば２番目のトークンの送信を含む。この場合、２番目のトラ ンザクションは、応答側エージェントによる要求側エージェントへの要求データ （または終了信号）を伴う２番目のトークンの送信よりなり、これによって要求 側エージェントがはじめに要求したデータを受け取ってトランザクションを終了 するようになっている。 応答側エージェントが、バストランザクションを終了することが可能な状態で なければ、応答側エージェントはその適切な応答時刻にバスを介して遅延応答を 送信する。要求側エージェントはその遅延応答を受け取る。応答側エージェント が遅延バストランザクションを終了できる状態になると、応答側エージェントは 、バスの所有権を得るためのアービトレーションを行う。そして、バスの所有権 を得ると、応答側エージェントはバスを介して２番目のトークンを伴う遅延応答 を送信する。要求側エージェントは、バスを監視し、２番目の遅延応答の一部と して受け取る。本発明においては、要求側エージェントは２番目のトークンをラ ッチする。その後、要求側エージェントは、応答側エージェントから送られた２ 番目のトークンが最初のトークンと一致するかどうか確かめる。要求側エージェ ントが応答側エージェントからの２番目のトークンが最初のトークン（要求側エ ージェントが生成した）と一致しないことを検知すると、バス上のデータ（また は 終了信号）は無視され、要求側エージェントはバスを監視し続ける。要求側エー ジェントが応答側エージェントから送られた２番目のトークンが確かに最初のト ークンと一致することを検知した場合は、バス上のデータ（または終了信号）は はじめに要求側エージェントによって要求されたデータであり、要求側エージェ ントはそのデータをデータバス上にラッチする。 本発明の一実施形態においては、バスアクティビティは、階層的に動作、トラ ンザクション、及びフェーズに編成される。動作は、自然に整列された記憶場所 での読出しのようなソフトウェアにとってアトミックと思われるバスプロシージ ャである。動作を実行するには、通常１つのトランザクションが必要であるが、 要求と応答が異なるトランザクションである遅延応答の場合のように、複数のト ランザクションが必要なこともある。トランザクションは、データバス上におけ る応答起動データ転送を通じての要求バスアービトレーションからの単一要求に 関連するバスアクティビティの集合である。本発明においては、トランザクショ ンは、データバス上における応答で起動されたデータ転送を通じての要求バスア ービトレーションからの単一要求に関連するバスアクティビティの集合である。 トランザクションは、最大６つの異なるフェーズを含む。しかしながら、一部 のフェーズは、トランザクション及び応答のタイプに基づいて任意選択である。 フェーズは、特定の信号群を用いて特定タイプの情報を伝達する。それらの６つ のフェーズとは下記の通りである： アービトレーションフェーズ 要求フェーズ エラーフェーズ スヌープフェーズ 応答フェーズ データ転送フェーズ 一態様においては、データ転送フェーズは任意であり、トランザクションがデ ータを転送中に使用される。データ転送フェーズは、要求の開始時にデータが利 用可能な場合、要求で起動される（たとえば書込みトランザクションの場合）。 データフェーズは、トランザクション応答の生成時にデータが利用可能な場合、 応答で起動される（たとえば読出しトランザクション）。トランザクションは、 要求起動データ転送及び応答起動データ転送の両方を含むことが可能である。 異なるトランザクションからの異なるフェーズは互いにオーバーラップするこ とができ、これによってバスのパイプライン方式化とバス性能の向上が達成され る。図３は、２つのトランザクションにおいて要求/応答フェーズがオーバーラ ップしている例を示す。図３において、各トランザクションはアービトレーショ ンフェーズで開始され、このフェーズでは要求側エージェントがバスオーナにな る。２番目のフェーズは、要求フェーズであり、このフェーズではバスオーナが バス上に要求及びアドレス情報をドライブする。要求フェーズの後、新しいトラ ンザクションは先入れ先出し（ＦＩＦＯ）キュー、すなわち同順キューに入る。 要求側エージェントを含めて、すべてのバスエージェントは、同じ同順キューを 維持し、それらのキューに新しい要求を付加する。図３において、たとえば、要 求１はＣＬＫ３でドライブされ、ＣＬＫ４で認識され、ＣＬＫ５で始まる同順キ ューに入る。トランザクションの３番目のフェーズは、要求フェーズから３クロ ック後のエラーフェーズである。エラーフェーズは、要求によってトリガーされ たエラーがあれば、それを指示する。トランザクションの４番目のフェーズは、 要求フェーズから４クロック後のスヌープフェーズである。スヌープフェーズは 、トランザクションでアクセスされたキャッシュラインが有効であるか、あるい はいずれかのエージェントのキャッシュで修正されている（ダーティ）かどうか を指示する。また、スヌープフェーズは、トランザクションが同順で終了するの か、順不同終了が可能で、遅延される場合があるかどうかも指示する。 トランザクションは、ＦＩＦＯ順に同順キューを通して進行する。まず、同順 キューの一番上のトランザクションは、応答フェーズに入る。応答フェーズは、 そのトランザクションが失敗したか、成功したか、応答が即時応答か遅延応答か 、そしてそのトランザクションがデータフェーズを含んでいるかどうかを指示す る。 トランザクションが応答起動データフェーズを含んでいる場合は、トランザク ションは応答フェーズと共にデータ転送フェーズに入り、トランザクションその 応答フェーズ及び（省略可能な）応答起動データ転送フェーズの終了時に同順キ ューから取り除かれる。図３に示すように、トランザクション１はCLK5で開始さ れる同順キューから取り除かれる。 上に述べたバスの分割トランザクション性のため、所与の時点において複数の トランザクションが待ち状態になり得るということがわかる。すなわち、複数の 要求が出されて、それに対する応答が全く戻されていない状態があり得る。本発 明の一実施形態においては、バス上の各エージェントは、最大８つのトランザク ションを待ち状態にすることができる。 図４は、本発明の一実施形態のバスブリッジを示すブロック図である。一態様 においては、図４のバスブリッジ４００は図２のブリッジ２２４または２４０か らなる。本発明の一実施形態においては、Ｉ／Ｏバズ４０２は周知のＰＣＩ規格 に基づいて動作する。しかしながら、Ｉ／Ｏバス４０２は、周知のＥＩＳＡ、Ｉ ＳＡ、あるいはＶＥＳＡ規格など、様々な規格の中の任意の規格に従って動作す ることができるということに留意すべきである。 以下の説明においては、バスブリッジ４００は及びＩ／Ｏバスに接続されてい るものとして説明を進める。しかしながら、当業者ならば、以下に説明する種々 の例並びに実施形態は、プロセッサバス及びＩ／Ｏバスに限らず、任意の２本の バスを相互接続する場合についても同様に適用可能であるということは理解でき よう。 バスブリッジ４００は、プロセッサバス４０１に接続されたプロセッサバスイ ンタフェース４１０を有する。プロセッサバス４０１はたとえば図２のバス２０ １であってもよい。プロセッサバスインタフェース４１０は、外向き要求デコー ダ４１５、Ｉ／Ｏバス主制御装置４２５、及び内向き要求キュー４３０にも接続 されている。バスインタフェース４１０は、ＢＲＪまたはＩ／Ｏバス４０２上の エージェントをターゲットとするプロセッサバス４０１から要求を受け取る。 バスインタフェース４１０は、アービトレーション装置４１１、同順キュー４ １４、及びコンフィギュレーションレジスタ４１２を含む。アービトレーション 装置４１１は、プロセッサバス４０１へのアクセス権に関するバスブリッジ４０ ０のアービトレーションを制御する。プロセッサバス４０１へのアクセス権に関 するアービトレーションは、従来の様々な方式の中の任意のやり方で行うことが できる。コンフィギュレーションレジスタ４１２は、コンピュータシステム内の ブリッジ４００の動作のためのコンフィギュレーション値を供給する。これらの 値には、たとえば書込みポスティングがイネーブルかディスエーブルか、遅延応 答がイネーブルかディスエーブルか等が含まれる。書込みポスティング及び遅延 応答のイネーブル／ディスエーブルについては、以下にさらに詳しく説明する。 同順キュー４１４は、プロセッサバス上で現在待ち状態のトランザクションの リストを監視するためにブリッジ４００によって使用される。上に述べたように 、プロセッサバス上のトランザクションは、要求フェーズの後同順キュー４１４ に入り、応答フェーズの後（あるいはデータ転送フェーズがある場合は、その後 ）に除去される。 本発明の一実施形態においては、バスインタフェース４１０は、アドレスマッ ピング論理回路４１３も有する。プロセッサバス４０１とＩ／Ｏバス４０２が異 なる規格を使用している場合は、要求に付随するアドレスを変換することが必要 な場合がある。すなわち、Ｉ／Ｏバス４０２からの要求が、プロセッサバス４０ １上に乗せるための正しいフォーマットになっていないアドレスをターゲットに している場合である。アドレスマッピング論理回路４１３はこのような場合の変 換を行う。変換は２本のバスの規格に基づくものであり、通常の仕方で行われる 。 要求は、それを出すエージェントによってプロセッサバス４１０上に送り出さ れる。要求を出すエージェントは、要求を生成したエージェントでも、あるいは 単に要求をプロセッサバス４０１に転送するだけの他のインタフェースまたはブ リッジであってもよい。要求がどこから出るかに関わらず、バスインタフェース ４１０は、要求を受け取るとすぐ、その要求を外向き要求デコーダ４１５に転送 する。外向き要求デコーダ４１０は、以下にさらに詳しく説明するように、要求 が遅延されるかどうかを確認する。この確認を行った後、外向き要求デコーダ４ １５は、要求が遅延されるかどうかを示す信号をバスインタフェース４１０に出 す。要求が遅延される場合は、バスインタフェース４１０は要求をプロセッサバ ス４０１に出したエージェントに応答を戻す。この応答は、要求が遅延されると いうことを指示する。しかしながら、要求が遅延されない場合は、バスインタフ ェース４１０は、要求の処理が終了するまで、プロセッサバス４０１を機能停止 にする。ここで、「機能停止」とは、これが解除されるまで、バス上を介してト ランザクションが全く伝達されないということを意味する。一態様においては、 バスの機能停止は、バスを機能停止にすべきであるということを示す信号をすべ てのエージェントに送信することによって行われる。 本発明の一実施形態においては、プロセッサバス４０１はパイプライン型バス である。従って、要求が遅延されないならば、必ずしもバス全体を機能停止にす る必要はない。一態様においては、要求が遅延されないとき、ブリッジ４００は バスの応答フェーズを機能停止にする。応答フェーズを機能停止にすることによ って、現行の要求が待ち状態になっている間に、他のトランザクションについて パイプラインバスの他のフェーズを続行することができる。たとえば、他のエー ジェントがバス上に要求を出すことができ、一部の結果信号（たとえばエラー信 号）を出すことができるが、この場合、ブリッジ４００が応答フェーズに対する 機能停止を解除するまで応答は全く出されない。 一態様においては、バスインタフェース４１０は、外向き要求キュー４２０が いっぱいの場合、プロセッサバス４０１を完全に機能停止にする。すなわち、外 向き要求キュー４２０に残っているスロットがないと、バスインタフェース４１ ０はプロセッサバス４０１上に信号を出してパイプラインを完全に機能停止にす る。バスを完全に機能停止にすることによって外向き要求キュー４２０のスロッ トが使用可能になるまで、どのフェーズでもそれ以上要求をプロセッサバス４０ １上に出すことはできなくなる。 この態様においては、バスインタフェース４１０は、外向き要求キュー４２０ の全てのスロットがいっぱいになると、プロセッサバス４０１を機能停止にする 。しかしながら、一部の場合には、パイプライン型バスの性質のため、外向き要 求キュー４２０の最後の使用可能スロットに前回の要求が入れられると、それと 同時に次の要求をバス上に乗せることができるようになっている。従って、その 次の要求もブリッジ４００をターゲットにしている場合は、外向き要求キュー中 に使用可能なスロットがないので、問題が生じる。この問題を解決するために、 バスインタフェース４１０は、外向き要求キュー４２０にスロットが１つしか残 っていない場合、プロセッサバス４０１を機能停止にする。 もう一つの態様においては、バスインタフェース４１０は、外向き要求キュー ４２０がいっぱいの場合、プロセッサバス４０１を機能停止にするのではなく、 リトライ応答を出す。従って、ブリッジ４００をターゲットとしないトランザク ションはプロセッサバス４０１を介して進行するが、ブリッジ４００をターゲッ トとするトランザクションはリトライしなければならない。 バスインタフェース４１０は、プロセッサバス４０１から外向き要求デコーダ ４１５に要求を転送するほか、Ｉ／Ｏバス４０２上のターゲットエージェントか らプロセッサバス４０１上の要求送出エージェントへ応答を戻す。さらに、プロ セッサバス上のエージェントをターゲットとしてＩ／Ｏバス４０２上に出された 要求は、バスインタフェース４１０によってプロセッサバス４０１上に乗せられ る。 プロセッサバスインタフェース４１０は、以下にさらに詳しく説明するように 、Ｉ／Ｏバス４０２上のエージェントをターゲットにした要求に対する応答をＩ ／Ｏバス主制御装置４２５または内向き要求キュー４３０を介して受け取る。さ らに、Ｉ／Ｏバス４０２上に出された要求も内向き要求キュー４３０を介してバ スインタフェース４１０へ転送される。バスインタフェース４１０は、要求が遅 延されたかどうかを知らせる外向き要求待デコーダ４１５からの信号に基づいて 、応答がＩ／Ｏバス主制御装置４２５または内向き要求キュー４３０のどちらか ら戻されるかを確認する。要求が遅延されない場合は、応答はＩ／Ｏバス主制御 装置４２５を経由してバスインタフェース４１０に戻される。そして、バスイン タフェース４１０は、プロセッサバス４０１上でその応答を実行し、応答フェー ズの機能停止を解除する。しかしながら、要求が遅延される場合、あるいは要求 がＩ／Ｏバス４０２上に出された要求の場合は、バスインタフェース４１０は内 向き要求キュー４３０を介して応答（または要求）を受け取る。 内向き要求キュー４３０は、Ｉ／Ｏバス４０２からプロセッサバス４０１へ要 求及び遅延応答を転送する。一態様においては、トランザクションが内向き要求 キュー４３０の一番上にあるとき、キュー４３０はプロセッサバスインタフェー ス４１０にそのことを知らせる信号を送る。プロセッサバスインタフェース４１ ０は、この信号を受け取ると、プロセッサバス４０１へのアクセス権のためのア ービトレーションを開始する。プロセッサバス４０１に対するアクセス権が得ら れると、バスインタフェース４１０は、内向き要求キュー４３０からトランザク ションを受け取り、プロセッサバス４０１上で実行する。 一実施形態においては、プロセッサバスインタフェース４１０は、プロセッサ バス４０１上の高優先権エージェントである。従って、内向き要求キュー４３０ でトランザクションが待ち状態になっているとき、バスインタフェース４１０は プロセッサバス４０１に迅速にアクセスして、待ち状態のトランザクションをそ のバス上で実行することができる。一態様においては、バスインタフェース４１ ０がプロセッサ４０１に対するアクセス権を得ると、内向き要求キュー中の待ち 状態のトランザクションは全て該キューから取り除かれ、バス上で実行される。 ここで、場合によっては、バスインタフェース４１０は、プロセッサバス４０１ の所有権を放棄する前には、内向き要求キュー４３０で待ち状態のトランザクシ ョンの全部を首尾よく取り出して、プロセッサバス４０１上で実行することがで きない場合もあるということに留意すべきである。すなわち、キューでコマンド を移動させる際に遅延時間が生じる場合がある。たとえば、キューに４つのトラ ンザクションが入っている場合、最初の３つは首尾よくプロセッサバス４０１上 で実行されるかもしれない。しかしながら、４番目のトランザクションが、十分 迅速にキューの一番上まで移動せず、そのためにバスインタフェース４１０にキ ュー中には待ち状態のトランザクションはないと誤解させる結果になるかもしれ ない。 本発明のもう一つの実施形態においては、内向き要求キュー４３０で待ち状態 の全てのトランザクションを実行する代わりに、バスインタフェース４１０はプ ロセッサバス４０１へのアクセス権を得るためのアービトレーションを行い、プ ロセッサバス４０１上で内向き要求キュー４３０からの１つのトランザクション を実行する。そして、キューに待ち状態のトランザクションが残っていれば、バ スインタフェース４１０は再度プロセッサバス４０１へのアクセス権を求めてア ービトレーションを行う。 外向き要求デコーダ４１５は、プロセッサバス４０１上の要求が遅延になるか どうかを確認する。外向き要求デコーダ４１５は、バスインタフェース４１０、 外向き要求キュー４２０、及び内向きキュー割当て装置４３５に接続されている 。 要求を遅延させるために、外向き要求デコーダは内向き要求キュー４３０で使用 可能なスロットがあるかどうか確認する。内向き要求キュー４３０中のスロット が使用可能でない場合は、バスインタフェース４１０に遅延応答を出すと、以下 にさらに詳しく説明するように、デッドロック状態が起こり得る。 外向き要求デコーダ４１５は、内向きキュー割当て装置４３５にアクセスして 内向き要求キュー４３０中のスロットが使用可能かどうかを確認する。内向きキ ュー割当て装置４３５は、以下にさらに詳しく説明するように、内向き要求キュ ースロットを動的に割り当てる。内向きキュー割当て装置４３５が外向き要求デ コーダ４１５に内向き要求キュー４３０のスロットが使用可能であることを知ら せると、デコーダ４１５はそのスロットを予約し、割当て装置４３５にそのこと を知らせる。デコーダ４１５は、内向き要求キュー４３０中のスロットを予約す ることによって、Ｉ／Ｏバス４０２から応答が戻ったとき、確実にその応答を入 れるためのスロットが内向き要求キュー中にあるようにする。 要求が遅延されたかどうかに関わらず、デコーダ４１５はその要求を外向き要 求キュー４２０に入れる。デコーダ４１５は、外向き要求キュー中の外向き要求 が遅延された場合、その要求にタグを付ける。ここで、外向き要求キュー４２０ に入れらた要求が遅延されなくても、次の要求は遅延されるかもしれないという ことに留意すべきである。すなわち、特定の要求に対する遅延応答に対して内向 き要求キュー内のスロットが使用可能ではなくても、次の要求がデコーダ４１５ に到達する時点までには、内向き要求キュー４３０中のスロットが空いている場 合がある。従って、デコーダ４１５は、後続の要求に対して遅延応答を出すこと ができる。 外向き要求Ｋキュー４２０は、デコーダ４１５から要求を受け取り、それらの 要求をＩ／Ｏバス主制御装置４２５に転送する。本発明の一実施形態においては 、内向き要求キュー４２０は通常の方式で動作する先入れ先出し（ＦＩＦＯ）バ ッファである。従って、外向き要求キュー４２０に入れられた要求は、先入れ先 出し方式でＩ／Ｏバス主制御装置によってキューから取り出される。ＦＩＦＯキ ューを維持することによって、ブリッジ４００はトランザクション順序を維持す る。すなわち、外向き要求キュー４２０に入れられた要求は、後のいずれかの要 求が 取り出される前にキュー４２０から取り出され、Ｉ／Ｏバス４０２上で実行され る。 当業者ならば、遅延要求を用いることによって、読出し要求が、内向き要求キ ュー４３０で待ち状態のそれまでの要求が満たされる前にプロセッサバス４０１ 上に応答を受け取ることもできるということは理解できよう。たとえば、外向き 要求キュー４２０中に２つの遅延読出し要求があって、外向き要求キュー４２０ には遅延要求が最大２つしか入れることができないとすると、ブリッジ４００に 入る次の３番目の読出し要求は遅延されない。この場合、これらの最初の２つの 読出し要求は、Ｉ／Ｏバス４０２上で実行され、内向き要求キュー４３０に入れ られる。その後、３番目の要求がＩ／Ｏバス４０２上で実行され、その応答は直 ちにバスインタフェース４１０に戻され、プロセッサバス４０１上で実行される 。このように、３番目の読出し要求は、前の２つの読出し要求が満たされるより 前に満たされる。 上記の例から、やはりトランザクション順序は維持されるということが明らか である。トランザクションは、ブリッジ４００が受け取った順にＩ／Ｏバス４０ ２上で実行される。しかしながら、上に述べたように、応答はプロセッサバス４ ０１では同順にはならない。 一実施形態においては、外向き要求キュー４２０は複数のスロットを有する。 一態様においては、外向き要求キュー４２０はそのようなスロットを４つ有する 。一例のスロットを図６にさらに詳細に示す。図示例の外向き要求キュースロッ ト４２３は、５つの部分からなる。すなわち、タグ６１０、コマンド部６１５、 アドレス部６２０、データポインタ６２５、及びトークン部６２８の５つの部分 である。 一実施形態においては、タグ６１０は１ビット、コマンド部６１５は４ビット 、アドレス部６２０は３２ビット、データポインタ６２５は２ビット、トークン 部６２８は８ビットである。しかしながら、これらの値を変えることが可能なこ とは当業者ならば理解できよう。たとえば、４つのデータバッファを有するブリ ッジの場合、データポインタ６２５は２ビットだけでよいが、６つのデータバッ ファを有するブリッジの場合は、データポインタ６２５は少なくとも３ビットに な る。 タグ６１０は、スロット４２３に記憶された要求が遅延されるかどうかを指示 する。タグ６１０は、上に述べたように、スロット４２３に記憶された要求が遅 延される場合、デコーダ４１５によってセットされる。コマンド部５１５には、 要求送出エージェントによってプロセッサバス４０１上に出された実際のコマン ドが書き込まれる。一実施形態においては、外向き要求キュー４２０中のコマン ドは、プロセッサバス４０１に出されるものと同じである。すなわち、バスイン タフェース４１０によってもデコーダ４１５によっても、変換は全く行われない 。 また、スロット４２３はアドレス部６２０を有する。アドレス部６２０には、 コマンド部６１５のターゲットであるＩ／Ｏバス４０２上のターゲットエージェ ント（またはＩ／Ｏバス４０２上のターゲットエージェント中の記憶場所）のア ドレスが書き込まれる。要求がプロセッサバス４０１からＩ／Ｏバス４０２への データ転送を必要とする場合は、データポインタ６２５は転送されるデータが入 ったデータバッファを示すポインタになる。一実装例においては、データポイン タ６２５は、この特定スロットに付随するデータバッファのアドレスが書き込ま れる。 データバッファを外向き要求キュー４２０とどのように組み合わせて使用する かについて、以下、図５を参照しつつさらに詳しく説明する。ここで、プロセッ サバス４０１に出される要求は、全くデータを伴わない場合もあるということに 留意すべきである。たとえば、はじめの要求はＩ／Ｏバス４０２上のエージェン トに対する特殊なコマンド、あるいはＩ／Ｏバス４０２上の多くのエージェント に一斉送信されるコマンドのこともある。そのような場合は、データポインタ６ ２５はデータバッファを全く指示しない。 図４に戻って、Ｉ／Ｏバス主制御装置４２５は、外向き要求キュー４２０から １つずつ要求を受け取る。キュー４２０から要求を受け取った後、Ｉ／Ｏバス主 制御装置４２５は、その要求をＩ／Ｏバスインタフェース４５０に転送する。Ｉ ／Ｏバス主制御装置４２５は、この要求に対してＩ／Ｏバスインタフェース４５ ０から応答を受け取るまで、外向き要求キュー４２０から後続の要求を取り出さ ない。 Ｉ／Ｏバスインタフェース４５０から応答を受け取ると同時に、Ｉ／Ｏバス主 制御装置４２５はバスインタフェース４１０にその応答を戻す。これは、直接あ るいは内向き要求キュー４３０を介して行われる。Ｉ／Ｏバス主制御装置４２５ が応答をバスインタフェース４１０に直接戻すかどうかは、要求がデコーダ４１ ５によって遅延されるかどうかによって決まる。要求が遅延される場合は、Ｉ／ Ｏバス主制御装置４２５は応答を遅延ジェネレータに転送する。しかしながら、 要求が遅延されない場合は、Ｉ／Ｏバス主制御装置４２５は応答を直接バスイン タフェース４１０に戻す。ここで、要求が遅延されない場合、上に述べたように 、バスインタフェース４１０がその遅延されない要求に応答してプロセッサバス ４０１の応答フェーズを機能停止にしているので、Ｉ／Ｏバス主制御装置４２５ は、応答をバスインタフェース４１０に直接戻すということに留意すべきである 。応答を直接戻すことによって、プロセッサバス４０１は最小限の時間だけ機能 停止される。 また、Ｉ／Ｏバス主制御装置４２５によって転送される応答は「リトライ」応 答の場合もあるということにも留意すべきである。すなわち、Ｉ／Ｏバス４０２ 上のターゲットエージェントは、要求を終了することができない場合、リトライ 応答をバスインタフェース４５０に出し、その応答がＩ／Ｏバス主制御装置４２ ５に戻される。このリトライ応答は、バスインタフェース４１０を介してプロセ ッサバス４２５上の要求送出エージェントに戻され、そのエージェントに後で要 求をリトライしなければならないということを指示する。 Ｉ／Ｏバスインタフェース４５０は、Ｉ／Ｏバス主制御装置４２５、Ｉ／Ｏバ スターゲット制御装置４４５、及びＩ／Ｏバス４０２に接続されている。Ｉ／Ｏ バスインタフェース４５０は、Ｉ／Ｏバス主制御装置４２５及びＩ／Ｏバス４０ ２の両方から要求を受け取る。Ｉ／Ｏバス主制御装置４２５から受け取る要求は 、上に述べたように、プロセッサバス４０１上に出される要求である。バスイン タフェース４５０は、そのような要求を受け取ると同時に、その要求に伴うコマ ンドをＩ／Ｏバス４０２上の実行する。本発明の一実施形態においては、プロセ ッサバス４０１とＩ／Ｏバス４０２は異なるプロトコルを使用する。従って、プ ロセッサバス４０１上に出されるコマンドは、Ｉ／Ｏバス４０２上で実行される 前 にまず変換しなければならない。一態様においては、Ｉ／Ｏバスインタフェース ４５０中のコマンドデコーダ４５２がこの変換を行う。この変換は、当業者が理 解し得る種々の技術的方法の中の任意の方法で行うことができる。 また、Ｉ／Ｏバスインタフェース４５０は、アービトレーション装置４５１を 有する。アービトレーション装置４５１は、Ｉ／Ｏバス４０２へのアクセス権を 得るためのバスブリッジ４００のアービトレーションを制御する。Ｉ／Ｏバス４ ０２に対するアクセス権を得るためのアービトレーションは従来の様々な方式の 中の任意の方式で行うことができる。 さらに、本発明の一実施形態においては、Ｉ／Ｏバスインタフェース４５０は アドレスマッピング論理路４５３をも有する。プロセッサバス４０１及びＩ／Ｏ バス４０２が異なる規格を使用するシステムの場合、要求に伴うアドレスを変換 することが必要な場合がある。すなわち、プロセッサバス４０１からの要求が、 Ｉ／Ｏバス４０２上に乗せるための正しいフォーマットでないアドレスをターゲ ットにする場合がある。アドレスマッピング論理回路４５３がこの変換を行う。 この変換は２本のバスの規格に基づき、通常の方式で行われる。 Ｉ／Ｏバス４０２上で変換を実行した後、Ｉ／Ｏバスインタフェース４５０は ターゲットエージェントからの応答を待つ。この応答を受け取ると同時に、バス インタフェース４５０はその応答をバス主制御装置４２５に戻す。Ｉ／Ｏバス主 制御装置４２５によるこの応答の処理については、上に説明した。 また、Ｉ／Ｏバスインタフェース４５０は、Ｉ／Ｏバス４０２からも要求を受 け取る。これらの要求は、Ｉ／Ｏバス４０２上のエージェントから出され、プロ セッサバス４０１上のエージェントをターゲットとする。一態様においては、バ スインタフェース４５０は、Ｉ／Ｏバス４０２から受け取ったコマンドを変換し てからプロセッサバス４０１へ転送する。これらの要求は、その後バスインタフ ェース４５０によってＩ／Ｏバスターゲット制御装置４４５へ転送される。これ らの要求がバスターゲット制御装置４４５によってどのように処理されるかを以 下にさらに詳しく説明する。 遅延応答ジェネレータ４４０は、Ｉ／Ｏバス主制御装置４２５から遅延応答を 受け取る。その後、遅延ジェネレータ４４０はそれらの遅延応答を内向き要求キ ュー４３０に転送する。図４には、遅延ジェネレータ４４０及びＩ／Ｏバスター ゲット制御装置４４５から入力を受け取るマルチプレクサ４４２も示されている 。マルチプレクサ４４２の出力は、内向き要求キュー４３０に入力される。マル チプレクサ４４２は、内向き要求キュー４３０が複数のソースから入力を供給さ れるということを示している。当業者には明らかなように、本発明においては、 マルチプレクサの代わりに他の周知の装置を使用てきるということに留意すべき である。 Ｉ／Ｏバスターゲット制御装置４４５は、バスインタフェース４５０、内向き 要求キュー４３０、及び内向きキュー割当て装置４３５に接続されている。Ｉ／ Ｏバスターゲット制御装置４４５は、Ｉ／Ｏバス４０２上に出された要求をバス インタフェース４５０から受け取る。そのような要求を受け取ると同時に、Ｉ／ Ｏバスターゲット制御装置４４５は内向きキュー割当て装置４４５にアクセスし て、内向き要求キュー４３０中のスロットが使用可能であるかどうかを確認する 。内向き要求キュー４３０中のスロットが使用可能であれば、Ｉ／Ｏバスターゲ ット制御装置４４５は要求を内向き要求キュー４３０に転送する。しかしながら 、スロットが使用可能でなければ、Ｉ／Ｏバスターゲット制御装置４４５は、要 求を終了することができず、リトライしなければならないということを指示する 応答をバスインタフェース４５０を介して要求送出エージェントに送る。 内向き要求キュー４３０に入れられる要求は、プロセッサバス４０１上で首尾 よく終了することもあれば、しないこともある。本発明の一実施形態においては 、プロセッサバス４０１上でにおける内向き要求キュー４３０の実行の結果、可 能な２つの応答のうちの一方の応答が生じる。その第１の応答は、プロセッサバ ス４０１上のターゲットエージェントから戻される正常終了応答である。この場 合、終了信号は（他の付随データがあればそれらのデータと共に）Ｉ／Ｏバス４ ２０上に要求を出したエージェントに戻される。もう一つの可能な応答はリトラ イ応答である。この場合は、プロセッサバス４０１上のターゲットエージェント は、要求に対して、要求を処理できる状態ではないので、リトライしなければな らないということを指示する応答を出す。このリトライ応答は、Ｉ／Ｏバス４０ ２上の要求送出エージェントに戻されることによって、そのエージェントに後で その 要求を再度トライすべきであるということを知らせる。 内向き要求キュー４３０は、図示のように、複数のスロット４３３よりなる。 一実施形態においては、内向き要求キュー４３０はこのようなスロットを４つ有 する。図７に、スロット４３３の一例を示す。スロット４３３は３つの部分、す なわちコマンド部７３０、アドレス部７３５、及びデータポインタ７４０を有す る。一実装例においては、コマンド部７３０、アドレス部７５５、及びデータポ インタ７４０は、図６の外向き要求キュースロット４２３の同様の部分と同じビ ット数を有する。 図７に戻って、コマンド部７３０はプロセッサバス４０１上で実行しなければ ならないコマンドが書き込まれる。Ｉ／Ｏバス４０２上に出される要求の場合は 、コマンド部７３０には要求送出エージェントによって実行されるコマンド（バ スインタフェース４５０によって変換された形の）が書き込まれる。遅延された プロセッサバス４０１上に出される要求の場合は、コマンド部７３０には、最初 の遅延要求に対して遅延応答を指示するコマンドが書き込まれる。 アドレス部７３５には、プロセッサバス４０１上のターゲットエージェントの アドレス（またはプロセッサバス４０１上のターゲットエージェント内の記憶場 所）が書き込まれる。個々で、遅延応答の場合はアドレス部７３５に書き込まれ たアドレスは送出エージェントからのトークンに置換できるということに留意す べきである。データポインタ７４０には、上記コマンドに付随するデータがある 場合に、そのようなデータが書き込まれるデータバッファを示すポインタが書き 込まれる。データポインタ７４０の使い方は、図６のデータポインタ６２５につ いて説明した使い方と同様である。 ここで、Ｉ／Ｏバス４０２からプロセッサバス４０１へのトランザクションは 、データバッファに入れることができるよりも多いデータを伴う場合があるとい うことに留意すべきである。そのような場合は、トランザクションはデータバッ ファのサイズに応じて分割され、内向き要求キュー内の複数のスロットに入れら れる。一態様においては、Ｉ／Ｏバスターゲット制御装置４４５は、トランザク ションに必要なスロット数を決定し、またそれだけの数のスロットが使用可能か どうか確認しなければならない。もう一つの態様においては、Ｉ／Ｏバスターゲ ッ ト制御装置４４５はトランザクションを分割し、それらのトランザクションの部 分を、内向き要求キュー４３０にそのキューのスロットが使用可能になるのに応 じて入れる。 図４に戻って、内向きキュー割当て装置４３５は、図示のように、デコーダ４ １５、内向き要求キュー４３０、及びＩ／Ｏバスターゲット制御装置４４５に接 続されている。内向きキュー割当て装置４３５は、内向き要求キュースロット４ ３０を遅延応答と、Ｉ／Ｏバス４０２上に出されるトランザクションとに割り当 てる役割を有する。割当て装置４３５は、内向き要求キュー４３０中のスロット 数を常時カウントし、それらのスロットを動的に割り当てる。このように、内向 きキュー割当て装置４３５は、内向き要求キュー４３０を監視して、要求（また は応答）が内向き要求キュー４３０から取り出されたとき、その使用可能なスロ ットのカウント値を更新する。一態様においては、内向きキュー割当て装置４３ ５は、スロットにコマンドが与えられた場合に、そのスロットが遅延応答または 要求のどちらによって使用されたか（すなわち、コマンドが要求であるか、応答 であるか）を知らされる。さらに、遅延応答のためにデコーダ４１５が使用可能 な要求キュースロットの数は、システム動作時に割当て装置４３５によって変更 することができる。 割当て装置４３５は、まず遅延応答に対して内向き要求キュースロットの半分 を割り当てる。すなわち、デコーダ４１５が割当て装置４３５に対して内向き要 求キュースロットを要求すると、割当て装置４３５はデコーダ４１５にスロット の中の２つについてアクセスを許可する（内向き要求キュー４３０が４スロット からなる場合）。これによって、Ｉ／Ｏバス４０２上に出されるトランザクショ ンが途絶するのを防ぐことができる。割当て装置４３５が遅延応答に対してデコ ーダ４１５にスロットを割り当てる場合、割当て装置４３５は、本質的に、Ｉ／ Ｏバス４０２上に出される何らかのトランザクション、またはプロセッサバス４ ０１上に出される何らかのトランザクションがそのスロットを使用することを禁 止する。従って、遅延応答ジェネレータ４４０が要求の応答を内向き要求キュー ４３０に入れようとするとき、遅延応答は必ず内向き要求キュー中にスロットを 確保することができる。 同様に、Ｉ／Ｏバスターゲット制御装置４４５が内向きキュー割当て装置４３ ５に対してキュースロットを要求すると、割当て装置４３５はバスターゲット制 御装置４４５にスロットの半分に対してだけアクセスを許可する。バスターゲッ ト制御装置４４５による以後のスロット要求は、バスターゲット制御装置４４５ が要求を入れたスロットの１つが空くまで拒否される（そして対応するトランザ クションがリトライされる）。 本発明の一実施形態においては、内向きキュー割当て装置４３５は内向き要求 キュー４３０のスロットを動的に割り当てる。これによって、割当て装置４３５ は、Ｉ／Ｏバス４０２上に高トラフィックの要求が出された場合、Ｉ／Ｏバスタ ーゲット制御装置４４５にスロットを追加割当てすることができる。すなわち、 デコーダ４１５に２つのトランザクションを遅延させるのではなく、内向きキュ ー割当て装置４３５は、デコーダ４１５が１つのトランザクションだけ遅延でき るようにし、Ｉ／Ｏバスターゲット制御装置４４５が内向き要求キュー４３０の スロットの中の３つにアクセスできるようにする。これは、内向き要求キューを 遅延応答用に不必要に予約することなくシステム性能を向上させるということに 注目すべきである。 内向き要求キュー４３０がいっぱいの時は、Ｉ／Ｏバス４０２上に出されるト ランザクションは全てリトライされる。さらに、プロセッサバス４０１上に出さ れる全ての要求が遅延されることはない。内向き要求キュー４３０中のスロット が使用可能になると、そのキューで待ち状態のトランザクションの１つをプロセ ッサバス４１０上で実行させることによって、内向きキュー割当て装置４３５は デコーダ４１５またはＩ／Ｏバスターゲット制御装置４４５のどちらかに割り当 てる。本発明の一実施形態においては、割当て装置４３５は新しく解放されたス ロットの所有権に関する優先権をデコーダ４１５に与える。従って、プロセッサ バス４０１とＩ／Ｏバス４０２上に同時に出されたトランザクションの場合（す なわち、デコーダ４１５とＩ／Ｏバスターゲット制御装置４４５が同時に内向き 要求キュー４３０のスロットを要求する場合）、割当て装置４３５はデコーダ４ １５にスロットを与える。この実施形態においては、デコーダ４１５に現在内向 き要求キュー４３０のスロットを要求しているトランザクションががない場合、 割当て装置４３５はＩ／Ｏバスターゲット制御装置４４５にスロットの所有権を 持たせる。 本発明の一実施形態においては、プロセッサバス４０１は５００メガバイト／ 秒のバンド幅を持つのに対して、Ｉ／Ｏバス４０２のバンド幅は１２５メガバイ ト／秒であるということに留意すべきである。そのために、両方のバスに接続さ れた多くのエージェントがトランザクションを出しているとき、バスインタフェ ース４１０には、バスインタフェース４５０に要求が達するよりもはるかに高速 で要求が到達する。このような状況においては、デコーダ４１５がトランザクシ ョンに割当て装置４３５に対して内向き要求キュースロットを要求させることが より起こり易い。しかしながら、Ｉ／Ｏバス４０２上のエージェントによってプ ロセッサバス４０１上のエージェントよりも多くの要求が出される状況が起こり 得る。そのような状況においては、Ｉ／Ｏバスターゲット制御装置４４５がトラ ンザクションに割当て装置４３５に対して内向き要求キュースロットを要求させ ることがより起こり易い。 本発明の一実施形態においては、ブリッジ４００はＩ／Ｏバス４０２をターゲ ットにした読出し要求の場合にのみ遅延応答を出す。ブリッジ４００により受け 取られた書込み要求は、リトライされるか（使用可能な外向き要求キュースロッ トがない場合）、ポスティングされるか、あるいはＩ／Ｏバス４０２上で試みら れる。「ポスティングされる」とは、コマンドが外向き要求キューに入り、要求 送出エージェントが要求がＩ／Ｏバス４０２上で試みられるという応答を受け取 ることを意味する。要求は、ポスティングされない場合も、Ｉ／Ｏバス４０２上 で試みられ得る。すなわち、プロセッサバス４０１の応答フェーズは、要求が外 向き要求キュー４２０の一番上から取り出され、Ｉ／Ｏバス４０２上で試みられ 、応答が要求送出エージェントに戻されるまで、機能停止にされる。 本発明の一実施形態においては、書込みポスティングはイネーブルにすること もできれば、ディスエーブルにすることもできる。書込みポスティングがイネー ブルであると、ブリッジ４００は書込み要求を外向き要求キュー４２０にポステ ィングする（外向き要求キュー４２０中のスロットが使用可能と仮定した場合） 。書込みポスティングがイネーブルでない場合は、ブリッジ４００は、プロセッ サ バス４０１の応答フェーズを機能停止にして、要求をＩ／Ｏバス４０２上で試み る（要求が外向き要求キュー４２０の一番上にあるとき）。 一態様においては、書込みポスティングがイネーブルかどうかは、ブリッジ４ ００のコンフィギュレーションレジスタ４１２に記憶された１ビットコンフィギ ュレーション値で示される。一態様においては、書込みポスティングは、該１ビ ットコンフィギュレーション値が”１”の時イネーブルになり、”０”の時ディ スエーブルになる。書込みポスティングは、レジスタ４１２に記憶されたこのコ ンフィギュレーション値を変えることによって、システム動作時に変更すること ができる。 バスブリッジは、デッドロック状況の可能性への対処がなされなければならな い。デッドロック状況としては、主に次の２つの状況が起こり得る：（１）ブリ ッジ自体の内部で起こるデッドロック、及び（２）２つのブリッジ間で起こるデ ッドロック状況。この最初のデッドロック状況においては、外向き及び内向き要 求キューが共にいっぱいで、外向き要求キューの一番上にある要求が遅延される 場合に、潜在的なデッドロック状況が起こる。外向き要求キューがいっぱいのと きは、プロセッサバス４０１上のどのトランザクションもそれらのトランザクシ ョンを記憶することができないブリッジをターゲットにすることができないので 、プロセッサバスは機能停止にされる。プロセッサバス４０１は機能停止なので 、内向き要求キューは要求をプロセッサバス４０１に転送することができない。 さらに、外向き要求キューの一番上にある要求に対する遅延応答は、内向き要求 キューがいっぱいなので、内向き要求キューに入れることができない。その結果 、内向き要求キューの一番上にある要求も、外向き要求キューの一番上の要求も 実行できず、システムはデッドロックになる。 上記の第２の状況においては、２つのブリッジが同じバスに接続されているシ ステムでデッドロック状況が乗じる。たとえば、ブリッジＡは、遅延読出し応答 を遅延応答に変換しなければならない。この遅延応答は、内向き要求キューを必 要とする。しかしながら、ブリッジＡの内向き要求キューはいっぱいであり、ブ リッジＢの一番上にポスティングされた書込みがある一方、ブリッジＢの外向き 要求キューもいっぱいで、一番上には、内向き要求キュースロットを待つ遅延応 答がある。ブリッジＢの内向き要求キューがいっぱいで一番上にあるポスティン グされた書込みがブリッジＡに向けられている場合は、どのキューも前進できず 、システムはデッドロックになる。 プロセッサバス４０１上における前方への進行を維持することによって、どち らのデッドロック状況も回避できるということがわかる。このような前方への進 行は、要求が外向き要求キューに入れられたとき、内向き要求キュー中に遅延応 答スロットを予約することによって確保することができる。この予約スロットは 、上に述べたように、遅延要求に対する応答のために用いられる。 図５は、本発明の一実施形態におけるデータバッファの一例及びこれに対応す る要求キューを示している。外向きデータバッファ５２０には外向きデータ（す なわちプロセッサバス４０１からＩ／Ｏバス４０１へ転送されるデータ）が書き 込まれ、内向きデータバッファ５３０には、内向きデータ（すなわちＩ／Ｏバス ４０２からプロセッサバス４０１へ転送されるデータ）が書き込まれる。図示例 においては、外向きデータバッファ５２０は外向き要求キュー４２０に対応し、 内向きデータバッファ５３０は内向き要求キュー４３０に対応する。しかしなが ら、当業者ならば、内向き要求キュー４３０の特定のスロットは、外向きデータ バッファ５２０の１つに対応させることもできる（たとえば、Ｉ／Ｏバス４０２ 上に出される読出し要求において、プロセッサバス４０１上のターゲットエージ ェントからデータを読み出す場合）ということは理解できよう。同様に、外向き 要求キュー４２０の特定のスロットは、内向きデータバッファ５３０の１つに対 応させることもできる（たとえば、プロセッサバス４０１上のエージェントから のＩ／Ｏバス４０２上のエージェントをターゲットにした遅延読出し要求の場合 ）。一態様においては、データバッファの数はキュー４２０及び４３０のスロッ ト数に等しい。 図５に示すデータバッファは、キュースロットと一対一で対応する。すなわち 、各キュースロットに対して１つのデータバッファがある。当業者ならば、これ らの数が変更可能なことは理解できよう。スクリーン、データバッファ数は本発 明の範囲内において増減可能である。 上に図６及び７を参照して説明したように、データバッファにはキュー４２０ 及び４３０中のコマンドに対応するデータが書き込まれる。データを伴うキュー ４２０または４３０のどちらかにおけるコマンド（たとえば書込みコマンド、あ るいは読出しコマンドに対する応答）は、このデータが書き込まれたデータを指 示するデータポインタを有する。一態様においては、データポインタはキュー中 の特定スロットに対応するデータバッファのアドレスである。内向き要求キュー ４２０中のスロットに対するする正しいデータバッファを指示するデータポイン タ部に入るアドレスは、外向き要求デコーダ４１５によって決定される。一態様 においては、各データバッファは、常にキュー中の同じスロットに対応する。同 様に、内向き要求キュー４３０中のスロットに対する正しいデータバッファを指 示する正しい標識は、要求が出された場所によって、遅延応答ジェネレータ４４ ０またはＩ／Ｏバスターゲット制御装置４４５により決定される。もう一つの態 様においては、正しいデータバッファは、要求がキュー４２０または４３０に入 れられたとき次に使用可能なバッファに基づいて動的に割り当てられる（上記の ようにデコーダ４１５、応答ジェネレータ４４０、またはターゲット制御装置４ ４５によって）。 本発明の一実施形態においては、各データバッファは３２バイトのデータを記 憶することができる。一態様においては、各データバッファのサイズはコンピュ ータシステムのキャッシュラインのサイズと同じである。しかしながら、データ バッファのサイズは変更することができるということは当業者ならば理解できよ う。さらに各データバッファのサイズは互いに異なってもよい。 他の実施形態においては、一組のデータバッファがあって、両方のキュー４２ ０及び４３０によって共用される。この実施形態においては、内向き要求キュー ４３０と外向き要求キュー４２０＋にバッファを適切に割り当てるためにもう一 つの論理回路が必要である。 図８ａ及び８ｂは、本発明の一実施形態においてプロセッサバス上に出される 要求に対する処理ステップの流れを示すフローチャートである。要求送出エージ ェントは、まずＩ／Ｏバス上のエージェントを目標とするコマンドを出す（ステ ップ８０５）。バスブリッジのプロセッサバスインタフェースはそのコマンドを 受け取って、直ちに外向き要求デコーダ転送し、外向き要求デコーダは、内向き 要求キューで遅延スロットが使用可能かどうかを直ちに確認する（ステップ８１ ０）。遅延スロットが使用可能でない場合は、デコーダは要求が遅延されていな いことを知らせる信号をバスインタフェースへ送る（ステップ８１５）。この信 号に応答して、バスインタフェースは、プロセッサバスの応答フェーズを機能停 止させるための信号をプロセッサバス上に出す（ステップ８２０）。 ステップ８１０に戻って、遅延スロットが使用可能であることをデコーダが確 認した場合は、内向きキュー割当て装置がそのスロットをデコーダに割り当てる （ステップ８２５）。これに応答して、デコーダは要求が遅延されたということ を示す信号をバスインタフェースに出す（ステップ８３０）。 ステップ８１０で遅延スロットが使用可能であるか否かに関わらず、デコーダ は要求を外向き要求キューに入れる（ステップ８３５）。要求が外向き要求キュ ーの一番上に来ると、Ｉ／Ｏバス主制御装置がその要求をキューから取り出し、 Ｉ／Ｏバスインタフェースに転送する（ステップ８４０）。バスインタフェース はＩ／Ｏバス上でコマンドを実行し、ターゲットエージェントからの応答を待つ （ステップ８４５）。その後、この応答はＩ／Ｏバス主制御装置へ戻される。 Ｉ／Ｏバス主制御装置は、次に、最初の要求が遅延されたかどうかを確認する （ステップ８５０）。その最初の要求が遅延されていなければ、Ｉ／Ｏバス主制 御装置は応答を直接プロセッサバスインタフェースに戻す（ステップ８５５）。 しかしながら、最初の要求が遅延された場合は、Ｉ／Ｏバス主制御装置は、遅 延応答ジェネレータを介して内向き要求キューに応答を転送する（ステップ８６ ０）。内向き要求キューがそれまで空いていた場合は、内向き要求キューは、待 ち状態のトランザクションが入っていることを示す信号をプロセッサバスインタ フェースへ出す（ステップ８６５）。 要求が遅延されたか否かに関わらず、プロセッサバスインタフェースは応答を 受け取る（ステップ８７０）。この応答は、内向き要求キューからの場合もあれ ば（遅延応答要求の場合）、直接Ｉ／Ｏバス主制御装置から供給される場合もあ る（最初の要求の応答フェーズにおいて）。応答を受け取ると同時、あるいは待 ち状態のトランザクションが入っているということを示す内向き要求キューから の信号を受け取ると同時に、プロセッサバスインタフェースはプロセッサバスへ のアクセス権を求めてアービトレーションを行う。プロセッサバスインタフェー スは、プロセッサバスの所有権を得ると同時に、プロセッサバス上の要求送出エ ージェントに応答を転送する。 本発明のもう一つの実施形態においては、遅延応答はイネーブルでもディスエ ーブルでも任意に選択することができる。該もう一つの実施形態においては、外 向き要求キューに入れられる読出し要求は遅延されない。プロセッサバスの応答 フェーズは、上に述べたように、読出し要求に対する応答が受け取られるまで機 能停止にされる。一態様においては、遅延応答がイネーブルかどうかは、ブリッ ジ４００のコンフィギュレーションレジスタ４１２に記憶される１ビットコンフ ィギュレーション値によって指示される。従って、遅延応答は、この１ビットコ ンフィギュレーション値をセットまたはクリアすることによって、システム動作 時にイネーブルにすることも、ディスエーブルにすることもできる。 当業者ならば、 以上の説明に基づいて、本発明の変更態様並びに修正態様を 多数想到することができるので、上記に記載した特定の実施形態は、例示説明を 目的とするものであって、本発明を限定するためのものではない。従って、特定 実施形態の詳細について言及する場合、それは本発明にとって不可欠であると考 えられる特徴のみを記載した特許請求の範囲を限定することを意図したものでは ない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ， ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＺ，Ｖ Ｎ (72)発明者 メレディス，スーザン・エス アメリカ合衆国 97123 オレゴン州・ヒ ルズボロー・サウスイースト 21エス テ ィ コート・748 【要約の続き】 上記と同様に扱われる。

Claims (1)

1. 【特許請求の範囲】 １．第１のバスに接続された第１のエージェント及び第２のバスに接続された第 ２のエージェントを有するコンピュータシステム用のバスブリッジにおいて： （ａ）該第１のバスに接続された、該第１のバスからデータを受け取り、該第 １のバス上にデータを乗せるための第１のバスインタフェースと； （ｂ）該第２のバスに接続された、該第２のバスからデータを受け取り、該第 ２のバス上にデータを乗せるための第２のバスインタフェースと； （ｃ）該第１のバスインタフェース及び該第２のバスインタフェースに接続さ れた内向き要求キュー及び外向き要求キューと； （ｄ）該内向き要求キュー及び該外向き要求キューに接続された、該外向き要 求キューに要求を入れるため、及び該内向き要求キューに基づいて遅延応答コマ ンドを該第１のバスインタフェースに出すためのデコード回路と； を具備したバスブリッジ。 ２．上記内向き要求キュー及び上記外向き要求キューに接続されたすくなくとも １つのデータバッファをさらに具備した請求項１記載のバスブリッジ。 ３．外向き要求に遅延応答が与えられるかどうかを確認するための内向きキュー 割当て装置をさらに具備した請求項１記載のバスブリッジ。 ４．上記内向き要求キューが複数の内向きスロットを有し、上記内向きキュー割 当て装置が、該複数の内向きスロットの数、現在情報を保持する上記内向き要求 キュー中の内向きスロット数、及び現在遅延応答スロットとラベルされている該 内向き要求キュー中の内向きスロット数に基づいて、外向き要求が遅延応答スロ ットを与えられるかどうかを確認する請求項３記載のバスブリッジ。 ５．上記第１のバスインタフェース及び上記第２のバスインタフェースに接続さ れた、外向き要求が遅延されたかどうかを確認し、その要求情報を該第２のバス インタフェースに転送し、該要求情報に応答して生成された応答情報を該第２の バスインタフェースから受け取るバス制御回路をさらに具備し、該バス制御回路 が、 該外向きスロットが遅延されていない場合に該応答情報を該第１のバスインタ フェースに戻し、 該外向きスロットが遅延された場合に該応答情報を内向き要求キューへ転送す る、 請求項１記載のバスブリッジ。 ６．上記バス制御回路から応答情報を受け取り、該応答情報を内向き要求キュー に転送するための遅延応答ジェネレータをさらに具備した請求項５記載のバスブ リッジ。 ７．上記第２のバスインタフェースから内向き要求を受け取り、該要求を内向き 要求キューに転送するためのバスターゲット回路をさらに具備した請求項１記載 のバスブリッジ。 ８．上記外向き要求キューが、上記第１のバスに接続されたエージェントによっ て出された要求に対応する情報を各々保持する複数の外向きスロットを有する請 求項１記載のバスブリッジ。 ９．上記内向き要求キューが、上記第１のバスまたは上記第２のバスに接続され たエージェントによって出された要求に対応する情報を各々保持する複数の内向 きスロットを有する請求項１記載のバスブリッジ。 １０． 上記複数の内向きスロットのすくなくとも１つが遅延応答スロットであ る請求項９記載のバスブリッジ。 １１． （ａ）上記第１のバスが第１のコマンドプロトコルを有し； （ｂ）上記第２のバスが第２のコマンドプロトコルを有し； （ｃ）上記第２のバスインタフェースが、該第１のコマンドプロトコルと該 第２のコマンドプロトコルとの間でコマンドを変換する； 請求項１記載のバスブリッジ。 １２．上記複数の外向きスロットの各スロットが、タグ部、コマンド部、アドレ ス部、及びデータバッファを指示するデータポインタ部よりなる請求項８記載の バスブリッジ。 １３．上記複数の内向きスロットの各スロットが、コマンド部、アドレス部、及 びデータバッファを指示するデータポインタ部よりなる請求項９記載のバスブリ ッジ。 １４．上記デコード回路が、上記複数の内向きスロットの内向き各スロットに情 報が入っているかどうかに基づいて、遅延応答コマンドをＣＰＵバスインタフェ ースに出すべきかどうかを決定し、該デコード回路が、内向きスロットに情報が 入っていない場合に遅延応答コマンドをＣＰＵバスインタフェースに出す請求項 ９記載のバスブリッジ。 １５．上記バス制御回路が、上記タグ部の書込み内容に基づいて、要求が遅延さ れたかどうかを確認する請求項１２記載のバスブリッジ。 １６．第１のバスと第２のバスとの間でコマンドを転送する方法において： （ａ）該第１のバス上のソースエージェントからの第１の外向き要求を外向き 要求キューに転送するステップと； （ｂ）該第１の外向き要求が遅延されるかどうかを確認するステップと； （ｃ）該ソースエージェントに対して遅延応答を出し、該第１の外向き要求が 遅延されるとき内向き要求キューのスロットを予約するステップと； （ｄ）該外向き要求キューからの該第１の外向き要求を該第２のバス上のター ゲットエージェントに転送するステップと； （ｅ）該第１の外向き要求が遅延されない場合、該ターゲットエージェントか らの応答情報を該ソースエージェントに戻し、該第１のがキューＫが遅延される 場合に該ターゲットエージェントからの該応答情報を該内向き要求キューに入れ るステップと； を具備した方法。 １７．上記ステップ（ｄ）が、上記外向き要求キューから上記第１の外向き要求 を取り出し、該第１の外向き要求を第２のバスインタフェースへ転送するステッ プよりなる請求項１６記載の方法。 １８．上記ステップ（ｃ）が： 該内向き要求キュー中のスロット数を確認するステップと； 現在使用中でない該内向き要求キュー中のスロット数を確認するステップと； 現在遅延応答スロットとラベルされている該内向き要求キュー中のスロット数 を確認するステップと； 使用されていない内向きスロットがあり、かつ遅延応答スロットとラベルされ た内向きスロットが所定数より少ない場合に、遅延応答を出すステップと； を具備した請求項１６記載の方法。 １９．上記ステップ（ｄ）が、第１のコマンドプロトコルを第２のコマンドプロ トコルに変換するステップよりなる請求項１６記載の方法。 ２０．上記外向き要求キューからの第２の外向き要求を上記第２のバス上の第２ のターゲットエージェントに転送し、該第２の外向き要求に対する応答情報を、 上記第１の外向き要求に対する応答情報が上記内向き要求キューに転送される前 に、上記ソースエージェントに転送するステップをさらに具備した請求項１６記 載の方法。 ２１．上記ステップ（ｅ）が、上記ターゲットエージェントが応答データを戻す 場合に該応答データをデータバッファに入れるステップで、上記内向き要求キュ ーに該データバッファの記憶場所を指示する標識が入っているステップよりなる 請求項１６記載の方法。 ２２．上記ステップ（ｃ）が、上記内向き要求キュー中の遅延応答スロットが使 用可能かどうかを確認し、該内向き要求キュー中の遅延応答スロットが使用可能 な場合に遅延応答を出すステップよりなる請求項１６記載の方法。 ２３．（ａ） 第１のバス及び第２のバスに接続されたバスブリッジを具備し； （ｂ） 該第１のバスが、これに接続された第１のエージェントと該バスブリ ッジとの間でデータを転送するためのものであり； （ｃ） 該第２のバスが、これに接続された第２のエージェントと該バスブリ ッジとの間でデータを転送するためのものであり； （ｄ） 該バスブリッジが、 該第１のバスに接続されていて、該第１のバスからデータを受け取り 、該第１のバスにデータを乗せる第１のバスインタフェースと、 該第２のバスに接続されていて、該第２のバスからデータを受け取り 、該第２のバスにデータを乗せる第２のバスインタフェースと、 該第１のバスインタフェース及び該打２バスインタフェースに接続さ れた内向き要求キュー及び外向き要求キューと、 該内向き要求キュー及び該外向き要求キューに接続されていて、要求 を該外向き要求キューに入れるため、及び該内向き要求キューからの入力に応答 して遅延応答コマンドを該第１のバスインタフェースに出すためのデコード回路 と、 を具備したコンピュータシステム。 ２４．上記バスブリッジが、外向き要求キューが遅延応答を与えられるかどうか を確認するための内向きキュー割当て装置をさらに具備した請求項２３記載のコ ンピュータシステム。 ２５．上記内向き要求キューが複数の内向きスロットを有し、上記内向きキュー 割当て装置が、該複数の内向きスロットの数、現在情報を保持する上記内向き要 求キュー中の内向きスロット数、及び現在遅延応答スロットとラベルされている 該内向き要求キュー中の内向きスロット数に基づいて、外向き要求が遅延応答ス ロットを与えられるかどうかを確認する請求項２４記載のコンピュータシステム 。 ２６．上記バスブリッジが、上記第１のバスインタフェース及び上記第２のバス インタフェースに接続された、外向き要求が遅延されたかどうかを確認し、その 要求情報を該第２のバスインタフェースに転送し、該要求情報に応答して生成さ れた応答情報を該第２のバスインタフェースから受け取るバス制御回路をさらに 具備し、該バス制御回路が、 該外向きスロットが遅延されていない場合に該応答情報を該第１のバスインタ フェースに戻し、 該外向きスロットが遅延された場合に該応答情報を内向き要求キューへ転送す る、 請求項２３記載のコンピュータシステム。 ２７．上記バスブリッジが、上記第２のバスインタフェースから内向き要求を受 け取り、該要求を内向き要求キューに転送するためのバスターゲット回路をさら に具備した請求項２３記載のコンピュータシステム。 ２８．上記外向き要求キューが、上記第１のバスに接続されたエージェントによ って出された要求に対応する情報を各々保持する複数の外向きスロットを有する 請求項２３記載のコンピュータシステム。 ２９．上記複数の外向きスロットの各スロットが、タグ部、コマンド部、アドレ ス部、及びすくなくとも１つのデータバッファを指示するデータポインタ部より なる請求項２８記載の コンピュータシステム。 ３０．上記内向き要求キューが、上記第１のバスまたは上記第２のバスに接続さ れたエージェントによって出された要求に対応する情報を各々保持する複数の内 向きスロットを有する請求項２３記載のコンピュータシステム。 ３１．上記複数の内向きスロットの各スロットが、コマンド部、アドレス部、及 びデータバッファを指示するすくなくとも１つのデータポインタ部よりなる請求 項３０記載のコンピュータシステム。 ３２．上記デコード回路が、上記複数の内向きスロットの内向き各スロットに情 報が入っているかどうかに基づいて、遅延応答コマンドをＣＰＵバスインタフェ ースに出すべきかどうかを決定し、該デコード回路が、内向きスロットに情報が 入っていない場合に遅延応答コマンドをＣＰＵバスインタフェースに出す請求項 ３０記載のコンピュータシステム。 ３３．第１のバスと第２のバスとの間でデータを転送するための装置において： （ａ）該第１のバス上のソースエージェントからの第１の外向き要求を外向き 要求キューに転送するための手段と； （ｂ）該第１の外向き要求が遅延されるかどうかを確認するための手段と； （ｃ）該ソースエージェントに対して遅延応答を出し、該第１の外向き要求が 遅延されるとき内向き要求キューのスロットを予約するための手段と； （ｄ）該外向き要求キューからの該第１の外向き要求を該第２のバス上のター ゲットエージェントに転送するための手段と； （ｅ）該第１の外向き要求が遅延されない場合、該ターゲットエージェントか らの応答情報を該ソースエージェントに戻し、該第１のがキューＫが遅延される 場合に該ターゲットエージェントからの該応答情報を該内向き要求キューに入れ るための手段と； を具備した装置。 ３４．上記転送のための手段が、上記外向き要求キューから上記第１の外向き要 求を取り出し、該第１の外向き要求を第２のバスインタフェースへ転送する手段 よりなる請求項３３記載の装置。 ３５．上記遅延応答を出すための手段が： 該内向き要求キュー中のスロット数を確認するための手段と； 現在使用中でない該内向き要求キュー中のスロット数を確認するための手段と ； 現在遅延応答スロットとラベルされている該内向き要求キュー中のスロット数 を確認するための手段と； 使用されていない内向きスロットがあり、かつ遅延応答スロットとラベルされ た内向きＳＬＴが所定数より少ない場合に、遅延応答を出すための手段と； よりなる請求項３３記載の装置。 ３６．該外向き要求キューからの該第１の外向き要求を該第２のバス上のターゲ ットエージェントに転送する手段が、該第１の外向き要求を第１のコマンドプロ トコルから第２のコマンドプロトコルに変換するための手段よりなる請求項３３ 記載の装置。 ３７．上記外向き要求キューからの第２の外向き要求を上記第２のバス上の第２ のターゲットエージェントに転送し、該第２の外向き要求に対する応答情報を、 上記第１の外向き要求に対する応答情報が上記内向き要求キューに転送される前 に、上記ソースエージェントに転送するための手段をさらに具備した請求項３３ 記載の装置。 ３８．上記ターゲットエージェントからの応答情報を上記ソースエージェントに 戻すための上記手段が、上記ターゲットエージェントが応答データを戻す場合に 該応答データをデータバッファに入れるための手段で、上記内向き要求キューに 該データバッファの記憶場所を指示する標識が入っている手段よりなる請求項３ ３記載の装置。 ３９．遅延応答を出すための上記手段が、上記内向き要求キュー中の遅延応答ス ロットが使用可能かどうかを確認し、該内向き要求キュー中の遅延応答スロット が使用可能な場合に遅延応答を出すための手段よりなる請求項３３記載の装置。