JPH10504689A - デジタルテレビジョン信号のためのデータフレーム構造および同期システム - Google Patents

Abstract

(57)【要約】 複数のソースデータバイトを現す複数の符号化されたデータ記号を、３１３のデータセグメントをおのおの有する連続するデータフレームに配置することにより送信するためにテレビジョン信号がフォーマット化される。各フレームのデータセグメントの１つはフレーム同期セグメントを備え、そのセグメントの最後の（１２）の記号は先行するデータセグメントの最後の（１２）の符号化されたデータ記号のコピーを備える。各フレームの残りのセグメントは（１２）のはさみ込まれたサブセグメントＡ〜Ｌを備え、各サブセグメントはソースデータバイトの隣接する群を表す複数の符号化されたデータ記号を備え、各最初の（４）つのサブセグメントＡ〜Ｄは所定のセグメント同期記号を備える。受けた信号は各それぞれのサブセグメントの記号を独立に処理することにより復号されて、ソースデータバイトの見積もりを得る。

Description

【発明の詳細な説明】 デジタルテレビジョン信号のためのデータフレーム構造 および同期システム 発明の背景 本発明はトレリス符号化変調（ＴＣＭ）送信装置および受信装置に関するもの であり、とくに高精細度テレビジョン（ＨＤＴＶ）応用におけるＴＣＭの使用に 関するものである。 トレリス符号化変調はデジタル送受信システムの性能を向上させるための周知 の技術である。向上は所与の電力レベルにおけるＳ／Ｎ性能において達成でき、 あるいは、所与のＳ／Ｎ性能を達成するために求められる送信電力を減少できる 。要するに、ＴＣＭは、入力データビット列のｋ個のデータビットのおのおのを ｋ＋ｎ個の出力ビットに変換するために、多状態コンボリューション符号器の使 用を含むものである。したがって、その符号器はレートｋ／（ｋ＋ｎ）コンボリ ューション符号器と呼ばれる。変換の後で、データ送信のために、出力ビットは 変調された搬送波の個別記号の列（２（ｋ＋ｎ）個の値を有する）にマップされ る。記号は、たとえば、２（ｋ＋ｎ）個の位相値または振幅値を持つことができ る。入力データビットを状態に依存する逐次的やり方で符号化することにより、 許容送信列の間の増大した最小ユークリッド距離を達成できる。これにより、最 高可能性デコーダ（ｍａｘｉｍｕｍ ｌｉｋｅｌｉｈｏｏｄ ｄｅｃｏｄｅｒ） （たとえば、ビタービ（Ｖｉｔｅｒｂｉ）デコーダ）を受信機に使用した時に誤 りの確率を低くする。 第１図は上記のような種類のシステムを全体的に示す。入力データ列の各ｋビ ットがレートｋ／（ｋ＋ｎ）状態コンボリューション符号器１０によりｋ＋ｎ個 の出力ビットに変換される。その後で、（ｋ＋ｎ）個の出力ビットの各群はマッ パー１２により２（ｋ＋ｎ）個の記号の１つにマップされる。記号は選択したチ ャネルを介して送信機１４により送信される。受信機は、選択したチャネルを介 して受信した信号を中間周波数信号に変換する。その中間周波数信号は復調器１ ８によりベースバンド・アナログ信号になる。そのアナログ信号はＡ／Ｄ２０に より適切に標本化されて、送信された記号を回復する。その後で、元のｋ個のデ ータビットを回復するために、それらの記号はビタービ・デコーダ２２に加えら れる。 米国特許第５，０８７，９７５号が、テレビジョン信号を逐次Ｍレベル記号の 形で標準の６ＭＨｚテレビジョン・チャネルを介して送信するための残留側帯波 （ＶＳＢ）システムを開示している。記号レートは約６８４Ｈ（約１０．７６Ｍ ｅｇａ ｓｙｍｂｏｌ／ｓｅｃ）に固定することが好ましい。ここにＨはＮＴＳ Ｃ水平走査周波数である。この特許は、受信機内でのＮＴＳＣ同一チャネル妨害 を減少するために、１２記号クロック間隔のフィード・フォーワード遅延を持つ 受信機くし形フィルタの使用も開示している。受信機くし形フィルタの動作を容 易にするために、帰還遅延が１２記号クロック間隔であるモジュロフィルタによ りソースデータを先に符号化する。特許されたシステムの受信機では、ＮＴＳＣ 同一チャネル妨害に起因するＳ／Ｎ性能の低下を避けるために、大きなＮＴＳＣ 同一チャネル妨害が存在しない時は、くし形フィルタの代わりに相補モジュロ後 符号器を用いて受信信号を処理できる。 本発明の目的は、ＮＴＳＣ同一チャネル妨害を減少し、高いＳ／Ｎ性能を達成 するために、ＴＣＭ技術と受信機くし形フィルタを含むデジタル送受信システム を得ることである。 本発明の別の目的は、受信機の構成が簡単で、しかも性能が大きく低下するこ とがない上記種類のデジタル送受信システムを得ることである。 本発明の別の目的は、デジタルテレビジョン信号のためのデータフレーム構造 および同期システムを得ることである。 図面の簡単な説明 本発明のそれらの目的およびその他の目的は、図面とともに以下の説明を読む と明らかになるであろう。 第１図は最適ＭＬＳＥビタービ・デコーダを用いる従来のＴＣＭシステムブロ ック図である。 第２図Ａはビタービ復号を用いるＴＣＭシステムを含むテレビジョン信号送信 機および受信機のシステムブロック図である。 第２図Ｂは第２図Ａの受信機の代わりの実施例のブロック図である。 第３図は第２図の送信機で行われる記号はさみ込みを示す。 第４図は第２図の回路３２と３４を一層詳しく示すブロック図である。 第５図は第４図のマッパー４９の動作を示す線図である。 第６図は第４図のコンボリューション符号器の動作を示す表である。 第７図は第６図の表を基にしたトレリス状態遷移図である。 第８図は第２図の回路４２、４４、４６および４８を示すブロック図である。 第９図は第８図の最適ＭＬＳＥビタービ・デコーダ４６Ａ〜４６Ｌの機能的な ブロック図である。 第１０図はビットＹ１とＹ２の見積もりを回復するために第８図のビタービ・ デコーダ４６Ａ〜４６Ｌの代わりに使用できる回路を示す。 第１１図は第８図の最適ＭＬＳＥビタービ・デコーダ４４Ａ〜４４Ｌの機能的 なブロック図である。 第１２図は第２図の受信機のくし形フィルタ４２により導入された効果を含む 本発明のＴＣＭ符号器の動作を示す表である。 第１３図はくし形フィルタ４２における２つのサブセットを組合わせた結果と しての効果と、その結果として生ずる共セットとを示す。 第１４図は第１３図の表に生ずる７つの共セットを示す。 第１５図は第１２図の表を基にしたトレリス状態遷移図である。 第１６図は第１５図のトレリス線図を基にしてプログラムされたビタービ・デ コーダの機能的なブロック図である。 第１７図は送信されたビットＸ１とＸ２の見積もりを回復するための第１６図 のビタービ・デコーダの使用を示すブロック図である。 第１８図はセグメント同期間隔の後の第４図の遅延素子４８、５４および５６ の状態を示す。 第１９図は第４図のマルチプレクサ６２の出力端子に発生された信号のセグメ ント同期信号付近のフォーマットを示す。 第２０図はデータセグメント信号およびフレーム同期信号を処理するために変 更した第８図のくし形フィルタ４２のブロック図である。 第２１図はデータセグメント信号およびフレーム同期信号を処理するために変 更した第８図の後符号器４８Ａ〜４８Ｌのブロック図である。 第２２図は第４図のマルチプレクサ６２の出力端子に発生された信号のフレー ム同期信号付近のフォーマットを示す。 第２３図は記号当り３ビットの形で入力データを供給することによりビット伝 送速度を高くした本発明の実施例を示す。 第２４図Ａ及び第２４図ＢはＱＡＭシステムへの本発明の応用を示す。 第２５図Ａおよび第２５図Ｂは第２３図および第２４図に示す本発明の実施例 の受信機において有用である後符号器の構成をそれぞれ示す。 好適な実施例の説明 第２図Ａは´９７５特許に開示されている種類の多重レベルＶＳＢ ＨＤＴＶ 送受信装置に応用されたＴＣＭシステムを示す。多重レベルＶＳＢ ＨＤＴＶへ の応用は本発明の好適な実施例で意図したものであるが、本発明はより一般的な 性質のものであって、解像度がより低いビデオステムおよびビデオをベースとし ないデータシステムを含めて、他の種類の送受信システムに応用できることを理 解されるであろう。また、たとえば、直角振幅変調（ＱＡＭ）を採用している変 調技術などの、他の変調技術を採用できる。 第２図Ａを更に参照して、データソース２４が一連のデータバイトを供給する 。それらのデータバイトはたとえば圧縮したＨＤＴＶ信号、ＮＴＳＣ解像度の圧 縮したテレビジョン信号またはその他の任意のデジタルデータ信号を含むことが できる。データバイトは、２６２のデータセグメントと２６３のデータセグメン トを、交番して、おのおの含む連続するフレームで配置することが好ましいが、 必ずしもそうする必要はない。前記各データセグメントは約１０．７６Ｍｓｙｍ ｂｏｌｓ／ｓｅｃの記号伝送速度で起きる６８４の２ビット記号を構成する。複 数のタイミング信号も供給する、ソース２４からのデータバイトは順方向誤り訂 正符号化のためにリード−ソロモン符号器２８に加えられ、そこからバイト・イ ンターリーバー２８に加えられる。バイト・インターリーバー２８はデータバイ トをフレーム全体にわたって順序を整え直してシステムがノイズを非常に発生し やすくなることを抑制する。 インターリーバー２８からのはさみ込まれたデータバイトは記号インターリー バー３０に加えられる。その記号インターリーバーは、好適な実施例では、２つ の出力ビット流Ｘ１とＸ２を記号伝送速度で発生する。各ビット対Ｘ１とＸ２は データ記号に対応する。とくに、受信機にはくし形フィルタが存在するために（ 後で詳しく説明する）、各データセグメントの２ビット記号を１２のサブセグメ ントＡ〜Ｌの間に、第３図に示すように、はさみ込むことが望ましい。各サブセ グメントは５７個の記号を有する。したがって、各サブセグメント、たとえば、 サブセグメントＡ、は相互に１２記号間隔だけ分離されている５７個の記号、た とえば、Ａ０〜Ａ５６、を有する。記号インターリーバー３０は各データバイト の加えられた２ビット記号をそれぞれのサブセグメントの４つの連続する記号と して順序を整え直すことによりそれを行う。このようにして、たとえば、インタ ーリーバー３０に加えられた最初のデータバイトの４つの２ビット記号がサブセ グメントＡの出力記号Ａ０、Ａ１、Ａ２、およびＡ３として供給され、加えられ た第２のデータバイトの４つの２ビット記号がサブセグメントＢの出力記号Ｂ０ 、Ｂ１、Ｂ２、およびＢ３として供給される、等々である。これにより各データ バイトの記号が符号器および受信機においてユニットとして処理される。 インターリーバー３０からの２ビット記号の流れが前符号器およびトレリス符 号器３２に加えられて３つの出力ビットに変換される。これについては後で更に 詳しく説明する。ユニット３２は１２記号の遅延により特徴付けられるから、記 号クロック速度の１／１２でおのおの動作する１２個の並列符号器を含むものと 考えることができる。インターリーバー３０により発生された各サブセグメント は並列符号器のそれぞれ１つにより処理される。ユニット３２の出力端子に発生 された３ビット記号の流れは記号マッパーおよび同期挿入器３２に加えられ、そ こからＶＳＢ変調器３６に加えられて複数の８レベル記号として送信される。 送信された信号は、第１図のブロック１６、１８、２０に対応するチューナー と、復調器と、Ａ／Ｄとを含む受信機４０により受信される。ユニット４０の出 力は多ビット（たとえば、８ないし１０ビット）８レベル記号の流れを含む。そ の出力は選択スイッチ５０の構成部品５０ａ、５０ｂ、５０ｃ、および５０ｄに より（スイッチ５０を動作させるための回路の実施例については米国特許第５， ２６０，７９３号を参照されたい）、くし形フィルタ４２と第１のビタービ・デ コーダ４４を含む第１の処理経路と、第２のビタービ・デコーダ４６と後符号器 ４８を含む第２の処理経路とに加えられる。各処理経路はスイッチング要素５０ ｂと５０ｃの間に接続されたイコライザ３８を含む。ビタービ・デコーダ４４の 出力と後符号器４８の出力とはビット流Ｘ１とＸ２の再構成されたものをおのお の含む。選択スイッチ５０の部品５０ｄは加えられたビット流対Ｘ１、Ｘ２の１ つを記号デインターリーバー５２に結合する。そのデインターリーバーは元のデ ータバイトを再構成する。その後でそれらのデータバイトはバイト・デインター リーバー５４によりはさみ込みを解除され、リード−ソロモン・デコーダ５６に より誤りを訂正されて、受信器の残りの部分に加えられる。 第２図Ａの受信機の代わりの実施例を第２図Ｂに示す。この実施例は、ただ１ つのビタービ・デコーダ４５設けられていることを除き、第２図Ａの装置に全体 として類似する。更に詳しくいえば、ビタービ・デコーダ４４は選択スイッチ５ ０からの制御信号に応じて第１の構成となり、第２の処理経路が構成された時に ビタービ・デコーダ４６の機能を実現する。 第４図を参照して、ユニット３２はモジュロ２、記号（各記号はビットＸ１お よびＸ２として識別されている）をインターリーバー３２から受けて出力データ Ｙ１、Ｙ２を生ずる帰還前符号器３２ａを含む。更に詳しくいえば、前符号器３ ２ａはモジュロ２加算器４４を有する。この加算器の第１の入力端子がビットＸ ２を受けるために接続され、第２の入力端子が、マルチプレクサ４６と１２記号 遅延素子４７とを介して、加算器の出力ビットＹ２を生ずる出力端子に接続され る。遅延素子４７の出力端子はそれの入力端子にマルチプレクサ４６により結合 されもする。加算器４４の出力ビットＹ２はビットＺ２として記号マッパー４９ の１つの入力端子に加えられる。記号マッパー４９を第５図に詳しく示す。 前符号器３２ａからの符号化されなかったビットＹ１はレート１／２，４状態 、系統的帰還コンボリューション符号器３２ｂに加えられて、出力ビットＺ１と Ｚ２に変換される。コンボリューション符号器３２ｂはビットＹ１をビットＺ１ としてマッパー４９の第２の入力端子と、モジュロ２加算器５２の１つの入力端 子とに直接加えるための信号路５１を含む。加算器５２の出力はマルチプレクサ ５ ３を介して１２記号遅延素子５４の入力端子に加えられる。その遅延素子の出力 は記号マッパー第３の入力端子にビットＺ０として加えられ、かつ第２のマルチ プレクサ５５を介して第２の１２記号遅延素子５６の入力端子に加えられる。遅 延素子５４と５６との出力はマルチプレクサ５３と５５によりそれらの素子のそ れぞれの入力端子にも帰還される。各遅延素子４７、５４、５６は記号伝送速度 （約１０．７６Ｍｓｙｍｂｏｌｓ／ｓｅｃ）でクロックされる。各サブセグメン トＡ〜Ｌ（第３図参照）は、それぞれの動作を特徴付ける１２記号遅延素子のた めに前符号器３２ａおよびコンボリューション符号器３２ｂにより独立に処理さ れる。 コンボリューション符号器３２ｂは、本発明を逸脱することなしに、第４図に 示すものとは異なる種々の他の構成を取ることができる。たとえば、符号器の状 態の数は図示のものとは異ならせることができ、開示している帰還構造ではなく てフィードフォーワード・アーキテクチャを使用でき、帰還構成またはフィード フォーワード構成のいずれにも非系統的符号化を採用できる。 同期挿入を行えるようにするためにマルチプレクサ４６、５３および５５が設 けられる。その同期挿入の間はそれらのマルチプレクサのそれぞれのＢ入力端子 が選択される。他の時間の全ての間はマルチプレクサのＡ入力端子が選択される 。マルチプレクサのＡ入力端子が選択されている時の回路の動作について考え、 しばらくの間前符号器３２ａの効果を無視すると、コンボリューション符号器３ ２ｂおよびマッパー４９、以後トレリス符号器（ＴＥ）と呼ぶ、の動作を第６図 の表に示す。この表の１列目は、コンボリューション符号器３２ｂの遅延素子５ ６、５４の任意の時刻ｎにおける４つの可能な状態Ｑ１ Ｑ０を表す。それらの 状態は００、０１、１０、および１１である。２列目は符号器３２ｂの時刻ｎに おける状態Ｑ１ Ｑ０についてのビットＹ２ Ｙ１の可能な値を表す。表の３列 目はビットＹ２ Ｙ１の時刻ｎにおける出力ビットＺ２Ｚ１Ｚ０の値と、時刻ｎ にお ける符号器状態Ｑ１ Ｑ０を表す。たとえば、符号器３２ｂが状態Ｑ１Ｑ０＝０ １、ビットＹ２Ｙ１＝１０であると出力ビットＺ２ Ｚ１ Ｚ０＝１０１になる 。表の４列目、Ｒ（ｎ）と記されている、は、出力ビットＺ２ Ｚ１ Ｚ０に応 じて記号マッパー４９（第５図参照）により供給された記号の振幅を表す。３つ の出力ビットが存在するから、８つの記号レベル（−７、−５、−３、−１、＋ １、＋３、＋５、および＋７）が供給される。たとえば、出力ビットＺ２Ｚ１Ｚ ０＝１０１では記号レベル＋３が記号マッパー４９により発生される。最後に、 表の５列目は時刻（ｎ＋１）における符号器３２ｂの状態を表す。各遅延素子５ ４、５６は１２記号長で、各サブセグメントＡ〜Ｌの記号に対しては符号器３２ ｂの時刻ｎと（ｎ＋１）における状態Ｑ１ Ｑ０は逐次符号器状態遷移を表す。 マッパー４９の出力端子に発生される８レベル記号は零レベルを中心として対 称的であることに気がつくであろう。受信器における信号の獲得を容易にするた めに、各記号を所与の量（たとえば、＋１ユニット）だけずらせて実際にパイロ ット成分を供給することが好ましい。その後で記号およびパイロット成分はマル チプレクサ６２を介して変調器３６（第２図参照）に供給される。そこでそれら は、前記´９７６特許に記載されているように、搬送波抑圧ＶＳＢの形で送信す るために選択した搬送波を変調する。マッパー４９の出力はＲＡＭ６４のにしに も加えられる。そのＲＡＭの出力はマルチプレクサ６２の第２の入力端子に供給 される。マルチプレクサ６２の第３の入力はセグメントおよびフレーム同期信号 のソース６６から供給される 第５図の記号マッパー４９を更に参照して、８つの記号レベルが４つのサブセ ットａ、ｂ、ｃ、およびｄに分割されることが観察されるであろう。各サブセッ トは出力ビットＺ１ Ｚ０の特定の状態により識別される。したがって、出力ビ ットＺ１ Ｚ０＝００は記号サブセットｄを選択し、出力ビットＺ１ Ｚ０＝０ １は記号サブセットｃを選択し、出力ビットＺ１ Ｚ０＝１０は記号サブセット ｂを選択し、出力ビットＺ１ Ｚ０＝１１は記号サブセットａを選択する。格差 部セット内では、それぞれの記号振幅は８ユニットの大きさだけ異なる。逐次記 号レベル（−７、−５）、（−３、−１）、（＋１、＋３）、および（＋５、＋ ７）が出力ビットＺ２ Ｚ１の共通状態により選択されることも観察されるであ ろう。したがって、たとえば、出力ビットＺ２ Ｚ１＝００は記号振幅レベル− ７と−５を選択する、等々である。記号マッパー４９の上記特性は受信機の構成 を簡単にするために有用である。これについては後で詳しく説明する。 第７図は第６図の表から得たコンボリューション符号器３２ｂのための状態遷 移図である。この図は符号器の４つの状態と、それらの状態の間の種々の遷移と を示す。とくに、各状態は２つの平行分岐を有する。欠平行分岐は同じ状態また は他の状態まで伸びる。分岐には、状態遷移を行わせる入力ビットＹ２ Ｙ１と その結果のマッパー４９の出力Ｒとが表示されている。後で更に詳しく説明する ように、この技術で周知のようにビットＹ２とＹ１の見積もりを回復するために 、受信機内の最適な最高可能性シーケンス見積もり（ＭＬＳＥ）ビタービ・デコ ーダを設計するためにこの状態図を使用できる。 第８図は本発明の受信機復号の面を詳しく示す。チューナー、復調器、Ａ／Ｄ ４０からの多重記号値が、くし形フィルタ４２とイコライザ３８を含む第１の処 理経路を介して第１のデマルチプレクサ７０に加えられ、かつイコライザ３８を 含む第２の処理経路を介して第２のデマルチプレクサ７２に加えられる。くし形 フィルタ４２は、直線加算器７４と１２記号遅延素子７６を含むフィードフォー ワードフィルタを備える。前記´９７５特許に記載されているように、１２の記 号間隔だけ早く受けた記号を受けた各記号から差し引くことにより、このフィル タはＮＴＳＣ同一チャネル妨害を減少するように動作する。送信機で行われた記 号はさみ込みのために、くし形フィルタは各サブセグメントに対して独立に働き 掛けて、Ａ１−Ａ０、Ｂ１−Ｂ０等の形の逐次濾波された出力を生ずる。それら のくし形濾波された出力はデマルチプレクサ７０により１２個の別々の出力に分 離される。各出力はサブセグメントＡ〜Ｌのそれぞれ１つに対応する。くし形濾 波された各サブセグメントはデマルチプレクサ７０によりそれぞれのビタービ・ デコーダ４４Ａ〜４４Ｌに供給される。それらのビタービ・デコーダは記号クロ ックレート（ｆｓ）の１／１２のレートで動作させられる。各デコーダ４４Ａ〜 ４４Ｌは、入力ビットＸ１ Ｘ２の見積もりを含む復号された一対のビットを供 給する。第３図にマルチプレクサ７８によりに示すように、復号されたビットは はさみ込まれたビット流に多重化されている。 ユニット４０からのはさみ込まれた記号も、１２個の別々のサブセグメントＡ 〜Ｌに分離される。各サブセグメントはビタービ・デコーダ４６Ａ〜４６Ｌのそ れぞれ１つに供給される。したがって、ソース２４からの元の各データバイトが デコーダ４６Ａ〜４６Ｌのそれぞれ１つによりユニットとして処理されることが わかるであろう。たとえば、記号Ａ３ Ａ２ Ａ１ Ａ０により表されているデ ータバイトはデコーダ４６Ａにより処理される等である。このことは、処理され た記号がフィルタ４２により予め濾波されていることを除き、デコーダ４４Ａ〜 ４４Ｌについてもそうである。 各デコーダ４６Ａ〜４６Ｌはｆｓ／１２のレートで動作し、第７図の状態図に 従ってプログラムされて、この技術で周知のようにビットＹ２とＹ１を回復する ために最適ＭＬＳＥビタービ復号を行う、ほぼ同一の装置を含むことができる。 とくに、各デコーダ４６Ａ〜４６Ｌは、受けた記号レベル（すなわち、８〜１０ ビット値）と、各記号サブセットａ、ｂ、ｃ、およびｄの２つのサブセット・レ ベルの最も近い１つとの間の差をおのおの表す４つの分岐メトリックを、適切に プログラムされたＲＯＭを通常用いて発生する。第９図はＬＳＩ Ｌｏｇｉｃ Ｃｏｒｐ．により製造されたビタービ・デコーダを示す。そのデコーダは各デコ ーダ４６Ａ〜４６Ｌの機能を実行するためにプログラムできる。そのデコーダは 分岐メトリック発生器ＲＯＭ８４を有する。そのＲＯＭは受けた記号に応答して ４つの分岐メトリックを発生し、それらを加算、比較および選択（ＡＣＳ）ユニ ット８６に加える。ＡＣＳユニット８６は経路メトリック記憶メモリ８８に双方 向的に結合され、トレースバックメモリ９０にも供給する。一般に、ＡＣＳユニ ット８６は発生器８４により発生された分岐メトリックスをメモリ８８に記憶さ れている以前の経路メトリックスに加え合わせて新しい経路メトリックスを発生 し、同じ状態から出る経路メトリックスを比較し、最低の経路メトリックスを有 するものを記憶のために選択する。トレースバックメモリ９０は、いくつかの分 岐が発生された後で、残る経路を選択し、残る経路を生じたであろうビットＹ２ とＹ１の見積もりを発生するために動作できる。 前符号器３２ａの効果の上記分析においては入力ビット流は無視されたことを 思い出すであろう。以下に前符号器の機能を一層詳しく説明するが、モジュロ２ 前符号器の動作のために、入力ビットＸ２がビットＹ２とは異なることを認識す ることが今は十分である。第９図のビタービ・デコーダ４６Ａ〜４６Ｌは入力ビ ットＸ２ではなくて、ビットＹ２の見積もりのみを含む。したがって、それぞれ の各デコーダ４６Ａ〜４６Ｌから入力ビットＸ１とＸ２の見積もりを回復するた めに相補モジュロ２後符号器４８Ａ〜４８Ｌを受信機で用いる。各後符号器４８ Ａ〜４８Ｌは入力ビットＹ１と出力ビットＸ１の間に直接経路を有し、かつ、フ ィードフォーワード回路を有する。そのフィードフォーワード回路では出力ビッ トＹ２がモジュロ２加算器９２の１つの入力端子に直接加えられ、１記号遅延素 子９４を介して加算器９２の第２の入力端子に加えられる。加算器９２の出力は 入力ビットＸ２の見積もりを有する。最後に、後符号器４８Ａ〜４８Ｌから復号 されたビットＸ１、Ｘ２が、第３図にマルチプレクサ９６で示すようはさみ込ま れたビット流に多重化される。 本発明の他の実施例では、受信信号のＳ／Ｎ比が比較的高い場合に、コストを 低減した受信機を構成するために、第１０図に示すように各ビタービ・デコーダ ４６Ａ〜４６Ｌをスライサー９８で置き換えることができる。これは、地上通信 より高いＳ／Ｎ比を通常示すケーブル通信野場合にしばしば行われることである 。したがって、ＴＣＭ符号化利得と受信機の複雑さおよびコストとの全てを同時 に最適にすることはできない。第１０図を参照して、すらいさー９８は３つのス ライスレベル（−４、０、＋４）により特徴付けられる。−４よりも負であるレ ベルを持つ受信した記号はスライサー９８によりビットＹ２Ｙ１＝００として、 −４と０の間のレベルがＹ２Ｙ１＝０１として、０と＋４の間のレベルがＹ２Ｙ １＝１０として、＋＄より正のレベルがビットＹ２Ｙ１として復号される。前の ように、ビットＹ２Ｙ１はそれぞれの後符号器４８Ａ〜４８ＬによりっビットＸ ２Ｘ１の見積もりに変換される。第５図のマッパー４９を再び参照して、連続す る記号レベルが前記したようにビットＺ２Ｚ１の共通の値により表されるから、 スライサー９８は受けた記号の適切な復号を行う。したがって、本発明のこの実 施例は、８レベルＴＣＭシステムと等しいビット伝送速度を提供する４レベル送 受信装置を実現するが、ＴＣＭ符号化利得が実現されないためにＳ／Ｎ性能は悪 い。 第８図を再び参照して、くし形フィルタ４２はＮＴＳＣ同一チャネル妨害を減 少する希望の作用を行うが、ビットＸ１とＸ２を回復するために最適ＭＬＳＥビ タービ復号を用いる場合にはデコーダ４４Ａ〜４４Ｌが一層複雑になる。とくに 、最適ＭＬＳＥビタービ・デコーダは符号器の状態ばかりでなく、くし形フィル タ４２の遅延素子７６の状態も考慮に入れなければならない。符号器の状態は４ つあり、各状態に入るには４つの可能なやり方があるから（符号器３２ｂの各状 態に対して遅延素子７６の４つの可能なじ状態がある）、最適な復号器は１６の 状態トレリスを処理しなければならない。また、デコーダは各状態に入る４つの 分岐を考慮しなければならない。各符号器状態にはただ２つの分岐が入る。その ようなデコーダを第１１図に示す。そのデコーダは全く複雑であるがそれの設計 は 比較的容易である。とくに、このデコーダの機能は第９図に示すデコーダのそれ に類似するが（したがって、同じ参照番号を用いている）、調度４つの分岐メト リックスの代わりに１５の分岐メトリックスを発生する要求を含めて、それの構 成は非常に複雑になる。分岐メトリックスは受けた記号レベルと、くし形フィル タ４２の出力端子における可能な１５個の各コンステレーション点の間の差を表 す（すなわち、８つのレベルの直線組合わせが１６の可能な出力レベルを提供す る）。 第１２図の表は、くし形フィルタ４２の出力端子からビットＸ１とＸ２を回復 するために用いるビタービ・デコーダ４４Ａ〜４４Ｌの構成を簡単にし、それに よりコストを低減するための本発明の技術を示す。第４図に示すようにビットＸ ２を前符号化することにより可能にされるこの簡単化は、デコーダの基礎を成す トレリス線図を製作する際にくし形フィルタ４２の遅延素子７６からの状態情報 のいくらかを無視することにより達成される。とくに、後で詳しく説明するよう に、くし形フィルタの遅延素子７６の可能な８つの状態のサブセットａ，ｂ，ｃ ，ｄを特定する情報のみを考慮することにより、本発明のこの態様に従って達成 される。遅延素子７６の出力が参照文字Ｖにより表されるものとすると、符号器 とチャネルとの組合わされた状態をＱ１（ｎ）Ｑ０（ｎ）Ｖ１Ｖ０（ｎ）として 表すことができる。ここにサブセットＶ１Ｖ０（ｎ）＝サブセットＺ１Ｚ０（ｎ −１）である、すなわち、遅延素子７６の状態は以前の記号のサブセットにより 表される。 次に第１２図の表を参照する。１列目は組合わせた符号器とチャネルの時刻ｎ における状態（遅延素子７６の状態を表すためにサブセット情報のみを用いる） Ｑ１Ｑ０Ｖ１Ｖ０を表す。図示のように、８つの可能な状態００００、００１０ 、０１００、０１１０、１００１、１０１１、１１０１および１１１１がある（ 全ての例でＱ１＝Ｖ０であることに注意されたい）。それら８つの状態は、符号 器 ３２ｂの状態Ｑ１Ｑ０を与える第６図の表の最後の２列と、任意の時刻（ｎ＋１ ）における遅延素子７６の出力Ｖの関連するＶ１Ｖ０サブセットから得たもので ある。時刻（ｎ＋１）におけるＶ１Ｖ０サブセットは時刻ｎにおける出力ビット Ｚ１Ｚ０と同じであることに気がつくであろう（第６図の表の３列目を参照され たい）。組合わせた符号器とチャネルの各状態Ｑ１Ｑ０Ｖ１Ｖ０は、入力ビット Ｘ１の可能な各値ごとに１回ずつ、第１２図の表に２回記載している（表の３列 目を参照されたい）。表の４列目は符号器／チャネルの各状態と入力ビットＸ１ の各値について時刻ｎにおけるサブセットＺ１Ｚ０を表す。それらの値は関係Ｚ １＝Ｘ１およびＺ０＝Ｑ０を基にして得られる。表の１列目のＶ１Ｖ０サブセッ トと、表の４列目を構成するＺ１Ｚ０サブセットは、第５図のマッパー４９の２ 列目と５列目にそれぞれ示されているサブセット識別子により識別される。 第８図を再び参照して、各符号器４４Ａ〜４４Ｌに加えられるくし形フィルタ ４２の直線加算器７４の出力が文字Ｕにより識別され、受けた記号の値マイナス 以前の記号の値を有する。この値は第１２図の表の６列目にＺサブセットＺ１Ｚ ０とＶサブセットＶ１Ｖ０の差としてサブセット識別子（ａ−ｄ）で表されてい る。したがって、たとえば、表の１行目について時刻ｎにおけるＵサブセットは （ｄ−ｄ）であり、４行目については（ｃ−ｄ）、等である。第１３図でＵサブ セットの可能な値が各Ｚサブセット（ａ，ｂ，ｃおよびｄ）から各Ｖサブセット （ａ，ｂ，ｃおよびｄ）を差し引くことにより得られる。とくに、可能な各Ｚサ ブセットが図の１番上に沿って、それぞれのサブセットのレベルの対応する黒丸 により識別される。たとえば、サブセットａは８レベルの−１と＋７を有し、サ ブセットｂはレベル−３と＋５を有する、等である。同様に、可能な各Ｖサブセ ットは図の左側余白に沿って識別される。Ｕサブセット（Ｕ＝Ｖ−Ｚ）を得るた めに各Ｖサブセットを各Ｚサブセットから差し引いた結果を図の中に示す。たと えば、Ｕサブセット（ａ−ａ）、第１２図の最後の行を見よ、はａサブセットレ ベル−１と＋７をａサブセット−１および＋７から差し引くことにより得られる 。そうすると第１３図の上左隅に示すように３つのレベル＋８、０、−８が得ら れる。同様に、Ｕサブセット（ａ−ｂ）、第１２図の８行を見よ、はｂサブセッ トレベル−３と＋５をａサブセット−１および＋７から差し引くことにより得ら れる。そうすると図示のように３つのレベル＋１０、＋２、−６が得られる、等 である。 第１３図に示す１６個のＵサブセットを調べると、各サブセットは、以後コセ ットと呼ぶことにする７つの共通サブセットの１つに属することがわかる。それ ら７つのコセットは第１４図に示され、コセットＡ（Ｕサブセットａ−ａ、ｂ− ｂ。ｃ−ｃおよびｄ−ｄ）、Ｂ１（Ｕサブセットｂ−ａ、ｃ−ｂ。およびｄ−ｃ ）、Ｃ１（Ｕサブセットｃ−ａ、およびｄ−ｄ）、Ｃ２（Ｕサブセットａ−ｃお よびｂ−ｄ）、Ｄ１（Ｕサブセットｄ−ａ）およびＤ２（Ｕサブセットａ−ｂ、 ｂ−ｃおよびｃ−ｄ）として識別されている。各Ｕサブセットに対するコセット も第１２図の表の７列に示されている。各コセットは可能な１５のレベルのうち の３つを有する。 第１２図の表の最後の列は、第６図の表の最後の２列に対応するが、時刻（ｎ ＋１）における符号器／チャネルの状態Ｑ１Ｑ０Ｖ１Ｖ０を表す。表の最初の列 と最後の列をいま用いて、第１５図に示すように組合わせた符号器／チャネルの ためのトレリス状態遷移図を構成できる。したがって、トレリス状態遷移図は８ つの状態を有する。各状態から２つの分岐が出る。各分岐には入力ビットＸ１と 記され、それぞれの遷移にはコセットＡ、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、およ びＤ２が組合わされる。第１５図のトレリス図をいま用いてくし形フィルタ４２ の加算器７４の出力Ｕからの入力ビットＸ１を見積もるために、複雑さを減少し たビタービ・デコーダ（各デコーダ４４Ａ〜４４Ｌのために）の基礎を提供でき る。第１１図の最適ビタービ・デコーダの他の実施例を構成するこのデコーダは 第１６図に示すビタービ・デコーダの構成を取ることができる。このビタービ・ デコーダを実現するために用いる装置は第９図および第１１図のデコーダに用い るものに類似したものにでき、したがって、分岐メトリック発生器８４と、ＡＣ Ｓユニット８６と、経路メトリック記憶メモリ８８と、トレースバックメモリ９ ０とを有する。第１６図のデコーダの場合には、正方形状にされたユークリッド （ｓｑｕａｒｅｄ Ｅｕｃｌｉｄｅ）をおのおの表し、または加算器１１２を受 ける７つの分岐メトリックを発生するために分岐メトリック発生器８４がプログ ラムされる。加算器１１２の１つの入力端子がくし形フィルタの出力端子に直結 され、第２の入力端子が１２記号遅延素子１１４によりくし形フィルタの出力端 子に接続される。記号間隔１３〜１６の間にマルチプレクサ１１０のＢ入力が選 択され（すなわち、１２記号クロックだけ遅延させられた同期期間）さもなけれ ばＡ入力が選択される。 動作においては、同期期間中のくし形フィルタ４２の出力は： Ｓ０〜Ａ（ｎ−１） Ｓ１〜Ｂ（ｎ−１） Ｓ２〜Ｃ（ｎ−１） Ｓ３〜Ｄ（ｎ−１） マルチプレクサ１１０のＡ入力端子を介してデコーダに加えられるこの情報は 意味のあるデータを表さないから、デコーダにより無視される。しかし、時刻ｎ に生ずるデータセグメント中の次の記号（すなわち、サブセグメントＥからの記 号）から始まって、同じサブセグメントからの記号が一緒に適切にくし形濾波さ れ、マルチプレクサ１１０のＡ入力端子を介してデコーダに供給される。時刻（ ｎ＋１）に生ずるデータセグメントの初めの４つの記号の間は、マルチプレクサ １１０のＢ入力が選択される。この期間中のくし形フィルタ４２の出力は： Ａ（ｎ＋１）〜Ｓ０ Ｂ（ｎ＋１）〜Ｓ１ Ｃ（ｎ＋１）〜Ｓ２ Ｄ（ｎ＋１）〜Ｓ３ それらの値は、同期期間中に発生されて遅延１１４に蓄積されているくし形フ ィルタからの４つの出力に、加算器１１２で組合わされ、４つの連続する出力Ａ （ｎ＋１）−Ａ（ｎ−１）、Ｂ（ｎ＋１）−Ｂ（ｎ−１）、Ｃ（ｎ＋１）−Ｃ（ ｎ−１）およびＤ（ｎ＋１）−Ｄ（ｎ−１）を供給する。各出力は希望したもの と同じサブセグメントからの組合わされたデータ記号を表すことに気が付くであ ろう。その後で、マルチプレクサ１１０のＡ入力が再び選択され、正常な処理が 続行される。 第２１図は本発明の受信機で用いられ、かつ本発明の同期挿入の面に従って改 造した後符号器の実施例を示す。たとえば、第８図および第１０図の後符号器４ ８Ａ〜４８Ｌを参照されたい、モジュロ加算器１２０とフィードフォーワード遅 延１２２を含む改造した後符号器は、同期期間中に遅延１２２の出力端子をそれ の入力端子に結合し、さもなければ後符号器の入力信号を遅延１２２を介して加 算器１２０の入力端子に加えるためにマルチプレクサ１２４を更に含む。その結 果、後符号器の出力が無視される期間である同期期間の後で、改造された各後符 号器４８Ａ〜４８Ｌはそれのそれぞれの遅延１２２に、希望に応じて組合わされ るサブセグメントからの記号を記憶する。 フレーム同期の挿入および処理は、データセグメント同期に関連して上で説明 した方法とほとんどおなじようにして行われる。更に詳しくいえば、フレーム同 期期間中、すなわち、各フレームの初めのデータセグメント中に、発生器６６お よびマルチプレクサ６２が、フレーム同期記号Ｖ０〜Ｖ６７２を、第２２図に示 すようにフレーム同期セグメントＳ０の初めの６７２個の記号位置に挿入するた めに、最初に動作させられる。フレーム同期セグメントの最後の１２個の記号が ＲＡＭ６４によりデータ流に挿入され、以前のフレーム（ＲＡＭ６４に以前に書 込まれた）の最後のデータセグメントＳ３１２の１２個の記号を構成する。また 、マルチプレクサ４６、５３および５５のＢ入力がフレーム同期期間中に選択さ れ、遅延素子４８、５４および５６が、次のデータセグメントＳ１のセグメント 同期期間が終わった時に、第１８図に示す状態を取る。 第２０図および第２１図の回路は、各サブセグメントＡ〜Ｌからの記号が同じ サブセグメントの記号のみにより処理されるようにするために、前記したように して動作する。フレーム同期セグメントＳ０中は２つの回路の出力は意味のある データを表さず、したがって、サブセグメントの処理中は無視される。 前記したように、本発明のシステムは、たとえば、ビット伝送速度を高くする ために種々のマッピング・コンステレーションで利用され、かつ、ＱＡＭなどの 種々の変調法で利用される。第２３図は、各記号が、前記した２ビットの代わり に３ビットを表すようなシステムに本発明を応用したことを示す。図示のように 、３つの入力データビットＸ１、Ｘ２およびＸ３が記号レートで供給され、ビッ トＸ３とＸ２は、モジュロ４組合わせ器４４′を含むモジュロ４前符号器３２ａ ′によりビットＹ２とＹ２に変換され、ビットＺ３とＺ２として１６レベル記号 マッパー４９１の第３の入力端子と、コンボリューション符号器３２ｂに加えら れる。符号器３２ｂはマッパー４９１の第４の入力端子に加えるためのビットＺ ０を発生する。前記実施例におけるように、ビットＺ１ Ｚ０はサブセットａ、 ｂ、ｃ、およびｄを識別する。各サブセットは４つの記号レベルを有する。また 、各サブセット内ではそれぞれの記号振幅は８ユニットの大きさだけ異なり、ビ ットＺ３Ｚ２Ｚ１の共通状態により、連続する記号レベル（たとえば、−１５、 −１３）が選択される。したがって、第２３図の回路により発生された信号は前 記技術を用いて復号できる。この例では、最適ＭＬＳＥデコーダ（すなわち、前 符号器を考慮に入れず、かつくし形フィルタの出力を復号するために使用される ）が 符号器が有する状態の数の８倍の状態を有する。モジュロ４前符号器を含んでい ることにより、符号器の有する状態の数の２倍だけを有し、符号化されていない ビットを誤りの伝播なしに依然として復号するトレリスで動作できるようにされ る。 第２４図Ａおよび第２４図ＢはＱＡＭ変調器への本発明の応用を示す。第２４ 図Ａに示すように、３つの入力ビットＸ１、Ｘ２およびＸ３が供給される。ビッ トＸ３とＸ２はそれぞれのモジュロ２前符号器３２１１と３２１１１により独立 に前復号化されて出力ビットＺ３とＺ２を供給し、ビットＸ１はコンボリューシ ョン符号器３２ｂに供給されて出力ビットＺ１とＺ０を発生する。出力ビットＺ ３Ｚ２Ｚ１Ｚ０は記号マッパー４９１１に供給されて、サブセットａ−ｄの１つ に属する直角に関連させられた１６個の記号を発生する。それらの記号はＱＡＭ 変調器３６１に供給される。上記したことに関連して、ビットＺ１Ｚ０はそれぞ れの記号サブセットａ−ｄを識別することを再び観察されるであろう。前符号器 なしに最適に復号するには２３＝符号器が有する状態の数の８倍を有するデコー ダを要する。前符号器を用いると、デコーダは２倍の状態数を持つだけである。 第２３図および第２４図のシステムのための受信機は、第８図に全体として示 す構成を取ることができる。第２３図のシステムの場合には、第２５図Ａに示す ように、モジュロ４組合わせ器９２′を含むモジュロ４後符号器４８′は各モジ ュロ２後符号器４８Ａの代わりとなり、第２４図Ａおよび第２４図Ｂのシステム の場合には、第２５Ｂ図に示すように、後符号器４８Ａ″と４８Ａ′′′が各モ ジュロ２後符号器４８Ａの代わりとな。 本発明の以上説明した実施例を当業者は、それの真の要旨および範囲を逸脱す ることなしに、数多く変更されることが明らかであろう。本発明は請求の範囲ん いおいて定められるものによってのみ限定されるべきである。

Claims (1)

1. 【特許請求の範囲】 １． 複数のソースデータバイトを表す複数の符号化されたデータ記号を、デ ータフレームを含む所定数のデータセグメントであってそのうちの所定の１つが フレーム同期セグメントを含むような前記所定数のデータセグメントに配置する 過程と、前記フレーム同期セグメントの直前のデータセグメントの最後のＮ個の 符号化された記号を前記フレーム同期セグメントの最後のＮ個の記号位置にコピ ーする過程とを含むデータフレームを構成する方法。 ２． 請求の範囲１記載の方法であって、Ｎは１２に等しく、前記所定数のデ ータセグメントは３１３個を含む方法。 ３． 請求の範囲１または２記載の方法であって、前記フレーム同期セグメン トの直前のデータセグメントの最後のＮ個の符号化された記号をメモリに記憶す るために書込む過程と、記憶された前記Ｎ個の符号化された記号を前記メモリか ら読出し、前記フレーム同期セグメントの最後のＮ個の記号位置に挿入する過程 とを含む方法。 ４． 請求の範囲１または２記載の方法であって、前記フレーム同期セグメン ト以外の各前記データセグメントは、前記ソースデータバイトの隣接する群を表 す複数の符号化された前記記号をおのおの含むＮ個のはさみ込まれたサブセグメ ントを含み、最初のＭ個のサブセグメントのおのおのの最初の記号は所定のデー タセグメント同期記号を含み、ＭはＮより小さくて、４に等しいか、４より大き く、残りの各セグメントの最初の符号化されたデータ記号を、それぞれのサブセ グメントの符号化されたデータ記号に適切にはさみ込む方法。 ５． 請求の範囲４記載の方法であって、Ｎは１２に等しく、Ｍは４に等しい 方法。 ６． 請求の範囲５記載の方法であって、固定した記号レートで複数のデータ 記号を供給する過程と、前記複数のデータ記号を符号化して、符号化された前記 データ記号を得る過程とを含み、前記符号化過程は、前記データ記号を長さが１ ２記号間隔である遅延素子に加える過程と、前記データセグメント同期記号に対 応する記号間隔中に、前記遅延素子の出力をそれの入力端子に帰還する過程とを 含む方法。 ７． 複数の連続するデータフレームを含むデータ信号を受信する手段と、復 号手段とを含み、各前記データフレームは、複数のソースデータバイトを表し、 かつ所定数のデータセグメント内に配置された複数の符号化されたデータ記号を 含み、各データフレームのデータセグメントの所定の１つはフレーム同期セグメ ントを含み、それの最後のＮ個の記号は直前のデータセグメントの最後のＮ個の 符号化されたデータ記号のコピーを含み、前記復号手段は前記受信データ信号に 応答して前記ソースデータバイトを表す複数の見積もったデータバイトを得るこ とを特徴とする受信機。 ８． 請求の範囲７記載の受信機であって、前記所定の数は３１３に等しく、 Ｎは１２に等しい受信機。 ９． 請求の範囲７または８記載の受信機であって、前記フレーム同期セグメ ント以外の各前記データセグメントは、前記ソースデータバイトの隣接する群を 表す複数の符号化された前記記号をおのおの含むＮ個のはさみ込まれたサブセグ メントを含み、前記復号手段は、各前記サブセグメントを独立に復号して、隣接 するデータバイトの前記群の対応する１つを表す複数の見積もったデータバイト を得るための手段を含む受信機。 １０． 請求の範囲９記載の装置であって、各データセグメントの最初のＭ個 のサブセグメントのおのおのの最初の記号は所定のデータセグメント同期記号を 含み、ＭはＮより小さく、４に等しいか、４より大きく、残りの各セグメントの 最初の符号化されたデータ記号が、それぞれのサブセグメントの符号化されてい るデータ記号に適切にはさみ込まれる受信機。 １１． 請求の範囲１０記載の受信機であって、Ｎは１２に等しく、Ｍは４に 等しい受信機。 １２． 請求の範囲１１記載の受信機であって、前記復号手段は長さが１２記 号間隔で、前記受信手段に結合された遅延素子と、この遅延素子の出力を、前記 データセグメント同期記号に対応する記号間隔中に、それの入力端子に帰還する 手段とを含む受信機。 １３． 請求の範囲１１または１２記載の受信機であって、受けた符号化され たデータ記号を、それより１２記号間隔先行する符号化されたデータ記号から差 し引くための手段を含み、前記受信信号に応答して同一チャネル妨害を減少する 直線フィルタと、濾波された符号化された各記号をそれより１２記号間隔先に発 生された濾波された符号化された記号に加える手段と、各データセグメントの記 号間隔１３〜１６の間に前記加える手段の出力を前記復号手段に供給し、さもな ければ前記差し引く手段の出力を前記復号手段に供給する手段とを含む受信機。