JPH10505448A - 埋込み形サーボハードディスクドライブにおけるデータセクタの探索回路および方法 - Google Patents

Abstract

(57)【要約】 セクタ回路（２２）は、データ記憶装置（２０）の回転ディスク（２４）上のデータトラック（６０、６２）内のデータ記憶セクタを探索する。データ記憶装置（２０）は、該セクタへの書込み、および該セクタからの読取りのために、回転ディスク（２４）に対しサーボシステム（４４、３６）により位置決めされるトランスジューサヘッド（３０）を有する。サーボシステム（４４、３６）は、回転ディスク（２４）内に埋込まれたサーボパターン（６４）上を通過するトランスジューサヘッド（３０）に応答して、サーボエラー信号を発生する。諸セクタは、それぞれのサーボパターン対の間で延長するデータウェッジ（７０−８０、８２−９２）内に配置される。ヘッダ（６６、６８、９３）は、回転ディスク（２４）上に記憶され、データウェッジに関連する。セクタ回路（２２）は、サーボパターンに関してヘッダを探索し、ヘッダを識別する識別フィールドと、データウェッジ間に分割されたセクタに対するバイトの分配を表示するオフセットフィールドと、を含むヘッダから情報を受取って記憶する。制御回路（１７６）は、識別フィールドと、オフセットフィールドと、の値に基づきセクタを探索する。

Description

【発明の詳細な説明】 埋込み形サーボハードディスクドライブにおける データセクタの探索回路および方法 発明の背景 本発明は、一般的にはハード磁気ディスクドライブに関し、特に、その磁気デ ィスクドライブの磁気ディスク上のデータセクタの探索に関する。 回転媒体形大容量記憶装置においては、データは磁気ディスク、または光磁気 ディスク上の、異なる直径の一連の同心トラック内に記憶される。それらの同心 トラックはそれぞれ、ディスクの２つの半径の間の角にわたり、トラックに沿っ て延長するセクタに分割される。特に、回転ディスク磁気データ記憶装置におい ては、ディスクは磁化可能な表面コーティングを有し、該表面コーティングの小 部分、すなわちセルは、１つのセルから次のセルへと変化する磁化を有しうる。 データは、トランスジューサヘッドにより書込まれ、また後に読取られ、トラン スジューサヘッドはディスクの表面上に懸垂されて、書込みの場合には表面コー ティングのセルを磁化し、あるいは、読取りの場合には隣接セルの磁化の差に応 答する。読取りおよび書込みの動作は共に読取り／書込み制御装置によって制御 され、読取り／書込み制御装置は、書込みにおいてはトランスジューサヘッドへ コード化データを供給し、読取りにおいてはトランスジューサヘッドから磁気的 に発生せしめられた電圧パルスを受取る。そのようなシステムが動作するために は、セルのグループを含むセクタが、読取りまたは書込みの前に探索されなけれ ばならない。慣例として、データセクタに先立ついくつかのセルをコード化する ことにより、後続のセクタグループを識別するヘッダとして役立てる。トランス ジューサヘッドがヘッダとのアラインメントに近づいた時、トラック上のヘッダ 情報の書込みまたは読取りを可能ならしめるために、前記制御装置へセクタ境界 の位置を指示するセクタ位置パルスを供給する、ある手段が具備される必要があ る。適切なセクタが到達され且つ識別された時は、ディスクからのデータの読取 り、またはディスクへのデータの書込みが行われうる。 ソフトセクタスキームは、セクタ位置情報を供給するために用いられる通常の スキームである。ソフトセクタスキームにおいては、セクタ境界は、セクタの一 部として形成されたアドレスマークにより識別される。アドレスマークは、ディ スク上のアドレスマークがデータおよびヘッダの書込みに用いられたコードを侵 害するなどして、データと間違えられることがないようになっている。制御装置 がセクタの始めに配置したアドレスマークに対しては、探索するための回路が用 いられる。その回路は、その時読取り／書込み制御装置へセクタ位置パルスを供 給する。ソフトセクタスキームは、雑音および媒体欠陥の影響を受けやすい公知 の欠点を有する。ディスク上のアドレスマークは、データが書込まれる磁気媒体 内のきずにより、またはトランスジューサヘッドがアドレスマーク上を通過する 時の、書込み可能化に用いられる書込みゲートの偶発的ターンオンにより、失わ れることがありうる。この最後の場合には、セクタ上に記憶されたそのアドレス マーク用のデータは、制御装置がそのセクタを探索するために必要なパルスを受 けなくなるので、検索されえない。もっとありふれた問題は、アドレスマークの 探索中の読取りエラーから起こり、それはセクタの見落としを生ぜしめてデータ 記憶装置のスループットを低下させる。 ソフトセクタスキームの好ましい代替物は、ハードセクタスキームの使用であ った。ハードセクタスキームにおいては、ディスクデータ記憶装置は、必要な間 隔でセクタ位置パルスを発生し、ディスク媒体自体のデータ部分における特殊デ ータの書込み、または再生は行わない。その代わり、トランスジューサヘッドは 、回転形データ記憶ディスク自体内に埋込まれたサーボパターンを検出する。あ るいは、トランスジューサヘッドとアラインされた別個のサーボヘッドが、別個 のサーボディスクの表面上へ書込まれたサーボパターンを検出する。セクタ位置 パルスは通常は簡単な回路により発生せしめられ、その回路は、所望の時間また はセクタ内バイト数をカウントした後に次のセクタ位置パルスを発生する。この タイプの簡単なハードセクタスキームは、ディスク記憶装置のことごとくのトラ ック上におけるセクタ位置パルス間の間隔が同じであったために、長年の間十分 目的にかなってきた。 できるだけ多くのデータをディスク上に記憶させようとする欲求は、ディスク の異なるトラックに対し、異なる周波数でデータを記録させることになった。定 密度記録スキームにおけるように、回転ディスク形大容量記録装置においてトラ ック毎のセクタ長が変化し始めた時、簡単なハードセクタスキームに問題が起こ った。定密度記録スキームにおいては、ディスクは複数の同心ゾーンに分割され る。書込み周波数は、ビット／ｃｍ（ビット／インチ）密度が全ディスクに対し てほぼ一定であるように、それぞれのゾーンに対し異なっている。書込み周波数 が最高である時は、与えられたトラック内に多数のセクタが配置される。異なる トラックに対し異なるデータ転送速度を用いる回転ディスクデータ記憶装置にお いては、セクタ位置パルスは、ディスク上のトランスジューサヘッドの半径方向 位置に依存する異なる速度で制御装置へ供給されなければならない。ソフトセク タスキームにおけるアドレスマークの使用は、この問題を解決するが上述の欠点 を生じる。 ソフトセクタスキームのこの欠点のために、さまざまなハードセクタスキーム が可変密度／ゾーン記録フォーマットにおいて用いられてきた。１つのそのよう なスキームは、インデックス点の生起を待って新しいゾーンパラメータのために リセットされるセクタカウンタを用いる。そこでは、スキームが、インデックス 点において、ゾーンからゾーンへ移動する時にセクタカウントの再確認を要求す るので、待ち時間が増加する。もう１つの解決法は、それぞれのゾーンのために 別個の専用セクタカウンタを備え、ゾーンが変化する時に適切なカウンタへスイ ッチする。このスキームは、ハードウェアの具体化において複雑性および経費を 増大させ、多数のゾーンが必要な時には実用的でない。 もう１つの従来技術の解決法は、本願の権利者を権利者とする特許である、ホ ルシンガ（Ｈｏｌｓｉｎｇｅｒ）に対する米国特許第５，０５０，０１３号に開 示されており、その内容はここで参照して本願に取り込むこととする。ホルシン ガの特許は、ディスクの回転速度と同期されディスクに沿っての距離を示すマス タクロック信号を発生するマスタクロック発振器と、サーボトランスジューサヘ ッドによりサーボディスク上に画定されたインデックス位置の通過をマークする マスタリセット発生器と、を含むハードセクタ回路を説明している。マスタクロ ック信号は、マスタリセット発生器が発生したマスタリセット信号によるリセッ トに続いてカウンタをクロックし、カウンタが、ディスク上のインデックス位置 に関するトランスジューサヘッドの、位置、またはインデックスからの時間、の 連続的表示を与えるように用いられる。アキュムレータが、前記インデックスか らの時間カウンタが該アキュムレータ内の次セクタ時間を超えた時、またはそれ に等しくなった時、比較器により使用可能化されるアキュムレータクロックから 発生するアキュムレータクロックパルスに応答して、次セクタ時間を累算するの に用いられる。従って、アキュムレータは、前記インデックスからの時間カウン タがセクタパルス位置に達する毎に、１セクタ時間だけ増加せしめられる。セク タ位置パルス発生器は、制御装置へのセクタ位置パルスを発生する。アキュムレ ータおよび前記カウンタは、マスタリセット発生器によりリセットされ、その後 、新しいセクタがトランスジューサヘッドと角的にアラインする毎にセクタ位置 パルスが発生せしめられる。 もう１つの従来技術の解決法は、ウィルソン（Ｗｉｌｓｏｎ）外の米国特許第 ４，９９９，７２０号に開示されており、その内容はここで参照して本願に取り 込むこととする。ウィルソンのハードセクタスキームは、複数の記録ゾーンに対 しセクタカウントを発生する単一セクタカウンタを含む。基準ゾーン内の諸セク タの生起に一致する周波数を有するマスタセクタカウントでカウントするための 、角位置カウンタもまた用いられる。ルックアップテーブルまたは計算アルゴリ ズムは、角位置カウントと、それぞれの記録ゾーン内の次の連続したセクタの生 起と、の間の差を表すオフセット値を発生する。 ハードセクタスキームは、ソフトセクタスキームの柔軟性を有する埋込み形サ ーボ回転ディスクデータ記憶装置のために所望されるが、繰返すサーボパルスの 信頼性を利用する。ハードセクタスキームは、低い経費で、またセクタシステム のハードウェアに対し過剰な複雑性を加えることなく、実現されることが所望さ れる。さらに、ハードセクタスキームは、セクタスキーム自体に対し最小の記憶 場所が割当てられることにより、データ記憶ディスク上に実現されることが所望 される。 発明の要約 本発明は、データ記憶装置の回転ディスク上の異なる直径の一連の同心データ トラック内のデータ記憶セクタを探索するセクタ回路に関し、該データ記憶装置 は、該セクタへの書込み、および該セクタからの読取りのために、回転ディスク に対しサーボシステムにより位置決めされるトランスジューサヘッドを有する。 該サーボシステムは、回転ディスク内に埋込まれたサーボパターン上を通過する トランスジューサヘッドに応答して、サーボエラー信号を発生する。諸セクタは 、それぞれのサーボパターン対の間で延長するデータウェッジ（ｄａｔａ ｗｅ ｄｇｅ）内に配置される。セクタ回路は、ヘッダから情報を受取って記憶する入 力レシーバを含む。ヘッダは、回転ディスク上に記憶され、少なくとも１つのデ ータウェッジに関連する。入力レシーバは、少なくとも１つのサーボパターンに 関してヘッダを探索する。ヘッダ情報は、ヘッダを識別する識別フィールドと、 関連するデータウェッジ内に記憶されている、該関連するデータウェッジの第１ セクタの選択されたデータグループの数を表示する第１オフセットフィールドと 、該関連するデータウェッジ内に記憶されている、該関連するデータウェッジの 最終セクタの選択されたデータグループの数を表示する第２オフセットフィール ドと、を含む。制御装置は、識別フィールドと、第１オフセットフィールドと、 第２オフセットフィールドと、の値に基づきセクタを探索する。 本発明の実施例において、現セクタカウンタは、入力レシーバがヘッダを受取 ってからトランスジューサヘッドが書込んだ、または読取ったセクタの数をカウ ントし、セクタのこの数を表す現セクタカウントを発生する。前記選択されたデ ータグループは通常はバイトであり、バイトカウンタは、トランスジューサヘッ ドが書込んだ、または読取った現セクタのバイト数をカウントする。さらに、ヘ ッダ情報は、関連するデータウェッジ内に記憶されている完全セクタおよびセク タの一部の総数を表す総セクタフィールドを含む。制御装置は、現セクタカウン ト、バイトカウント、および総セクタフィールドに基づいてセクタを探索する。 入力レシーバは、好ましくは、トランスジューサヘッドによるサーボパターンの 検出の持続時間を示すサーボ信号に応答して、ヘッダから情報を受取って記憶す る。 本発明の実施例は、ヘッダ情報内のエラーを検出し補正するヘッダエラー補正 回路を含む。データエラー補正回路は、セクタへ書込まれた、またはセクタから 読取られたデータ内のエラーを検出し補正する。ヘッダ補正回路は、好ましくは 、セクタへ書込まれた、またはセクタから読取られたデータ内のエラーを検出し 補正するデータエラー補正回路からは独立して、ヘッダ情報内のエラーを検出し 補正する。ヘッダエラー補正回路と、データエラー補正回路との分離は、本発明 のセクタ回路が、２つのデータウェッジ間に分割されたセクタにおけるデータの エラー検出および補正を処理することを可能ならしめる。そのわけは、データエ ラー補正回路が、現セクタの全ての選択されたデータグループが書込まれ、また は読取られ終わった場合に限り、現セクタへ書込まれた、または現セクタから読 取られたデータを検出し補正するからである。すなわち、セクタからのデータが ２つのデータウェッジ間に分割されている時は、該データが第２データウェッジ へ書込まれ、または第２データウェッジから読取られるまで、そのセクタのため のデータエラー検出および補正は延期される。 本発明によるセクタ回路の入力回路は、好ましくは、ヘッダ情報から現データ ウェッジの欠陥セクタを表示する欠陥管理ビットを受取って記憶する。好ましく は、欠陥管理ビットに応答して、トランスジューサヘッドが欠陥セクタへ書込み 、または欠陥セクタから読取るのを阻止する回路が備えられる。 本発明のある実施例は、それぞれのヘッダに関連する１つのデータウェッジに よりフォーマットされた、データ記憶ディスク上のデータ記憶セクタを探索する 。本発明はまた、単一ヘッダに関連する多重データウェッジによりフォーマット された、データ記憶ディスク内のデータセクタを探索するセクタ回路によっても 実施される。いずれの場合においても、本発明は毎ヘッダ多重セクタを可能にし 、フォーマット効率を増大させる。 図面の簡単な説明 第１図は、本発明によるセクタ回路を含む回転ディスクデータ記憶装置の概略 ブロック図である。 第２図は、本発明による埋込み形サーボフォーマットスキームを有するデータ 記憶ディスクの概略平面図である。 第３図は、本発明の埋込み形サーボフォーマットスキームにおいて用いられる ヘッダの図である。 第４図は、本発明の毎ヘッダ１データウェッジの実施例の読取り／書込みマッ プフローチャートである。 第５図は、第１図のセクタ回路のブロック図である。 第６図は、第５図の制御論理装置の詳細なブロック図である。 第７図は、第５図および第６図のセクタ回路の動作を示すタイミング図である 。 第８図は、本発明の実施例の毎ヘッダ多重データウェッジの読取り／書込みマ ップフローチャートである。 第９図は、第８図の毎ヘッダ多重データウェッジの実施例のためのセクタ回路 のブロック図である。 第１０図は、第９図のセクタ回路の動作を示すタイミング図である。 第１１図は、本発明のもう１つの実施例の、毎ヘッダ多重データウェッジの読 取り／書込みマップフローチャートである。 第１２図は、第１１図の毎ヘッダ多重データウェッジの実施例のためのセクタ 回路のブロック図である。 第１３図は、第１２図のセクタ回路の動作を示すタイミング図である。 実施例の詳細な説明 第１図に、番号２０により指示されている回転ディスクデータ記憶装置は、全 体が概略ブロック図の形式で示されている。回転ディスクデータ記憶装置２０は 、本発明によるセクタ回路２２を含む。データ記憶装置２０はホストコンピュー タ（図示せず）から情報を受取り、その情報を、第１図に示されているデータ記 憶ディスク２４のようなデータ記憶ディスク上に記憶する。通常のように、デー タ記憶装置２０は、記憶ディスク２４と同様な複数のデータ記憶ディスクを含む 。わかりやすくするために、以下の説明はデータ記憶ディスク２４に関してのみ 行う。データ記憶ディスク２４は、スピンドル２８上で矢印２６が示す方向に回 転する。データ記憶ディスク２４上に記憶されている情報は、後に該ディスクか ら、ホストコンピュータによるデータの要求に応答して読取られる。 データ記憶ディスク２４は、データ記憶装置２０がホストコンピュータから受 取った情報を、その上の同心データトラック上の角方向に延長するセクタ内に、 アクチュエータアーム３２が回転データ記憶ディスク２４上に懸垂したトランス ジューサヘッド３０により該セクタへ書込んだことによって記憶している。電気 機械的アクチュエータ３４はアクチュエータアーム３２を移動させ、それにより トランスジューサヘッド３０を選択されたデータトラック上へ移動させる。 読取り／書込み回路３６は、相互接続線３８を経てトランスジューサヘッド３ ０と通信する。トランスジューサヘッド３０は、回転データ記憶ディスク２４内 に埋込まれたサーボパターンを検出し、読取り／書込み回路３６へ位置エラー信 号を供給する。回転データ記憶ディスク２４上に埋込まれたサーボパターンはデ ータトラックを解明し、位置エラー信号はデータトラック内におけるトランスジ ューサヘッド３０のアラインメントを表示する。読取り／書込み回路３６は、線 ３８上へ供給された位置エラー信号に応答して、相互接続線４２上のサーボ位置 決め回路４０へサーボエラー信号を供給する。サーボ位置決め回路４０は、相互 接続線４４を経てアクチュエータ３４へ制御信号を供給し、トランスジューサヘ ッドを選択されたデータトラックとのアライン状態に保持する。 ホストコンピュータは、並列データ経路（図示せず）上の制御装置５０を経て データ記憶装置２０と通信し、制御装置回路５０を経てマイクロプロセッサ４６ へ指令を供給する。マイクロプロセッサ４６は、相互接続線４８を経てサーボ回 路４０へ位置決め信号を供給し、サーボエラー信号と共に、サーボ回路４０をし て、アクチュエータ３４への線４４上へ適切な信号を供給せしめ、それによりト ランスジューサヘッド３０を導いて通常のようにトラック間を移動させ、データ の書込みまたは読取りが行われるべき選択されたトラックに至らしめる。制御装 置回路５０は、これを通過するマイクロプロセッサ４６とホストコンピュータと の間の通信のフォーマットを定めるプロトコルを操作するハードウェアを含む。 従って、制御装置回路５０はホストコンピュータと直接通信し、ホストコンピュ ータの指令をマイクロプロセッサ４６へ供給する。 制御装置回路５０は相互接続線５２を経て、読取り／書込み回路３６へ制御信 号を供給し、また該回路から信号を受取る。読取り／書込み回路３６は、書込み 動作中には制御装置５０を経てホストコンピュータから受取ったコード化データ をトランスジューサヘッド３０へ供給し、読取り動作中にはトランスジューサヘ ッド３０から磁気的に発生した電圧パルスを受取って、制御装置５０を経てホス トコンピュータへ送る。従って、データ記憶ディスク２４上のセクタは、読取り ／書込み回路３６がデータ記憶ディスク２４に対して書込みまたは読取り動作を 開始する前に探索されなければならない。読取り／書込み回路３６はまた、線５ ２を経て制御装置回路５０へサーボ信号を供給する。線５２上のサーボ信号は、 トランスジューサヘッド３０による埋込み形サーボパターンの検出の持続時間を 表示する。制御装置回路５０内にあるセクタ回路２２は、線５２上のサーボ信号 に応答して、回転データ記憶ディスク２４のデータトラック上のデータウェッジ 内のデータ記憶セクタを探索する。それらのウェッジは、２つのサーボパターン 間をトラックに沿って延長する。 マイクロプロセッサ４６はまた、制御装置５０を経てホストコンピュータから 、読取り／書込み回路３６に関連する指令を受け、これらの指令を表す信号を、 相互接続線５４を経て読取り／書込み回路３６へ供給する。ホストコンピュータ はまた制御回路５０を経て、制御回路５０に関連する指令をマイクロプロセッサ ４６へ供給し、マイクロプロセッサ４６は、これらの指令を表す信号を相互接続 線５６を経て制御装置回路５０へ供給する。 第２図は、データ記憶ディスク２４上の同心データトラック内の角方向に延長 するセクタ上に、情報がどのようにして記憶されるかを示す。このデータ記憶デ ィスク２４のレイアウトは、純粋に例示を目的とするものであり、本発明により 可能な多くの他のフォーマットが存在する。わかりやすくするために、内径デー タトラック６０と、外径データトラック６２との、２つのデータトラックのみを 示してある。６つのサーボパターン６４が、データ記憶ディスク２４内に６０° の間隔で埋込まれている。ヘッダ６６は、内径データトラック６０上のサーボパ ターンから時計回りに続いて、それぞれのサーボパターンに隣接して配置されて いる。ヘッダ６８は、データトラック６２上のそれぞれのサーボパターンに隣接 して配置され、該サーボパターンから時計回りに続いてている。それぞれのヘッ ダ６６および６８はサーボパターンに続いているので、これらのヘッダは以下に 述べるように容易に探索される。６つのデータウェッジ７０、７２、７４、７６ 、７８、および８０は、それぞれのデータウェッジがヘッダ６６とサーボパター ン６４との間に挟まれるように、データトラック６０上に配置されている。同様 に して、６つのデータウェッジ８２、８４、８６、８８、９０、および９２は、そ れぞれのデータウェッジがヘッダ６８とサーボパターン６４との間に挟まれるよ うに、データトラック６２上に配置されている。第２図に示されているように、 データトラック６０およびデータトラック６２上に配置されたそれぞれのデータ ウェッジは、複数のデータ記憶セクタを含む。しかし、データウェッジは、セク タの一部のみを含みうる。 第２図に示されているように、データウェッジ７０は、１つのセクタフラグメ ントと、２つの完全セクタとを含む。データウェッジ７２は、２つの完全セクタ を含む。データウェッジ７４は、３つの完全セクタを含む。データウェッジ７６ は、２つの完全セクタと、１つのセクタフラグメントとを含む。データウェッジ ７８は、１つのセクタフラグメントと、２つの完全セクタとを含む。データウェ ッジ８０は、２つの完全セクタと、１つのセクタフラグメントとを含む。データ トラック６２に関しては、データウェッジ８２は、１つのセクタフラグメントと 、３つの完全セクタとを含む。データウェッジ８４は、４つの完全セクタを含む 。データウェッジ８６は、４つの完全セクタを含む。データウェッジ８８は、３ つの完全セクタと、１つのセクタフラグメントとを含む。データウェッジ９０は 、１つのセクタフラグメントと、４つの完全セクタとを含む。データウェッジ９ ２は、３つの完全セクタと、１つのセクタフラグメントとを含む。 データ記憶ディスク２４上のそれぞれのデータウェッジは、多くて２つのセク タフラグメントを含みうる。そのわけは、データウェッジの第１セクタと最終セ クタとが、ちょうどそのウェッジの２つの端部境界の対応する１つを横切って分 割され、それにより２つの隣接データウェッジ間に分配されうるからである。ど れだけ多くのセクタが特定のデータウェッジ内に含まれるかに関する情報は、そ の特定のデータウェッジに関連するヘッダ内に含まれる。最終セクタ、または第 １セクタ、または双方、が２つのデータウェッジヘ分割されるかどうかの情報も 、その特定のデータウェッジに関連するヘッダ内に含まれる。 第３図には、典型的なヘッダの例が９３に全体的に示されている。例としての ヘッダ９３は、９つのバイト（バイト０からバイト８まで）を含む。バイト０は 、９４に示されている第１ヘッダ識別フィールド（ＩＤ１）を含む。バイト１は 、 ９６に示されている第２ヘッダ識別フィールド（ＩＤ２）を含む。バイト２は、 ９８に示されている第３ヘッダ識別フィールド（ＩＤ２）を含む。フィールドＩ Ｄ１からＩＤ３まではいっしょに、ヘッダ９３独自の識別を与える。バイト３は 、１００に示されている第１フラグフィールドを含む。第１フラグフィールド１ ００は、ヘッダ９３に関連するデータウェッジが、データトラックの最終セクタ を含有するかどうかを示すビットを含む。第１フラグフィールド１００はまた、 データウェッジ内に１つより少ないセクタが記憶され、データウェッジ内に記憶 されているセクタのこの一部が分割されたセクタの最終フラグメントであるかど うかを示すビットをも含む。このビットは、データ記憶装置が、あるデータウェ ッジ内に１つより少ないセクタを記憶している場合にのみ必要とされる。 バイト４は、１０２に示されている第２フラグフィールドを含む。第２フラグ フィールド１０２は、ヘッダ９３に関連するデータウェッジ内に記憶されている 、セクタおよびセクタの一部の総数を表す、１０２Ａに示されている総セクタフ ィールドを含む。第２フラグフィールド１０２はまた、１０２Ｂに示されている 欠陥管理ビットをも含む。欠陥管理ビットの機能は、後述される。バイト５およ び６は、１０４に示されている第１オフセットフィールドを含む。第１オフセッ トフィールド１０４は、データトラック上の前のデータウェッジと、ヘッダ９３ に関連する現データウェッジと、の間で分割されるセクタを処理するために用い られる。第１オフセットフィールド１０４は、データウェッジ内に記憶される、 該データウェッジの第１セクタのバイト数を示す。ヘッダのバイト７および８は 、１０６に示されている第２オフセットフィールドを含む。第２オフセットフィ ールド１０６は、ヘッダ９３に関連する現データウェッジと、データトラック上 の次のデータウェッジと、の間で分割されるセクタを処理するために用いられる 。第２オフセットフィールド１０６は、データウェッジ内に記憶される、該デー タウェッジの最終セクタのバイト数を示す。 １０２Ｂに示されているように、ヘッダ９３内には５つの欠陥管理ビットが含 まれている。データ記憶ディスクのフォーマッティング中に発見される不良セク タを処理するためには、さまざまな欠陥管理スキームが存在する。不良セクタは 、欠陥管理ビットの状態を変化させることにより、不良としてマークされる。す な わち、欠陥管理ビットの２進状態は、セクタが不良であるか、良好であるかを表 示する。５つの欠陥管理ビットを用いれば、ヘッダ９３は最大で５つのセクタま で扱いうる。ある欠陥管理スキームは、それぞれのセクタに関連する２つのビッ トを有し、良好セクタ、スキップ（不良）セクタ、および再割当て（不良）セク タを表示することにより、不良セクタに関しより多くの情報を提供する。これら の欠陥管理スキームにおいては、少なくとも３つの状態が可能なので、２ビット が必要とされる。さまざまな管理スキームが公知であり、ヘッダに対し追加のビ ットまたはバイトを加えることにより容易に適応可能である。このようにして、 不良セクタは書込まれず、または読取られない。 毎ヘッダ単一データウェッジ 第２図に示されているように、データ記憶ディスク２４は、１つのデータウェ ッジのみがそれぞれのヘッダに関連するようにフォーマットされる。第４図には 、本発明の毎ヘッダ１データウェッジの例に対する、読取り／書込みマップフロ ーチャートが示されている。第４図のアルゴリズムは、判断ブロック１１０から 開始される。判断ブロック１１０において、読取り／書込み回路３６は、トラン スジューサヘッド３０がデータ記憶ディスク２４上のサーボパターンを検出する のを待つ。トランスジューサヘッド３０がサーボパターンを検出すると、トラン スジューサヘッド３０は、サーボパターンが磁気的に発生させた電圧パルスのバ ーストを読取り／書込み回路３６へ供給し、それらのパルスはデータよりも低い 周波数を有する。次に、読取り／書込み回路３６は、ブロック１１２に示されて いるように、最も最近のサーボパターンに関連するヘッダを読取る。またブロッ ク１１２において、読取り／書込み回路３６はヘッダ情報をセクタ回路２２へ供 給する。 判断ブロック１１４は、セクタ回路２２が、最も最近読取られたヘッダからの ３バイトのヘッダ識別フィールドを、マイクロプロセッサ４６から供給された３ バイトの目標識別フィールドと比較することを示す。もしヘッダ識別フィールド が、目標識別フィールドと一致しなければ、読取り／書込み回路３６は、判断ブ ロック１１４から判断ブロック１１０へ帰る分岐により示されているように、ト ランスジューサヘッド３０がディスク２４上の次のサーボパターンを検出するの を再び待つ。また判断ブロック１１４において、セクタ回路２２は、ヘッダに対 応するエラー補正コード（ＥＣＣ）に基づき、ヘッダに対するエラー検出および 補正を行うことにより、ヘッダ内のエラーを処理する。もしヘッダ情報が、ヘッ ダエラー処理により補正されなかったエラーを含んでいれば、読取り／書込み回 路３６は、判断ブロック３０４から判断ブロック３００へ帰る分岐により示され ているように、トランスジューサヘッド３０がデータ記憶ディスク上の次のサー ボパターンを検出するのを再び待つ。 もしヘッダ識別フィールドが、目標識別フィールドに一致して、最も最近読取 られたデータウェッジが所望セクタを含むことを示せば、判断ブロック１１６に 示されているように、セクタ回路２２は、マイクロプロセッサ４６から供給され るセクタオフセット値を、（第５図および第６図に示されている）現セクタカウ ンタが与える現セクタカウントと比較する。セクタオフセット値は、現データウ ェッジ内のどこに所望セクタが位置するかを表す。現セクタカウントは、書込ま れ、または読取られた、現データウェッジのセクタの数を示す。もし判断ブロッ ク１１６において、現セクタカウントがセクタオフセット値と一致していること がわかれば、判断ブロック１１８は、ヘッダに関連する欠陥管理ビットが示す、 スキップする必要のある不良セクタかどうかを示す。もし所望セクタに一致して いない場合、またはもしセクタに関連する欠陥管理ビットが不良セクタであるこ とを示している場合に、行われる動作は、後述される。 マイクロプロセッサのオフセット値に一致するカウント値を有するセクタが不 良セクタでない時は、セクタ回路２２は、読取り／書込み回路３６へ信号を送り 、ブロック１２０に示されているように、読取りゲート信号または書込みゲート 信号を起動し、一致したセクタの読取りまたは書込みを可能ならしめる。読取り ／書込み回路３６は、ビットクロック、すなわち読取り基準クロック出力信号を 発生し、該出力信号は、読取り動作中にはデータ記憶ディスク２４の回転速度に 、書込み動作中には書込み周波数に、同期せしめられる。書込みゲート信号に応 答しての書込み動作中においては、読取り／書込み回路３６の内部にある発振器 または周波数合成器が、前記ビットクロック出力信号を発生する。読取りゲート 信号に応答しての読取り動作中においては、読取り／書込み回路３６におけるプ ロ シージャが、ビットクロック出力信号周波数を、いつ内部発振器周波数から、読 取り／書込み回路内のフェーズロックループ（ＰＬＯ）から得られるＰＬＯ周波 数へスイッチすべきか、を確認する。このＰＬＯは、データ記憶ディスク２４か らのデータ検索におけるデータ速度によりセットされる周波数を有する。そのよ うなＰＬＯ同期回路の動作は本技術分野においては公知で、前記ホルシンガの米 国特許第５，０５０，０１３号に説明されており、該特許は前記背景の項におい て参照することにより、その内容を本願に取り込んでいる。内部発振器またはＰ ＬＯのいずれかに基づくビットクロック出力信号は、セクタ回路２２へ供給され るので、その中の（第５図および第６図に示されている）バイトカウンタは、ト ランスジューサヘッド３０により書込まれつつある、または読取られつつあるバ イトを正確にカウントする。 読取り／書込み回路３６は、データ記憶ディスク２４からデータを読取り、そ のデータを、直列形式をなす非ゼロ復帰（ＮＲＺ）信号フォーマットを有する信 号としてセクタ回路２２へ供給する。入来データは並列データに変換されるので 、バイトの境界が、データ内にバイトの境界を表示する特殊パターンを配置する ことにより決定されなければならない。従って、ブロック１２４に示されている ように、セクタ回路２２に含まれた（第５図に示されている）同期バイト検出回 路は、ＮＲＺヘッダ信号内の該特殊パターンを検出して、バイトの境界が存在す る場所を表示する。 セクタ回路２２が読取り／書込み回路３６へ信号を送って、読取りゲート信号 または書込みゲート信号のいずれかを起動すると、セクタ回路２２は、判断ブロ ック１２６に示されているように、セクタ回路の発生するオフセットイコール信 号が起動されるのを待つ。オフセットイコール信号は、読取られ、または書込ま れたバイトの数が、読取られつつある、または書込まれつつあるセクタまたはセ クタフラグメント内に含まれているバイトの数に等しくなった時に起動される。 オフセットイコール信号が起動されると、セクタ回路２２は、判断ブロック１２ ８に示されているように、いま書込まれ、または読取られたセクタが、関連する データウェッジの最終セクタであるかどうかを確認しなければならない。もし、 いま書込まれ、または読取られたセクタが、最終セクタでなければ、ブロック１ ３０に示されているように、セクタ回路２２は、そのセクタのデータフィールド に対し、該データフィールドに対応するＥＣＣに基づきエラー検出および補正を 行うことにより、該データフィールド内のエラーを処理する。エラー検出および 補正を行った後、判断ブロック１３１に示されているように、セクタ回路２２は 、マイクロプロセッサ４６により指定された、与えられた書込みまたは読取り動 作において転送されるべき所望数のセクタが、書込まれ、または読取られ終わっ たか否かを決定する。もしマイクロプロセッサ４６により指定された数のセクタ が、書込まれ、または読取られ終わっていなければ、判断ブロック１３１から判 断ブロック１１６へ帰る分岐により示されているように、データウェッジ内の次 のセクタが前のセクタと同様に処理される。もしマイクロプロセッサ４６により 指定された数のセクタが、書込まれ、または読取られ終わっていれば、ブロック １３３に示されているように、与えられた転送動作は完了している。 もし判断ブロック１２８において、書込まれ、または読取られたセクタが、デ ータウェッジの最終セクタであったとすれば、判断ブロック１２９に示されてい るように、セクタ回路２２は、与えられた転送動作において転送されるべき次の データウェッジに関連する次のヘッダを表示する２進数と考えられる、マイクロ プロセッサ４６が最初に供給した目標識別フィールドを増加させる。目標識別フ ィールドが増加せしめられる理由は、セクタ回路２２のための後述される特定の アドレス指定スキームにおいて、マイクロプロセッサ４６が、目標識別フィール ドおよびセクタオフセットにより、転送動作の開始セクタを指定するからである 。マイクロプロセッサ４６はまた、与えられた転送動作において転送されるべき セクタの数をも与える。このアドレス指定スキームにおいて、ヘッダ識別フィー ルドは連続しており、セクタオフセットは所望セクタが現データウェッジ内のど こに配置されているかを指定する。このアドレス指定スキームは、セクタ回路２ ２において用いられうるさまざまなアドレス指定スキームの１つに過ぎない。目 標識別フィールドが増加せしめられると、判断ブロック１３２に示されているよ うに、セクタ回路２２は現データウェッジの処理を続け、最終セクタが完全セク タであったか、またはセクタの一部であったか、を確認しなければならない。判 断ブロック１３２において、もし最終セクタが完全セクタであることが判明すれ ば、 ブロック１３６に示されているように、セクタ回路２２は、そのセクタのための データフィールドに対しエラー検出および補正を行うことにより、データフィー ルドにおけるエラーを処理する。 もし最終セクタがセクタの一部（不完全セクタ）であれば、そのセクタは少な くとも２つの隣接データウェッジへ分割される。従って、もし最終セクタが不完 全セクタであれば、判断ブロック１３５に示されているように、セクタ回路２２ は、この最終不完全セクタが分割セクタの最終フラグメントであったかどうかを 知らねばならない（ウェッジはちょうどセクタフラグメントから成るようにされ ている）。もしこの最終セクタフラグメントが分割セクタの最終フラグメントで なかったとすれば、ブロック１３４に示されているように、分割セクタのための データフィールドに対するＥＣＣ計算は、次のセクタフラグメントが与えられた セクタにおいて書込まれ、または読取られるまで延期される。この延期は、１つ またはそれ以上のサーボパターン検出を超えるものでありえ、またゼロまたはそ れ以上のヘッダを超えるものでありうる。ブロック１３４の出力は、サーボパタ ーンの次の検出を待つブロック１１０へ帰る分岐を示す。もしこの最終セクタフ ラグメントが分割セクタの最終フラグメントであったとすれば、ブロック１３６ に示されているように、セクタ回路２２は、完全セクタのためのデータフィール ドに対するエラー検出および補正を行うことにより、データフィールドにおける エラーを処理する。最終セクタフラグメントは、データウェッジ内に１つより少 ないセクタが存在する特殊な場合に、分割セクタの最終フラグメントでありうる のみである。換言すれば、そのようなセクタフラグメントは、データウェッジ内 の第１セクタフラグメントと、最終セクタフラグメントとの双方である。 判断ブロック１３７に示されているように、セクタ回路２２は、現データウェ ッジの最終セクタが、与えられた書込みまたは読取り動作において転送されるべ き最終セクタであったかどうかを決定する。もしその最終セクタが、転送される べき最終セクタであったとすれば、ブロック１３３に示されているように、転送 は完了している。もし最終完全セクタが転送されるべき最終セクタでなかったと すれば、判断ブロック１３７から判断ブロック１１０へ帰る分岐により示されて いるように、セクタ回路２２は、トランスジューサヘッド３０により検出される べき次のサーボパターンを待つ。 本発明の１つの特徴は、ヘッダに関連する１つのＥＣＣと、データウェッジ内 のそれぞれの個別データに関連する別個のＥＣＣと、が存在することである。こ れは、ヘッダのエラー検出および補正を、セクタデータのエラー検出および補正 から独立したものとする。このＥＣＣスキームは、ヘッダの境界を横切ってのセ クタの分割に対して、該分割セクタ内に記憶されているデータのエラー検出およ び補正を完全セクタの全てのバイトが書込まれまたは読取られるまで延期するこ とにより、適応する。すなわち、データが２つのデータウェッジ間で分割された 時は、データのエラー検出および補正は、データが第２データウェッジにおいて 書込まれまたは読取られた後に行われる。 判断ブロック１１６に示されているように、もし所望セクタが、書込まれまた は読取られるべきセクタと一致しなければ、または、ブロック１１８に示されて いるように、もし一致したセクタが不良であれば、現カウント値を有するセクタ は不良セクタであるか、または一致していないので、ブロック１４０に示されて いるように、セクタ回路２２は擬似（ファントム）読取りを行う。判断ブロック １１６において、所望セクタが、書込まれまたは読取られるべきセクタと一致し ない時は、セクタ回路２２は擬似読取りを行って次のセクタ位置へ進む。判断ブ ロック１１８において、マイクロプロセッサのオフセット値に一致するカウント 値を有するセクタが不良セクタであることを、欠陥管理ビットが表示した時は、 セクタ回路２２は擬似読取りを行うので、その不良セクタは書込みまたは読取り を受けない。判断ブロック１４２において、擬似読取りは、オフセットイコール 信号が起動されて、トランスジューサヘッドが不一致または不良セクタ位置内に 記憶されているはずのバイト数を越えて移動したことを表示するのを待って行わ れる。判断ブロック１２８と同様にして、判断ブロック１４４は、セクタ回路２ ２が、この擬似読取りが関連するデータウェッジの最終セクタに対して行われた かどうかを確認しなければならないことを示す。もし擬似読取りが、最終セクタ に対して行われたとすれば、ブロック１４５に示されているように、セクタ回路 ２２は目標識別フィールドを増加させる。次に、セクタ回路２２は、判断ブロッ ク１１０に示されている状態へ復帰し、次のサーボパターンがトランスジューサ ヘッド３０により検出されるのを待つ。もしこれが最終セクタでなければ、判断 ブロック１４４のＮＯの出力は、セクタ回路２２が、判断ブロック１１６の入力 に示されている状態へ帰って、新しいセクタカウントをセクタオフセット値と比 較することを示す。 第５図には、セクタ回路２２のブロック図が示されている。図示されているよ うに、セクタ回路２２は、読取り／書込み回路３６から直列データ相互接続線１ ５０を経て、現データウェッジに対するヘッダ情報を含む非ゼロ復帰（ＮＲＺ） フォーマットの信号と、書込みまたは読取りが行われつつあるそのウェッジ内の セクタに対するデータフィールドと、を受取る。読取り／書込み回路３６はまた 、直列データ相互接続線１５２を経て、トランスジューサヘッド３０によるサー ボパターンの検出の持続時間を示すサーボ信号を供給する。さらに、マイクロプ ロセッサ４６は、並列データ経路１５４を経てセクタ回路２２へ、指令および情 報を供給する。セクタ回路２２は、並列データ経路１５４を経てＲＡＭ１５６と 通信する。ＲＡＭ１５６は、書込みまたは読取りが行われつつあるセクタからの データフィールドデータを記憶する。並直列および直並列変換器１５８は、直列 データ線１５０と並列データ経路１５４との間に結合せしめられ、読取り／書込 み回路３６により供給される直列データと、並列データ経路１５４上へ供給され る並列データとの間の翻訳を行う。変換器１５８は、線１５０上のＮＲＺヘッダ およびデータ信号を受け、並列データ経路１５４上へ選択されたデータウェッジ に関連するヘッダおよびデータ情報の双方を供給する。 目標識別（ＩＤ）レジスタ１５９は、マイクロプロセッサ４６から並列データ 経路１５４上へ供給された、上述の３バイトの目標識別フィールドを記憶する。 ＩＤレジスタ１６０は、第３図に示されているヘッダ識別フィールド９４、９６ 、および９８のような、読取り／書込み回路３６により並列データ経路１５４上 へ供給されたヘッダ情報からヘッダ識別フィールドを記憶する。セクタ転送カウ ンタ１６１は、与えられた書込みまたは読取り動作のために、なお転送されるべ きセクタの数を表す値を記憶する。マイクロプロセッサ４６は、並列データ経路 １５４上のセクタ転送カウンタ１６１へ、転送されるべき最初のセクタを表す値 を供給する。いずれかのセクタにおける書込みまたは読取りの完了は、セクタ転 送 カウンタ１６１の入力線１６３を起動し、セクタ転送カウンタをして、転送予定 セクタ値を１カウントだけ減少させる。従って、与えられた読取りまたは書込み 動作における個々の転送は、セクタ転送カウンタ１６１内の転送予定セクタ値が ０まで減少せしめられた時に表示される。 フラグレジスタ１６２は、並列データ経路１５４上の、読取り／書込み回路３ ６により供給されたヘッダ情報から、第３図に示されているヘッダ９３の第１フ ラグフィールド１００内に含まれる情報のような、フラグ情報を記憶する。従っ て、フラグレジスタ１６２内にセットされた最終フラグメントビットは、データ ウェッジが、分割セクタの最終フラグメントであるセクタの一部のみを含むこと を表示する。上述のように、もしそれぞれのデータウェッジが、少なくとも１つ の完全セクタ、または少なくとも２つのセクタの一部、を含むならば、最終フラ グメントビットの必要はない。セクタサイズレジスタ１６４は、完全セクタ内に 含まれるバイトの数の２進表現であるセクタサイズ値を記憶する。マイクロプロ セッサ４６は、並列データ経路１５４を経てセクタサイズレジスタ１６４へセク タサイズ値を供給する。総セクタレジスタ１６６は、ヘッダ９３の第２フラグフ ィールド１０２内に含まれる総セクタフィールドのような、現データウェッジ内 のセクタの総数を表す総セクタフィールドを記憶する。欠陥管理レジスタ１６８ は、ヘッダ９３の第２フラグフィールド１０２の欠陥管理ビットのような、読取 り／書込み回路３６により並列データ経路１５４上へ供給されたヘッダ情報から の現データウェッジに対する欠陥管理ビットを記憶する。第１オフセットレジス タ１７０は、ヘッダ９３の第１オフセットフィールド１０４のような、並列デー タ経路１５４上へ供給されたヘッダ情報からの第１オフセットフィールドを記憶 する。第２オフセットレジスタ１７２は、ヘッダ９３の第２オフセットフィール ド１０６のような、並列データ経路１５４上へ供給されたヘッダ情報からの第２ オフセットフィールドを記憶する。 現セクタカウンタ１７４は、書込まれ、または読取られ終わった現データウェ ッジのセクタの数の２進表現である現セクタカウンタを記憶することにより、現 データウェッジ内のどのセクタが書込まれ、または読取られつつあるかを追って 行く。前記現セクタカウントは、読取り／書込み回路３６から線１５０上へのＮ ＲＺフォーマット信号における新ヘッダの受取りにより０にリセットされる。現 セクタカウンタ１７４は、該新ヘッダの受取り以来データ記憶ディスク２４にお いて書込まれ、または読取られ終わったセクタの数をカウントする。セクタオフ セットレジスタ１７３は、所望セクタが現データウェッジ内のどこに位置するか を表すセクタオフセット値を記憶する。このセクタオフセット値は、マイクロプ ロセッサ４６から並列データ経路１５４を経てセクタオフセットレジスタ１７３ へ供給される。 制御論理回路１７６は、最終セクタ信号と、完全セクタイコール信号と、オフ セットイコール信号と、を供給し、これらは第４図のフローチャートに示されて いる。制御論理回路１７６は、セクタ回路２２のさまざまなレジスタおよびカウ ンタに記憶されている値を用い、これらの制御信号を供給する。制御論理回路１ ７６と、セクタ回路２２のレジスタおよびカウンタとの相互作用は、第６図に関 連してさらに詳細に説明され且つ図示される。 ＩＤ比較器１７５は、ＩＤレジスタ１６０内に記憶されている最も最近読取ら れたヘッダからの３バイトヘッダ識別フィールドを、マイクロプロセッサ４６か ら供給され目標ＩＤレジスタ１５９内に記憶されている３バイト目標識別フィー ルドと比較する。最も最近読取られたヘッダからのヘッダ識別フィールドと、目 標識別フィールドとの双方は、並列データ経路１５４からＩＤ比較器１７５へ供 給される。ＩＤ比較器１７５はＩＤ一致信号を相互接続線１７７上へ供給し、こ の信号は、ヘッダ識別フィールドが目標識別フィールドに一致した時起動される 。セクタオフセット比較器１７８は、最終ヘッダに関する現セクタカウンタ１７ ４からの現セクタカウントを、マイクロプロセッサ４６から供給されセクタオフ セットレジスタ１７３内に記憶されているセクタオフセット値と比較する。現セ クタカウントと、セクタオフセット値とは、並列データ経路１５４を経てセクタ 比較器１７８へ供給される。セクタ比較器１７８は、所望セクタ信号を相互接続 線１７９上へ供給し、この信号は、セクタオフセット値が現セクタカウントに一 致した時起動される。 上述のセクタアドレス指定スキームは、いずれのデータウェッジのいずれのセ クタからでも開始可能である。ヘッダからのＩＤを目標ＩＤに一致させ、かつセ クタオフセットを用いる上述の方法は、セクタアドレス指定がデータウェッジ内 のいずれのセクタからでも開始可能なセクタアドレス指定スキームの１つの例に 過ぎない。いずれのスキームにおいてもマイクロプロセッサは、開始セクタの識 別と、転送されるべきセクタの数とを指定する。利用可能なそのようなスキーム は他に多数存在する。例えば、別のセクタアドレス指定スキームは、転送動作中 に書込まれるべき、または読取られるべき、最初の完全セクタまたは最初の分割 セクタのセグメントの独自の識別を表すヘッダＩＤを用いる。上述の実施例とは 異なり、この方法は連続しないヘッダ識別フィールドを用いる。このスキームに おいては、目標識別フィールドが直接所望セクタをポイントし、セクタオフセッ ト値の必要はない。換言すれば、それぞれのセクタは独自のアドレスを有し、目 標アドレスに対応するセクタ、またはセクタの一部に関連するアドレスは、与え られた転送動作中に書込まれるべき、または読取られるべき最初のセクタである 。本発明は、さまざまなそのようなアドレス指定スキームのいずれかを用いて実 施されうる。 エラープロセッサ１８０におけるデータフィールドエラー検出および補正回路 は、制御論理装置１７６からの信号に応答して、現セクタデータに対応するＥＣ Ｃに基づき、現セクタのデータフィールドデータを検出して補正する。エラープ ロセッサ１８２内のヘッダエラー検出および補正回路は、現ヘッダ情報に対応す るＥＣＣに基づき、現データウェッジに関連するヘッダ情報に対しエラー検出お よび補正を行う。前述のように、ヘッダに用いられるそのような回路は、セクタ に用いられる同様の目的の回路から分離されているので、ヘッダ情報は、それぞ れのセクタにに対するデータフィールドデータから独立して検出され補正される ことができ、また、ヘッダの境界を横切って分割されたセクタに対するエラー検 出および補正は、セクタの全てのバイトが書込まれ、または読取られるまで行わ れない。 バイトカウンタ１８４は、データ記憶ディスク２４において書込まれ、または 読取られつつある現セクタのバイトの数を表す２進数と考えられる現バイトカウ ントを、並列データ経路１８６を経て制御論理回路１７６へ供給する。同期バイ ト検出回路１８８は、上述のようにバイトの境界を表示する、線１５０上のＮＲ Ｚフォーマット信号内の特殊パターンを検出する。同期バイト信号は、同期バイ ト検出回路１８８から相互接続線１８９を経てバイトクロック発振器１９０へ供 給され、バイトの境界の検出を表示する。バイトクロック発振器１９０は、相互 接続線１９２を経てバイトカウンタ１８４へ供給されるバイトクロック信号を発 生する。このバイトクロック信号は、データ記憶ディスク２４上に記憶されてい るデータのバイトを越えてのトランスジューサヘッド３０の通過を表す能動遷移 を有する。バイトクロック発振器２９０はまた、バイトクロック信号を相互接続 線１９４を経て制御論理回路１７６へ供給する。バイトクロック発振器１９０は 、バイトクロックが読取り／書込み回路と同期するように、相互接続線１９１を 経て読取り／書込み回路３６から読取り基準クロック、すなわちビットクロック を受取る。 第５図に示されているように、制御論理回路１７６は制御信号を直列データ相 互接続線１９６を経て、バイトカウンタ１８４と、同期バイト検出回路１８８と 、ヘッダエラープロセッサ１８２と、データフィールドエラープロセッサ１８０ と、へ供給する。さらに、直列データ相互接続線１９８は、制御論理回路１７６ からの制御信号を、第１オフセットレジスタ１７０と、第２オフセットレジスタ １７２と、欠陥管理レジスタ１６８と、に結合させる。制御論理回路１７６は、 線１５２を経て読取り／書込み回路３６からのサーボ信号を受取る。このサーボ 信号は、トランスジューサヘッド３０がデータ記憶ディスク２４上のサーボパタ ーン上を通過したことを表示する。 制御論理回路１７６と、セクタ回路２２のレジスタおよびカウンタと、の相互 作用は、第６図にブロック図形式で示されている。現セクタカウンタ１７４が供 給する現セクタカウントは、最終ヘッダ以来トランスジューサヘッド３０により データ記憶ディスクにおいて書込まれ、または読取られたセクタの数の２進表現 である。現セクタカウンタ１７４のリセット相互接続線２００は、線１５０上の ＮＲＺフォーマット信号に反映された新ヘッダの受取りにより起動され、それは 現セクタカウントを０にリセットする。現セクタカウンタ１７４は、現セクタカ ウントを並列データ経路２０２を経て比較器２０４へ供給する。総セクタレジス タ１６６は、現データウェッジにおけるセクタの総数の２進表現である総セクタ フィールドを、並列データ経路２０６を経て比較器２０４へ供給する。比較器２ ０４は、経路２０２上の現セクタカウントを、経路２０６上の総セクタフィール ドと比較して、最終セクタ信号を相互接続線２０８上へ供給する。相互接続線２ ０８上の最終セクタ信号は、経路２０２上の現セクタカウントが、経路２０６上 の総セクタフィールドと一致した時起動される。線２０８上の最終セクタ信号は 、目標ＩＤレジスタ１５９へ供給される。最終セクタ信号が起動されると、２進 数と考えられる目標ＩＤレジスタ１５９内に記憶されている目標ＩＤは増加せし められる。比較器２０４はまた、相互接続線２０９上へ第２オフセットイネーブ ル信号を供給し、この信号は、経路２０２上の現セクタカウントが、総セクタフ ィールドにより表される数よりも１だけ小さくなった時に起動される。第２オフ セットイネーブル信号の用途は後述される。 バイトカウンタ１８４は、書込まれ、または読取られ終わった現セクタのバイ トの数を表す現バイトカウントを、並列データ経路１８６を経て比較器２１２へ 供給する。バイトカウンタ１８４のリセット相互接続線２１０は、それぞれのセ クタがトランスジューサヘッド３０により書込まれ、または読取られた後に起動 され、それは線１８６上の現バイトカウントを０にリセットする。セクタサイズ レジスタ１６４は、完全セクタのバイトの数を表すセクタサイズを、並列データ 経路２１４を経て比較器２１２の第２入力へ供給する。比較器２１２は、線１８ ６上のバイトカウントが線２１４上のセクタサイズと一致した時に起動される完 全セクタイコール信号を、相互接続線２１６上へ供給する。 バイトカウンタ１８４はまた、前記バイトカウントを、並列データ経路１８６ を経て比較器２１８へも供給する。現データウェッジにおいて書込まれ、または 読取られるべき、前のデータウェッジからの残存分割セクタのバイトの数を表す 、第１オフセットレジスタ１７０内に記憶されている第１オフセット値は、並列 データ経路２２０を経て比較器２１８へ供給される。比較器２１８は、経路１８ ６上のバイトカウントを、経路２２０上の第１オフセット値と比較し、経路１８ ６上のバイトカウントが経路２２０上の第１オフセット値に等しくなった時に、 相互接続線２２２を起動する。現セクタカウンタ１７４は、現セクタカウントを 並列データ経路２０２を経てゼロ検出回路２２４へ供給する。ゼロ検出回路２２ ４ は、現セクタカウントが０になったのを検出することにより、書込まれ、または 読取られつつある現セクタが、現データウェッジの第１セクタであることを表示 する。ゼロ検出回路２２４は、イネーブル信号をイネーブル相互接続線２２６を 経て比較器２１８へ供給し、経路１８６上のバイトカウントにより表されるバイ トの数と、経路２２０上の第１オフセット値により表されるバイトの数と、の間 の比較を可能ならしめる。 バイトカウンタ１８４からのバイトカウントはまた、経路１８６を経て比較器 ２２８へも供給される。比較器２２８は、線２０９上へ供給される第２オフセッ トイネーブル信号の起動により使用可能化される。現データウェッジにおいて書 込まれ、または読取られるべき、分割最終セクタのバイトの数を表す、第２オフ セットレジスタ１７２内に記憶されている第２オフセット値は、並列データ経路 ２３２を経て比較器２２８へ供給される。比較器２２８は、経路１８６上のバイ トカウントと、経路２３２上の第２オフセット値とを比較し、線２０９が起動さ れ、かつ、経路１８６上のバイトカウントが経路２３２上の第２オフセット値に 等しくなった時に、相互接続線２３４を起動する。ＯＲゲート２３６は、線２２ ２上の比較器２１８の出力と、線２３４上の比較器２２８の出力とを受け、分割 セクタイコール信号を相互接続線２３８上へ供給する。線２３８上の分割セクタ イコール信号は、線２２２または線２３４のいずれかが起動された時に起動され る。ＯＲゲート２４０は、線２３８上の分割セクタイコール信号と、線２１６上 の完全セクタイコール信号とを受け、オフセットイコール信号を相互接続線２４ ２上へ供給する。線２４２上のオフセットイコール信号は、線２１６上の完全セ クタイコール信号が起動され、または線２３８上の分割セクタイコール信号が起 動された時に起動される。 欠陥管理レジスタ１６８は、現データウェッジに関連する欠陥管理ビットを、 並列データ経路２０１を経て比較器２０５へ供給する。現セクタカウンタ１７４ は、現セクタカウントを経路２０２を経て比較器２０５へ供給する。比較器２０ ５は、線２０１上の欠陥管理ビットを、線２０２上の現セクタカウントと比較し 、現セクタが不良セクタであるかどうかを決定する。比較器２０５は、現セクタ が不良セクタである時に相互接続線２０７上へ不良セクタ信号を供給する。 このようにして、制御論理回路１７６は、比較器２０４の出力において線２０ ８上へ最終セクタ信号を供給し、それは第４図のフローダイヤグラムの判断ブロ ック１２８に対応して、データウェッジの最終セクタが書込まれ、または読取ら れ終わったか否かを表示する。さらに、制御論理回路１７６は、比較器２１２の 出力において線２１６上へ完全セクタイコール信号を供給し、それは第４図のフ ローダイヤグラムの判断ブロック１３２に対応して、完全セクタが書込まれ、ま たは読取られ終わった時それを表示する。制御論理回路１７６はまた、ＯＲゲー ト２４０の出力において線２４２上へオフセットイコール信号を供給し、それは 第４図のフローダイヤグラムのブロック１２６に対応して、現データウェッジ内 に含まれる完全セクタの全てのバイトまたは分割セクタの全てのバイトが書込ま れ、または読取られた時それを表示する。制御論理回路１７６はまた、比較器２ ０５の出力において線２０７上へ不良セクタ信号を供給し、それは第４図のフロ ーダイヤグラムの判断ブロック１１８に対応して、現セクタが不良セクタである 時それを表示する。 第７図には、毎ヘッダ１データウェッジの例がタイミング図で示されている。 図示の波形２５０は、線１５２上の読取り／書込み回路３６からのサーボ信号の 受取りにより割込まれた時の、線１５０上の読取り／書込み回路３６からのヘッ ダ情報およびセクタデータを含むＮＲＺフォーマット信号の波形を示す。図示さ れているように、第１サーボ信号部分は時点２５２において受取られ、第１ヘッ ダはＮＲＺフォーマット信号上で時点２５４において受取られる。例のデータウ ェッジのセクタ０データは、時点２５６において受取られる。セクタ１データは 、時点２５８において受取られる。セクタ２データは、時点２６０において受取 られる。このようにして、この例においては、セクタ回路２２は、読取り／書込 み回路３６から４つのセクタを受取る。第２サーボ信号部分は時点２６４におい て受取られ、続いて第２ヘッダは時点２６６において受取られる。 時点２５４において第１ヘッダから得られる総セクタ数は、２進形式で総セク タレジスタ１６６に記憶され、第７図においては、時間によって変化するレジス タ内容２６８として示されている。時点２５４における第１ヘッダの受取りによ り、この例における総セクタ数は、内容時点２６７に示されているように４にセ ットされる。時点２６６における第２ヘッダの受取りにより、総セクタ数は、内 容時点２６９に示されているように３に変化する。現セクタカウンタ１７４が供 給する現セクタカウントは、第７図においては、時間によって変化するカウンタ 内容２７０として示されている。時点２５４における第１ヘッダの受取りにより 、現セクタカウントは、内容時点２７２に示されているように０にリセットされ る。時点２５６においてセクタ０が受取られた後、現セクタカウンタ１７４は、 内容時点２７４に示されているように現セクタカウントを１に増加させる。時点 ２５８においてセクタ１が受取られた後、現セクタカウンタ１７４は、内容時点 ２７６に示されているように現セクタカウントを２に増加させる。同様にして、 時点２６０におけるセクタ２の受取りの後、現セクタカウントは、内容時点２７ ８に示されているように３に増加せしめられ、また時点２６２におけるセクタ３ の受取りの後、現セクタカウントは、内容時点２８０に示されているように４に 増加せしめられる。２６６における第２ヘッダの受取りの後、現セクタカウント は、内容時点２８２に示されているように０にリセットされる。 線２０８上へ供給される最終セクタ信号の値は、波形２８４により表示されて いる。表示されているように、最終セクタ信号は、現セクタカウントが内容時点 ２８０において４に増加せしめられた時に起動され、これは現セクタカウントが 、総セクタレジスタ１６６のレジスタ内容２６８に示されている総セクタ数に等 しくなった時に対応する。線２０９上へ供給される第２オフセットイネーブル信 号の値は、波形２８７により表示されている。表示されているように、第２オフ セットイネーブル信号は、現セクタカウントが内容時点２７８において３に増加 せしめられた時に起動され、これは現セクタカウントが、総セクタレジスタ１６ ６のレジスタ内容２６８に示されている総セクタ数より１だけ小さくなった時に 対応する。 線２０７上へ供給される不良セクタ信号の値は、波形２８９により表示されて いる。説明用の波形２５０に示されているように、この例においては、セクタ１ は欠陥管理ビットにより不良セクタとしてマークされている。これに対応して、 不良セクタ信号は、セクタ１データが時点２５８において受取られるべき時に対 応する時点２９０において起動される。 マイクロプロセッサ４６から得られ、目標識別レジスタ１５９内に記憶されて いる目標識別フィールドの値は、１回変化するレジスタ内容２９２として第７図 に示されている。そこに示されているように、目標識別フィールドは、時点２９ １における「Ａ０２」によって表され、これは、時点２５４において受取られる 第１ヘッダにおける３バイトのヘッダ識別フィールド「Ａ０２」に一致する。同 様にして、時点２９１における目標識別フィールドは「Ａ０３」で表示され、こ れは、時点２６６において受取られる第２ヘッダにおけるヘッダ識別フィールド 「Ａ０３」に一致する。 セクタオフセットレジスタ１７３内に記憶されているセクタオフセット値は、 第７図においては、時間により変化するレジスタ内容２９４として表示されてい る。表示されているように、第１例データウェッジに対するセクタオフセット値 は２であり、これは書込まれ、または読取られるべき第１セクタが例データウェ ッジの第３セクタであることを示す。線１７９上へ供給される所望セクタ信号の 値は、波形１９５により表示されている。表示されているように、所望セクタ信 号は、レジスタ内容２９４に示されているセクタオフセット値が、内容時点２７ ６に示されている現セクタカウントに等しくなった時に起動される。 毎ヘッダ多重データウェッジ（方法１） 上述の、また第４図から第７図までに示されているセクタ回路２２は、１つの みのデータウェッジがそれぞれのヘッダに関連するようにフォーマットされた、 データ記憶ディスク２４上のデータ記憶セクタを探索するために動作する。本発 明はまた、（ブロック図形式の第９図に示した）セクタ回路２９０によっても実 施され、その回路は、多重データウェッジが単一ヘッダに関連するようにフォー マットされた、データ記憶ディスク（図示せず）内のデータセクタを探索する。 第８図を参照すると、セクタ回路２９０に対応する読取り／書込みマップフロー チャートは、本発明による、毎ヘッダ多重データウェッジによりフォーマットさ れた記憶ディスクを扱う第１方法を示す。第８図のアルゴリズムは、判断ブロッ ク３００において開始される。判断ブロック３００において、読取り／書込み回 路３６は、トランスジューサヘッド３０がデータ記憶ディスク上のサーボパター ンを検出するのを待つ。トランスジューサヘッド３０がサーボパターンを検出す ると、トランスジューサヘッド３０は、サーボパターンが磁気的に発生させた電 圧パルスのバーストを読取り／書込み回路３６へ供給し、それらのパルスはデー タよりも低い周波数を有する。次に、読取り／書込み回路３６は、ブロック３０ ２に示されているように、最も最近のサーボパターンに関連するヘッダを読取る 。またブロック３０２において、読取り／書込み回路３６はヘッダ情報をセクタ 回路２９０へ供給する。 判断ブロック３０４は、セクタ回路２９０が、最も最近読取られたヘッダから の３バイトのヘッダ識別フィールドを、マイクロプロセッサ４６から供給された ３バイトの目標識別フィールドと比較することを示す。もしヘッダ識別フィール ドが、目標識別フィールドと一致しなければ、読取り／書込み回路３６は、判断 ブロック３０４から判断ブロック３００へ帰る分岐により示されているように、 トランスジューサヘッド３０がデータ記憶ディスク上の次のサーボパターンを検 出するのを再び待つ。また判断ブロック３０４において、セクタ回路２９０は、 ヘッダに対応するＥＣＣに基づき、ヘッダに対するエラー検出および補正を行う ことにより、ヘッダ内のエラーを処理する。もしヘッダ情報が、ヘッダエラー処 理により補正されなかったエラーを含んでいれば、読取り／書込み回路３６は、 判断ブロック３０４から判断ブロック３００へ帰る分岐により示されているよう に、トランスジューサヘッド３０がデータ記憶ディスク上の次のサーボパターン を検出するのを再び待つ。 もしヘッダ識別フィールドが、目標識別フィールドに一致して、最も最近読取 られたヘッダが所望セクタに関連していることを示せば、判断ブロック３０６に 示されているように、セクタ回路２９０は、マイクロプロセッサ４６から供給さ れるセクタオフセット値を、（第９図に示されている）現セクタカウンタが与え る現セクタカウントと比較する。セクタオフセット値は、現データウェッジ内の どこに所望セクタが位置するかを表す。現セクタカウントは、書込まれ、または 読取られた、現データウェッジのセクタの数を示す。もし判断ブロック３０６に おいて、現セクタカウントがセクタオフセット値に一致していることがわかれば 、判断ブロック３０８は次に、ヘッダに関連する欠陥管理ビットが示す、スキッ プする必要のある不良セクタかどうかを示す。もし所望セクタに一致していない 場 合、またはもしセクタに関連する欠陥管理ビットが不良セクタであることを示し ている場合に行われる動作は、上述のセクタ回路２２の毎ヘッダ１データウェッ ジの実施例において行われる擬似読取り動作と同様であり、この毎ヘッダ多重デ ータウェッジの実施例に関しては以下に詳述される。 マイクロプロセッサのオフセット値に一致するカウント値を有するセクタが不 良セクタでない時は、セクタ回路２９０は、読取り／書込み回路３６へ信号を送 り、ブロック３１０に示されているように、読取りゲート信号または書込みゲー ト信号を起動し、一致したセクタの読取りまたは書込みのいずれかを対応して可 能ならしめる。セクタ回路２２に関連して上述したように、読取り／書込み回路 ３６は、ビットクロック、すなわち読取り基準クロック出力信号を発生し、該出 力信号は、読取り動作中にはデータ記憶ディスクの回転速度に、書込み動作中に は書込み周波数に、同期せしめられる。このビットクロック出力信号はセクタ回 路２９０へ供給されるので、（第９図に示されている）その中のバイトカウンタ は、データ記憶ディスクにおいて書込まれ、または読取られつつあるバイトを正 確にカウントする。ブロック３１４に示されているように、セクタ回路２２のた めの第５図に示されているもののような同期バイト検出回路は、ＮＲＺフォーマ ット信号内の特殊パターンを検出して、バイトの境界が存在する場所を表示する 。 セクタ回路２９０が読取り／書込み回路３６へ信号を送って、読取りゲート信 号または書込みゲート信号のいずれかを起動すると、セクタ回路２９０は、判断 ブロック３１６に示されているように、セクタ回路の発生するオフセットイコー ル信号が起動されるのを待つ。オフセットイコール信号は、読取られ、または書 込まれたバイトの数が、読取られ、または書込まれつつあるセクタまたはセクタ フラグメント内に含まれているバイトの数に等しくなった時に起動される。オフ セットイコール信号が起動されると、セクタ回路２９０は、判断ブロック３１８ に示されているように、いま書込まれ、または読取られたセクタが、関連するデ ータウェッジの最終セクタであるかどうかを確認しなければならない。もし、い ま書込まれ、または読取られたセクタが、最終セクタでなければ、ブロック３２ ０に示されているように、セクタ回路２９０は、そのセクタのデータフィールド に対し、該データフィールドに対応するＥＣＣに基づきエラー検出および補正を 行うことにより、該データフィールド内のエラーを処理する。エラー検出および 補正を行った後、判断ブロック３２１に示されているように、セクタ回路２９０ は、マイクロプロセッサ４６により指定された、与えられた書込みまたは読取り 動作において転送されるべき所望数のセクタが、書込まれ、または読取られ終わ ったか否かを決定する。もしマイクロプロセッサ４６により指定された数のセク タが、書込まれ、または読取られ終わっていなければ、判断ブロック３２１から 判断ブロック３０６へ帰る分岐により示されているように、データウェッジ内の 次のセクタが前のセクタと同様に処理される。もしマイクロプロセッサ４６によ り指定された数のセクタが、書込まれ、または読取られ終わっていれば、ブロッ ク３２３に示されているように、与えられた転送動作は完了している。 もし判断ブロック３１８において、書込まれ、または読取られたセクタが、デ ータウェッジの最終セクタであったとすれば、判断ブロック３２２に示されてい るように、セクタ回路２９０は、その最終セクタが完全セクタであったか、また はセクタの一部であったか、を確認しなければならない。判断ブロック３２２に おいて、もし最終セクタが完全セクタであることが判明すれば、ブロック３２４ に示されているように、セクタ回路２９０は、そのセクタのためのデータフィー ルドに対しエラー検出および補正を行うことにより、データフィールドにおける エラーを処理する。もし最終セクタがセクタの一部（不完全セクタ）であれば、 そのセクタは少なくとも２つの隣接データウェッジヘ分割される。従って、もし 最終セクタが不完全セクタであれば、判断ブロック３２５に示されているように 、セクタ回路２９０は、この最終不完全セクタが分割セクタの最終フラグメント であったかどうかを知らねばならない。もしこの最終セクタフラグメントが分割 セクタの最終フラグメントでなかったとすれば、ブロック３２６に示されている ように、分割セクタのためのデータフィールドに対するＥＣＣ計算は、次のセク タフラグメントが与えられたセクタにおいて書込まれ、または読取られるまで延 期される。この延期は、１つまたはそれ以上のサーボパターン検出を超えるもの でありえ、またゼロまたはそれ以上のヘッダを超えるものでありうる。もしこの 最終セクタフラグメントが分割セクタの最終フラグメントであったとすれば、ブ ロック３２４に示されているように、セクタ回路２９０は、完全セクタのための デ ータフィールドに対するエラー検出および補正を行うことにより、データフィー ルド内のエラーを処理する。最終セクタフラグメントは、データウェッジ内に１ つより少ないセクタが存在する特殊な場合に、分割セクタの最終フラグメントで ありうるのみである。換言すれば、そのようなセクタフラグメントは、データウ ェッジ内の第１セクタフラグメントと、最終セクタフラグメントとの双方である 。 判断ブロック３２７に示されているように、セクタ回路２９０は、現データウ ェッジの最終セクタが、与えられた書込みまたは読取り動作において転送される べき最終セクタであったかどうかを決定する。もしその最終セクタが、転送され るべき最終セクタであったとすれば、ブロック３２３に示されているように、転 送は完了している。最終完全セクタが転送されるべき最終セクタでなかった時は 、セクタ回路２９０は判断ブロック３２８に示されている状態へ分岐する。セク タ回路２９０はまた、ブロック３２６に示されている状態からも判断ブロック３ ２８に示されている状態へ分岐する。 判断ブロック３２８は、セクタ回路２９０が、いま書込まれ、または読取られ たデータウェッジが、関連するヘッダに対する最終データウェッジであるかどう かを確認しなければならないことを示す。もし、いま書込まれ、または読取られ たデータウェッジが、最終データウェッジでなければ、ブロック３３０に示され ているように、セクタ回路２９０は、次のサーボパターンがトランスジューサヘ ッド３０により検出されるのを待つ。ブロック３３０において次のサーボパター ンが検出された後、セクタ回路２９０は、判断ブロック３０６に示されている状 態へ分岐復帰し、データ記憶ディスクにおいて書込まれ、または読取られるべき 次のセクタを処理する。もし判断ブロック３２８において、書込まれ、または読 取られたデータウェッジが、ヘッダに関連する最終データウェッジであったとす れば、セクタ回路２９０は、ブロック３２９に示されているように、２進数と考 えられる、マイクロプロセッサ４６が最初に供給した目標識別フィールドを増加 させる。目標識別フィールドが増加せしめられる理由は、セクタ回路２９０が後 述されるように、現データウェッジのための目標識別フィールドおよびセクタオ フセットが所望セクタを指定し、ヘッダ識別フィールドが連続している、セクタ 回路２２と同じアドレス指定スキームを用いているからである。次に、セクタ回 路２９０は、判断ブロック３００に示されているセクタ回路の最初の状態へ復帰 し、次のサーボパターンがトランスジューサヘッド３０により検出されるのを待 つ。 判断ブロック３０６において、もし所望セクタが、書込まれまたは読取られる べきセクタと一致しなければ、または、もし判断ブロック３０８において、一致 したセクタが不良であれば、現カウント値を有するセクタは不良セクタであるか 、または一致していないので、ブロック３３２に示されているようにセクタ回路 ２９０は擬似読取りを行う。判断ブロック３０６において、所望セクタが、書込 まれまたは読取られるべきセクタと一致しない時は、セクタ回路２９０は擬似読 取りを行って次のセクタ位置へ進む。判断ブロック３０８において、マイクロプ ロセッサのオフセット値に一致するカウント値を有するセクタが不良セクタであ ることを、欠陥管理ビットが表示した時は、セクタ回路２９０は擬似読取りを行 うので、その不良セクタは書込みまたは読取りを受けない。判断ブロック３３４ に示されているように、擬似読取りは、オフセットイコール信号が起動されて、 トランスジューサヘッド３０が不一致または不良セクタ位置内に記憶されている はずのバイトの数を越えて移動したことを表示するのを待って行われる。判断ブ ロック３１８と同様にして、判断ブロック３３６は、セクタ回路２９０が、この 擬似読取りが関連するデータウェッジの最終セクタに対して行われたかどうかを 確認しなければならないことを示す。もし擬似読取りが、最終セクタに対して行 われなかったとすれば、判断ブロック３３６のＮＯの出力は、セクタ回路２９０ が、判断ブロック３０６の入力に示されている状態へ帰って、新しいセクタカウ ントをセクタオフセット値と比較することを示す。もし擬似読取りが、最終セク タに対して行われたとすれば、判断ブロック３３６のＹＥＳの出力は、セクタ回 路２９０が、判断ブロック３２８に示されている状態へ分岐して、最終セクタが ヘッダに関連する最終データウェッジにおいて書込まれ、または読取られたかど うかを決定することを示す。 第９図には、セクタ回路２９０の部分ブロック図が示されている。セクタ回路 ２９０は、多くの点で第５図および第６図にブロック図形式で示されたセクタ回 路２２に類似している。従って、わかりやすくするために、第９図のブロック図 の図示に関連する以下の説明は、本発明による、毎ヘッダ多重データウェッジに よりフォーマットされたデータ記憶ディスクの第１処理方法、を行うのに必要な 制御信号を発生するために要求されるレジスタおよびカウンタと、制御回路との 相互作用のみを説明する。例えば、セクタ回路２９８の欠陥管理回路は第９図に 示されていないが、それは第５図および第６図に関連するセクタ回路２２の、欠 陥管理レジスタ１６８と、現セクタカウンタ１７４と、比較器２０５と、に関連 して代わりに図示され且つ説明されている。さらに、線１５０上のヘッダおよび データフィールドを含むＮＲＺフォーマット信号と、読取り／書込み回路３６か らの線１５２上のサーボ信号と、も第９図には示されていないが、第５図に代わ りに図示されている。 現データウェッジカウンタ３３８は、並列データ経路３４４上へ現データウェ ッジカウントを供給し、現データウェッジカウントは、現在書込まれ、または読 取られつつある現データウェッジで、最も最近読取られたヘッダに関連している もの、の２進表現である。現データウェッジカウンタ３３８のリセット相互接続 線３４０は、ヘッダの受取りにより起動され、それは経路３４４上の現データウ ェッジカウントを０にリセットする。読取り／書込み回路３６からのことごとく のサーボ信号の受取りは、現データウェッジカウンタ３３８の入力相互接続線３ ４２を起動し、該データウェッジカウンタに信号を与えてデータウェッジカウン トを１カウントだけ増加させる。 総データウェッジレジスタ３４６は、現ヘッダから得られた総データウェッジ フィールドを記憶し、該総データウェッジフィールドは、現ヘッダに関連するデ ータウェッジの総数の２進表現である。総データウェッジフィールドは、ロード 相互接続線３５０を起動して総データウェッジレジスタ３４６内へのデータのロ ーディングを可能ならしめる新しいヘッダの受取りにより、並列データ経路３４ ８から総データウェッジレジスタ３４６内へロードされる。総データウェッジレ ジスタ３４６は、総データウェッジフィールドを、並列データ経路３５２を経て 比較器３５４へ供給する。経路３４４上へ供給された現データウェッジカウント はまた、比較器３５４へも供給される。比較器３５４は、相互接続線３５６上へ 最終ウェッジ信号を供給し、該信号は、経路３４４上の現データウェッジカウン トが、経路３５２上の総データウェッジフィールド値と一致した時に起動される 。 目標識別（ＩＤ）レジスタ３５７は、マイクロプロセッサ４６から供給された 、上述の３バイトの目標識別フィールドを記憶する。セクタ回路２２に関連して 上述されたように、目標識別フィールドは、ヘッダから読取られたヘッダ識別フ ィールドと比較される。線３５６上の最終ウェッジ信号は、目標ＩＤレジスタ３ ５７へ供給される。最終ウェッジ信号が起動されると、２進数と考えられる目標 ＩＤレジスタ３５７内に記憶されている目標識別フィールドは増加せしめられる 。 総セクタフィールドレジスタ３５８は、現ヘッダに関連するそれぞれのデータ ウェッジに対する、現ヘッダから得られた総セクタフィールドを記憶する。それ ぞれのデータウェッジに対する総セクタフィールドは、関連するデータウェッジ 内に含まれるセクタの総数の２進表現である。現ヘッダに関連する総セクタフィ ールドは、ロード相互接続線３６２を起動して総セクタフィールドレジスタ内へ のデータのローディングを可能ならしめるヘッダが受取られた時に、並列データ 経路３６０から総セクタフィールドレジスタ３５８内へロードされる。現データ ウェッジカウントは、現データウェッジカウンタ３３８から並列データ経路３４ ４を経て、総セクタフィールドレジスタ３５８へ供給され、総セクタフィールド レジスタ３５８内に記憶されている総セクタフィールドのいずれが、現データウ ェッジにより識別されるかを指示する。総セクタフィールドレジスタ３５８は、 現データウェッジにより識別された総セクタフィールドを、並列データ経路３６ ４上へ供給する。 現セクタカウンタ３６６は、書込まれ、または読取られ終わった現データウェ ッジのセクタの数の２進表現である現セクタカウントを記憶する。現セクタカウ ンタ３６６のリセット相互接続線３６８は、読取り／書込み回路３６からのサー ボ信号の受取りにより起動され、それは現セクタカウンタ３６６内に記憶されて いる現セクタカウントを０にリセットする。いずれかのセクタにおける書込み、 または読取りの完了は、現セクタカウンタ３６６の入力相互接続線３７０を起動 し、現セクタカウンタの現セクタカウントを１カウントだけ増加させる。現セク タカウンタ３６６は現セクタカウントを、並列データ経路３７２を経て比較器３ ７４へ供給する。比較器３７４は、経路３７２上の現セクタカウントを、経路３ ６４上の、現データウェッジにより識別された総セクタフィールドと比較し、最 終セクタ信号を線３７６上へ供給する。相互接続線３７６上の最終セクタ信号は 、経路３６４上の現データウェッジの総セクタフィールドが、経路３７２上の現 セクタカウントに一致した時に起動される。比較器３７４はまた、相互接続線３ ７７上へ第２オフセットイネーブル信号を供給し、この信号は、経路３７２上の 現セクタカウントが、経路３６４上の現データウェッジの総セクタフィールドに より表される数よりも１だけ小さくなった時に起動される。 セクタサイズレジスタ３７８は、完全セクタ内に含まれるバイトの数の２進表 現であるセクタサイズ値を記憶する。セクタサイズは、通常はマイクロプロセッ サ４６から転送動作の前にロードされる。バイトカウンタ３８０は、データ記憶 ディスクにおいて書込まれ、または読取られつつある現セクタのバイトの数を表 す２進数と考えられる現バイトカウントを記憶する。バイトカウンタ３８０のリ セット相互接続線３８１は、いずれかのセクタにおける書込みまたは読取りの完 了により起動され、それはバイトカウンタ３８０内に記憶されている現バイトカ ウントを０にリセットする。バイトカウンタ３８０の動作は、第５図および第６ 図に関連して前述されたセクタ回路２２のバイトカウンタ１８４の動作と同様で ある。従って、わかりやすくするために、ＮＲＺフォーマットデータ信号におけ るバイトの境界を検出するためのバイトカウンタ３８０の動作に必要な、同期バ イト検出回路およびバイトクロック発振器回路は、第９図には示さなかったが、 それらは第５図および第６図に関連して、セクタ回路２２の同様な同期バイト検 出回路１８８およびバイトクロック発振器１９０に関し、代わりに図示され且つ 説明されている。バイトカウンタ３８０は、現バイトカウントを、並列データ経 路３８２を経て比較器３８４へ供給する。セクタサイズレジスタ３７８内に記憶 されているセクタサイズ値は、並列データ経路３８６を経て比較器３８４へ供給 される。比較器３８４は、経路３８２上のバイトカウントを、経路３８６上のセ クタサイズ値と比較し、完全セクタイコール信号を相互接続線３８８上へ供給す る。線３８８上の完全セクタイコール信号は、経路３８２上のバイトカウントが 、経路３８６上のセクタサイズ値に一致した時に起動される。 第１オフセットレジスタスタック３９０は、ヘッダ情報から第１オフセット情 報をバイト対をなして、それぞれのバイト対が、現ヘッダに関連する別個のデー タウェッジにより識別されるように、記憶する。第１オフセット情報のバイト対 は、現データウェッジにおいて書込まれ、または読取られるべき、前のデータウ エッジからの残存分割セクタのバイトの数を表す。第１オフセット情報は、第１ オフセットレジスタスタック３９０内への情報のローディングを可能ならしめる 、ロード相互接続線３９４を起動する新しいヘッダの受取り、により並列データ 経路３９２から第１オフセットレジスタスタック３９０内へロードされる。第１ オフセットレジスタスタック３９０は、それぞれのバイト対に対する個別レジス タを含む。従って、第１オフセットレジスタスタック３９０内の個別レジスタの 数は、１つのヘッダに関連しうるデータウェッジ（第９図に代表的にウェッジ０ ないしウェッジＮとして示されている）の最大数に等しい。現データウェッジカ ウンタ３３８からの現データウェッジカウントは、並列データ経路３４４を経て 第１オフセットレジスタスタック３９０へ供給され、現ヘッダに関連する現デー タウェッジにより識別されるバイト対を記憶している、第１オフセットレジスタ スタック３９０内の個別レジスタを指示する。 現データウェッジに対する第１オフセット情報は、並列データ経路３９８を経 て比較器４００へ供給される。比較器４００は、バイトカウンタ３８０からの経 路３８２上の現バイトカウントを、経路３９８上の現データウェッジに対する第 １オフセット情報と比較する。比較器４００は、経路３８２上の現バイトカウン トが、経路３９８上の現データウェッジに対する第１オフセット情報により表さ れるバイト数に等しくなった時に、相互接続線４０２を起動する。現セクタカウ ンタ３６６は、現セクタカウントを、並列データ経路３７２を経てゼロ検出回路 ４０４へ供給する。ゼロ検出回路４０４は、現セクタカウントが０になった時そ れを検出することにより、現在書込まれ、または読取られつつあるセクタが、デ ータウェッジの第１セクタであることを表示する。ゼロ検出回路４０４は、比較 器４００へのイネーブル相互接続線４０６上のイネーブル信号を、現セクタカウ ントが０になった時に起動し、経路３８２上のバイトカウントにより表されるバ イト数と、経路３９８上の第１オフセット値により表されるバイト数と、の間の 比較を可能ならしめる。 第２オフセットレジスタスタック４０８は、ヘッダ情報から第２オフセット情 報をバイト対をなして、それぞれのバイト対が、現ヘッダに関連する別個のデー タウェッジにより識別されるように、記憶する。第２オフセット情報のバイト対 は、現データウェッジにおいて書込まれ、または読取られるべき、現データウェ ッジと次のデータウェッジとの間の、分割セクタのバイトの数を表す。第２オフ セット情報は、第２オフセットレジスタスタック４０８内への情報のローディン グを可能ならしめる、ロード相互接続線４１２を起動する新しいヘッダの受取り 、により並列データ経路４１０から第２オフセットレジスタスタック４０８内へ ロードされる。第２オフセットレジスタスタック４０８は、それぞれのバイト対 に対する個別レジスタを含む。従って、第２オフセットレジスタスタック４０８ 内の個別レジスタの数は、１つのヘッダに関連しうるデータウェッジ（第９図に 代表的にウェッジ０ないしウェッジＮとして示されている）の最大数に等しい。 現データウェッジカウンタ３３８からの現データウェッジカウントは、並列デー タ経路３４４を経て第２オフセットレジスタスタック４０８へ供給され、現ヘッ ダに関連する現データウェッジにより識別されるバイト対を記憶している、第２ オフセットレジスタスタック４０８内の個別レジスタを指示する。 第２オフセット情報は、現データウェッジにおいて書込まれ、または読取られ るべき、現データウェッジと次のデータウェッジとの間の、分割セクタのバイト の数を表すので、第１オフセット情報または第２オフセット情報のいずれか一方 のみが、ウェッジ１ないしウェッジＮ−１に対して必要とされる。そのわけは、 セクタサイズはすでにセクタサイズレジスタ３７８内に記憶されており、ウェッ ジ１ないしウェッジＮ−１はヘッダ間において分割されないので、第１または第 ２オフセット値の一方は、ウェッジ１ないしウェッジＮ−１に対するヘッダ内に 含まれる冗長情報となるからである。第１オフセット値は、前のデータウェッジ の第２オフセット値をセクタサイズから減算することにより得られる。同様にし て、第２オフセット値は、次のデータウェッジの第１オフセット値をセクタサイ ズから減算することにより得られる。従って、ヘッダサイズは、与えられたヘッ ダ内に含まれたオフセット値と、セクタサイズとに基づき、該与えられたヘッダ に関連する欠落したオフセット値を計算するための追加の回路を、セクタ回路２ ９０に加えることにより減少せしめられうる。 現データウェッジに対する第２オフセット情報は、並列データ経路４１４を経 て比較器４１６へ供給される。比較器４１６は、線３７７上の第２オフセットイ ネーブル信号を起動する比較器３７４により使用可能にされる。比較器４１６は 、バイトカウンタ３８０からの経路３８２上の現バイトカウントを、経路４１４ 上の現データウェッジに対する第２オフセット情報と比較する。比較器４１６は 、線３７７上の第２オフセットイネーブル信号が起動され、経路３８２上の現バ イトカウントが、線４１４上の現データウェッジに対する第１オフセット情報に より表されるバイト数に等しくなった時に、相互接続線４１８を起動する。ＯＲ ゲート４２０は、線４１８上の比較器４１６の出力と、線４０２上の比較器４０ ０の出力とを受け、相互接続線４２２上へ分割セクタイコール信号を供給する。 線４２２上の分割セクタイコール信号は、線４１８または線４０２が起動された 時に、起動される。ＯＲゲート４２４は、線４２２上の分割セクタイコール信号 と、線３８８上の完全セクタイコール信号とを受け、相互接続線４２６上へオフ セットイコール信号を供給する。線４２６上のオフセットイコール信号は、線３ ８８上の完全セクタイコール信号が起動された時、または線４２２上の分割セク タイコール信号が起動された時に、起動される。 セクタ回路２９０は、比較器３７４の出力において線３７６上へ最終セクタ信 号を供給し、それは第８図のフローダイヤグラムの判断ブロック３１８に対応し て、データウェッジの最終セクタが書込まれ、または読取られたかどうかを表示 する。セクタ回路２９０は、比較器３８４の出力において線３８８上へ完全セク タイコール信号を供給し、それは第８図のフローダイヤグラムの判断ブロック３ ２２に対応して、完全セクタが書込まれ、または読取られ終わった時それを表示 する。セクタ回路２９０はまた、ＯＲゲート４２４の出力において線４２６上へ オフセットイコール信号を供給し、それは第８図のフローダイヤグラムのブロッ ク３１６に対応して、現データウェッジ内に含まれる完全セクタの全てのバイト または分割セクタの全てのバイトが書込まれ、または読取られた時それを表示す る。さらに、セクタ回路２９０は、比較器３５４の出力において線３５６上へ最 終ウェッジ信号を供給し、それは第８図のフローダイヤグラムの判断ブロック３ ２８に対応して、現ヘッダに関連する最終データウェッジが書込まれ、または読 取られ終わった時それを表示する。 第１０図には、毎ヘッダ多重データウェッジの場合を処理する第１方法の例が タイミング図の形式で示されている。図示されている波形４２８は、読取り／書 込み回路３６からのサーボ信号の受取りにより割込まれた時の、読取り／書込み 回路３６からのヘッダ情報およびセクタデータフィールド情報を含むＮＲＺフォ ーマット信号の波形を示す。図示されているように、第１サーボ信号部分は時点 ４３０において受取られ、第１ヘッダはＮＲＺフォーマット信号上で時点４３２ において受取られる。第１データウェッジにおけるセクタ０データは、時点４３ ４において受取られる。第１データウェッジにおけるセクタ１データは、時点４ ３６において受取られる。第１データウェッジにおけるセクタ２データは、時点 ４３８において受取られる。第１データウェッジにおけるセクタ３データは、時 点４３０において受取られる。第２サーボ信号部分は時点４４２において受取ら れる。第２データウェッジにおいては、セクタ０は時点４４４において受取られ 、セクタ１は時点４４６において受取られ、セクタ２は時点４４８において受取 られる。第３サーボ信号部分は、時点４５０において受取られる。第３データウ ェッジにおいては、セクタ０は時点４５２において受取られ、セクタ１は時点４ ５４において受取られ、セクタ２は時点４５６において受取られ、セクタ３は時 点４５８において受取られ、セクタ４は時点４６０において受取られる。第４サ ーボ信号部分は、時点４６２において受取られ、続いて第２ヘッダが時点４６４ において受取られる。このようにして、この例においては、セクタ回路２９０は 、時点４３２において受取られるヘッダに関連する１２セクタを受け、それらは ３つのデータウェッジに分割されている。第１および第２データウェッジは時点 ４４２におけるサーボ信号部分により分離され、第２および第３データウェッジ は時点４５０におけるサーボ信号部分により分離されている。 第１０図においては、現データウェッジカウンタ３３８から供給される現デー タウェッジカウントは、時間によって変化するカウンタ内容４６６として示され ている。時点４３２における第１ヘッダの受取りにより、現データウェッジカウ ントは、内容時点４６８に示されているように０にリセットされる。時点４４２ において第１データウェッジが受取られ終わったことを表示する第２サーボ信号 部分が受取られた後、現データウェッジカウンタ３２８は、内容時点４７０に示 されているように、前記データウェッジカウントを１に増加させる。時点４５０ において第３サーボ信号が受取られた後、現データウェッジカウンタ３２８は、 内容時点４７２に示されているように、現データウェッジカウントを２に増加さ せる。時点４６２において第４サーボ信号が受取られた後、現データウェッジカ ウンタ３２８は、内容時点４７４に示されているように、現データウェッジカウ ントを３に増加させる。４６４における第２ヘッダの受取りにより、現データウ エッジカウントは０にリセットされる。 線３５６上へ供給される最終ウェッジ信号の値は、波形４７８により表示され る。表示されているように、最終ウェッジ信号は、現データウェッジカウンタ３ ２８が内容時点４７２において現データウェッジカウントを２に増加させた時点 ４８０において起動され、それは現ウェッジカウントが、総データウェッジレジ スタ３４６内に記憶されている総データウェッジ数に等しくなった時に対応する 。 第１０図においては、現セクタカウンタ３６６から供給される現セクタカウン トは、時間によって変化するカウンタ内容４８２として示されている。時点４３ ０における第１サーボ信号部分の受取りにより、現セクタカウントは内容時点４ ８４に示されているように０にリセットされる。時点４３４において第１データ ウェッジのセクタ０が受取られた後、現セクタカウンタ３６６は、内容時点４８ ６に示されているように、現セクタカウントを１に増加させる。時点４３６にお いて第１データウェッジのセクタ１が受取られた後、内容時点４８８に示されて いるように、現セクタカウントは２に増加せしめられる。同様にして、時点４３ ８において第１データウェッジのセクタ２が受取られた後には、内容時点４９０ に示されているように、現セクタカウントは３に増加せしめられ、時点４４０に おけるセクタ３の受取りの後には、内容時点５００に示されているように、現セ クタカウントは４に増加せしめられる。時点４４２における第２サーボ信号部分 の受取りにより、現セクタカウントは内容時点５０２に示されているように０に リセットされる。同様にして、第２データウェッジの諸セクタが時点４４４、４ ４６、および４４８において受取られるのに伴い、現セクタカウントはそれぞれ 、 内容時点５０４において１に、内容時点５０６において２に、また内容時点５０ ８において３に、増加せしめられる。時点４５０における第３サーボ信号部分の 受取りにより、現セクタカウントは内容時点５１０に示されているように再び０ にリセットされる。第３データウェッジの諸セクタの、時点４５２、４５４、４ ５６、４５８、および４６０における受取りにより、現セクタカウントはそれぞ れ、内容時点５１２において１に、内容時点５１４において２に、内容時点５１ ６において３に、内容時点５１８において４に、また内容時点５２０において５ に、増加せしめられる。時点４６２における第４サーボ信号部分の受取りにより 、現セクタカウントは内容時点５２２に示されているように０にリセットされる 。 線３７６上へ供給される最終セクタ信号の値は、波形５２４により表示される 。表示されているように、線３７６上の最終セクタ信号は、内容時点５００にお いて現セクタカウントが４に増加せしめられる時点５２６において起動され、そ れは、現セクタカウントが、総セクタフィールドレジスタ３５８内に記憶されて いる第１データウェッジに対する第１セクタフィールドにより表されるセクタの 総数に等しくなった時に対応する。同様にして、線３７６上の最終セクタ信号は 、内容時点５０８において現セクタカウントが、総セクタレジスタ３５８内に記 憶されている第２データウェッジに対する総セクタフィールドにより表されるセ クタの総数に一致する、３に増加せしめられる時点５２８において起動される。 この最終セクタ信号はまた、内容時点５２０において現セクタカウントが、総セ クタレジスタ３５８内に記憶されている第３データウェッジに対する総セクタフ ィールドにより表されるセクタの総数に一致する、５に増加せしめられる時点５ ３０においても起動される。 毎ヘッダ多重データウェッジ（方法２） 単一ヘッダに関連して多重データウェッジが存在するようにフォーマットされ た、データ記憶ディスク（図示せず）内のデータセクタを探索する、本発明のも う１つの実施例は、（ブロック図形式の第１２図に示した）セクタ回路５９０に より具体化される。第１１図を参照すると、セクタ回路５９０に対応する読取り ／書込みマップフローチャートは、本発明による、毎ヘッダ多重データウェッジ によりフォーマットされた記憶ディスクを扱う第２方法を示す。第１１図のアル ゴリズムは、判断ブロック６００において開始される。判断ブロック６００にお いて、読取り／書込み回路３６は、トランスジューサヘッド３０がデータ記憶デ ィスク上のサーボパターンを検出するのを待つ。トランスジューサヘッド３０が サーボパターンを検出すると、トランスジューサヘッド３０は、サーボパターン が磁気的に発生させた電圧パルスのバーストを読取り／書込み回路３６へ供給し 、それらのパルスはデータよりも低い周波数を有する。次に、読取り／書込み回 路３６は、ブロック６０２に示されているように、最も最近のサーボパターンに 関連するヘッダを読取る。またブロック６０２において、読取り／書込み回路３ ６はヘッダ情報をセクタ回路５９０へ供給する。 判断ブロック６０４は、セクタ回路５９０が、最も最近読取られたヘッダから の３バイトのヘッダ識別フィールドを、マイクロプロセッサ４６から供給された ３バイトの目標識別フィールドと比較することを示す。もしヘッダ識別フィール ドが、目標識別フィールドと一致しなければ、読取り／書込み回路３６は、判断 ブロック６０４から判断ブロック６００へ帰る分岐により示されているように、 トランスジューサヘッド３０がデータ記憶ディスク上の次のサーボパターンを検 出するのを再び待つ。また判断ブロック６０４において、セクタ回路５９０は、 ヘッダに対応するＥＣＣに基づき、ヘッダに対するエラー検出および補正を行う ことにより、ヘッダ内のエラーを処理する。もしヘッダ情報が、ヘッダエラー処 理により補正されなかったエラーを含んでいれば、読取り／書込み回路３６は、 判断ブロック６０４から判断ブロック６００へ帰る分岐により示されているよう に、トランスジューサヘッド３０がデータ記憶ディスク上の次のサーボパターン を検出するのを再び待つ。 もしヘッダ識別フィールドが、目標識別フィールドに一致して、最も最近読取 られたヘッダが所望セクタに関連していることを示せば、判断ブロック６０６に 示されているように、セクタ回路５９０は、マイクロプロセッサ４６から供給さ れるセクタオフセット値を、（第１２図に示されている）現セクタカウンタが与 える現セクタカウントと比較する。セクタオフセット値は、現データウェッジ内 のどこに所望セクタが位置するかを表す。現セクタカウントは、書込まれ、また は読取られた、現データウェッジのセクタの数を示す。もし判断ブロック６０６ において、現セクタカウントがセクタオフセット値に一致していることがわかれ ば、判断ブロック６０８は次に、ヘッダに関連する欠陥管理ビットが表示する、 スキップする必要のある不良セクタかどうかを示す。もし所望セクタに一致して いない場合、またはもしセクタに関連する欠陥管理ビットが不良セクタであるこ とを示している場合に行われる動作は、上述のセクタ回路２２の毎ヘッダ１デー タウェッジの実施例において行われる擬似読取り動作と同様であり、この毎ヘッ ダ多重データウェッジの実施例に関しては以下に詳述される。 マイクロプロセッサのオフセット値に一致するカウント値を有するセクタが不 良セクタでない時は、セクタ回路５９０は、読取り／書込み回路３６へ信号を送 り、ブロック６１０に示されているように、読取りゲート信号または書込みゲー ト信号を起動し、一致したセクタの読取りまたは書込みのいずれかを対応して可 能ならしめる。セクタ回路２２に関連して上述したように、読取り／書込み回路 ３６は、ビットクロック、すなわち読取り基準クロック出力信号を発生し、該出 力信号は、読取り動作中にはデータ記憶ディスクの回転速度に、書込み動作中に は書込み周波数に、同期せしめられる。このビットクロック出力信号はセクタ回 路５９０へ供給されるので、（第１２図に示されている）その中のバイトカウン タは、データ記憶ディスクにおいて書込まれ、または読取られつつあるバイトを 正確にカウントする。ブロック６１４に示されているように、セクタ回路２２の ための第５図に示されているもののような同期バイト検出回路は、ＮＲＺフォー マット信号内の特殊パターンを検出して、バイトの境界が存在する場所を表示す る。 セクタ回路５９０が読取り／書込み回路３６へ信号を送って、読取りゲート信 号または書込みゲート信号のいずれかを起動すると、セクタ回路５９０は、判断 ブロック６１６に示されているように、セクタ回路の発生するオフセットイコー ル信号が起動されるのを待つ。オフセットイコール信号は、読取られた、または 書込まれたバイトの数が、読取られつつある、または書込まれつつあるセクタま たはセクタフラグメント内に含まれているバイトの数に等しくなった時に起動さ れる。判断ブロック６１６においてオフセットイコール信号が起動されると、セ クタ回路５９０は、判断ブロック６１８において、第２オフセットイコール信号 が起動されているかどうかを確認しなければならない。第２オフセットイコール 信号は、いま書込まれ、または読取られたセクタまたはセクタフラグメントが、 関連するデータウェッジにおける最終セクタであり、かつ書込まれ、または読取 られ終わったバイトの数が、最終セクタまたはセクタフラグメント内に含まれて いるバイトの数に等しくなった時、判断ブロック６１８に示されているように起 動される。 もし判断ブロック６１８において、第２オフセットイコール信号が起動されな ければ、いま書込まれ、または読取られたセクタは最終セクタではなく、セクタ 回路５９０は、ブロック６２０に示されているように、そのセクタのためのデー タフィールドに対し、該データフィールドに対応するＥＣＣに基づきエラー検出 および補正を行うことにより、該データフィールド内のエラーを処理する。エラ ー検出および補正を行った後、判断ブロック６２１に示されているように、セク タ回路５９０は、マイクロプロセッサ４６により指定された、与えられた書込み または読取り動作において転送されるべき所望数のセクタが、書込まれ、または 読取られ終わったか否かを決定する。もしマイクロプロセッサ４６により指定さ れた数のセクタが、書込まれ、または読取られ終わっていなければ、判断ブロッ ク６２１から判断ブロック６０６へ帰る分岐により示されているように、データ ウェッジ内の次のセクタが前のセクタと同様に処理される。もしマイクロプロセ ッサ４６により指定された数のセクタが、書込まれ、または読取られ終わってい れば、ブロック６２３に示されているように、与えられた転送動作は完了してい る。 もし判断ブロック６１８において、第２オフセットイコール信号が起動されて 、書込まれ、または読取られたセクタがデータウェッジの最終セクタであったこ とを示せば、セクタ回路５９０は、判断ブロック６２２に示されているように、 その最終セクタが完全セクタまたはセクタの一部であったかどうかを確認しなけ ればならない。もしデータウェッジの最終セクタが、判断ブロック６２２におい て完全セクタであることがわかれば、ブロック６２４に示されているように、セ クタ回路５９０は、そのセクタのためのデータフィールドに対しエラー検出およ び補正を行うことにより、データフィールド内のエラーを処理する。もしデータ ウ ェッジの最終セクタが、セクタの一部（不完全セクタ）であれば、そのセクタは 少なくとも２つの隣接データウェッジへ分割される。従って、もしデータウェッ ジの最終セクタが不完全セクタであれば、判断ブロック６２５に示されているよ うに、セクタ回路５９０は、この最終不完全セクタが分割セクタの最終フラグメ ントであったかどうかを知らねばならない。もしデータウェッジのこの最終セク タフラグメントが分割セクタの最終フラグメントでなかったとすれば、ブロック ６２６に示されているように、分割セクタのためのデータフィールドに対するＥ ＣＣ計算は、次のセクタフラグメントが与えられたセクタにおいて書込まれ、ま たは読取られるまで延期される。この延期は、１つまたはそれ以上のサーボパタ ーン検出を超えるものでありえ、またゼロまたはそれ以上のヘッダを超えるもの でありうる。もしデータウェッジのこの最終セクタフラグメントが分割セクタの 最終フラグメントであったとすれば、ブロック６２４に示されているように、セ クタ回路５９０は、完全セクタのためのデータフィールドに対するエラー検出お よび補正を行うことにより、データフィールド内のエラーを処理する。データウ ェッジの最終セクタフラグメントは、データウェッジ内に１つより少ないセクタ が存在するこの特殊な場合に、分割セクタの最終フラグメントでありうるのみで ある。換言すれば、そのようなセクタフラグメントは、データウェッジ内の第１ セクタフラグメントと、最終セクタフラグメントとの双方である。 判断ブロック６２７に示されているように、セクタ回路５９０は、現データウ ェッジの最終セクタが、与えられた書込みまたは読取り動作において転送される べき最終セクタであったかどうかを決定する。もしデータウェッジのその最終セ クタが、転送されるべき最終セクタであったとすれば、ブロック６２３に示され ているように、転送は完了している。データウェッジの最終完全セクタが転送さ れるべき最終セクタでなかった時は、セクタ回路５９０は判断ブロック６２８に 示されている状態へ分岐する。セクタ回路５９０はまた、ブロック６２６に示さ れている状態からも判断ブロック６２８に示されている状態へ分岐する。 判断ブロック６２８は、セクタ回路５９０が、いま書込まれ、または読取られ たセクタが、関連するヘッダに対する最終セクタであるかどうかを確認しなけれ ばならないことを示す。もし、いま書込まれ、または読取られたセクタが、関連 するヘッダに対する最終セクタでなければ、ブロック６３０に示されているよう に、セクタ回路５９０は、次のサーボパターンがトランスジューサヘッド３０に より検出されるのを待つ。ブロック６３０において次のサーボパターンが検出さ れた後、セクタ回路５９０は、判断ブロック６０６に示されている状態へ分岐復 帰し、データ記憶ディスクにおいて書込まれ、または読取られるべき次のセクタ を処理する。もし判断ブロック６２８において、書込まれ、または読取られたセ クタが、ヘッダに関連する最終セクタであったとすれば、セクタ回路５９０は、 ブロック６２９に示されているように、２進数と考えられる、マイクロプロセッ サ４６が最初に供給した目標識別フィールドを増加させる。目標識別フィールド が増加せしめられる理由は、セクタ回路５９０が後述されるように、現データウ ェッジのための目標識別フィールドおよびセクタオフセットが所望セクタを指定 し、ヘッダ識別フィールドが連続している、セクタ回路２２と同じアドレス指定 スキームを用いているからである。次に、セクタ回路５９０は、判断ブロック６ ００に示されているセクタ回路の最初の状態へ復帰し、次のサーボパターンがト ランスジューサヘッド３０により検出されるのを待つ。 判断ブロック６０６において、もし所望セクタが、書込まれまたは読取られる べきセクタと一致しなければ、または、もし判断ブロック６０８において、一致 したセクタが不良であれば、現カウント値を有するセクタは不良セクタであるか 、または一致していないので、ブロック６３２に示されているようにセクタ回路 ５９０は擬似読取りを行う。判断ブロック６０６において、所望セクタが、書込 まれまたは読取られるべきセクタと一致しない時は、セクタ回路５９０は擬似読 取りを行って次のセクタ位置へ進む。判断ブロック６０８において、マイクロプ ロセッサのオフセット値に一致するカウント値を有するセクタが不良セクタであ ることを、欠陥管理ビットが表示した時は、セクタ回路５９０は擬似読取りを行 うので、その不良セクタは書込みまたは読取りを受けない。判断ブロック６３４ に示されているように、擬似読取りは、オフセットイコール信号が起動されて、 トランスジューサヘッド３０が不一致または不良セクタ位置内に記憶されている はずのバイトの数を越えて移動したことを表示するのを待って行われる。判断ブ ロック６１８と同様にして、セクタ回路５９０は、判断ブロック６３６に示され て いるように、第２オフセットイコール信号が起動されて、この擬似読取りが関連 するデータウェッジの最終セクタに対して行われたことを示したかどうかを確認 しなければならない。もし第２オフセットイコール信号が起動されなければ、セ クタ回路５９０は、判断ブロック６０６の入力に示されている状態へ帰って、新 しいセクタカウントをセクタオフセット値と比較する。もし第２オフセットイコ ール信号が起動されれば、セクタ回路５９０は、判断ブロック６２８に示されて いる状態へ分岐して、書込まれ、または読取られたセクタがヘッダに関連する最 終セクタであったかどうかを決定する。 第１２図には、セクタ回路５９０の部分ブロック図が示されている。セクタ回 路５９０は、多くの点で第５図および第６図にブロック図形式で示されているセ クタ回路２２に類似している。従って、わかりやすくするために、第１２図のブ ロック図の図示に関連する以下の説明は、本発明による、毎ヘッダ多重データウ ェッジによりフォーマットされたデータ記憶ディスクの第２処理方法、を行うの に必要な制御信号を発生するために要求されるレジスタおよびカウンタと、制御 回路との相互作用のみを説明する。例えば、セクタ回路５９０の、ヘッダエラー 検出および補正回路と、データフィールドエラー検出および補正回路と、は第１ ２図に示されていないが、それは第５図に関連するセクタ回路２２の、ヘッダエ ラープロセッサ１８２内のヘッダエラー検出および補正回路と、データフィール ドエラープロセッサ１８０内のデータフィールドエラー検出および補正回路と、 に関連して代わりに図示され且つ説明されている。さらに、線１５０上のヘッダ およびデータフィールドを含むＮＲＺフォーマット信号と、読取り／書込み回路 ３６からの線１５２上のサーボ信号と、も第１２図には示されていないが、第５ 図に代わりに図示されている。 総セクタレジスタ６３８は、現ヘッダに関連するセクタの総数の２進表現であ る、現ヘッダから得られた総セクタフィールドを記憶する。総セクタフィールド は、ロード相互接続線６４２を起動して総セクタレジスタ６３８内へのデータの ローディングを可能ならしめる新しいヘッダの受取りにより、並列データ経路６ ４０から総セクタレジスタ６３８内へロードされる。総セクタレジスタ６３８は 、総セクタフィールドを、並列データ経路６４４を経て比較器６５４へ供給する 。 現セクタカウンタ６４６は、現在書込まれ、または読取られつつある現セクタ で、最も最近読取られたヘッダに関連するもの、の２進表現である現セクタカウ ントを記憶する。現セクタカウンタ６４６のリセット相互接続線６４８は、ヘッ ダの受取りにより起動され、それは現セクタカウンタ６４６内に記憶されている 現セクタカウントを０にリセットする。いずれかのセクタにおける書込み、また は読取りの完了は、現セクタカウンタ６４６の入力相互接続線６５０を起動し、 現セクタカウンタの現セクタカウントを１カウントだけ増加させる。現セクタカ ウンタ６４６は現セクタカウントを、並列データ経路６５２を経て比較器６５４ へ供給する。比較器６５４は、経路６５２上の現セクタカウントを、経路６４４ 上の、現ヘッダに関連する総セクタフィールドと比較し、最終セクタ信号を相互 接続線６５６上へ供給する。相互接続線６５６上の最終セクタ信号は、経路６４ ４上の総セクタフィールドが、経路６５２上の現セクタカウントに一致した時に 起動される。 目標識別（ＩＤ）レジスタ６５７は、マイクロプロセッサ４６から供給された 、上述の３バイトの目標識別フィールドを記憶する。セクタ回路２２に関連して 上述されたように、目標識別フィールドは、ヘッダから読取られたヘッダ識別フ ィールドと比較される。線６５６上の最終セクタ信号は、目標ＩＤレジスタ６５ ７へ供給される。最終セクタ信号が起動されると、２進数と考えられる目標ＩＤ レジスタ６５７内に記憶されている目標識別フィールドは増加せしめられる。 セクタサイズレジスタ６５８は、完全セクタ内に含まれるバイトの数の２進表 現であるセクタサイズ値を記憶する。セクタサイズは、通常はマイクロプロセッ サ４６から転送動作の前にロードされる。バイトカウンタ６６０は、データ記憶 ディスクにおいて書込まれ、または読取られつつある現セクタのバイトの数を表 す２進数と考えられる現バイトカウントを記憶する。バイトカウンタ６６０のリ セット相互接続線６６２は、いずれかのセクタにおける書込みまたは読取りの完 了により起動され、それはバイトカウンタ６６０内に記憶されている現バイトカ ウントを０にリセットする。バイトカウンタ６６０の動作は、第５図および第６ 図に関連して前述されたセクタ回路２２のバイトカウンタ１８４の動作と同様で ある。従って、わかりやすくするために、ＮＲＺフォーマットデータ信号におけ るバイトの境界を検出するためのバイトカウンタ６６０の動作に必要な、同期バ イト検出回路およびバイトクロック発振器回路は、第１２図には示されていない が、それらは第５図および第６図に関連して、セクタ回路２２の同様な同期バイ ト検出回路１８８およびバイトクロック発振器１９０に関し、代わりに図示され 且つ説明されている。バイトカウンタ６６０は、現バイトカウントを、並列デー タ経路６６４を経て比較器６６８へ供給する。セクタサイズレジスタ６５８内に 記憶されているセクタサイズ値は、並列データ経路６７０を経て比較器６６８へ 供給される。比較器６６８は、経路６６４上のバイトカウントを、経路６７０上 のセクタサイズ値と比較し、完全セクタイコール信号を相互接続線６７２上へ供 給する。線６７２上の完全セクタイコール信号は、経路６６４上のバイトカウン トが、経路６７０上のセクタサイズ値に一致した時に起動される。 第１オフセットレジスタスタック６７４は、ヘッダ情報から第１オフセット情 報をバイト対をなして、それぞれのバイト対が、現ヘッダに関連する別個のデー タウェッジにより識別されるように、記憶する。第１オフセット情報のバイト対 は、現データウェッジにおいて書込まれ、または読取られるべき、前のデータウ ェッジからの残存分割セクタのバイトの数を表す。第１オフセットレジスタスタ ック６７４はまた、それぞれのバイト対に対する第１オフセットセクタ数をも記 憶する。第１オフセットセクタ数は、現ヘッダに関連する諸データウェッジの第 １セクタを表す。第１オフセット情報および第１オフセットセクタ数は、関連す るヘッダから第１オフセットレジスタスタック６７４内へロードされる。第１オ フセットレジスタスタック６７４は、それぞれのバイト対に対する個別レジスタ と、バイト対に関連する第１オフセット数に対する整合個別レジスタと、を含む 。従って、第１オフセットレジスタスタック６７４内の個別レジスタの数は、１ つのヘッダに関連しうるデータウェッジ（第９図に代表的にウェッジ０ないしウ ェッジＮとして示されている）の最大数に等しい。代表的に示されているように 、ウェッジ０に対する第１オフセットバイト対はレジスタ６７８内に記憶され、 ウェッジ０に対する第１オフセット数はレジスタ６７６内に記憶される。ウェッ ジＮに対する第１オフセットバイト対はレジスタ６８２内に記憶され、ウェッジ Ｎに対する第１オフセット数はレジスタ６８０内に記憶される。 現セクタカウンタ６４６からの現セクタカウントは、並列データ経路６５２を 経てイコール論理回路７１２へ供給される。レジスタ６７６からのウェッジ０に 対する第１オフセット数も、並列データ経路６８４を経てイコール論理回路７１ ２へ供給される。イコール論理回路７１２は、ウェッジ０に対する第１オフセッ ト数が、経路６５２上へ供給された現セクタカウントに一致した時、イネーブル 相互接続線７１４を経て比較器７１６へイネーブルを供給する。ウェッジ０に対 する第１オフセットバイト対はレジスタ６７８から、並列データ経路６８６を経 て比較器７１６へ供給される。比較器７１６は、イネーブル線７１４が起動され た時、バイトカウンタ６６０からの経路６６４上の現バイトカウントを、経路６ ８６上のウェッジ０に対する第１オフセット情報と比較する。比較器７１６は、 線７１４が起動された時、経路６６４上のバイトカウントが、経路６８６上のウ ェッジ０に対する第１オフセット情報により表されるバイト数と等しい時に、相 互接続線７１８を起動する。 現セクタカウンタ６４６からの現セクタカウントは、経路６５２を経てイコー ル論理回路７２２へ供給される。レジスタ６８０からのウェッジＮに対する第１ オフセット数も、並列データ経路６８８を経てイコール論理回路７２２へ供給さ れる。イコール論理回路７２２は、ウェッジＮに対する第１オフセット数が、経 路６５２上へ供給された現セクタカウントに一致した時、イネーブル相互接続線 ７２４を経て比較器７２６へイネーブルを供給する。ウェッジＮに対する第１オ フセットバイト対はレジスタ６８２から、並列データ経路６９０を経て比較器７ ２６へ供給される。比較器７２６は、イネーブル線７２４が起動された時、バイ トカウンタ６６０からの経路６６４上の現バイトカウントを、経路６９０上のウ ェッジＮに対する第１オフセット情報と比較する。比較器７２６は、線７２４が 起動された時、経路６６４上のバイトカウントが、経路６９０上のウェッジＮに 対する第１オフセット情報により表されるバイト数と等しい時に、相互接続線７ ２８を起動する。 ＯＲゲート７５０は、比較器７１６（ウェッジ０）および比較器７２６（ウェ ッジＮ）により代表されるような、ウェッジ０ないしウェッジＮに対する第１オ フセット対の比較をおこなう全ての比較器の出力を受け、相互接続線７５２上へ 第１オフセットイコール信号を供給する。線７５２上の第１オフセットイコール 信号は、これらの比較器のいずれかが関連する出力線を起動し、例えば線７１８ （ウェッジ０）または線７２８（ウェッジＮ）のいずれかが起動された時に、起 動される。 第２オフセットレジスタスタック６９４は、ヘッダ情報から第２オフセット情 報をバイト対をなして、それぞれのバイト対が、現ヘッダに関連する別個のデー タウェッジにより識別されるように、記憶する。第２オフセット情報のバイト対 は、現データウェッジにおいて書込まれ、または読取られるべき、現データウェ ッジと次のデータウェッジとの間の分割セクタのバイトの数を表す。第２オフセ ットレジスタスタック６９４はまた、それぞれのバイト対に対する第２オフセッ トセクタ数をも記憶する。第２オフセットセクタ数は、現ヘッダに関連する諸デ ータウェッジの最終セクタを表す。第２オフセット情報および第２オフセットセ クタ数は、関連するヘッダから第２オフセットレジスタスタック６９４内へロー ドされる。第２オフセットレジスタスタック６９４は、それぞれのバイト対に対 する個別レジスタと、バイト対に関連する第２オフセット数に対する整合個別レ ジスタと、を含む。従って、第２オフセットレジスタスタック６９４内の個別レ ジスタの数は、１つのヘッダに関連しうるデータウェッジ（第９図に代表的にウ ェッジ０ないしウェッジＮとして示されている）の最大数に等しい。代表的に示 されているように、ウェッジ０に対する第２オフセットバイト対はレジスタ６９ ８内に記憶され、ウェッジ０に対する第２オフセット数はレジスタ６９６内に記 憶される。ウェッジＮに対する第２オフセットバイト対はレジスタ７０２内に記 憶され、ウェッジＮに対する第２オフセット数はレジスタ７００内に記憶される 。 上述のセクタ回路２９０と同様に、セクタ回路５９０は、ウェッジ１ないしウ ェッジＮ−１に対する第１オフセット情報または第２オフセット情報の一方のみ を必要とする。そのわけは、セクタサイズはすでにセクタサイズレジスタ６５８ 内に記憶されており、ウェッジ１ないしウェッジＮ−１はヘッダ間において分割 されないので、第１または第２オフセット値の一方は、ウェッジ１ないしウェッ ジＮ−１に対するヘッダ内に含まれる冗長情報となるからである。第１オフセッ トバイト対は、前のデータウェッジの第２オフセットバイト対値をセクタサイズ から減算することにより得られる。同様にして、第２オフセットバイト対は、次 のデータウェッジの第１オフセットバイト対値をセクタサイズから減算すること により得られる。従って、ヘッダサイズは、与えられたヘッダ内に含まれたオフ セット値と、セクタサイズとに基づき、該与えられたヘッダに関連する欠落した オフセット値を計算するための追加の回路を、セクタ回路５９０に加えることに より減少せしめられうる。 現セクタカウンタ６４６からの現セクタカウントは、経路６５２を経てイコー ル論理回路７３２へ供給される。レジスタ６９６からのウェッジ０に対する第２ オフセット数も、並列データ経路７０４を経てイコール論理回路７３２へ供給さ れる。イコール論理回路７３２は、ウェッジ０に対する第２オフセット数が、経 路６５２上へ供給された現セクタカウントに一致した時、イネーブル相互接続線 ７３４を経て比較器７３６へイネーブルを供給する。ウェッジ０に対する第２オ フセットバイト対はレジスタ６９８から、並列データ経路７０６を経て比較器７ ３６へ供給される。比較器７３６は、イネーブル線７３４が起動された時、バイ トカウンタ６６０からの経路６６４上の現バイトカウントを、経路７０６上のウ ェッジ０に対する第２オフセット情報と比較する。比較器７３６は、線７３４が 起動された時、経路６６４上のバイトカウントが、経路７０６上のウェッジ０に 対する第２オフセット情報により表されるバイト数と等しい時に、相互接続線７ ３８を起動する。 現セクタカウンタ６４６からの現セクタカウントは、経路６５２を経てイコー ル論理回路７４２へ供給される。レジスタ７００からのウェッジＮに対する第２ オフセット数も、並列データ経路７０８を経てイコール論理回路７４２へ供給さ れる。イコール論理回路７４２は、ウェッジＮに対する第２オフセット数が、経 路６５２上へ供給された現セクタカウントに一致した時、イネーブル相互接続線 ７４４を経て比較器７４６へイネーブルを供給する。ウェッジＮに対する第２オ フセットバイト対はレジスタ７０２から、並列データ経路７１０を経て比較器７ ４６へ供給される。比較器７４６は、イネーブル線７４４が起動された時、経路 ６６４上の現バイトカウントを、経路７１０上のウェッジＮに対する第２オフセ ット情報と比較する。比較器７４６は、線７４４が起動された時、経路６６４上 のバイトカウントが、経路７１０上のウェッジＮに対する第２オフセット情報に より表されるバイト数と等しい時に、相互接続線７４８を起動する。 ＯＲゲート７５４は、比較器７３６（ウェッジ０）および比較器７４６（ウェ ッジＮ）により代表されるような、ウェッジ０ないしウェッジＮに対する第２オ フセット対の比較をおこなう全ての比較器の出力を受け、相互接続線７５６上へ 第２オフセットイコール信号を供給する。線７５６上の第２オフセットイコール 信号は、これらの比較器のいずれかが関連する出力線を起動し、例えば線７３８ （ウェッジ０）または線７４８（ウェッジＮ）のいずれかが起動された時に、起 動される。 ＯＲゲート７５８は、線７５２を経て第１オフセットイコール信号を、線７５ ６を経て第１オフセットイコール信号を、また線６７２を経て完全セクタイコー ル信号を受け、相互接続線７６０上へオフセットイコール信号を供給する。線７ ６０上のオフセットイコール信号は、線７５２上の第１オフセットイコール信号 か、線７５６上の第２オフセットイコール信号か、または線６７２上の完全セク タイコール信号が起動された時に、起動される。 セクタ回路５９０は、ＯＲゲート７５４の出力において線７５６上へ第２オフ セットイコール信号を供給し、それは第１１図のフローダイヤグラムの判断ブロ ック６１８に対応して、現データウェッジ内に含まれる、データウェッジの最終 セクタの、現データウェッジ内に含まれる、全てのバイトが、書込まれ、または 読取られたかどうかを表示する。セクタ回路５９０は、比較器６６８の出力にお いて線６７２上へ完全セクタイコール信号を供給し、それは第１１図のフローダ イヤグラムの判断ブロック６２２に対応して、完全セクタが書込まれ、または読 取られ終わった時それを表示する。セクタ回路５９０はまた、ＯＲゲート７５８ の出力において線７６０上へオフセットイコール信号を供給し、それは第１１図 のフローダイヤグラムのブロック６１６に対応して、現データウェッジ内に含ま れる完全セクタの全てのバイトまたは分割セクタの全てのバイトが書込まれ、ま たは読取られた時それを表示する。さらに、セクタ回路５９０は、比較器６５４ の出力において線６５６上へ最終セクタを供給し、それは第１１図のフローダイ ヤグラムの判断ブロック６２８に対応して、現ヘッダに関連する最終セクタが書 込まれ、または読取られ終わった時それを表示する。 第１３図には、毎ヘッダ多重データウェッジの場合を処理する第２方法の例が タイミング図の形式で示されている。図示されている波形７６２は、読取り／書 込み回路３６からのサーボ信号の受取りにより割込まれた時の、読取り／書込み 回路３６からのヘッダ情報およびセクタデータフィールド情報を含むＮＲＺフォ ーマット信号の波形を示す。図示されているように、第１サーボ信号部分は時点 ７６４において受取られ、第１ヘッダはＮＲＺフォーマット信号上で時点７６６ において受取られる。第１データウェッジおいては、セクタ０データは時点７６ ８において受取られ、セクタ１データは時点７７０において受取られ、セクタ２ データは時点７７２において受取られ、またセクタ３データは時点７７４におい て受取られる。第２サーボ信号部分は時点７７６において受取られる。第２デー タウェッジにおいては、セクタ４は時点７７８において受取られ、セクタ５は時 点７８０において受取られ、セクタ６は時点７８２において受取られる。第３サ ーボ信号部分は、時点７８４において受取られる。第３データウェッジにおいて は、セクタ７は時点７８６において受取られ、セクタ８は時点７８８において受 取られ、セクタ９は時点７９０において受取られ、セクタ１０は時点７９２にお いて受取られ、セクタ１１は時点７９４において受取られる。第４サーボ信号部 分は、時点７９６において受取られ、続いて第２ヘッダが時点７９８において受 取られる。このようにして、この例においては、セクタ回路５９０は、時点７６ ６において受取られるヘッダに関連する１２セクタを受け、それらは３つのデー タウェッジに分割されている。第１および第２データウェッジは時点７７６にお けるサーボ信号部分により分離され、第２および第３データウェッジは時点７８ ４におけるサーボ信号部分により分離されている。 第１３図においては、現セクタカウンタ６４６から供給される現セクタカウン トは、時間によって変化するカウンタ内容８００として示されている。時点７６ ６における第１ヘッダの受取りにより、現セクタカウントは内容時点８０２に示 されているように０にリセットされる。時点７６８においてセクタ０が受取られ た後、現セクタカウンタ６４６は、内容時点８０４に示されているように、現セ クタカウントを１に増加させる。時点７７０においてセクタ１が受取られた後、 内容時点８０６に示されているように、現セクタカウントは２に増加せしめられ る。同様にして、時点７７２においてセクタ２が受取られた後には、内容時点８ ０８に示されているように、現セクタカウントは３に増加せしめられ、時点７７ ４におけるセクタ３の受取りの後には、内容時点８１０に示されているように、 現セクタカウントは４に増加せしめられる。同様にして、第２データウェッジの セクタ４、５、および６が、時点７７８、７８０、および７８２において受取ら れるのに伴い、現セクタカウントはそれぞれ、内容時点８１２において５に、内 容時点８１４において６に、また内容時点８１６において７に、増加せしめられ る。第３データウェッジのセクタ７、８、９、１０、および１１が、時点７８６ 、７８８、７９０、７９２、および７９４において受取られると、現セクタカウ ントはそれぞれ、内容時点８１８において８に、内容時点８２０において９に、 内容時点８２２において１０に、内容時点８２４において１１に、また内容時点 ８２６において１２に、増加せしめられる。時点７９８における第２ヘッダの受 取りにより、現セクタカウントは内容時点８２８に示されているように０にリセ ットされる。 線６５６上へ供給される最終セクタ信号の値は、波形８３０により表示される 。表示されているように、線６５６上の最終セクタ信号は、内容時点８２６にお いて現セクタカウントが１２に増加せしめられる時点８３２において起動され、 それは、現セクタカウントが、総セクタフィールドレジスタ６３８内に記憶され ている関連するヘッダにおける総セクタフィールドにより表されるセクタの総数 に等しくなった時に対応する。 線７５６上へ供給される第２オフセットイコール信号の値は、波形８３４によ り表示される。表示されているように、線７５６上の第２オフセットイコール信 号は、内容時点８１０において現セクタカウントが４に増加せしめられる時点８ ３６において起動され、それは、現セクタカウントが、第２オフセットレジスタ スタック６９４内に記憶されている第１データウェッジに対する第２オフセット 数により表されるセクタ数に等しくなった時に対応する。同様にして、線７５６ 上の第２オフセットイコール信号は、内容時点８１６において現セクタカウント が７に増加せしめられる時点８３８においても起動され、それは、現セクタカウ ントが、第２オフセットレジスタスタック６９４内に記憶されている第２データ ウェッジに対する第２オフセット数により表されるセクタ数に等しくなった時に 対応する。線７５６上の第２オフセットイコール信号はまた、内容時点８２６に おいて現セクタカウントが１２に増加せしめられる時点８４０においても起動さ れ、それは、現セクタカウントが、第２オフセットレジスタスタック６９４内に 記憶されている第３データウェッジに対する第２オフセット数により表されるセ クタ数に等しくなった時に対応する。 結論 セクタ回路２２、２９０、および５９０のための、以上に説明された本発明は 、読取り／書込み回路３６からのサーボ信号の信頼性を用い、トランスジューサ ヘッド３０による埋込み形サーボパターンの検出の持続時間を表示する。さらに 本発明は、ヘッダエラーおよびデータフィールドエラーの独立した処理を可能に する。データウェッジ間において分割されたセクタに対する、バイトの分配を表 示するオフセットフィールドをヘッダ内に用いることにより、本発明によるセク タ回路は、記憶ゾーン内において、またはゾーンからゾーンへと、変動する毎ヘ ッダセクタ数を与える。このようにして、本発明のセクタスキームは、埋込み形 サーボ回転ディスクデータ記憶装置において、ヘッダに関連するセクタ数を、与 えられたセクタ回路における最大の毎ヘッダセクタ数から、セクタの一部まで変 化させる、ソフトセクタスキームにおけるような、柔軟性を可能ならしめる。こ の範囲の柔軟性に基づけば、データ記憶ディスクの与えられた部分上の毎ヘッダ セクタ数を最適化し、データ記憶ディスク上に記憶されるデータの量を増大させ うる。単一ヘッダに関連しうる最大セクタ数に対する主要な限界は、ヘッダのサ イズそのものである。従って、ヘッダに割当てられる記憶場所のオーバヘッドは 、本発明によるセクタスキームの柔軟性の範囲を本質的に決定し、また特定のア プリケーションにより変化する。 本発明を実施例に関連して説明してきたが、当業者の認識するように、本発明 の精神および範囲から逸脱することなく、形式および細部において変更が行われ うる。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年９月１２日 【補正内容】 請求の範囲 １．データ記憶装置の回転ゾーンディスク上の異なる直径の一連の同心データ トラック内のデータ記憶セクタを探索するセクタ回路において、前記ディスクが それぞれのゾーンのトラック部分内に異なる数のセクタを有し、前記データ記憶 装置が、前記セクタへの書込み、および該セクタからの読取りのために、前記回 転ディスクに対しサーボシステムにより位置決めされるトランスジューサヘッド を有し、該サーボシステムが、前記回転ディスク内へ前記トラックに割込んで埋 込まれたサーボパターン上を通過する前記トランスジューサヘッドに応答して、 サーボエラー信号を発生し、前記セクタが、前記サーボパターンのそれぞれの対 の間で延長するトラック部分により形成されるデータウェッジ内に配置され、前 記セクタ回路が、 ヘッダから情報を受取って記憶する入力レシーバであって、前記ヘッダが、前 記回転ディスク上に記憶され且つ少なくとも１つの前記データウェッジに関連し ており、前記入力レシーバが、少なくとも１つの前記サーボパターンに関して前 記ヘッダを探索し、ヘッダ情報が、前記ヘッダを識別する識別フィールドと、関 連するデータウェッジ内に記憶されている、該関連するデータウェッジの第１セ クタの選択されたデータグループの数を表示する第１オフセットフィールドと、 該関連するデータウェッジ内に記憶されている、該関連するデータウェッジの最 終セクタの選択されたデータグループの数を表示する第２オフセットフィールド と、該関連するデータウェッジ内に記憶されている完全セクタおよびセクタの一 部の総数を表す総セクタフィールドと、を有する、前記入力レシーバと、 前記識別フィールドと、前記第１オフセットフィールドと、前記第２オフセッ トフィールドと、前記総セクタフィールドと、の値に基づき前記セクタを探索す る制御装置と、 を含む、前記セクタ回路。 ２．前記入力レシーバが前記ヘッダを受取った後に前記トランスジューサヘッ ドが書込んだ、または読取ったセクタの数をカウントし、該セクタの数を表す現 セクタカウントを発生する現セクタカウンタであって、前記制御装置が該現セク タカウントに基づき前記セクタを探索する、前記現セクタカウンタ、 をさらに含む、請求項第１項記載のセクタ回路。 ３．前記選択されたデータグループがバイトであり、 前記トランスジューサヘッドが書込み、または読取り終わった現セクタのバイ トの数をカウントし、該バイト数を表すバイトカウントを供給するバイトカウン タであって、前記制御装置が該バイトカウントに基づき前記セクタを探索する、 前記バイトカウンタ、 をさらに含む、請求項第１項記載のセクタ回路。 ４．前記入力レシーバが、前記トランスジューサヘッドによる前記サーボパタ ーンの検出の持続時間を示す、前記サーボシステムからのサーボ信号に応答して 、前記ヘッダから情報を受取って記憶する、請求項第１項記載のセクタ回路。 ５．前記ヘッダ情報内のエラーを検出し補正するヘッダエラープロセッサと、 前記セクタへ書込まれた、または前記セクタから読取られたデータ内のエラー を検出し補正するデータエラープロセッサであって、前記ヘッダエラープロセッ サが、前記セクタへ書込まれた、または前記セクタから読取られた前記データ内 のエラーを検出し補正する前記データエラープロセッサから独立して、前記ヘッ ダ情報内のエラーを検出し補正する、前記データエラープロセッサと、 をさらに含む、請求項第１項記載のセクタ回路。 ６．前記データエラープロセッサが、現セクタの全ての前記選択されたデータ グループが書込まれ、または読取られ終わった場合に限り、該現セクタへ書込ま れた、または該現セクタから読取られたデータ内のエラーを検出し補正する、請 求項第５項記載のセクタ回路。 ７．前記入力レシーバがさらに、前記ヘッダ情報から現データウェッジの欠陥 セクタを表示する欠陥管理ビットを受取って記憶し、前記セクタ回路が、 前記欠陥管理ビットに応答して、前記トランスジューサヘッドが前記欠陥セク タへ書込み、または該欠陥セクタから読取るのを阻止する手段、 をさらに含む、請求項第１項記載のセクタ回路。 ８．前記ヘッダが複数の前記データウェッジに関連する、請求項第１項記載の セクタ回路。 ９．回転ゾーンディスク上の異なる直径の一連の同心データトラック内のデー タ記憶セクタを記憶するデータ記憶システムであって、前記ゾーンディスクがそ れぞれのゾーンのトラック部分内に異なる数のセクタを有し、前記データ記憶シ ステムが、 前記セクタへ書込み、また前記セクタから読取るためのトランスジューサヘッ ドと、 該トランスジューサヘッドを前記回転ディスクに対して位置決めし、前記回転 ディスク内へ前記トラックに割込んで埋込まれたサーボパターン上を通過する前 記トランスジューサヘッドに応答して、サーボエラー信号を発生するサーボシス テムであって、前記セクタが、前記サーボパターンのそれぞれの対の間で延長す るトラック部分により形成されるデータウェッジ内に配置されている、前記サー ボシステムと、 ヘッダを表す情報を受取って記憶する入力レシーバであって、前記ヘッダが、 前記回転ディスク上に記憶され且つ少なくとも１つの前記データウェッジに関連 しており、前記入力レシーバが、少なくとも１つの前記サーボパターンに関して 前記ヘッダを探索し、前記ヘッダ情報が、前記ヘッダを識別する識別フィールド と、関連するデータウェッジ内に記憶されている、該関連するデータウェッジの 第１セクタの選択されたデータグループの数を表示する第１オフセットフィール ドと、該関連するデータウェッジ内に記憶されている、該関連するデータウェッ ジの最終セクタの選択されたデータグループの数を表示する第２オフセットフィ ールドと、該関連するデータウェッジ内に記憶されている完全セクタおよび一部 またはセクタの総数を表す総セクタフィールドと、を有する、前記入力レシーバ と、 前記識別フィールドと、前記第１オフセットフィールドと、前記第２オフセッ トフィールドと、前記総セクタフィールドと、の値に基づき前記セクタを探索し 、位置信号を読取り／書込み制御装置へ供給する位置制御装置と、 を含む、前記データ記憶システム。 １０．前記トランスジューサヘッドが前記セクタへ書込み、また前記セクタか ら読取ることを可能ならしめる読取り／書込み制御装置を前記サーボシステムが 含む、請求項第９項記載のデータ記憶システム。 １１．データ記憶装置の回転ゾーンディスク上の異なる直径の一連の同心デー タトラック内のデータ記憶セクタの探索方法において、前記ゾーンディスクがそ れぞれのゾーンのトラック部分内に異なる数のセクタを有し、前記データ記憶装 置が、前記セクタへの書込み、および該セクタからの読取りのために、前記回転 ディスクに対しサーボシステムにより位置決めされるトランスジューサヘッドを 有し、該サーボシステムが、前記回転ディスク内へ前記トラックに割込んで埋込 まれたサーボパターン上を通過する前記トランスジューサヘッドに応答して、サ ーボエラー信号を発生し、前記セクタが、前記サーボパターンのそれぞれの対の 間で延長するトラック部分により形成されるデータウェッジ内に配置され、前記 方法が、 少なくとも１つの前記サーボパターンに関してヘッダを探索するステップであ って、該ヘッダが、前記回転ディスク上に記憶され且つ少なくとも１つの前記デ ータウェッジに関連している、前記ヘッダを探索するステップと、 前記ヘッダを識別する識別フィールドと、関連するデータウェッジ内に記憶さ れている、該関連するデータウェッジの第１セクタの選択されたデータグループ の数を表示する第１オフセットフィールドと、該関連するデータウェッジ内に記 憶されている、該関連するデータウェッジの最終セクタの選択されたデータグル ープの数を表示する第２オフセットフィールドと、該関連するデータウェッジ内 に記憶されている完全セクタおよびセクタの一部の総数を表す総セクタフィール ドと、を含む前記ヘッダから情報を受取って記憶するステップと、 前記識別フィールドと、前記第１オフセットフィールドと、前記第２オフセッ トフィールドと、前記総オフセットフィールドと、の値に基づき前記セクタを探 索するステップと、 を含む、前記方法。 １２．前記ヘッダを受取った後に前記トランスジューサヘッドが書込んだ、ま たは読取ったセクタの数をカウントするステップであって、該セクタの数に基づ き前記セクタが探索される、該セクタの数をカウントするステップをさらに含む 、請求項第１１項記載の方法。 １３．前記選択されたデータグループがバイトであり、前記トランスジューサ ヘッドが書込み、または読取り終わった現セクタのバイトの数をカウントするス テップをさらに含み、前記セクタが該バイト数に基づき探索される、請求項第１ １項記載の方法。 １４．前記トランスジューサヘッドによる前記サーボパターンの検出の持続時 間を示すサーボ信号に応答して、前記ヘッダから情報が受取られ、かつ記憶され る、請求項第１１項記載の方法。 １５．前記ヘッダ情報内のエラーを検出し補正するステップと、前記セクタへ 書込まれた、または前記セクタから読取られたデータ内のエラーを検出し補正す るステップと、をさらに含み、前記ヘッダ情報内のエラーを検出し補正する前記 ステップが、前記セクタへ書込まれた、または前記セクタから読取られたデータ 内のエラーを検出し補正する前記ステップから独立している、請求項第１１項記 載の方法。 １６．現セクタの全ての前記選択されたデータグループが書込まれ、または読 取られ終わった場合に限り、該現セクタへ書込まれた、または該現セクタから読 取られたデータ内のエラーを検出し補正する前記ステップが行われる、請求項第 １５項記載の方法。 １７．前記ヘッダ情報が、現データウェッジの欠陥セクタを表示する欠陥管理 ビットをさらに含み、前記方法が、該欠陥管理ビットに応答して、前記トランス ジューサヘッドが前記欠陥セクタへ書込み、または該欠陥セクタから読取るのを 阻止するステップをさらに含む、請求項第１１項記載の方法。 １８．前記ヘッダが複数の前記データウェッジに関連する、請求項第１１項記 載の方法。

───────────────────────────────────────────────────── 【要約の続き】 ールドと、オフセットフィールドと、の値に基づきセク タを探索する。

Claims (1)

1. 【特許請求の範囲】 １．データ記憶装置の回転ディスク上の異なる直径の一連の同心データトラッ ク内のデータ記憶セクタを探索するセクタ回路において、前記データ記憶装置が 、前記セクタへの書込み、および該セクタからの読取りのために、前記回転ディ スクに対しサーボシステムにより位置決めされるトランスジューサヘッドを有し 、該サーボシステムが、前記回転ディスク内へ前記トラックに割込んで埋込まれ たサーボパターン上を通過する前記トランスジューサヘッドに応答して、サーボ エラー信号を発生し、前記セクタが、前記サーボパターンのそれぞれの対の間で 延長するトラック部分により形成されるデータウェッジ内に配置され、前記セク タ回路が、 ヘッダから情報を受取って記憶する入力レシーバであって、前記ヘッダが、前 記回転ディスク上に記憶され且つ少なくとも１つの前記データウェッジに関連し ており、前記入力レシーバが、少なくとも１つの前記サーボパターンに関して前 記ヘッダを探索し、ヘッダ情報が、前記ヘッダを識別する識別フィールドと、関 連するデータウェッジ内に記憶されている、該関連するデータウェッジの第１セ クタの選択されたデータグループの数を表示する第１オフセットフィールドと、 該関連するデータウェッジ内に記憶されている、該関連するデータウェッジの最 終セクタの選択されたデータグループの数を表示する第２オフセットフィールド と、を有する、前記入力レシーバと、 前記識別フィールドと、前記第１オフセットフィールドと、前記第２オフセッ トフィールドと、の値に基づき前記セクタを探索する制御装置と、 を含む、前記セクタ回路。 ２．前記入力レシーバが前記ヘッダを受取った後に前記トランスジューサヘッ ドが書込んだ、または読取ったセクタの数をカウントし、該セクタの数を表す現 セクタカウントを発生する現セクタカウンタであって、前記制御装置が該現セク タカウントに基づき前記セクタを探索する、前記現セクタカウンタ、 をさらに含む、請求項第１項記載のセクタ回路。 ３．前記選択されたデータグループがバイトであり、 前記トランスジューサヘッドが書込み、または読取り終わった現セクタのバイ トの数をカウントし、該バイト数を表すバイトカウントを供給するバイトカウン タであって、前記制御装置が該バイトカウントに基づき前記セクタを探索する、 前記バイトカウンタ、 をさらに含む、請求項第１項記載のセクタ回路。 ４．前記ヘッダ情報が、前記関連するデータウェッジ内に記憶されている完全 セクタおよびセクタの一部の総数を表す総セクタフィールドをさらに含み、前記 制御装置が、該総セクタフィールドに基づき前記セクタを探索する、請求項第１ 項記載のセクタ回路。 ５．前記入力レシーバが、前記トランスジューサヘッドによる前記サーボパタ ーンの検出の持続時間を示す、前記サーボシステムからのサーボ信号に応答して 、前記ヘッダから情報を受取って記憶する、請求項第１項記載のセクタ回路。 ６．前記ヘッダ情報内のエラーを検出し補正するヘッダエラープロセッサと、 前記セクタへ書込まれた、または前記セクタから読取られたデータ内のエラー を検出し補正するデータエラープロセッサであって、前記ヘッダエラープロセッ サが、前記セクタへ書込まれた、または前記セクタから読取られた前記データ内 のエラーを検出し補正する前記データエラープロセッサから独立して、前記ヘッ ダ情報内のエラーを検出し補正する、前記データエラープロセッサと、 をさらに含む、請求項第１項記載のセクタ回路。 ７．前記データエラープロセッサが、現セクタの全ての前記選択されたデータ グループが書込まれ、または読取られ終わった場合に限り、該現セクタへ書込ま れた、または該現セクタから読取られたデータ内のエラーを検出し補正する、請 求項第６項記載のセクタ回路。 ８．前記入力レシーバがさらに、前記ヘッダ情報から現データウェッジの欠陥 セクタを表示する欠陥管理ビットを受取って記憶し、前記セクタ回路が、 前記欠陥管理ビットに応答して、前記トランスジューサヘッドが前記欠陥セク タへ書込み、または該欠陥セクタから読取るのを阻止する手段、 をさらに含む、請求項第１項記載のセクタ回路。 ９．前記ヘッダが複数の前記データウェッジに関連する、請求項第１項記載の セクタ回路。 １０．回転ディスク上の異なる直径の一連の同心データトラック内のデータ記 憶セクタを記憶するデータ記憶システムであって、該データ記憶システムが、 前記セクタへ書込み、また前記セクタから読取るためのトランスジューサヘッ ドと、 該トランスジューサヘッドを前記回転ディスクに対して位置決めし、前記回転 ディスク内へ前記トラックに割込んで埋込まれたサーボパターン上を通過する前 記トランスジューサヘッドに応答して、サーボエラー信号を発生するサーボシス テムであって、前記セクタが、前記サーボパターンのそれぞれの対の間で延長す るトラック部分により形成されるデータウェッジ内に配置されている、前記サー ボシステムと、 ヘッダを表す情報を受取って記憶する入力レシーバであって、前記ヘッダが、 前記回転ディスク上に記憶され且つ少なくとも１つの前記データウェッジに関連 しており、前記入力レシーバが、少なくとも１つの前記サーボパターンに関して 前記ヘッダを探索し、前記ヘッダ情報が、前記ヘッダを識別する識別フィールド と、関連するデータウェッジ内に記憶されている、該関連するデータウェッジの 第１セクタの選択されたデータグループの数を表示する第１オフセットフィール ドと、該関連するデータウェッジ内に記憶されている、該関連するデータウェッ ジの最終セクタの選択されたデータグループの数を表示する第２オフセットフィ ールドと、を有する、前記入力レシーバと、 前記識別フィールドと、前記第１オフセットフィールドと、前記第２オフセッ トフィールドと、の値に基づき前記セクタを探索し、位置信号を読取り／書込み 制御装置へ供給する位置制御装置と、 を含む、前記データ記憶システム。 １１．前記トランスジューサヘッドが前記セクタへ書込み、また前記セクタか ら読取ることを可能ならしめる読取り／書込み制御装置を前記サーボシステムが 含む、請求項第１０項記載のデータ記憶システム。 １２．データ記憶装置の回転ディスク上の異なる直径の一連の同心データトラ ック内のデータ記憶セクタの探索方法において、前記データ記憶装置が、前記セ クタへの書込み、および該セクタからの読取りのために、前記回転ディスクに対 しサーボシステムにより位置決めされるトランスジューサヘッドを有し、該サー ボシステムが、前記回転ディスク内へ前記トラックに割込んで埋込まれたサーボ パターン上を通過する前記トランスジューサヘッドに応答して、サーボエラー信 号を発生し、前記セクタが、前記サーボパターンのそれぞれの対の間で延長する トラック部分により形成されるデータウェッジ内に配置され、前記方法が、 少なくとも１つの前記サーボパターンに関してヘッダを探索するステップであ って、該ヘッダが、前記回転ディスク上に記憶され且つ少なくとも１つの前記デ ータウェッジに関連している、前記ヘッダを探索するステップと、 前記ヘッダを識別する識別フィールドと、関連するデータウェッジ内に記憶さ れている、該関連するデータウェッジの第１セクタの選択されたデータグループ の数を表示する第１オフセットフィールドと、該関連するデータウェッジ内に記 憶されている、該関連するデータウェッジの最終セクタの選択されたデータグル ープの数を表示する第２オフセットフィールドと、を含む前記ヘッダから情報を 受取って記憶するステップと、 前記識別フィールドと、前記第１オフセットフィールドと、前記第２オフセッ トフィールドと、の値に基づき前記セクタを探索するステップと、 を含む、前記方法。 １３．前記ヘッダを受取った後に前記トランスジューサヘッドが書込んだ、ま たは読取ったセクタの数をカウントするステップであって、該セクタの数に基づ き前記セクタが探索される、該セクタの数をカウントするステップをさらに含む 、請求項第１２項記載の方法。 １４．前記選択されたデータグループがバイトであり、前記トランスジューサ ヘッドが書込み、または読取り終わった現セクタのバイトの数をカウントするス テップをさらに含み、前記セクタが該バイト数に基づき探索される、請求項第１ ２項記載の方法。 １５．前記ヘッダ情報が、前記関連するデータウェッジ内に記憶されている完 全セクタおよびセクタの一部の総数を表す総セクタフィールドをさらに含み、前 記セクタが、該総セクタフィールドに基づき探索される、請求項第１２項記載の 方法。 １６．前記トランスジューサヘッドによる前記サーボパターンの検出の持続時 間を示すサーボ信号に応答して、前記ヘッダから情報が受取られ、かつ記憶され る、請求項第１２項記載の方法。 １７．前記ヘッダ情報内のエラーを検出し補正するステップと、前記セクタへ 書込まれた、または前記セクタから読取られたデータ内のエラーを検出し補正す るステップと、をさらに含み、前記ヘッダ情報内のエラーを検出し補正する前記 ステップが、前記セクタへ書込まれた、または前記セクタから読取られたデータ 内のエラーを検出し補正する前記ステップから独立している、請求項第１２項記 載の方法。 １８．現セクタの全ての前記選択されたデータグループが書込まれ、または読 取られ終わった場合に限り、該現セクタへ書込まれた、または該現セクタから読 取られたデータ内のエラーを検出し補正する前記ステップが行われる、請求項第 １７項記載の方法。 １９．前記ヘッダ情報が、現データウェッジの欠陥セクタを表示する欠陥管理 ビットをさらに含み、前記方法が、該欠陥管理ビットに応答して、前記トランス ジューサヘッドが前記欠陥セクタへ書込み、または該欠陥セクタから読取るのを 阻止するステップをさらに含む、請求項第１２項記載の方法。 ２０．前記ヘッダが複数の前記データウェッジに関連する、請求項第１２項記 載の方法。