JPH10505992A - ディジタルｎビットグレイ符号発生用アナログ−ディジタル変換器 - Google Patents

Abstract

(57)【要約】 グレイ符号ディジタル出力（Ｖ_out）を発生する全並列フラッシュ形Ｎビットアナログ−ディジタル変換器は、基準ラダーＲＬに接続された２^N−１個の差動増幅器を附勢するＮ個の電流源（ＣＳ₁，ＣＳ₂，ＣＳ₃）と、Ｎビットグレイ符号を直接出力するＮ個のラッチとを具えるのみである。この目的のために、差動増幅器をＮ個のグループに分けるとともに、特別の態様に積み重ね、個々の差動増幅器の出力信号をそのグループと関連するラッチ（Ｌ₁，Ｌ₂，Ｌ₃）の入力端子（ＩＬ₁，ＩＬ₂）に交差結合する。

Description

【発明の詳細な説明】 ディジタルＮビットグレイ符号発生用アナログ−ディジタル変換器 本発明は、アナログ入力信号をＮビット（ここでＮは１以上の整数）のディジ タル出力信号に変換するアナログ−ディジタル変換器であって、 アナログ入力信号を受信する入力端子と、 １〜２^N−１の通し番号が昇順に付された２^N−１個のタップ点において互いに 接続された多数の抵抗の直列接続であって、両端間に接続された電圧源から２^N −１個の異なる基準電圧を２^N−１個のタップ点に供給する抵抗直列接続（ＲＬ ）と、 １〜２^N−１の通し番号が昇順に付された２^N−１個の差動対であって、各差動 対が共通端子と、共通端子に接続された第１主電極、第２主電極及び入力端子に 結合された制御電極を有する第１トランジスタと、共通端子に接続された第１主 電極、第２主電極及び当該差動対と同一通し番号を有するタップ点に結合された 制御電極を有する第２トランジスタとを具えている２^N−１個の差動対と、 複数の差動対の共通端子に結合された複数の電流源と、 それぞれ各差動対の第１及び第２トランジスタの第２主電極に結合された第１ ラッチ入力端子及び第２ラッチ入力端子を有する複数のラッチと、 を具えるアナログ−ディジタル変換器に関するものである。 このようなアナログ−ディジタル変換器（ＡＤＣ）は全並列フラッシュ形変換 器とも称され、特に「IEEE Journal of Solid-State Circuits，Vol.23，No.6」 December 1988，pp.1334-134，Van de Plassche et al.,"An 8-bit 100-MHz Ful l-Nyquist Analog-Digital Converter"，page 1336，Fig.1 から既知である。こ のようなＡＤＣの回路図を図１に示す。この図は３ビットＡＤＣ、即ちＮ＝３に 関するものである。２^N−１＝７個の差動増幅器Ｄ_i（ｉ＝１．．２^N−１）によ り、入力信号Ｖ_inを基準ラダーＲＬの対応する数のタップ点Ｎ_iに現れる２^N−１ ＝７個の基準電圧と比較する。各差動増幅器Ｄ_iは差動対として配置された２つ のトランジスタＴ₁，Ｔ₂を具える。各差動対Ｄ_iは電流源ＣＳ_iに結合さ れ、その電流が両トランジスタ間に、力電圧Ｖ_inと、関連するタップ点Ｎ_iの基 準電圧との差に依存して分割される。２^N−１＝７個のラッチにより、差動増幅 器Ｄ_iからの個々の差信号を、入力電圧Ｖ_inが基準ラダーの関連する基準電圧よ り大きいか小さいかを示す出力信号ＶＬ_iに変換する。入力信号Ｖ_inが増大する につれて、信号ＶＬ_iは温度計符号に従って変化し、この符号を次に符号変換器 ＣＣＮＶ及び３つの追加のラッチＬ_A，Ｌ_B及びＬ_cにより所望のＮビットディジ タル出力信号Ｖ_outに変換する。原理的には、Ｎビット出力信号の符号は随意で あるが、頻繁に使用される符号はグレイ符号であり、この符号ではＮビット出力 信号Ｖ_outの変化を生ずる入力電圧Ｖ_inの最小変化に対しＮビット出力信号Ｖ_out は一時に１ビットしか変化しない。この既知の全並列形フラッシュＡＤＣにおい ては、電流源ＣＳ_iの数及びラッチＬ_iの数が基準ラダーのタップ点Ｎ_iの数に等 しい。従って、ビット数を増大すると、必要とされる部品の数及びチップ面積並 びに電流消費が著しく増大する。特に、前記論文には折り返し及び補間構成が提 案され、これによればラッチ数を著しく低減することができる。しかし、電流源 の数はそのままであるとともに、温度計符号をグレイ符号に変換するために符号 変換器も必要とするままである。 本発明の目的は、アナログ入力信号をグレイ符号ディジタル信号に変換する簡 単なアナログ−ディジタル変換器を提供することにある。 本発明は、この目的のために、頭書に記載したタイプのアナログ−ディジタル 変換器において、 前記２^N−１個の差動対を、１からＮの整数のグループ番号Ｇを有するＮ個の グループに分割し、グループ番号Ｇを有するグループは２^G-1個の差動対を含む ものとし、 グリッド番号Ｇ＝１を有するグループの第２トランジスタの制御電極を２^N− １個のタップ点の中心タップ点に接続し、この中心タップ点の各側に残りのタッ プ点のグループを残存させ、 グループ番号Ｇ＝２〜Ｎを有するグループの第２トランジスタの制御電極を、 グループ番号Ｇ−１を有する前グループが残した残存タップ点の残存グループの 中心タップ点にそれぞれ接続し、 各グループにおいて、 当該グループ内の最低通し番号を有する差動増幅器の共通端子を各別の電流源 に結合し、 当該グループ内の高い通し番号を有する差動増幅器の共通端子を当該グループ 内の次の低い通し番号を有する差動増幅器の第１トランジスタの第２主電極に結 合し、 当該グリッド内の高い通し番号を有する差動増幅器の第１トランジスタの第２ 主電極を各別のラッチの第１ラッチ入力端子に結合し、且つ 当該グループ内の差動増幅器の第２トランジスタの第２主電極を、降順通し番 号に従って、各別のラッチの第２ラッチ入力端子及び第１ラッチ入力端子に交互 に結合し、 それぞれのラッチが、当該ラッチの第１ラッチ入力端子と第２ラッチ入力端子 との間の差信号に応答して、Ｎビットディジタル出力信号のそれぞれのビットを 出力するラッチ出力端子を有することを特徴とする。 本発明のアナログ−ディジタル変換器は２^N−１＋Ｎ個の代わりのＮ個の電流 源を具えるのみである。更に、所望のグレイ符号がラッチの出力端子に直接得ら れるため、もはや符号変換器を必要としない。従って、本発明のＡＤＣ変換器は 少数の部品を必要とするのみであり、従って電流消費及びチップ面積が小さくな る。少数のラッチはノイズレベルも低減する。 本発明のこれらの特徴及び他の特徴を図面を参照して以下に更に詳細に説明す る。図面において、 図１は従来の３ビットグレイ符号アナログ−ディジタル変換器を示し、 図２は本発明の３ビットグレイ符号アナログ−ディジタル変換器を示し、 図３は３ビットグレイ符号アナログ−ディジタル変換器のディジタル信号表を 示す。 図１は既知のグレイ符号アナログ−ディジタル変換器（ＡＤＣ）を示す。この 図は３ビットＡＤＣ（即ちＮ＝３）に関するものである。２^N−１＝７個の差動 増幅器Ｄ_i（ｉ＝１．．２^N−１）により、入力端子ＩＴの入力信号Ｖ_inを基準ラ ダーＲＬの端ＲＴ₁から連続的に通し番号が付された対応する数のタップ点Ｎ_i に現れる２^N−１＝７個の基準電圧と比較する。基準ラダーＲＬはタップ点Ｎ_i において相互接続された抵抗の直列接続を具える。正の基準電圧がこの直列接続 の端ＲＴ₁及びＲＴ₂間に供給され、基準ラダーＲＬにより量子化ステップに分圧 される。各差動増幅器Ｄ_iは差動対として配置された２つのＰＭＯＳトランジス タＴ₁，Ｔ₂を具える。各差動対Ｄ_iの第１トランジスタＴ₁の制御電極又はゲート は入力端子ＩＴに接続され、入力信号Ｖ_inを受信する。差動対Ｄ_iの第２トラン ジスタＴ₂のゲートは同一の通し番号を有するタップ点Ｎ_iに接続され、次第に増 大する入力電圧の場合には増大する通し番号ｉを有する増大する個数の差動対Ｄ_i の各々のトランジスタＴ₁がターンオンする。各差動対Ｄ_iのトランジスタＴ₁及 びＴ₂の第１主電極又はソースは各別の電流源ＣＳ_iに結合された各別の共通端子 ＣＮ_iに接続され、電流を受信し、この電流が関連する差動対Ｄ_iの両トランジス タＴ₁及びＴ₂間に、入力電圧Ｖ_inと関連するタップ点Ｎ_iの基準電圧との差に依 存して分割される。各差動対Ｄ_iの第１トランジスタＴ₁の第２主電極又はドレイ ンは各別のラッチＬ_iの第１ラッチ入力端子ＬＩ₁に接続され、該ラッチの第２入 力端子ＬＩ₂は関連する差動対Ｄ_iの第２トランジスタＴ₂のドレインに接続され る。これらのラッチＬ_iはクロック発生器ＣＬＫによりクロックされ、関連する 差動対Ｄ_iの差電流に応答する。しかし、ラッチ入力端子と適当な供給電圧との 間に抵抗を配置することにより電圧応答ラッチにすることもできる。２^N−１＝ ７個のラッチにより、差動増幅器Ｄ_iからの個々の差信号が、入力電圧Ｖ_inが基 準ラダーの関連する基準電圧より大きいか小さいかを示す出力信号ＶＬ_iに変換 される。入力信号Ｖ_inが次第に増大すると、信号ＶＬ_iが温度計符号に従って変 化し、この符号が次に符号変換器ＣＣＮＶ及び３つの追加のラッチＬ_A，Ｌ_B及び Ｌ_cにより所望の３ビットディジタル出力信号Ｖ_outに変換される。原理的には、 Ｎビット出力信号の符号は随意であるが、頻繁に使用される符号はグレイ符号で あり、この符号ではＮビット出力信号Ｖ_outの変化を生ずる入力電圧Ｖ_inの最小 変化に対し出力信号Ｖ_outは一時に１ビット変化しか変化しない。図３は簡単の ために０から７で示すＶ_inの連続値に対する温度計符号ＶＬ_iとグレイ符号Ｖ_out を示す。 この既知の全並列フラッシュ形ＡＤＣにおいては、電流源ＣＳ_iの数及びラッ チＬ_iの数が基準ラダーのタップ点Ｎ_iの数に等しい。図２は本発明による全並列 形グレイ符号ＡＤＣを示す。これもＰＭＯＳトランジスタを用いる３ビットＡＤ Ｃである。２^N−１＝７個の差動増幅器Ｄ_i（ｉ＝１．．２^N−１）により、入力 端子ＩＴの入力信号Ｖ_inを基準ラダーＲＬの端ＲＴ₁から連続的に通し番号が付 された対応する数のタップ点Ｎ_iに現れる２^N−１＝７個の基準電圧と比較する。 図１と同様に、基準ラダーＲＬはタップ点Ｎ_iにおいて相互接続された抵抗の直 列接続を具える。正の基準電圧がこの直列接続の端ＲＴ₁及びＲＴ₂間に供給され 、基準ラダーＲＬにより量子化ステップに分圧される。各差動増幅器Ｄ_iは差動 対として配置された２つのＰＭＯＳトランジスタＴ₁，Ｔ₂を具える。各差動対Ｄ_i の第１トランジスタＴ₁の制御電極又はゲートは入力端子ＩＴに接続され、入力 信号Ｖ_inを受信する。差動対Ｄ_iの第２トランジスタＴ₂のゲートは同一の通し番 号を有するタップ点Ｎ_iに接続され、次第に増大する入力電圧の場合には増大す る通し番号ｉを有する増大する個数の差動対Ｄ_iの各々のトランジスタＴ₁がター ンオンする。差動対Ｄ_iをグループ番号Ｇ＝１，２及び３を有するＮ＝３個のの グループに分割する。各グループは２^G-1個の差動対を具える。グループ１は１ 個の差動対、即ちＤ₄を具え、グループ２は２個の差動対、即ちＤ₂及びＤ₆を具 え、グループ３は４個の差動対、即ちＤ₁，Ｄ₃，Ｄ₅及びＤ₇を具える。４ビット に拡張する場合、即ちＮ＝４の場合には、第４グループが８個の差動対を具える 。 最低グループ番号１を有するグループの第２トランジスタＴ₂のゲートを基準 ラダーの中心タップ点Ｎ₄に接続する。差動対の通し番号はタップ点の通し番号 に等しいため、これは差動対Ｄ₄である。この中心タップ点Ｎ₄の両側に、残りの タップ点、即ち未使用のタップ点の２つのグループが残存する。これらの残存グ ループの各々も中心点、即ちタップ点Ｎ₂及びタップ点Ｎ₆を有する。これらのタ ップ点をグループ２の２つの差動増幅器、即ち通し番号２及び６を有する差動増 幅器の第２トランジスタＴ₂のゲートに接続する。まだタップ点Ｎ₂及びＮ₆の両 側に未使用タップ点の４つ残存グループが存在し、即ちＮ₂の両側にＮ₁及びＮ₃ が、Ｎ₆の両側にＮ₅及びＮ₆が残存する。これらの残存グループは１つのタップ 点を具えるのみである。これらの４つのタップ点はグループ３の４つ の差動増幅器、即ち通し番号１、３、５及び７を有する差動増幅器の第２トラン ジスタＴ₂のゲートに接続する。Ｎ＝４の場合には、それぞれ１、２、４及び８ 個の差動増幅器を含む４つのグループＧ＝１，２，３及び４を具え、これらの差 動増幅器の第２トランジスタのゲートを１５タップ点に接続する必要がある。こ の場合、グループＧ＝１のゲートはタップ点Ｎ₈に、グループＧ＝２のゲートは タップ点Ｎ₄及びＮ₁₂に、グループＧ＝３のゲートはタップ点Ｎ₂、Ｎ₆、Ｎ₁₀及 びＮ₁₄に、グループＧ＝４のゲートはタップ点Ｎ₁、Ｎ₃、Ｎ₅、Ｎ₇、Ｎ₉、Ｎ₁₁ 、Ｎ₁₃及びＮ₁₅に接続する。 各グループは一つの電流源、即ちグループ１は電流源ＣＳ₁を、グループ２は 電流源ＣＳ₂を、グループ３は電流源ＣＳ₃を有する。従って、図１の２^N−１＝ ７個の電流源の代わりにたったＮ＝３個の電流源を具えるのみである。各電流源 は関連するグループ内の最小通し番号を有す差動対の共通端子ＣＮに接続し、即 ち電流源ＣＳ₁をグループ１の差動対Ｄ₄の共通端子ＣＮ₄に、電流源ＣＳ₂をグル ープ２の差動対Ｄ₂の共通端子ＣＮ₂に、及び電流源ＣＳ₃をグループ３の差動対 Ｄ₁の共通端子ＣＮ₁に接続する。２以上の差動増幅器を有する各グループでは、 差動増幅器を、当該グループ内の高い通し番号を有する差動増幅器Ｄ_iの共通端 子ＣＮ_iを当該グループ内の次に低い通し番号を有する差動増幅器の第１トラン ジスタＴ₁のドレインに結合して積み重ねる。即ち、グループ２では、共通端子 ＣＮ₆をグループ２の差動増幅器Ｄ₂の第１トランジスタＴ₁のドレインに接続す る。グループ３では、共通端子ＣＮ₇を差動増幅器Ｄ₅の第１トランジスタＴ₁の ドレインに接続し、共通端子ＣＮ₅を差動増幅器Ｄ₃の第１トランジスタＴ₁のド レインに接続し、共通端子ＣＮ₃を差動増幅器Ｄ₁の第１トランジスタＴ₁のドレ インに接続する。 各グループは一つのラッチを含み、即ちグループ１はラッチＬ₁を、グループ ２はラッチ₂を、グループ３はラッチＬ₃を含む。つまり、図１の２^N−１＝７個 のラッチの代わりに、Ｎ＝３個のラッチを含むのみである。各ラッチは第１ラッ チ入力端子ＬＩ₁、第２ラッチ入力端子ＬＩ₂及びグレイ符号出力信号Ｖ_outの１ ビットを出力するラッチ出力信号ＬＯを有する。これらのラッチは図１に示すも のと同様にクロックされる。 グループ内の最高通し番号を有する差動増幅器の第１トランジスタのドレイン を当該グループに属するラッチの第１ラッチ入力端子ＬＩ₁に結合する。従って 、グループ１の差動対Ｄ₄の第１トランジスタＴ₁のドレインをラッチＬ₁の第１ ラッチ入力端子ＬＩ₁に結合し、グループ２の差動対Ｄ₆の第１トランジスタＴ₁ のドレインをラッチＬ₂の第１ラッチ入力端子ＬＩ₁に結合し、グループ３の差動 対Ｄ₇の第１トランジスタＴ₁のドレインをラッチＬ₃の第１ラッチ入力端子ＬＩ₁ に結合する。各グループ内の降順通し番号の差動対の第２トランジスタＴ₂のド レインを当該グループに属するラッチの第２ラッチ入力端子ＬＩ₂及び第１ラッ チ入力端子ＬＩ₁に交互に結合する。即ち、グループ１の差動対Ｄ₄の第２トラン ジスタＴ₂のドレインをラッチＬ₁の第２ラッチ入力端子ＬＩ₂に結合する。グル ープ２の差動対Ｄ₆の第２トランジスタＴ₂のドレインをラッチＬ₂の第２ラッチ 入力端子ＬＩ₂に結合し、グループ２の差動対Ｄ₂の第２トランジスタＴ₂のドレ インをラッチＬ₂の第１ラッチ入力端子ＬＩ₁に結合する。第３グループでは、差 動対Ｄ₇及びＤ₃の第２トランジスタＴ₂のドレインをラッチＬ₃の第２ラッチ入力 端子ＬＩ₂に結合し、差動対Ｄ₅及びＤ₁の第２トランジスタＴ₂のドレインをラッ チＬ₃の第１ラッチ入力端子ＬＩ₁に結合する。 ラッチＬ₁、Ｌ₂及びＬ₃はグレイ符号の３ビットディジタル信号をそれらの出 力端子ＬＯに直接発生する。従って、図１に示す既知のアナログ−ディジタル変 換器と異なり、符号変換器が不要である。また、少数の電流源ＣＳ_i及び少数の ラッチＬ_iを必要とするのみであるため、電流消費及びチップ面積が相当小さく なる。更に、ラッチの数が少ないために、発生ノイズレベルも小さくなり、この 点は一つのチップ、一つのモジュール、又は一つのプリント回路基板上に種々の アナログ機能と組み合わせる場合に好都合である。 本発明はＮ＝３の場合について説明したが、上述の３ビット版に対する指示を 観察すれば、もっと多数のビットに拡張することができる。ＰＭＯＳトランジス タはＮＭＯＳトランジスタと置き換えることができる。真空管（３極管）又はバ イポーラトランジスタにより実現することもできる。バイポーラトランジスタの 場合には、第１主電極、第２主電極及び制御電極はそれぞれエミッタ、コレクタ 及びベースに対応する。

Claims (1)

1. 【特許請求の範囲】 １．アナログ入力信号（Ｖ_in）をＮビットのディジタル出力信号（Ｖ_out）に変 換するアナログ−ディジタル変換器であって、 アナログ入力信号を受信する入力端子（ＩＴ）と、 １〜２^N−１の通し番号が昇順に付された２^N−１個のタップ点（Ｎ_i）にお いて互いに接続された多数の抵抗の直列接続であって、両端間に接続された電圧 源から２^N−１個の異なる基準電圧を２^N−１個のタップ点に供給する抵抗直列接 続（ＲＬ）と、 １〜２^N−１の通し番号が昇順に付された２^N−１個の差動対（Ｄ_i）であっ て、各差動対（Ｄ_i）が共通端子（ＣＮ_i）と、共通端子（ＣＮ_i）に接続された 第１主電極、第２主電極及び入力端子（ＩＴ）に結合された制御電極を有する第 １トランジスタ（Ｔ₁）と、共通端子（ＣＮ_i）に接続された第１主電極、第２主 電極及び当該差動対（Ｄ_i）と同一の通し番号を有するタップ点（Ｎ_i）に結合さ れた制御電極を有する第２トランジスタ（Ｔ₂）とを具えている２^N−１個の差動 対（Ｄ_i）と、 複数の差動対（Ｄ_i）の共通端子（ＣＮ_i）に結合された複数の電流源（ＣＳ_i ）と、 それぞれ差動対（Ｄ_i）の第１トランジスタ（Ｔ₁）及び第２トランジスタ（ Ｔ₂）の第２主電極に結合された第１ラッチ入力端子（ＩＬ₁）及び第２ラッチ入 力端子（ＩＬ₂）を有する複数のラッチ（Ｌ_i）と、 を具えるアナログ−ディジタル変換器において、 前記２^N−１個の差動対（Ｄ_i）を、１からＮの整数のグループ番号Ｇを有す るＮ個のグループに分割し、グループ番号Ｇを有するグループは２^G-1個の差動 対を含むものとし、 グリッド番号Ｇ＝１を有するグループの第２トランジスタ（Ｔ₂）の制御電 極を２^N−１個のタップ点（Ｎ_i）の中心タップ点（Ｎ₄）に接続し、この中心タ ップ点（Ｎ₄）の各側に残りのタップ点のグループを残存させ、 グループ番号Ｇ＝２〜Ｎを有するグループの第２トランジスタ（Ｔ₂）の制 御電極を、グループ番号Ｇ−１を有する前グループが残した残存タップ点の残存 グループの中心タップ点にそれぞれ接続し、 各グループにおいて、 当該グループ内の最低通し番号を有する差動増幅器の共通端子（ＣＮ_i）を 各別の電流源（ＣＳ₁，ＳＣ₂，ＣＳ₃）に結合し、 当該グループ内の高い通し番号を有する差動増幅器の共通端子（ＣＮ_i）を 当該グループ内の次の低い通し番号を有する差動増幅器の第１トランジスタ（Ｔ₁ ）の第２主電極に結合し、 当該グループ内の高い通し番号を有する差動増幅器の第１トランジスタ（Ｔ₁ ）の第２主電極を各別のラッチ（Ｌ₁，Ｌ₂，Ｌ₃）の第１ラッチ入力端子（ＩＬ₁ ）に結合し、且つ 当該グループ内の差動増幅器の第２トランジスタ（Ｔ₂）の第２主電極を、 降順通し番号に従って、各別のラッチ（Ｌ₁，Ｌ₂，Ｌ₃）の第２ラッチ入力端子 （ＩＬ₂）及び第１ラッチ入力端子（ＩＬ₁）に交互に結合し、 それぞれのラッチが、当該ラッチの第１ラッチ入力端子（ＩＬ₁）と第２ラ ッチ入力端子（ＩＬ₂）との間の差信号に応答して、Ｎビットディジタル出力信 号（Ｖ_out）のそれぞれのビットを出力するラッチ出力端子（ＬＯ）を有するこ とを特徴とするアナログ−ディジタル変換器。