JPH1050841A - コンタクト形成法 - Google Patents

コンタクト形成法

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JPH1050841A
JPH1050841A JP9127247A JP12724797A JPH1050841A JP H1050841 A JPH1050841 A JP H1050841A JP 9127247 A JP9127247 A JP 9127247A JP 12724797 A JP12724797 A JP 12724797A JP H1050841 A JPH1050841 A JP H1050841A
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JP
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stopping layer
layer
stopping
insulating layer
substrate
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JP9127247A
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English (en)
Inventor
Peter S Mcanally
エス．マッカナリー ピーター
Jeffrey A Mckee
エイ．マッキー ジェフリー
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Bipolar Transistors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 周辺の部品に影響を与えずに基板に対してコ
ンタクトを形成する方法。 【解決手段】 基板１２を覆って第１のストッピング層
１４を形成し、第１のストッピング層１２を覆って絶縁
層１６が形成され、絶縁層１６を覆って第２のストッピ
ング層１８が形成される。第２のストッピング層１８と
絶縁層１６の一部が除去されてコンタクト領域が定義さ
れる。残存する第２のストッピング層と第１のストッピ
ング層のコンタクト領域の内部にある部分とが除去され
てコンタクトが形成される。第２のストッピング層１８
が第１のストッピング層１４のより正確で制御された除
去を促進する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に半導体製造
技術分野に関するものであって、更に詳細には基板に対
してコンタクトを形成するための方法に関する。
【０００２】
【従来の技術】半導体デバイス作製には、デポジショ
ン、パターニング、およびエッチング等の多様な技術を
用いて、基板上にいろんな部品を形成することが含まれ
る。半導体デバイス中の１つの部品として、１つの材料
層を下層の基板または層につなぐためのコンタクトがあ
る。特定の用途および望みの機能に依存して、コンタク
トはホールであったり、ビアであったり、チャンネルで
あったり、あるいはその他の形状の構造であったりす
る。
【０００３】
【発明の解決しようとする課題】部品の密度が高まって
半導体デバイスがよりいっそう複雑になるにつれて、よ
り高い製造裕度を与える新しい技術が開発されてきた。
例えば、自己整合型のコンタクトによって分離される隣
接ゲート間隔を縮小できる自己整合型コンタクトのため
の技術が開発された。半導体デバイス上の部品密度を高
めるためにはその他の技術も用いられる。しかし、周辺
の部品に影響を与えずにコンタクトを形成するために
は、それらの技術は正確で制御された材料の除去を必要
とする。
【０００４】本発明に従えば、基板に対してコンタクト
を形成するための方法に付随する欠点および問題点が本
質的に解消または軽減される。
【０００５】
【課題を解決するための手段】本発明の１つの実施例に
従えば、基板に対してコンタクトを形成するための方法
は前記基板を覆って第１のストッピング層を形成するこ
とを含む。前記第１のストッピング層を覆って絶縁層が
形成され、前記絶縁層を覆って第２のストッピング層が
形成される。前記第２のストッピング層と前記絶縁層の
一部が除去されてコンタクト領域が定義される。残存す
る第２のストッピング層と第１のストッピング層のコン
タクト領域の内部にある部分とが除去されてコンタクト
が形成される。
【０００６】本発明の別の１つの実施例に従えば、自己
整合されたコンタクトを基板に対して形成する方法は、
前記基板を覆って第１のゲートおよび第２のゲートを形
成することを含む。前記第１のゲートおよび第２のゲー
トを覆って第１のストッピング層が形成される。前記第
１のストッピング層を覆って絶縁層が形成され、前記絶
縁層を覆って第２のストッピング層が形成される。前記
第２のストッピングと前記絶縁層の一部とが除去され
て、前記第１と第２のゲートと間にコンタクト領域が定
義される。残存する第２のストッピング層とコンタクト
領域の内部にある前記第１のストッピング層の部分とが
除去されてコンタクトが形成される。
【０００７】本発明の重要な技術上の特長は、コンタク
トの形成を助けるために絶縁層を覆ってストッピング層
を形成することを含んでいる。現在の製造技術では、コ
ンタクト形成時に基板を保護するための窒化物等の第１
のストッピング層を形成することができる。コンタクト
形成を完成させるために、コンタクト領域の内部にある
前記第１のストッピング層の部分は正確に除去されるべ
きである。
【０００８】第１のストッピング層の除去時に過剰エッ
チングが発生すると、隣接する部品に損傷が及ぶであろ
う。基板を覆う第１のストッピング層を正確に除去する
ために、本発明は絶縁層を覆う窒化物等の第２のストッ
ピング層を形成する。この第２のストッピング層は前記
第１のストッピング層と一緒にエッチされ、この除去工
程を更に正確に制御するためのエッチング停止点の指標
を提供する。更に、第２のストッピング層は、コンタク
ト領域の形成および第１のストッピング層の除去の間に
絶縁層を保護するためのマスクとしても働く。
【０００９】本発明のその他の重要な技術的特長には、
例えば、フォトリソグラフィ技術を用いてより正確なパ
ターニングを行うための堅実な光学的背景を提供する、
絶縁層を覆う第２のストッピング層が含まれる。第２の
ストッピング層は下層の部品の詳細を遮り、より正確な
レジストパターニングのためのより堅実な焦点深度を提
供する。第２のストッピング層は絶縁層に対する保護の
ための付加的な障壁を提供するため、より薄いレジスト
が使用でき、そのためパターニングの精度が高まる。そ
の他の重要な技術的な特長は、以下の図面、説明、およ
び特許請求の範囲から当業者には明かであろう。
【００１０】本発明およびそれの更なる特徴および利点
をより完全に理解するために、添付図面を参照した以下
の説明を参照されたい。
【００１１】
【発明の実施の形態】図１Ａないし図１Ｆは、基板に対
してコンタクトを形成するための方法を示している。コ
ンタクトは、１つの材料の層を下層の基板または別の層
へつなぐホール、チャンネル、ビア、ライン、またはそ
の他の構造でよい。コンタクトを形成する本方法は、ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）、スタ
ティックランダムアクセスメモリ（ＳＲＡＭ）、論理要
素、マイクロプロセッサ、コントローラ、あるいはその
他任意のコンタクトを含む半導体デバイス等のメモリ製
造技術に採用することができる。
【００１２】図１Ａは、いくつかの被覆層を備えた基板
１２を含む半導体デバイス１０の製造段階における断面
を示している。基板１２を覆う第１のストッピング層１
４は一般に均一な厚さ１５を有する。絶縁層１６が第１
のストッピング層１４を覆う。絶縁層１６を覆う第２の
ストッピング層１８は一般に均一な厚さ１９を有する。
基板１２、絶縁層１６、およびストッピング層１４およ
び１８は、それらに限るわけではないが、低圧における
あるいはプラズマを用いたＣＶＤ法、スピン塗布、スパ
ッタリング、あるいはエピタキシャル成長を含む任意の
適当なデポジションまたは成長技術を用いて形成するこ
とができる。
【００１３】図１Ａに示されたデバイス１０の形成の任
意の段階において、平坦化技術を導入することもでき
る。平坦化はリフロープロセス、スピン塗布、機械的ま
たは化学的研磨、平坦化エッチ、あるいはその他の適当
な平坦化技術によって実現できる。例えば、絶縁層１６
を形成した後で、第２のストッピング層１８を形成する
前に平坦化技術を採用することができる。
【００１４】基板１２はシリコン、絶縁体上シリコン
（ＳＯＩ）、またはその他任意の半導体製造用に適した
基板で構わない。絶縁層１６は、酸化物、あるいはホウ
素燐シリケートガラス（ＢＰＳＧ）等のドープされた酸
化物を含むことができる。第１のストッピング層１４お
よび第２のストッピング層１８は、窒化物あるいは何ら
かの酸化物材料を含む窒化物で構わない。１つの実施例
では、絶縁層１６のための材料と、ストッピング層１４
および１８のための材料とは、後の除去工程が他方にで
はなく一方に対して選択性を有するものになるように選
ばれる。
【００１５】図１Ｂは第２のストッピング層を覆ってレ
ジスト２０を堆積させ、そのレジスト２０をパターニン
グしてコンタクト領域２２を定義した後のデバイス１０
を示している。レジスト２０は、コンタクト領域２２を
定義できる任意の適当なパターニング材料を含むもので
よい。１つの例では、レジスト２０はネガまたはポジタ
イプのフォトレジストであって、適当なフォトリソグラ
フィ技術を用いてパターニングされる。第２のストッピ
ング層１８は、レジスト２０のより正確なパターニング
のための堅実な光学的背景を提供する。例えば、第２の
ストッピング層１８は下層の部品の詳細を遮り、より正
確なレジストパターニングのためのより堅実な焦点深度
を与える。
【００１６】図１Ｃは、コンタクト領域２２の内部にあ
る第２のストッピング層１８の部分を除去した後のデバ
イス１０を示す。これは、例えば、絶縁層１６に対して
選択的な異方性エッチング技術を用いて実行することが
できよう。破線で示したように、コンタクト領域２２の
内部にある第２のストッピング層１８の部分を除去した
後に、レジスト２０が除去される。結果の構造は、コン
タクト領域２２を定義するようにパターニングされた第
２のストッピング層１８を含むものとなっている。
【００１７】図１Ｄは、コンタクト領域２２の内部にあ
る絶縁層１６の部分を除去した後のデバイス１０を示し
ている。この実施例において、第２のストッピング層１
８は絶縁層１６の部分を除去する時のハードマスクとし
て働く。この除去工程は、例えば、ストッピング層１４
および１８に選択的な異方性エッチによって実行されよ
う。この実施例で、図１Ｃ中の第２のストッピング層の
一部分の除去および図１Ｄ中の絶縁層１６の一部分の除
去は別々の工程を用いて実行されている。図１Ｄに示さ
れた結果の構造は、第２のストッピング層１８と絶縁層
１６の垂直に整合された部分の除去によって定義された
コンタクト領域２２を含んでいる。
【００１８】図１Ｅは、残存する第２のストッピング層
１８とコンタクト領域２２の内部にある第１のストッピ
ング層の部分とを除去した後のデバイス１０を示してい
る。第２のストッピング層１８と第１のストッピング層
１４の両方の除去は、例えば絶縁層１６に選択的な異方
性エッチング技術を用いて１つのプロセス工程の中で実
施することができる。
【００１９】第１のストッピング層１４と第２のストッ
ピング層１８とを同時にエッチングすることはいくつか
の技術的な特長を与える。典型的な半導体デバイスで
は、図１Ｄに示された残存する第２のストッピング層１
８の見えている表面領域はデバイス１０の表面領域の大
部分を含むものであろう。もし第２のストッピング層１
８と絶縁層１６とが異なる光学的特性を示すものであれ
ば、第２のストッピング層１８の除去は、コンタクト領
域２２の内部にある第１のストッピング層１４の部分の
エッチングをより正確に制御するための光学的なエッチ
ング停止点を提供する。
【００２０】例えば、第１のストッピング層１４と第２
のストッピング層１８とは窒化物等の同じ材料で形成で
き、それらの各々の厚さ１５および１９は本質的に等し
い。この実施例において、光学的もしくはその他の方法
によって検出される第２のストッピング層１８の除去
は、コンタクト領域２２の内部にある第１のストッピン
グ層１４の部分の除去を示すものでもある。更に、第１
のストッピング層１４の厚さ１５は、第２のストッピン
グ層１８の厚さ１９に等しいかそれよりも厚いものに選
ばれて、除去工程時のそれぞれアンダーシュートまたは
オーバーシュートマージンを提供しており、その結果、
図１Ｅの構造が得られる。従って、第２のストッピング
層１８は、コンタクト領域２２の内部にある第１のスト
ッピング層１４の部分のより正確で制御された除去を促
進する。
【００２１】図１Ｆは、一般に要素２６として示したコ
ンタクトの作製を完成させるために、コンタクト領域２
２中に導電性材料２４を形成した後のデバイス１０を示
している。コンタクト２６は、基板１２と基板１２を覆
う１層または複数層との間に結合を提供する。デバイス
１０のこれ以降の製造工程では、コンタクト２６が記憶
ノードキャパシター、トランジスタ、ビットライン部
品、ワードライン部品、あるいは半導体デバイス中のそ
の他適当な部品中に組み込まれる。
【００２２】図２Ａないし図２Ｂは、基板１２に対して
コンタクト２６を形成するための別の方法を示してい
る。図２Ａおよび図２Ｂは図１Ａおよび図１Ｂに関して
上で説明したのと同じプロセス工程を示している。しか
し、図１Ｃで上述したようにレジスト２０を除去する代
わりに、図２Ｃではコンタクト領域２２の内部にある絶
縁層１６の部分の除去の間に、レジスト２０がそのまま
に残されている。
【００２３】１つの実施例では、第２のストッピング層
１８と絶縁層１６の垂直に整合された部分の除去は、最
初に第２のストッピング層１８の部分を”突き破り（ｂ
ｌｏｗ ｔｈｒｏｕｇｈ）”、次にエッチングが絶縁層
１６を通して進行するにつれて第１のストッピング層１
４に対する選択性を発揮する異方性エッチングによって
実行することができよう。”突き破り”エッチにおいて
現れる選択性は、エッチされた粒子およびその他の残留
物が解放されて、エッチングプロセスと反応するにつれ
て展開してくる化学現象の結果として現れる。別の実施
例では、第２のストッピング層１８と絶縁層１６とを別
々の工程で特定して除去するような異なる除去プロセス
が用いられる。
【００２４】単一の”突き破り”除去工程あるいは２段
階に分離した除去工程のいずれかを使用して、レジスト
２０と第２のストッピング層１８とは一緒になって、絶
縁層１６の部分除去の間の合成されたソフト／ハードな
マスクとして働く。例えば、レジスト２０の部分、特に
コンタクト領域２２に隣接する部分は、第２のストッピ
ング層１８を露出させる除去工程の間に切り取られるで
あろう。第２のストッピング層１８は、従って、絶縁層
１６の正しく定義された側壁３０および鋭いコーナー３
２を保持するように、それらをエッチングプロセスから
保護する役目を追加して提供する。更に、第２のストッ
ピング層１８は絶縁層１６に対する追加の保護障壁を提
供するので、より薄いレジスト２０を使用することがで
きて、パターニングの精度が向上する。
【００２５】図２Ｄはレジスト２０を除去した後のデバ
イス１０を示す。基板１２に対してコンタクト２６を形
成するための別の方法における図２Ｄないし図２Ｆに示
された残りの工程は、図１Ｄないし図１Ｆに関して上で
説明した工程と同様である。
【００２６】図３Ａないし図４Ｃは基板１２に対して自
己整合型のコンタクトを形成するための方法を示してお
り、それは図１Ａないし図１Ｆと図２Ａないし図２Ｆと
に関して上述した特長を採用したものである。図３Ａは
製造中の半導体デバイス１００の断面を示しており、そ
れは既に基板１２を覆って形成されたゲート１０２を含
んでいる。１つの実施例では、ゲート１０２はゲート誘
電体膜１０３、ゲート誘電体膜１０３を覆う導電性膜１
０４、および導電性膜１０４を覆う絶縁膜１０６を含ん
でいる。ゲート１０２は任意の適当な方法、例えば：ゲ
ート誘電体膜１０３をデポジションさせるかあるいは熱
成長させること；ゲート誘電体膜１０３を覆って導電性
膜１０４をデポジションさせること；導電性膜１０４を
覆って絶縁膜１０６をデポジションさせること；および
ゲート誘電体膜１０３、導電性膜１０４、および絶縁膜
１０６を一緒にパターニングしてゲート１０２を形成す
ること、という方法を用いて形成することができる。ゲ
ート誘電体膜１０３は、酸化物、酸窒化物、あるいはそ
の他、所望の誘電体としての性質を備えた適当な材料か
ら形成できよう。導電性膜１０４は、金属、アモルファ
スポリシリコン、ポリシリサイド、タングステンシリサ
イド、あるいはその他適当な導電性材料でよく、あるい
はこれらの膜の任意の組み合わせでも構わない。絶縁膜
１０６は何らかの酸化物を含む、あるいは含まない窒化
物から形成することができ、またはその他の適当な絶縁
膜や膜の組み合わせから形成することができる。
【００２７】図３Ｂは、絶縁側壁１０８を形成し、そし
てゲート１０２と絶縁側壁１０８とを第１のストッピン
グ層１１０で覆った後のデバイス１００を示している。
側壁１０８は低圧におけるまたはプラズマを用いたＣＶ
Ｄ法を用いて、酸化物または窒化物のような絶縁材料を
デポジションさせることによって形成することができ
る。この絶縁材料は、次に、ゲート１０２間の基板１２
の所望の部分が露出するまで異方性エッチされる。第１
のストッピング層１１０は、ＣＶＤ法を用いて、ゲート
１０２および絶縁側壁１０８を覆うように、何らかの酸
化物を含む、あるいは含まない窒化物をデポジションさ
せることによって形成されよう。
【００２８】図３Ｃは、第１のストッピング層１１０を
覆って絶縁層１１２を形成すること、絶縁層１１２を覆
って第２のストッピング層１１４を形成すること、第２
のストッピング層１１４を覆ってレジスト１１６を形成
すること、およびレジスト１１６をパターニングしてコ
ンタクト領域１１８を定義することを含むいくつかの付
加的プロセス工程の後のデバイス１００を示している。
これらの工程は、図１Ａおよび図１Ｂにおいて、第１の
ストッピング層１４、絶縁層１６、第２のストッピング
層１８、およびレジスト２０の形成に関して既述したこ
とと同様に実行することができる。
【００２９】図３Ｄは、コンタクト領域１１８中の第２
のストッピング層１１４の部分の除去と、レジスト１１
６の除去の後のデバイス１００を示している。この実施
例において、残存する第２のストッピング層１１４は、
図４Ａに示されたように、コンタクト領域１１８の内部
にある絶縁層の部分を除去するためのハードマスクとし
て働く。絶縁層１１２の部分を除去した後、デバイス１
００の表面領域の大部分が第２のストッピング層１１４
で覆われ、コンタクト領域１１８の底の部分は第１のス
トッピング層１１０によって覆われている。
【００３０】図４Ｂは、残存する第２のストッピング層
１１４とコンタクト領域１１８の内部にある第１のスト
ッピング層１１０の部分とを除去した後のデバイス１０
０を示している。上で図１Ｅに関して説明したように、
ストッピング層１１０および１１４を単一のプロセスで
除去することにはいくつかの技術的に利点がある。特
に、第２のストッピング層１１４は、コンタクト領域１
１８内部にある第１のストッピング層１１０の部分をよ
り正確に制御して除去するためのエッチング停止点を提
供する。例えば、第１のストッピング層１１０と第２の
ストッピング層１１４とは窒化物等の同じ材料で形成す
ることができ、それらの厚さ１１１および１１５は本質
的に等しい。この実施例で、光学的またはその他の方法
によって検出される第２のストッピング層１１４の除去
は、コンタクト領域１１８の内部にある第１のストッピ
ング層１１０の部分の除去を示すものでもある。更に、
第１のストッピング層１１０の厚さ１１１は第２のスト
ッピング層１１４の厚さ１１５と等しいかあるいはそれ
よりも厚いものに選ばれ、それぞれアンダーシュートま
たはオーバーシュートマージンを提供しており、その結
果図４Ｂの構造が得られる。
【００３１】図４Ｃは、一般に要素１２２として示され
た自己整合型のコンタクトの作製を完成させるために、
コンタクト領域１１８中に導電性材料１２０を形成した
後のデバイス１００を示している。絶縁膜１０６および
絶縁側壁１０８の絶縁的性質と、コンタクト領域１１８
の内部にある第１のストッピング層１１０の部分の注意
深い除去のために、自己整合型のコンタクト１２２は、
ゲート１０２間の限られた空隙を使用しながら、基板１
２を１層または複数の被覆層へつなぐように働く。この
ことはゲート１０２の構造および動作に対して干渉する
ことなく実現できる。自己整合型コンタクト１２２はデ
バイス１００中の部品密度を増大させる。このことは部
分的には、ストッピング層１１０および１１４の正確で
制御された除去によって可能となる。
【００３２】図５Ａないし図６Ｃは、基板１２に対して
自己整合型コンタクト１２２を形成する別の方法を示し
ている。図５Ａないし図５Ｃは、図３Ａないし図３Ｃに
関して上述したのと同じプロセス工程を示している。し
かし、図３Ｄにおいて上述のようにレジスト１１６を除
去する代わりに、図５Ｄではコンタクト領域１１８内部
にある絶縁層１１２の部分を除去する間も、レジスト１
１６はそのままに残されている。
【００３３】１つの実施例では、第２のストッピング層
１１４と絶縁層１１２の垂直に整合された部分を除去す
ることは、最初に第２のストッピング層１１４の部分
を”突き破り”、次にエッチングが絶縁層１１２を通し
て進行するにつれて第１のストッピング層１１０に対す
る選択性を発揮する異方性エッチングによって実行され
る。”突き破り”エッチにおいて現れる選択性は、エッ
チされた粒子やその他の残留物が解放され、エッチング
プロセスと反応するにつれて展開する化学現象の結果と
して現れてくる。別の実施例では、第２のストッピング
層１１４と絶縁層１１２とを別々の工程で特定して除去
するような異なる除去プロセスが用いられる。
【００３４】単一の”突き破り”除去工程あるいは２段
階に分離した除去工程のいずれかを使用して、レジスト
１１６と第２のストッピング層１１４とは一緒になっ
て、絶縁層１１２の部分を除去する間の合成されたソフ
ト／ハードなマスクとして働く。例えば、レジスト１１
６の部分、特にコンタクト領域１１８に隣接する部分
は、第２のストッピング層１１４を露出させる除去工程
の間に切り取られるであろう。第２のストッピング層１
１４は従って、絶縁層１１２の正しく定義された側壁１
３０および鋭いコーナー１３２を保つように、それらを
エッチングプロセスから保護する役目を追加して提供す
る。更に、第２のストッピング層１１４は絶縁層１１２
に対する追加の保護障壁を提供するので、より薄いレジ
スト１１６を使用することができて、パターニングの精
度が向上する。
【００３５】図６Ａはレジスト１１６を除去した後のデ
バイス１００を示す。自己整合されたコンタクト１２２
を基板１２に対して形成するための別の方法における図
６Ａないし図６Ｃに示された残りの工程は、図４Ａない
し図４Ｃに関して上で説明した工程と同様である。
【００３６】本発明はいくつかの実施例に関して説明さ
れてきたが、無数の変更、変形、代替え、変換、および
修正が当業者から示唆されよう。本発明はそれらの変
更、変形、置換、変換、および修正を特許請求の範囲の
精神および展望のうちに包含することを意図している。
【００３７】以上の説明に関して更に以下の項を開示す
る。 （１）基板に対してコンタクトを形成するための方法で
あって、前記基板を覆って第１のストッピング層を形成
すること、前記第１のストッピング層を覆って絶縁層を
形成すること、前記絶縁層を覆って第２のストッピング
層を形成すること、前記第２のストッピング層および前
記絶縁層の部分を除去してコンタクト領域を定義するこ
と、および残存する第２のストッピング層と、コンタク
ト領域の内部にある前記第１のストッピング層の部分と
を除去してコンタクトを形成すること、を含む方法。
【００３８】（２）第１項記載の方法であって、前記第
１のストッピング層と前記第２のストッピング層とが窒
化物を含んでいる方法。
【００３９】（３）第１項記載の方法であって、前記絶
縁層が酸化物を含んでいる方法。
【００４０】（４）第１項記載の方法であって、前記第
２のストッピング層および前記絶縁層の一部分を除去す
る前記工程が、前記第２のストッピング層を覆うレジス
トをパターニングしてコンタクト領域を定義すること、
および前記コンタクト領域の内部にある前記第２のスト
ッピング層および前記絶縁層の部分を除去すること、を
含んでいる方法。
【００４１】（５）第１項記載の方法であって、前記第
２のストッピング層および前記絶縁層の一部分を除去す
る前記工程が、前記第２のストッピング層を覆うレジス
トをパターニングしてコンタクト領域を定義すること、
前記コンタクト領域の内部にある前記第２のストッピン
グ層の部分を除去すること、前記レジストを除去するこ
と、および前記コンタクト領域の内部にある前記絶縁層
の部分を除去すること、を含んでいる方法。
【００４２】（６）第１項記載の方法であって、前記残
存する第２のストッピング層を除去することと前記第１
のストッピング層の一部分を除去することとが単一のエ
ッチング工程の中で実行される方法。
【００４３】（７）第１項記載の方法であって、更に、
前記コンタクト中に導電性材料を形成する工程を含む方
法。
【００４４】（８）自己整合されたコンタクトを基板に
対して形成するための方法であって、前記基板を覆って
第１のゲートと第２のゲートとを形成すること、前記第
１のゲートおよび第２のゲートを覆って第１のストッピ
ング層を形成すること、前記第１のストッピング層を覆
って絶縁層を形成すること、前記絶縁層を覆って第２の
ストッピング層を形成すること、前記第２のストッピン
グ層と前記絶縁層の一部分を除去して、前記第１のゲー
トと前記第２のゲートとの間にコンタクト領域を定義す
ること、および前記残存している第２のストッピング層
と前記コンタクト領域の内部にある前記絶縁層の部分と
を除去してコンタクトを形成すること、を含む方法。
【００４５】（９）第８項記載の方法であって、第１の
ゲートと第２のゲートとを形成する前記工程が、ゲート
誘電体膜を形成すること、前記ゲート誘電体膜を覆って
導電性膜を形成すること、前記導電性膜を覆って絶縁膜
を形成すること、前記ゲート誘電体膜、前記導電性膜、
および前記絶縁膜の一部分を除去して前記第１のゲート
と前記第２のゲートとを形成すること、を含んでいる方
法。
【００４６】（１０）第８項記載の方法であって、更
に、前記第１のゲートと前記第２のゲートとに付随して
絶縁性の側壁を形成する工程を含む方法。
【００４７】（１１）第８項記載の方法であって、前記
第１のストッピング層および前記第２のストッピング層
が窒化物を含んでいる方法。
【００４８】（１２）第８項記載の方法であって、前記
絶縁層が酸化物を含んでいる方法。
【００４９】（１３）第８項記載の方法であって、前記
第２のストッピング層と前記絶縁層の一部分とを除去す
る前記工程が、前記第２のストッピング層を覆うレジス
トをパターニングして、前記第１のゲートと前記第２の
ゲートとの間にコンタクト領域を定義すること、および
前記コンタクト領域の内部にある前記第２のストッピン
グ層と前記絶縁層の部分を除去すること、を含んでいる
方法。
【００５０】（１４）第８項記載の方法であって、前記
第２のストッピング層と前記絶縁層の一部分とを除去す
る前記工程が、前記第２のストッピング層を覆うレジス
トをパターニングして、前記第１のゲートと前記第２の
ゲートとの間にコンタクト領域を定義すること、前記コ
ンタクト領域の内部にある前記第２のストッピング層の
部分を除去すること、前記レジストを除去すること、お
よび前記コンタクト領域の内部にある前記絶縁層の部分
を除去すること、を含んでいる方法。
【００５１】（１５）第８項記載の方法であって、残存
している第２のストッピング層と前記第１のストッピン
グ層の一部分とを除去する前記工程が、単一のエッチン
グプロセスの中で実行される方法。
【００５２】（１６）基板に対してコンタクトを形成す
るための方法であって、前記基板を覆って第１のストッ
ピング層を形成すること、前記第１のストッピング層を
覆って絶縁層を形成すること、前記基板を覆って第２の
ストッピング層を形成すること、前記第２のストッピン
グ層を覆うレジストをパターニングしてコンタクト領域
を定義すること、前記第２のストッピング層と前記絶縁
層の前記コンタクト領域の内部にある部分を除去して、
前記コンタクト領域の中に前記第１のストッピング層の
一部分を露出させること、および前記残存している第２
のストッピング層と前記第１のストッピング層の前記コ
ンタクト領域の内部にある部分とを除去してコンタクト
を形成すること、を含む方法。
【００５３】（１７）第１６項記載の方法であって、前
記第１のストッピング層と前記第２のストッピング層と
が窒化物を含んでいる方法。
【００５４】（１８）第１６項記載の方法であって、前
記絶縁層が酸化物を含んでいる方法。
【００５５】（１９）第１６項記載の方法であって、前
記残存している第２のストッピング層と前記第１のスト
ッピング層の一部分とを除去する前記工程が、単一のエ
ッチングプロセスの中で実行される方法。
【００５６】（２０）第１６項記載の方法であって、前
記第２のストッピング層と前記絶縁層の前記コンタクト
領域の内部にある部分とを除去する前記工程が、前記コ
ンタクト領域の内部にある前記第２のストッピング層の
部分を除去すること、前記レジストを除去すること、お
よび前記絶縁層の前記コンタクト領域の内部にある部分
を除去して、前記コンタクト領域の中に前記第１のスト
ッピング層の一部分を露出させること、を含んでいる方
法。
【００５７】（２１）第１のストッピング層１４、絶縁
層１６、および第２のストッピング層１８を用いて、基
板１２に対するコンタクト２６が形成される。第２のス
トッピング層１８は第１のストッピング層１４のより正
確で制御された除去を促進する。第１のストッピング層
１１０、絶縁層１１２、および第２のストッピング層１
１４を用いて、同様に、自己整合されたコンタクト１２
２を形成できる。
【図面の簡単な説明】
【図１】基板に対してコンタクトを形成するための方法
を示す断面図であって、Ａは第２のストッピング層まで
形成された段階、Ｂはレジストを形成してパターニング
した段階、Ｃはレジストをマスクとして第２のストッピ
ング層をエッチングした段階、Ｄは絶縁層をエッチング
した段階、Ｅは第１のストッピング層をエッチングした
段階、Ｆは導電性材料を形成した段階を示す断面図。
【図２】基板に対してコンタクトを形成するための別の
方法を示す断面図であって、Ａは第２のストッピング層
まで形成した段階、Ｂはレジストを形成してパターニン
グした段階、Ｃはレジストを除去せずに、絶縁層までエ
ッチングした段階、Ｄはレジストを除去した段階、Ｅは
第１のストッピング層をエッチングした段階、Ｆは導電
性材料を形成した段階を示す断面図。
【図３】自己整合されたコンタクトを基板に対して形成
するための方法を示す断面図であって、Ａは基板上にゲ
ートを形成した段階、Ｂは絶縁側壁と第１のストッピン
グ層を形成した段階、Ｃはレジストのパターニングまで
行った段階、Ｄは第２のストッピング層をエッチングし
てレジストの除去まで行った段階を示す断面図。
【図４】自己整合されたコンタクトを基板に対して形成
するための方法の図３に続く段階を示す断面図であっ
て、Ａは絶縁層のエッチングを行った段階、Ｂは第１の
ストッピング層をエッチングした段階、Ｃは導電性材料
を形成した段階を示す断面図。
【図５】自己整合されたコンタクトを基板に対して形成
するための別の方法を示す断面図であって、Ａは基板上
にゲートが形成された段階、Ｂは絶縁側壁と第１のスト
ッピング層を形成した段階、Ｃはレジストのパターニン
グまで行った段階、Ｄはレジストを除去しないで絶縁層
のエッチングまで行った段階を示す断面図。
【図６】自己整合されたコンタクトを基板に対して形成
するための別の方法の図５に続く段階を示す断面図であ
って、Ａはレジストの除去を行った段階、Ｂは第１のス
トッピング層をエッチングした段階、Ｃは導電性材料を
形成した段階を示す断面図。
【符号の説明】
１０ 半導体デバイス １２ 基板 １４ 第１のストッピング層 １５ 層の厚さ １６ 絶縁層 １８ 第２のストッピング層 １９ 層の厚さ ２０ レジスト ２２ コンタクト領域 ２４ 導電性材料 ２６ コンタクト ３０ 側壁 ３２ コーナー １００ 半導体デバイス １０２ ゲート １０３ ゲート誘電体膜 １０４ 導電性膜 １０６ 絶縁膜 １０８ 絶縁性側壁 １１０ 第１のストッピング層 １１２ 絶縁層 １１４ 第２のストッピング層 １１６ レジスト １１８ コンタクト領域 １２２ 自己整合型コンタクト

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 基板に対してコンタクトを形成するため
    の方法であって、 前記基板を覆って第１のストッピング層を形成するこ
    と、 前記第１のストッピング層を覆って絶縁層を形成するこ
    と、 前記絶縁層を覆って第２のストッピング層を形成するこ
    と、 前記第２のストッピング層および前記絶縁層の部分を除
    去してコンタクト領域を定義すること、および残存する
    第２のストッピング層と、コンタクト領域の内部にある
    前記第１のストッピング層の部分とを除去してコンタク
    トを形成すること、を含む方法。
JP9127247A 1996-05-20 1997-05-16 コンタクト形成法 Pending JPH1050841A (ja)

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