JPH1050859A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板と反対導電型のウェル領域に高耐圧型の
素子を組み込む際に、他の素子への影響を極力減らすこ
とができる半導体装置の製造方法を提供する。 【解決手段】 Ｐ基板１１にＮ型ウェル領域１３を形成
する際に、先ず第１回目の熱処理によりウェル領域１３
を半分拡散し、次いで高耐圧ＭＯＳの低濃度ドレイン領
域１５を形成する不純物をイオン注入し、第２回目の熱
処理によってＮ型ウェル領域１３の拡散と低濃度ドレイ
ン領域１５の拡散を行う。この後チャンネルストッパ領
域１８、ＬＯＣＯＳ酸化膜１９、各ＭＯＳトランジスタ
を形成する。Ｎ型ウェル領域１３の熱拡散処理の一部を
用いて低濃度ドレイン領域１５の拡散を行うので、余計
な熱履歴の増大がない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧のＭＯＳト
ランジスタと低耐圧のＭＯＳトランジスタとを集積化し
た半導体集積回路の製造方法に関する。

【０００２】

【従来の技術】ＣＭＯＳ型半導体集積回路を構成する場
合、Ｐ基板を用いる方法とＮ基板を用いる方法とがある
が、搭載する素子の特性に応じて適当な導電型が決定さ
れることがある。例えば、ＳＡＭＯＳ型のＥＥＰＲＯＭ
では構成を簡素化するためにＮチャンネル型が用いられ
るのでＰ領域が必要となり、しかも、浮遊ゲートへの情
報の書き込みをホットエレクトロン注入により行うの
で、書き込み時にソースからドレインへ大電流を流し、
この時の電流で基板電位が影響を受けやすくなる。そこ
でチップの裏面電極により基板電位を安定化させるた
め、Ｎ基板のＰ型ウェル領域を前記Ｐ領域とするのでは
なく、Ｐ型基板自体の表面を前記Ｐ領域として上記素子
を作る、等がＰ基板を使用する良い例である。

【０００３】一方で、これらの低耐圧素子と同時に出力
トランジスタを構成するための高耐圧型の素子を共存さ
せたい要求がある。高耐圧素子としてはその作り安さの
点と回路構成の容易さからＰチャンネル型素子が多用さ
れている。Ｐ型基板の表面にＰチャンネル型素子を作ろ
うとすれば、導電型を反転させたＮ型ウェル領域内に形
成することになる。

【０００４】従来、このように高耐圧型の素子と低耐圧
型の素子をＰ型基板で一体化共存させた装置の例（例え
ば特開平０３ー２５７８６２号）を以下に説明する。先
ず図７（Ａ）に示すようにＰ型の半導体基板１の表面に
レジストマスク２を形成して選択的にリンをイオン注入
した後、基板全体に熱処理を与えて拡散することにより
Ｎ型のウェル領域（３）を形成し、図７（Ｂ）に示すよ
うに表面に説酸化膜を形成しその上にシリコン窒化膜３
を堆積してこれをホトエッチングによりパターニング
し、図８（Ａ）に示すように表面にホトレジスト膜４を
形成してＰ基板１表面にチャンネルストッパ５形成用の
ボロンをイオン注入し、図８（Ｂ）に示すように選択酸
化によって素子分離用のＬＯＣＯＳ酸化膜６を形成し、
図９（Ａ）に示すように表面にレジストマスク７を形成
して高耐圧ＰチャンネルＭＯＳ用の低濃度ドレイン領域
８を形成するボロンをイオン注入し、熱処理により低濃
度ドレイン領域８を拡散し、図９（Ｂ）に示すようにゲ
ート酸化膜とゲート電極９を形成し、図１０に示すよう
に複数回のイオン注入によりソース・ドレイン領域１０
を形成して素子を完成させる。

【０００５】

【発明が解決しようとする課題】高耐圧ＭＯＳの低濃度
ドレイン領域８は、そのＰＮ接合から空乏層が拡大する
ことで耐圧を維持する。故に耐圧に見合う幅の空乏層が
拡大できる空間を確保する必要があり、自ずと拡散深さ
を深く且つ不純物濃度を低くしなければならない。

【０００６】ところが、ウェル領域２自体が基板１の不
純物濃度を反転させる不純物濃度を具備する（基板より
１桁程度高い）ので、このような低不純物濃度で深い拡
散を行うためには、高温長時間の熱処理が必要となる。
これは得ようとする耐圧が高いほど高温長時間の処理に
なる。そのため、従来の製造方法では低濃度ドレイン領
域８の形成工程でＮウェル領域２とチャンネルストッパ
５が再拡散されるので、両者の不純物プロファイルが崩
れる。そのためＬＯＣＯＳ酸化膜６下部での反転電圧が
低下し、Ｎチャンネル、Ｐチャンネル共にトランジスタ
の素子間分離耐圧が低下するという欠点があった。

【０００７】また、低濃度ドレイン領域８の形成工程で
Ｎウェル領域２が再拡散されるので、Ｐチャンネルトラ
ンジスタの反転電圧が小さくなり、短チャンネル効果を
生じやすくなるという欠点があった。さらに、上述した
ように高耐圧ＭＯＳを組み込む為の熱処理がその後の全
ての工程の製造条件に影響を与えるため、例えば高耐圧
ＭＯＳを組み込む製品と組み込まない製品とでは各々に
専用の製造プロセスを確立しなければならず、これでは
工程管理が複雑になるばかりでなく製品の開発時間を短
縮できないと言う欠点があった。

【０００８】

【課題を解決するための手段】本発明は上記従来の課題
に鑑みなされたもので、Ｎウェル領域の熱拡散工程を２
回に分割し、１回目の熱処理でＮウェル領域を半分拡散
し、その後低濃度ドレイン領域を形成し、２回目の熱処
理で低濃度ドレイン領域とＮウェル領域の拡散を行うも
のである。

【０００９】かかる工程では、Ｎウェル領域の熱拡散処
理の一部を利用して低濃度ドレイン領域の熱拡散処理を
済ませるので、低濃度ドレイン領域を形成するための新
たな熱処理が不要になり、全体の熱履歴を軽減できる。

【００１０】

【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。先ず図１（Ａ）を参
照して、不純物濃度が１Ｅ１５程度のＰ型の単結晶シリ
コン基板１１を準備する。基板１１表面を初期酸化して
酸化膜を形成し、その上にホトレジスト膜を塗布し、露
光、現像によりレジストマスク１２を形成する。その上
からドーズ量１Ｅ１３ａｔｏｍｓ・ｃｍ−２、加速電圧
１００ＫｅＶの条件でリンをイオン注入する。

【００１１】図１（Ｂ）を参照して、レジストマスク１
２を除去した後に基板１１に第１回目の熱処理として１
１５０℃、６時間の熱拡散を行う。この工程でＮウェル
領域１３は基板１１表面から約４μの深さまで拡散され
る。第１回目の熱処理を与えた後、ウェハを拡散炉から
取り出して表面にレジストマスク１４を形成し、Ｎウェ
ル領域１３の表面に低濃度ドレイン領域１５を形成する
ためのボロンを、ドーズ量１Ｅ１３ａｔｏｍｓ・ｃｍ−
２、加速電圧５０ＫｅＶの条件でイオン注入する。

【００１２】図２（Ａ）を参照して、レジストマスク１
４を除去した後、ウェハを拡散炉に入れて第２回目の熱
処理を１１５０℃、１時間の条件で行う。この工程で低
濃度ドレイン領域１５は約２μの拡散深さに形成され、
Ｎウェル領域１２は約５μの拡散深さに形成される。図
２（Ｂ）を参照して、表面に清浄な酸化膜を形成した後
その上にシリコン窒化膜１６をＣＶＤ方により堆積し、
これをパターニングして耐酸化膜１６を形成する。耐酸
化膜１６の上にレジストマスク１７を形成してＮウェル
領域１３上を被覆し、Ｐ型基板１１表面にのみ耐酸化膜
１６をマスクとしてチャンネルストッパ領域１８を形成
するボロンを、ドーズ量１Ｅ１３ａｔｏｍｓ・ｃｍ−
２、加速電圧４０ＫｅＶの条件でイオン注入する。

【００１３】図３（Ａ）を参照して、レジストマスク１
７を除去し、基板１１全体に約１０００℃、５〜８時間
の熱処理を与えることにより素子分離用のＬＯＣＯＳ酸
化膜１９を形成する。ＬＯＣＯＳ酸化膜１９の下部には
先の工程で注入された不純物によりチャンネルストッパ
領域１８が形成される。図３（Ｂ）を参照して、耐酸化
膜１６を除去し、ＬＯＣＯＳ酸化膜１９で囲まれた素子
領域表面の酸化膜を除去し、その表面を再度酸化して清
浄な膜厚１５０Å程度のゲート酸化膜（図示せず）を形
成し、その上にポリシリコン層又はポリシリコン／シリ
サイド膜を形成し、これをパターニングすることでゲー
ト電極２０を形成する。

【００１４】図４（Ａ）を参照して、ゲート電極２０の
上にＣＶＤ法によりＮＳＧ膜を形成し、ＲＩＥ等の異方
性エッチングにより全面エッチバックしてゲート電極２
０の両脇にスペーサ２１を形成する。図４（Ｂ）を参照
して、ＮチャンネルＭＯＳを形成すべくＮウェル領域１
３の表面をレジストマスク２２で被覆し、ゲート電極２
０をマスクとして先にリンをイオン注入し、次いでヒ素
をイオン注入することによりＮ＋／Ｎ−構造のソース・
ドレイン領域２３を形成する。

【００１５】図５を参照して、ＰチャンネルＭＯＳを形
成すべくＰ基板１１の表面をレジストマスク２４で被覆
し、ゲート電極２０をマスクとしてボロンをイオン注入
することによりＰ型のソース・ドレイン領域２５を形成
する。そしてレジストマスク２４を除去し、全体にイオ
ン注入した不純物を活性化させるアニール処理を行って
図６に示す装置を得る。この後は、絶縁膜と電極配線の
形成工程へと移行する。なお、Ｐ基板１１の裏面側には
裏張り電極が形成され、該裏張り電極を経由してＰ基板
１１にバックゲート電圧ＶＤＤを印加する。

【００１６】Ｐー低濃度ドレイン領域１５は、結果とし
て表面から約５μの拡散深さで形成され、Ｎウェル領域
１３の不純物濃度が１Ｅ１６atoms・cm-3であるのに対し
て約１Ｅ１７atoms・cm-3の不純物濃度で形成してある。
低濃度ドレイン領域１５とＮウェル領域１３とのＰＮ接
合に空乏層が拡大することによりゲート・ドレイン間耐
圧を維持する。

【００１７】上記本発明によれば、Ｐー低濃度ドレイン
領域１５に十分な高温熱処理を与えることができるの
で、その不純物濃度を小とし、しかも十分な拡散深さを
得ることができる。従って空乏層が拡大すべき領域を確
保することができ、数十Ｖのゲート・ドレイン間耐圧を
もつ高耐圧型ＭＯＳトランジスタを容易に共存させるこ
とができる。

【００１８】さらに、Ｐー低濃度ドレイン領域１５の熱
拡散を終えた後でＬＯＣＯＳ酸化膜１下部のチャンネル
ストッパ領域１８を形成するので、チャンネルストッパ
領域１８が高温熱処理にさらされることが無く、従って
ＮチャンネルＭＯＳトランジスタの素子分離耐圧の劣化
を回避することができる。さらに、Ｎ−ウェル領域１３
を形成する熱処理の一部を利用してＰー低濃度ドレイン
領域１５を形成するので、工程の処理時間を短縮できる
他、低濃度ドレイン領域１３を形成したことがＮーウェ
ル領域の不純物プロファイルに影響を与えない。従って
Ｐチャンネルトランジスタの素子分離耐圧の劣化がな
く、またＰチャンネルトランジスタのゲート反転電圧へ
の影響もない。

【００１９】このように、本発明では低濃度ドレイン領
域１３を形成したことによる他の素子への影響がない。
このことは、例えば高耐圧ＭＯＳを組み込む機種と組み
込まない機種とで他の素子（低耐圧ＭＯＳ）の製造フロ
ーとその条件を共通にすることが可能であることを意味
し、工程管理が容易で且つ機種の開発時間を短縮できる
利点を持つものである。

【００２０】さらに発展させて、例えば出力トランジス
タの耐圧を変更したいときは、Ｐ−低濃度ドレイン領域
１５の拡散深さを変更することを意味するが、本発明の
工程を用いればＮウェル領域１３の第１回目の拡散時間
を短く、その分を第２回目の拡散時間を長くすると言う
ように、第１回目と第２回目の拡散時間の和を同じにす
ることで他の素子の諸特性を変更せずに拡散深さだけを
選択的に変更することが可能となる。

【００２１】

【発明の効果】以上に説明した通り、本発明によれば、
Ｐ−低濃度ドレイン領域１５に十分な高温長時間の熱処
理を与えることができるので、基板１１と反対導電型の
ウェル領域１３に高耐圧型の素子を簡単に組み込むこと
ができる利点を有する。これは特に、他の要因で導電型
が決定された基板１１に対して、これも他の要因でチャ
ンネル型が規定された高耐圧型素子を組み込むときに利
点が生きてくる。

【００２２】また、Ｎ−ウェル領域１３を形成する熱処
理の一部を利用してＰー低濃度ドレイン領域１５を形成
するので、Ｐー低濃度ドレイン領域１５を形成したこと
が他の素子の諸特性を変更せずに済む。このことは高耐
圧ＭＯＳを組み込む機種と組み込まない機種とで他の素
子（低耐圧ＭＯＳ）の製造フローとその条件を共通にす
ることが可能であることを意味し、工程管理が容易で且
つ機種の開発時間を短縮できる利点を持つものである。

【図面の簡単な説明】

【図１】本発明を説明するための断面図である。

【図２】本発明を説明するための平面図である。

【図３】本発明を説明するための平面図である。

【図４】本発明を説明するための断面図である。

【図５】本発明を説明するための断面図である。

【図６】本発明を説明するための平面図である。

【図７】従来例を説明するための平面図である。

【図８】従来例を説明するための平面図である。

【図９】従来例を説明するための平面図である。

【図１０】従来例を説明するための平面図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板の表面に第１のホ
   トレジスト膜を形成し、前記ウェル領域を形成する逆導
   電型の不純物をイオン注入する工程、 前記第１のホトレジスト膜を除去し、第１の熱処理によ
   り前記ウェル領域を第１の拡散深さまで拡散する第１の
   拡散工程と、 前記基板の表面に第２のホトレジスト膜を形成し、前記
   ウェル領域の表面に高耐圧トランジスタ用の低濃度ドレ
   イン領域を形成する一導電型の不純物をイオン注入する
   工程、 前記第２のホトレジスト膜を除去し、第２の熱処理によ
   り前記低濃度ドレイン領域を拡散し、同時に前記ウェル
   領域を第２の拡散深さまで拡散する第２の工程と、 前記半導体基板の表面に素子分離用のＬＯＣＯＳ酸化膜
   を形成する工程と、 ゲート電極を形成する工程と、 前記ゲート電極の脇にソース・ドレイン領域を形成し、
   且つ前記低濃度ドレイン領域をドレインとする高耐圧ト
   ランジスタを形成する工程とを具備することを特徴とす
   る半導体集積回路の製造方法。
2. 【請求項２】 前記半導体基板がＰ型であり前記低濃度
   ドレイン領域がＰ型であることを特徴とする請求項１記
   載の半導体集積回路の製造方法。