JPH1050865A - 高抵抗負荷型ｓｒａｍセル及びその製造方法 - Google Patents
高抵抗負荷型ｓｒａｍセル及びその製造方法Info
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- JPH1050865A JPH1050865A JP9122653A JP12265397A JPH1050865A JP H1050865 A JPH1050865 A JP H1050865A JP 9122653 A JP9122653 A JP 9122653A JP 12265397 A JP12265397 A JP 12265397A JP H1050865 A JPH1050865 A JP H1050865A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 簡単な回路の配置の変更のみで高速型及び低
速型ＳＲＡＭを選択的に製造できるようにする。 【解決手段】 下部層及び絶縁膜の上部に駆動トランジ
スタのドレインとコンタクトホール１を通じて接続され
る導電層である第３ポリシリコン層２’を包含する。こ
の第３ポリシリコン層２’は上下の導電層の電気的な接
続のためのコンタクトパッドの機能のみを有するため、
その上部の導電層である第４ポリシリコン層３’と重畳
される領域を持たない。第４ポリシリコン層３’は、電
源線として使用される領域の不純物の濃度が高抵抗負荷
素子として使用される領域の不純物の濃度より高く制御
して第４ポリシリコン層３’を電源線と高抵抗負荷素子
とに区分している。
速型ＳＲＡＭを選択的に製造できるようにする。 【解決手段】 下部層及び絶縁膜の上部に駆動トランジ
スタのドレインとコンタクトホール１を通じて接続され
る導電層である第３ポリシリコン層２’を包含する。こ
の第３ポリシリコン層２’は上下の導電層の電気的な接
続のためのコンタクトパッドの機能のみを有するため、
その上部の導電層である第４ポリシリコン層３’と重畳
される領域を持たない。第４ポリシリコン層３’は、電
源線として使用される領域の不純物の濃度が高抵抗負荷
素子として使用される領域の不純物の濃度より高く制御
して第４ポリシリコン層３’を電源線と高抵抗負荷素子
とに区分している。
Description
【０００１】
【発明の属する技術分野】本発明はスタチックランダム
アクセスメモリ（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ、以下ＳＲＡＭという）セル（ｃｅ
ｌｌ）及びその製造方法に関するもので、特に高抵抗負
荷（Ｈｉｇｈ Ｌｏａｄ Ｒｅｓｉｓｔａｎｃｅ，以下
ＨＬＲという）型ＳＲＡＭセル及びその製造方法に関す
るものである。
アクセスメモリ（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ、以下ＳＲＡＭという）セル（ｃｅ
ｌｌ）及びその製造方法に関するもので、特に高抵抗負
荷（Ｈｉｇｈ Ｌｏａｄ Ｒｅｓｉｓｔａｎｃｅ，以下
ＨＬＲという）型ＳＲＡＭセル及びその製造方法に関す
るものである。
【０００２】
【従来の技術】図３は従来のＳＲＡＭセルの回路図であ
る。従来のＳＲＡＭセルは、図３に示すように、情報を
貯蔵するためのセルノードにラッチ型に結合された２個
の駆動トランジスタ(Ｄｒｉｖｅｒ Ｔｒａｎｓｉｓｔ
ｏｒ）Ｍ１，Ｍ２と２個の負荷素子(Ｌｏａｄ Ｅｌｅ
ｍｅｎｔ）１０、１０’およびワードライン（ＷＬ）に
より制御されながらセルノードとビットライン（ＢＬ）
を連結してセルの接近経路を制御するための２個のアク
セストランジスタ(Ａｃｃｅｓｓ Ｔｒａｎｓｉｓｔｏ
ｒ）Ｍ３，Ｍ４等の６個の素子を包含し、負荷素子１
０、１０’の種類により薄膜トランジスタ(Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴという)
型セルと高抵抗負荷型セルに分けられる。
る。従来のＳＲＡＭセルは、図３に示すように、情報を
貯蔵するためのセルノードにラッチ型に結合された２個
の駆動トランジスタ(Ｄｒｉｖｅｒ Ｔｒａｎｓｉｓｔ
ｏｒ）Ｍ１，Ｍ２と２個の負荷素子(Ｌｏａｄ Ｅｌｅ
ｍｅｎｔ）１０、１０’およびワードライン（ＷＬ）に
より制御されながらセルノードとビットライン（ＢＬ）
を連結してセルの接近経路を制御するための２個のアク
セストランジスタ(Ａｃｃｅｓｓ Ｔｒａｎｓｉｓｔｏ
ｒ）Ｍ３，Ｍ４等の６個の素子を包含し、負荷素子１
０、１０’の種類により薄膜トランジスタ(Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴという)
型セルと高抵抗負荷型セルに分けられる。
【０００３】図４は一般的なＴＦＴ型セルのＴＦＴと電
源線の配置図(Ｌａｙｏｕｔ)を図示した平面図であり、
図５は図４のＡ−Ａ線による断面図である。図４におい
て、１はコンタクトホール、２はＴＦＴのゲート用第３
ポリシリコン層、３はＴＦＴのチャネル用第４ポリシリ
コン層、４は不純物注入領域を夫々示し、図４の構造は
その下部の構造として駆動トランジスタと接地線として
使用される２個の導電層(第１及び第２ポリシリコン層)
からなる下部層と層間の絶縁のための絶縁膜を包含する
が、これは本発明の技術分野で通常の知識を持つ者にお
いては自明のことであるのでこれを省略する。
源線の配置図(Ｌａｙｏｕｔ)を図示した平面図であり、
図５は図４のＡ−Ａ線による断面図である。図４におい
て、１はコンタクトホール、２はＴＦＴのゲート用第３
ポリシリコン層、３はＴＦＴのチャネル用第４ポリシリ
コン層、４は不純物注入領域を夫々示し、図４の構造は
その下部の構造として駆動トランジスタと接地線として
使用される２個の導電層(第１及び第２ポリシリコン層)
からなる下部層と層間の絶縁のための絶縁膜を包含する
が、これは本発明の技術分野で通常の知識を持つ者にお
いては自明のことであるのでこれを省略する。
【０００４】ここで、第３ポリシリコン層２はＴＦＴの
ゲートの機能だけではなくて駆動トランジスタドレイン
との接続のためのコンタクトパッドの機能も遂行する。
そして、第４ポリシリコン膜３は注入された不純物の種
類と量により所定領域別に夫々負荷素子であるＴＦＴの
チャネルとドレイン／ソース領域及び電源線としての機
能を遂行する。
ゲートの機能だけではなくて駆動トランジスタドレイン
との接続のためのコンタクトパッドの機能も遂行する。
そして、第４ポリシリコン膜３は注入された不純物の種
類と量により所定領域別に夫々負荷素子であるＴＦＴの
チャネルとドレイン／ソース領域及び電源線としての機
能を遂行する。
【０００５】図５は図４のＡ−Ａ線による断面図であ
り、１０は半導体基板、５は下部層、６、７は絶縁膜、
３は第４ポリシリコン層、２は第３ポリシリコン層を夫
々示す。
り、１０は半導体基板、５は下部層、６、７は絶縁膜、
３は第４ポリシリコン層、２は第３ポリシリコン層を夫
々示す。
【０００６】一般的に、ＴＦＴ型セルは消費電力が低
く、高集積に有利な長所を有するため従来のＳＲＡＭに
主に使用される。しかし、ＴＦＴ型セルはその製造工程
が複雑で再現性が低く、信頼性の試験時に特性の劣化等
の問題点があるため、低速用ＳＲＡＭのみにＴＦＴ型セ
ルを使用し、消費電力についての制限が少ない高速用Ｓ
ＲＡＭにはＨＬＲ型セルを使用することが一般的な傾向
にある。
く、高集積に有利な長所を有するため従来のＳＲＡＭに
主に使用される。しかし、ＴＦＴ型セルはその製造工程
が複雑で再現性が低く、信頼性の試験時に特性の劣化等
の問題点があるため、低速用ＳＲＡＭのみにＴＦＴ型セ
ルを使用し、消費電力についての制限が少ない高速用Ｓ
ＲＡＭにはＨＬＲ型セルを使用することが一般的な傾向
にある。
【０００７】
【発明が解決しようとする課題】上述した従来のＨＬＲ
型ＳＲＡＭセルは２個のポリシリコン層と２個の金属層
を使用した構造をもつ。即ち、第１導電層により駆動ト
ランジスタのゲートと接地線を形成し、第２導電層によ
り高抵抗負荷及び電源線を形成する方法を採用してい
る。
型ＳＲＡＭセルは２個のポリシリコン層と２個の金属層
を使用した構造をもつ。即ち、第１導電層により駆動ト
ランジスタのゲートと接地線を形成し、第２導電層によ
り高抵抗負荷及び電源線を形成する方法を採用してい
る。
【０００８】しかしながら、駆動トランジスタのゲート
と接地線を同一な導電層に形成する場合、駆動トランジ
スタのゲートと接地線は最小にデザインルール（Ｄｅｓ
ｉｇｎ Ｒｕｌｅ）以上（例えば、４Ｍ級では０．６μ
ｍ以上）の間隔を持たせなければならない。従って、駆
動トランジスタと接地線との隙間ができるほどセルの面
積は増加することになる。
と接地線を同一な導電層に形成する場合、駆動トランジ
スタのゲートと接地線は最小にデザインルール（Ｄｅｓ
ｉｇｎ Ｒｕｌｅ）以上（例えば、４Ｍ級では０．６μ
ｍ以上）の間隔を持たせなければならない。従って、駆
動トランジスタと接地線との隙間ができるほどセルの面
積は増加することになる。
【０００９】また、従来のＨＬＲ型セルは必要によりＴ
ＦＴ型セルからＨＬＲ型セルに転換することが困難であ
るという短所がある。そこで、本発明は、このような従
来の問題点を解決すべくなされたもので、セルの面積が
小さく、かつ高集積化に有利なＨＬＲ型ＳＲＡＭセル及
びその製造方法を提供することを目的としている。ま
た、本発明は、必要によりＴＦＴ型セルからＨＬＲ型セ
ルに相互転換が容易なＳＲＡＭセル及びその製造方法を
提供することを他の目的としている。
ＦＴ型セルからＨＬＲ型セルに転換することが困難であ
るという短所がある。そこで、本発明は、このような従
来の問題点を解決すべくなされたもので、セルの面積が
小さく、かつ高集積化に有利なＨＬＲ型ＳＲＡＭセル及
びその製造方法を提供することを目的としている。ま
た、本発明は、必要によりＴＦＴ型セルからＨＬＲ型セ
ルに相互転換が容易なＳＲＡＭセル及びその製造方法を
提供することを他の目的としている。
【００１０】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、高抵抗負荷素子を包含するＳＲＡＭ
セルにおいて、半導体基板の所定領域上に第１及び第２
駆動トランジスタと第１及び第２アクセストランジスタ
のゲートを形成するための第１導電層と前記第１及び第
２駆動トランジスタと接続されて接地線として使用され
る第２導電層を包含する下部層と、前記下部層上に形成
されて前記下部層の所定領域にコンタクトホールをもつ
第１絶縁膜と、前記第１絶縁膜上に形成されて前記コン
タクトホールを通じて前記駆動トランジスタにコンタク
トされる第３導電層と、前記第３導電層と前記第１絶縁
膜上に形成される第２絶縁膜と、前記第２絶縁膜上に形
成されてドーピングされた濃度により電源線と高抵抗負
荷素子に分けられる第４導電層を包含してなる。
を解決するために、高抵抗負荷素子を包含するＳＲＡＭ
セルにおいて、半導体基板の所定領域上に第１及び第２
駆動トランジスタと第１及び第２アクセストランジスタ
のゲートを形成するための第１導電層と前記第１及び第
２駆動トランジスタと接続されて接地線として使用され
る第２導電層を包含する下部層と、前記下部層上に形成
されて前記下部層の所定領域にコンタクトホールをもつ
第１絶縁膜と、前記第１絶縁膜上に形成されて前記コン
タクトホールを通じて前記駆動トランジスタにコンタク
トされる第３導電層と、前記第３導電層と前記第１絶縁
膜上に形成される第２絶縁膜と、前記第２絶縁膜上に形
成されてドーピングされた濃度により電源線と高抵抗負
荷素子に分けられる第４導電層を包含してなる。
【００１１】また、本発明は高抵抗を負荷素子として使
用するＳＲＡＭセルの製造方法において、半導体基板の
所定領域に駆動トランジスタとアクセストランジスタの
ゲートとして使用される第１導電層と接地線として使用
される第２導電層を包含する下部層を形成する工程と、
前記下部層上に層間の絶縁のための第１絶縁膜を形成し
前記第１絶縁膜を選択蝕刻して前記下部層の駆動トラン
ジスタと接続されるコンタクトホールを形成する工程
と、前記第１絶縁膜上に第３導電層を形成しパターニン
グする工程と、全体構造の上部に第２絶縁膜を形成する
工程と、前記第２絶縁膜上に第４導電層を形成し電源線
及び高抵抗負荷素子別に夫々異なる量の不純物を注入し
た後、不純物が注入された前記第４導電層をパターニン
グする工程を包含してなる。
用するＳＲＡＭセルの製造方法において、半導体基板の
所定領域に駆動トランジスタとアクセストランジスタの
ゲートとして使用される第１導電層と接地線として使用
される第２導電層を包含する下部層を形成する工程と、
前記下部層上に層間の絶縁のための第１絶縁膜を形成し
前記第１絶縁膜を選択蝕刻して前記下部層の駆動トラン
ジスタと接続されるコンタクトホールを形成する工程
と、前記第１絶縁膜上に第３導電層を形成しパターニン
グする工程と、全体構造の上部に第２絶縁膜を形成する
工程と、前記第２絶縁膜上に第４導電層を形成し電源線
及び高抵抗負荷素子別に夫々異なる量の不純物を注入し
た後、不純物が注入された前記第４導電層をパターニン
グする工程を包含してなる。
【００１２】
【作用】本発明は一般的であるＴＦＴ型セルでのＴＦＴ
ゲート用であるポリシリコン層の配置を変形させて、Ｔ
ＦＴチャネルのポリシリコン層に注入されるイオン注入
の条件を変形させることによりＨＬＲ型ＳＲＡＭセルを
形成することが可能となる。
ゲート用であるポリシリコン層の配置を変形させて、Ｔ
ＦＴチャネルのポリシリコン層に注入されるイオン注入
の条件を変形させることによりＨＬＲ型ＳＲＡＭセルを
形成することが可能となる。
【００１３】即ち、ボトム(Ｂｏｔｔｏｍ)ゲート型ＴＦ
Ｔの構造を例にして説明すると、ＴＦＴのチャネルの下
のゲートポリシリコンを除去した後、チャネルポリシリ
コンのチャネルとオフセット領域をイオン注入の条件の
変更により高抵抗部位を作ることで、本発明を適用する
場合、普通のＴＦＴ型セルの製造方法で簡単なレイアウ
トの変更のみでＨＬＲ型セルを作ることが可能になると
ともに、２個のポリシリコン層および２個のメタル層を
使用する従来のＨＬＲ型セルに比べ面積を３０％以上小
さく製造できるようになる。
Ｔの構造を例にして説明すると、ＴＦＴのチャネルの下
のゲートポリシリコンを除去した後、チャネルポリシリ
コンのチャネルとオフセット領域をイオン注入の条件の
変更により高抵抗部位を作ることで、本発明を適用する
場合、普通のＴＦＴ型セルの製造方法で簡単なレイアウ
トの変更のみでＨＬＲ型セルを作ることが可能になると
ともに、２個のポリシリコン層および２個のメタル層を
使用する従来のＨＬＲ型セルに比べ面積を３０％以上小
さく製造できるようになる。
【００１４】
【発明の実施の形態】以下、図１、図２を参照しながら
本発明の実施の形態について説明する。なお、図４，５
と同一符号は同一名称を表すのでその説明は省略する。
図１は本発明の一実施の形態によるＨＬＲ型ＳＲＡＭセ
ルの負荷抵抗と電源線の配置図である。図１に示す構造
はその下部の構造として駆動トランジスタと接地線とし
て使用される２個の導電層(第１及び第２ポリシリコン
層)からなる下部層と層間の絶縁のための絶縁膜を包含
するが、これも本発明の技術分野で通常の知識を持つ者
に自明のことであるのでこれを省略する。
本発明の実施の形態について説明する。なお、図４，５
と同一符号は同一名称を表すのでその説明は省略する。
図１は本発明の一実施の形態によるＨＬＲ型ＳＲＡＭセ
ルの負荷抵抗と電源線の配置図である。図１に示す構造
はその下部の構造として駆動トランジスタと接地線とし
て使用される２個の導電層(第１及び第２ポリシリコン
層)からなる下部層と層間の絶縁のための絶縁膜を包含
するが、これも本発明の技術分野で通常の知識を持つ者
に自明のことであるのでこれを省略する。
【００１５】本発明によるＨＬＲ型セルの構造は従来の
ＴＦＴ型セルで採用されるＳＲＡＭの製造技術で既に使
用される構造（その下部層のみが適用される）として、
図１に示すように下部層及び絶縁膜（図示せず）の上部
に駆動トランジスタのドレインとコンタクトホール１を
通じて接続される導電層である第３ポリシリコン層２’
を包含する。第３ポリシリコン層２’は従来のＴＦＴ型
セルの第３ポリシリコン層（図４の符号２）とは異なり
上下の導電層の電気的な接続のためのコンタクトパッド
の機能のみを有することになるから、その上部の第４ポ
リシリコン層３’と重畳される領域を持たなくてもい
い。
ＴＦＴ型セルで採用されるＳＲＡＭの製造技術で既に使
用される構造（その下部層のみが適用される）として、
図１に示すように下部層及び絶縁膜（図示せず）の上部
に駆動トランジスタのドレインとコンタクトホール１を
通じて接続される導電層である第３ポリシリコン層２’
を包含する。第３ポリシリコン層２’は従来のＴＦＴ型
セルの第３ポリシリコン層（図４の符号２）とは異なり
上下の導電層の電気的な接続のためのコンタクトパッド
の機能のみを有することになるから、その上部の第４ポ
リシリコン層３’と重畳される領域を持たなくてもい
い。
【００１６】また、第４ポリシリコン層３’は従来のＴ
ＦＴ型セルの第４ポリシリコン層（図４の符号３）とは
異なりＴＦＴのチャネルやソース／ドレインの機能を持
たない。従って、オフセット（Ｏｆｆｓｅｔ）領域やソ
ース／ドレインを形成する必要がないから素子の信頼性
と再現性の本質的な改善になる。
ＦＴ型セルの第４ポリシリコン層（図４の符号３）とは
異なりＴＦＴのチャネルやソース／ドレインの機能を持
たない。従って、オフセット（Ｏｆｆｓｅｔ）領域やソ
ース／ドレインを形成する必要がないから素子の信頼性
と再現性の本質的な改善になる。
【００１７】そして、第４ポリシリコン層３’の中で不
純物が注入された領域は電源線であり、不純物が注入さ
れない領域は高抵抗負荷素子として使用される。また、
電源線として使用される領域の不純物の濃度が高抵抗負
荷素子として使用される領域の不純物の濃度より高く制
御して第４ポリシリコン層３’を電源線と高抵抗負荷素
子とを区分できる。
純物が注入された領域は電源線であり、不純物が注入さ
れない領域は高抵抗負荷素子として使用される。また、
電源線として使用される領域の不純物の濃度が高抵抗負
荷素子として使用される領域の不純物の濃度より高く制
御して第４ポリシリコン層３’を電源線と高抵抗負荷素
子とを区分できる。
【００１８】また、本発明は金属配線工程の以前に少な
くとも４個の導電層（ポリシリコン）を形成してなり、
２個の導電層のみを形成した従来のＨＬＲ型メモリセル
に比べ約３０％以上の面積の減少の効果をもたらす。従
って、全体的な集積度を向上させることができる。
くとも４個の導電層（ポリシリコン）を形成してなり、
２個の導電層のみを形成した従来のＨＬＲ型メモリセル
に比べ約３０％以上の面積の減少の効果をもたらす。従
って、全体的な集積度を向上させることができる。
【００１９】図２は図１のＡ−Ａ線よりみた各工程にお
ける断面図であり、図１と図２を参照して本発明のＨＬ
Ｒ型ＳＲＡＭセルの製造方法を説明する。
ける断面図であり、図１と図２を参照して本発明のＨＬ
Ｒ型ＳＲＡＭセルの製造方法を説明する。
【００２０】図２（ａ）は半導体基板の所定領域に第１
ポリシリコン層をゲートとして使用する駆動トランジス
タと接地線として使用される第２ポリシリコン層を包含
する下部層５及び層間の絶縁のための絶縁膜６を形成し
た状態の断面図である。第１及び第２ポリシリコン層を
包含する下部層５の細部的な形成方法は一般的であるＴ
ＦＴ型セルとその製造方法が同様であって、これもやは
り本発明の技術分野で通常の知識を持つ者に自明のこと
であるのでこれを省略する。
ポリシリコン層をゲートとして使用する駆動トランジス
タと接地線として使用される第２ポリシリコン層を包含
する下部層５及び層間の絶縁のための絶縁膜６を形成し
た状態の断面図である。第１及び第２ポリシリコン層を
包含する下部層５の細部的な形成方法は一般的であるＴ
ＦＴ型セルとその製造方法が同様であって、これもやは
り本発明の技術分野で通常の知識を持つ者に自明のこと
であるのでこれを省略する。
【００２１】ついで、図２（ｂ）のように絶縁膜６の所
定部位を選択蝕刻して駆動トランジスタのドレイン（図
示せず）が露出されるコンタクトホール１を形成し、上
記コンタクトホール１を充填する第３ポリシリコン層
２’を蒸着してパターニングする。このとき、前述のよ
うに第３ポリシリコン層２’のパターン形状は従来のＴ
ＦＴ型セルの第３ポリシリコン層とは異なり上下の導電
層の電気的な接続のためのコンタクトパッドの機能のみ
を有することになるから、その上部の第４ポリシリコン
層３’と重畳される領域をもたなくてもいい。
定部位を選択蝕刻して駆動トランジスタのドレイン（図
示せず）が露出されるコンタクトホール１を形成し、上
記コンタクトホール１を充填する第３ポリシリコン層
２’を蒸着してパターニングする。このとき、前述のよ
うに第３ポリシリコン層２’のパターン形状は従来のＴ
ＦＴ型セルの第３ポリシリコン層とは異なり上下の導電
層の電気的な接続のためのコンタクトパッドの機能のみ
を有することになるから、その上部の第４ポリシリコン
層３’と重畳される領域をもたなくてもいい。
【００２２】ついで、図２（ｃ）のように全体構造の上
部に層間絶縁膜７を蒸着して、この層間絶縁膜７上に電
源線及び高抵抗負荷素子用である第４ポリシリコン層
３’を蒸着した後、所定領域別に夫々異なる量の不純物
を注入して、不純物が注入された第４ポリシリコン層
３’をパターニングする。このとき、第４ポリシリコン
層３’に不純物を注入する時、電源線の部位は高抵抗の
部位より多い量の不純物を注入する。また、電源線とし
て使用される部位にのみ不純物を注入して、高抵抗負荷
素子として使用される部位は不純物を注入しなくてもい
い。参考までに述べると、ポリシリコンは抵抗体として
不純物の量により抵抗値が異なることになる。
部に層間絶縁膜７を蒸着して、この層間絶縁膜７上に電
源線及び高抵抗負荷素子用である第４ポリシリコン層
３’を蒸着した後、所定領域別に夫々異なる量の不純物
を注入して、不純物が注入された第４ポリシリコン層
３’をパターニングする。このとき、第４ポリシリコン
層３’に不純物を注入する時、電源線の部位は高抵抗の
部位より多い量の不純物を注入する。また、電源線とし
て使用される部位にのみ不純物を注入して、高抵抗負荷
素子として使用される部位は不純物を注入しなくてもい
い。参考までに述べると、ポリシリコンは抵抗体として
不純物の量により抵抗値が異なることになる。
【００２３】以後の工程は従来のＴＦＴ型セルの製造工
程と同様に層間絶縁膜と金属配線及び保護絶縁膜を形成
する。
程と同様に層間絶縁膜と金属配線及び保護絶縁膜を形成
する。
【００２４】
【発明の効果】本発明は一般的であるＴＦＴ型セルの製
造工程の中でその回路の配置図（Ｌａｙｏｕｔ）のみを
変更することによりセルの大きさが減少されたＨＬＲ型
メモリセルを製造でき、簡単な回路の配置の変更のみで
高速型及び低速型ＳＲＡＭを選択的に製造できるという
効果を奏する。
造工程の中でその回路の配置図（Ｌａｙｏｕｔ）のみを
変更することによりセルの大きさが減少されたＨＬＲ型
メモリセルを製造でき、簡単な回路の配置の変更のみで
高速型及び低速型ＳＲＡＭを選択的に製造できるという
効果を奏する。
【００２５】以上のように本発明は前述した実施例と図
面に限定されるものではなく、本発明の技術的思想を逸
脱しない範囲内でいろんな置換と変更が可能であること
は当然である。
面に限定されるものではなく、本発明の技術的思想を逸
脱しない範囲内でいろんな置換と変更が可能であること
は当然である。
【図１】 本発明のＨＬＲ型ＳＲＡＭセルの平面図てあ
る。
る。
【図２】 図１のＡ−Ａ線による各工程における断面図
である。
である。
【図３】 従来のＳＲＡＭセル回路図である。
【図４】 従来のＴＦＴ型ＳＲＡＭセルの平面図であ
る。
る。
【図５】 図４のＡ−Ａ線による断面図である。
１…コンタクトホール、２，２’…第３ポリシリコン
層、３，３’…第４ポリシリコン層、４，４’…不純物
注入領域、５…下部層、６…絶縁膜、７…絶縁膜
層、３，３’…第４ポリシリコン層、４，４’…不純物
注入領域、５…下部層、６…絶縁膜、７…絶縁膜
Claims (10)
- 【請求項１】 高抵抗負荷素子を包含するＳＲＡＭセル
において、 半導体基板の所定領域上に第１及び第２駆動トランジス
タと第１及び第２アクセストランジスタのゲートを形成
するための第１導電層と前記第１及び第２駆動トランジ
スタと接続されて接地線として使用される第２導電層を
包含する下部層と、 前記下部層上に形成されて前記下部層の所定領域にコン
タクトホールをもつ第１絶縁膜と、 前記第１絶縁膜上に形成されて前記コンタクトホールを
通じて前記駆動トランジスタに接続される第３導電層
と、 前記第３導電層と前記第１絶縁膜上に形成される第２絶
縁膜と、 前記第２絶縁膜上に形成されてドーピングされた濃度に
より電源線と高抵抗負荷素子に分けられる第４導電層と
を備えたことを特徴とする高抵抗負荷型ＳＲＡＭセル。 - 【請求項２】 前記第３導電層と前記第４導電層は互い
に重なり合わないようにしたことを特徴とする請求項１
記載の高抵抗負荷型ＳＲＡＭセル。 - 【請求項３】 前記第１、第２、第３及び第４導電層は
ポリシリコン層であることを特徴とする請求項１又は請
求項２記載の高抵抗負荷型ＳＲＡＭセル。 - 【請求項４】 前記第４導電層の電源線として使用され
る領域の不純物の濃度が高抵抗負荷素子として使用され
る領域の不純物の濃度より高いことを特徴とする請求項
１から請求項３のいずれかに記載の高抵抗負荷型ＳＲＡ
Ｍセル。 - 【請求項５】 前記第４導電層の高抵抗負荷素子の領域
は不純物が注入されないことを特徴とする請求項１から
請求項３のいずれかに記載の高抵抗負荷型ＳＲＡＭセ
ル。 - 【請求項６】 高抵抗を負荷素子として使用するＳＲＡ
Ｍセルの製造方法において、 半導体基板の所定領域に駆動トランジスタとアクセスト
ランジスタのゲートとして使用される第１導電層と接地
線として使用される第２導電層を包含する下部層を形成
する工程と、 前記下部層上に層間の絶縁のための第１絶縁膜を形成し
前記第１絶縁膜を選択蝕刻して前記下部層の駆動トラン
ジスタと接続されるコンタクトホールを形成する工程
と、 前記第１絶縁膜上に第３導電層を形成しパターニングす
る工程と、 全体構造の上部に第２絶縁膜を形成する工程と、 前記第２絶縁膜上に第４導電層を形成し電源線及び高抵
抗負荷素子別に夫々異なる量の不純物を注入した後、不
純物が注入された前記第４導電層をパターニングする工
程とを備えたことを特徴とする高抵抗負荷型ＳＲＡＭセ
ルの製造方法。 - 【請求項７】 前記第３導電層と前記第４導電層は互い
に重なり合わないように形成することを特徴とする請求
項６記載の高抵抗負荷型ＳＲＡＭセルの製造方法。 - 【請求項８】 前記第１、第２、第３及び第４導電層は
ポリシリコン層であることを特徴とする請求項６又は請
求項７記載の高抵抗負荷型ＳＲＡＭセルの製造方法。 - 【請求項９】 前記第４導電層の電源線として使用され
る領域の不純物の濃度が高抵抗負荷素子として使用され
る領域の不純物の濃度より高いことを特徴とする請求項
６から請求項８のいずれかに記載の高抵抗負荷型ＳＲＡ
Ｍセルの製造方法。 - 【請求項１０】 前記第４導電層の高抵抗負荷素子領域
には不純物を注入しないことを特徴とする請求項６から
請求項８のいずれかに記載の高抵抗負荷型ＳＲＡＭセル
の製造方法。
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