JPH1050931A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1050931A JPH1050931A JP8217908A JP21790896A JPH1050931A JP H1050931 A JPH1050931 A JP H1050931A JP 8217908 A JP8217908 A JP 8217908A JP 21790896 A JP21790896 A JP 21790896A JP H1050931 A JPH1050931 A JP H1050931A
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
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- Wire Bonding (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 各電極パターンのピツチの長短にかかわら
ず、各電子部品１０を対応する電極パターンのそれぞれ
に導通接続することができる簡易な構成かつ比較的短時
間での高密度実装を実現する。 【解決手段】 基板の一面２Ｂ上に当該一面に形成され
た所定の電極パターンに対応して複数の電子部品１０が
実装されると共に、基板の他面２Ａに電極パターンと導
通接続された外部接続用の端子３がそれぞれ形成されて
なる半導体装置及びその製造方法において、電子部品の
うち少なくとも半導体チツプ９は、基板の一面に異方性
導電膜３１を介して実装するようにする。
ず、各電子部品１０を対応する電極パターンのそれぞれ
に導通接続することができる簡易な構成かつ比較的短時
間での高密度実装を実現する。 【解決手段】 基板の一面２Ｂ上に当該一面に形成され
た所定の電極パターンに対応して複数の電子部品１０が
実装されると共に、基板の他面２Ａに電極パターンと導
通接続された外部接続用の端子３がそれぞれ形成されて
なる半導体装置及びその製造方法において、電子部品の
うち少なくとも半導体チツプ９は、基板の一面に異方性
導電膜３１を介して実装するようにする。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術（図７（Ａ）〜（Ｅ）） 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 （１）第１実施例（図１（Ａ）〜図２（Ｅ）） （２）第２実施例（図３（Ａ）及び（Ｂ）） （３）第３実施例（図４（Ａ）〜図５（Ｅ）） （４）他の実施例（図６） 発明の効果
【０００２】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、例えばマルチチツプモジユール（ＭＣ
Ｍ：Multi Chip Module ）等の半導体装置及びその製造
方法に適用して好適なものである。
製造方法に関し、例えばマルチチツプモジユール（ＭＣ
Ｍ：Multi Chip Module ）等の半導体装置及びその製造
方法に適用して好適なものである。
【０００３】
【従来の技術】従来、信号伝送速度の向上のために高密
度実装を図るべく、１枚の多層配線基板の基板上に各チ
ツプ間の配線長さが短くなるように複数のＩＣチツプ
（主として半導体チツプ）を搭載した高速性能を有する
マルチチツプモジユール（ＭＣＭ：Multi Chip Module
）が開発されている。
度実装を図るべく、１枚の多層配線基板の基板上に各チ
ツプ間の配線長さが短くなるように複数のＩＣチツプ
（主として半導体チツプ）を搭載した高速性能を有する
マルチチツプモジユール（ＭＣＭ：Multi Chip Module
）が開発されている。
【０００４】ここで図７（Ａ）〜（Ｅ）において、マル
チチツプモジユール１の製造方法を示す。まず１枚の多
層配線基板２の一面２Ａ及び他面２Ｂにそれぞれ所定パ
ターンでランド３及び４を形成した後、当該各ランド３
に対応してそれぞれペースト状のはんだ５を印刷すると
共に、当該各ランド４を除く他面２Ｂにレジスト６を塗
布する（図７（Ａ））。続いて多層配線基板２の一面２
Ａの各ランド３に対応して印刷された各はんだ５を加熱
溶融することにより、それぞれはんだバンプ５Ａを形成
する（図７（Ｂ））。
チチツプモジユール１の製造方法を示す。まず１枚の多
層配線基板２の一面２Ａ及び他面２Ｂにそれぞれ所定パ
ターンでランド３及び４を形成した後、当該各ランド３
に対応してそれぞれペースト状のはんだ５を印刷すると
共に、当該各ランド４を除く他面２Ｂにレジスト６を塗
布する（図７（Ａ））。続いて多層配線基板２の一面２
Ａの各ランド３に対応して印刷された各はんだ５を加熱
溶融することにより、それぞれはんだバンプ５Ａを形成
する（図７（Ｂ））。
【０００５】この後、多層配線基板２の他面２Ｂに形成
された各ランド４に対応してそれぞれはんだバンプ７を
印刷した後、当該他面２Ｂ全体を覆うようにフラツクス
８を塗布する（図７（Ｃ））。この状態において、多層
配線基板２の他面２Ｂの各はんだバンプ７に位置合わせ
してＩＣチツプ９及び他の電子部品（コンデンサ又は抵
抗等）１０をマウントした後、リフロー炉（図示せず）
内において約 220〜 230〔℃〕でリフローすることによ
りフラツクス８を洗浄する（図７（Ｄ））。
された各ランド４に対応してそれぞれはんだバンプ７を
印刷した後、当該他面２Ｂ全体を覆うようにフラツクス
８を塗布する（図７（Ｃ））。この状態において、多層
配線基板２の他面２Ｂの各はんだバンプ７に位置合わせ
してＩＣチツプ９及び他の電子部品（コンデンサ又は抵
抗等）１０をマウントした後、リフロー炉（図示せず）
内において約 220〜 230〔℃〕でリフローすることによ
りフラツクス８を洗浄する（図７（Ｄ））。
【０００６】ここで、ＩＣチツプ９の実装面９Ａには外
部接続用の金属（例えば高温はんだでなる) バンプ１１
が形成され、当該金属バンプ１１に対応して多層配線基
板２の他面２Ｂにランド４及びはんだバンプ７が形成さ
れている。これにより、ＩＣチツプ９をマウントした状
態でリフローした場合、ＩＣチツプ９の金属バンプ１１
は、溶融したはんだバンプ７を介してランド４と電気的
に接続される。この後、ＩＣチツプ９を樹脂１２で封止
することにより、マルチチツプモジユール１が製造され
る（図７（Ｅ））。
部接続用の金属（例えば高温はんだでなる) バンプ１１
が形成され、当該金属バンプ１１に対応して多層配線基
板２の他面２Ｂにランド４及びはんだバンプ７が形成さ
れている。これにより、ＩＣチツプ９をマウントした状
態でリフローした場合、ＩＣチツプ９の金属バンプ１１
は、溶融したはんだバンプ７を介してランド４と電気的
に接続される。この後、ＩＣチツプ９を樹脂１２で封止
することにより、マルチチツプモジユール１が製造され
る（図７（Ｅ））。
【０００７】
【発明が解決しようとする課題】ところが、このような
マルチチツプモジユール１の製造工程においては、ＩＣ
チツプ９の実装面９Ａに形成された各金属バンプ１１
と、多層配線基板２の他面２Ｂに形成された各ランド４
との接続が、それぞれはんだバンプ７を介して接合され
ることから、各ランド４間のピツチが非常に短い場合
（約 150〔μｍ〕以下）にはブリツジが生じるおそれが
あり、フアインピツチでの実装が困難となる問題があつ
た。
マルチチツプモジユール１の製造工程においては、ＩＣ
チツプ９の実装面９Ａに形成された各金属バンプ１１
と、多層配線基板２の他面２Ｂに形成された各ランド４
との接続が、それぞれはんだバンプ７を介して接合され
ることから、各ランド４間のピツチが非常に短い場合
（約 150〔μｍ〕以下）にはブリツジが生じるおそれが
あり、フアインピツチでの実装が困難となる問題があつ
た。
【０００８】またフアインピツチ化に対応すべく、各は
んだバンプ７の大きさを縮小すると、当該各はんだバン
プ７が熱疲労に対して弱いため熱膨張係数の差によつて
クラツクが生じるおそれがあつた。さらに各はんだバン
プ７の形成時におけるリードタイム（例えばバリアメタ
ル等の形成工程）が長いため、各はんだバンプ７を形成
するまでに非常に時間がかかるという煩雑さがあつた。
さらにフラツクス８を洗浄する工程が必要となると共
に、その洗剤として有機溶剤を用いる必要があつた。
んだバンプ７の大きさを縮小すると、当該各はんだバン
プ７が熱疲労に対して弱いため熱膨張係数の差によつて
クラツクが生じるおそれがあつた。さらに各はんだバン
プ７の形成時におけるリードタイム（例えばバリアメタ
ル等の形成工程）が長いため、各はんだバンプ７を形成
するまでに非常に時間がかかるという煩雑さがあつた。
さらにフラツクス８を洗浄する工程が必要となると共
に、その洗剤として有機溶剤を用いる必要があつた。
【０００９】本発明は以上の点を考慮してなされたもの
で、簡易な構成でかつ比較的短時間で高密度実装を実現
し得る半導体装置及びその製造方法を提案しようとする
ものである。
で、簡易な構成でかつ比較的短時間で高密度実装を実現
し得る半導体装置及びその製造方法を提案しようとする
ものである。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、基板の一面上に当該一面に形成さ
れた所定の電極パターンに対応して複数の電子部品が実
装されると共に、基板の他面に電極パターンと導通接続
された外部接続用の端子がそれぞれ形成されてなる半導
体装置において、電子部品のうち少なくとも半導体チツ
プは、基板の一面に異方性導電膜を介して実装されてな
る。
め本発明においては、基板の一面上に当該一面に形成さ
れた所定の電極パターンに対応して複数の電子部品が実
装されると共に、基板の他面に電極パターンと導通接続
された外部接続用の端子がそれぞれ形成されてなる半導
体装置において、電子部品のうち少なくとも半導体チツ
プは、基板の一面に異方性導電膜を介して実装されてな
る。
【００１１】また本発明においては、基板の一面上に当
該一面に形成された所定の電極パターンに対応して複数
の電子部品が実装されると共に、基板の他面に電極パタ
ーンと導通接続された外部接続用の端子がそれぞれ形成
されてなる半導体装置の製造方法において、電子部品の
うち少なくとも半導体チツプの実装位置を覆うように異
方性導電膜を被着する第１の工程と、各電子部品を基板
の一面上に位置決めして実装する第２の工程とを備える
ようにする。
該一面に形成された所定の電極パターンに対応して複数
の電子部品が実装されると共に、基板の他面に電極パタ
ーンと導通接続された外部接続用の端子がそれぞれ形成
されてなる半導体装置の製造方法において、電子部品の
うち少なくとも半導体チツプの実装位置を覆うように異
方性導電膜を被着する第１の工程と、各電子部品を基板
の一面上に位置決めして実装する第２の工程とを備える
ようにする。
【００１２】このように複数の電子部品と対応する各電
極パターンに異方性導電膜を被着し、当該異方性導電膜
上からそれぞれ電子部品をマウントするようにしたこと
により、各電極パターンのピツチの長短にかかわらず、
各電子部品を対応する電極パターンのそれぞれに導通接
続することができる。
極パターンに異方性導電膜を被着し、当該異方性導電膜
上からそれぞれ電子部品をマウントするようにしたこと
により、各電極パターンのピツチの長短にかかわらず、
各電子部品を対応する電極パターンのそれぞれに導通接
続することができる。
【００１３】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【００１４】（１）第１実施例 図７（Ｅ）との対応部分に同一符号を付して示す図１
（Ａ）及び（Ｂ）において、第１実施例による半導体装
置としてのマルチチツプモジユール２０を示す。このマ
ルチチツプモジユール２０には、多層配線基板２の他面
２Ｂにおける各ＩＣチツプ９の実装位置に対応してそれ
ぞれ異方性導電膜２１が各ランド４を覆うように所定の
膜厚で形成され、当該各異方性導電膜２１を介してそれ
ぞれＩＣチツプ９が接続されている。
（Ａ）及び（Ｂ）において、第１実施例による半導体装
置としてのマルチチツプモジユール２０を示す。このマ
ルチチツプモジユール２０には、多層配線基板２の他面
２Ｂにおける各ＩＣチツプ９の実装位置に対応してそれ
ぞれ異方性導電膜２１が各ランド４を覆うように所定の
膜厚で形成され、当該各異方性導電膜２１を介してそれ
ぞれＩＣチツプ９が接続されている。
【００１５】これら各異方性導電膜２１は、所定の割合
で微細な導電粒子が混入されたエポキシ樹脂等の樹脂及
び溶剤でなる異方性導電接着剤を例えばドクタブレード
法により１枚のフイルム状でなる異方性導電膜を形成し
た後、この異方性導電膜をそれぞれ対応するＩＣチツプ
９の外形より若干大きい程度に切断加工することにより
形成される。
で微細な導電粒子が混入されたエポキシ樹脂等の樹脂及
び溶剤でなる異方性導電接着剤を例えばドクタブレード
法により１枚のフイルム状でなる異方性導電膜を形成し
た後、この異方性導電膜をそれぞれ対応するＩＣチツプ
９の外形より若干大きい程度に切断加工することにより
形成される。
【００１６】実際上、図７（Ａ）〜（Ｅ）との対応部分
に同一符号を付して示す図２（Ａ）〜（Ｅ）において、
マルチチツプモジユール２０の製造方法を示す。まず１
枚の多層配線基板２の一面２Ａ及び他面２Ｂにそれぞれ
所定パターンでランド３及び４を形成した後、当該一面
２Ａ側に形成された各ランド３に対応してそれぞれペー
スト状のはんだ５を印刷する（図２（Ａ））。続いて多
層配線基板２の一面２Ａの各ランド３に対応して印刷さ
れた各はんだ５を加熱溶融することにより、それぞれは
んだバンプ５Ａを形成する（図２（Ｂ））。
に同一符号を付して示す図２（Ａ）〜（Ｅ）において、
マルチチツプモジユール２０の製造方法を示す。まず１
枚の多層配線基板２の一面２Ａ及び他面２Ｂにそれぞれ
所定パターンでランド３及び４を形成した後、当該一面
２Ａ側に形成された各ランド３に対応してそれぞれペー
スト状のはんだ５を印刷する（図２（Ａ））。続いて多
層配線基板２の一面２Ａの各ランド３に対応して印刷さ
れた各はんだ５を加熱溶融することにより、それぞれは
んだバンプ５Ａを形成する（図２（Ｂ））。
【００１７】この後、多層配線基板２の他面２Ｂにおけ
るＩＣチツプ９の実装位置に相当する各ランド４には、
当該各ランド４を覆うように所定の膜厚でなる異方性導
電膜２１を形成する（張り合わせ又は印刷する）と共
に、この他面２ＢにおけるＩＣチツプ９を除く他の電子
部品（コンデンサ又は抵抗等）１０の実装位置に相当す
る各ランド４には、当該各ランド４に対応してそれぞれ
はんだバンプ７を印刷する（図２（Ｃ））。
るＩＣチツプ９の実装位置に相当する各ランド４には、
当該各ランド４を覆うように所定の膜厚でなる異方性導
電膜２１を形成する（張り合わせ又は印刷する）と共
に、この他面２ＢにおけるＩＣチツプ９を除く他の電子
部品（コンデンサ又は抵抗等）１０の実装位置に相当す
る各ランド４には、当該各ランド４に対応してそれぞれ
はんだバンプ７を印刷する（図２（Ｃ））。
【００１８】この状態において、多層配線基板２の他面
２Ｂにおける所定の各ランド４に位置合わせしてＩＣチ
ツプ９をマウントした後、各異方性導電膜２１を高温及
び高圧という条件（ 180〜 230〔℃〕及び５〜10〔kg/c
m2〕）下で熱圧着することにより、各ランド４を当該異
方性導電膜２１内の導電粒子（図示せず）を介してＩＣ
チツプ９の各金属バンプ１１と接合させる（図２
（Ｄ））。続いて、多層配線基板２の他面２Ｂにおける
各はんだバンプ７に位置合わせして他の電子部品１０を
マウントした後リフローする（図２（Ｅ））。
２Ｂにおける所定の各ランド４に位置合わせしてＩＣチ
ツプ９をマウントした後、各異方性導電膜２１を高温及
び高圧という条件（ 180〜 230〔℃〕及び５〜10〔kg/c
m2〕）下で熱圧着することにより、各ランド４を当該異
方性導電膜２１内の導電粒子（図示せず）を介してＩＣ
チツプ９の各金属バンプ１１と接合させる（図２
（Ｄ））。続いて、多層配線基板２の他面２Ｂにおける
各はんだバンプ７に位置合わせして他の電子部品１０を
マウントした後リフローする（図２（Ｅ））。
【００１９】以上の構成において、マルチチツプモジユ
ール２０を製造するにあたつて、多層配線基板２の他面
２ＢにＩＣチツプ９を実装する際、当該ＩＣチツプ９側
に形成された各金属バンプ１１と他面２Ｂ側に形成され
た各ランド４との間にそれぞれ異方性導電膜２１を介挿
するようにしたことにより、当該各異方性導電膜２１内
の導電粒子が非常に小さいことから、各ランド４間のピ
ツチの長短にかかわらず、ＩＣチツプ９の各金属バンプ
１１をそれぞれ異方性導電膜２１を介して対応するラン
ド４とのみ電気的に接続することができる。
ール２０を製造するにあたつて、多層配線基板２の他面
２ＢにＩＣチツプ９を実装する際、当該ＩＣチツプ９側
に形成された各金属バンプ１１と他面２Ｂ側に形成され
た各ランド４との間にそれぞれ異方性導電膜２１を介挿
するようにしたことにより、当該各異方性導電膜２１内
の導電粒子が非常に小さいことから、各ランド４間のピ
ツチの長短にかかわらず、ＩＣチツプ９の各金属バンプ
１１をそれぞれ異方性導電膜２１を介して対応するラン
ド４とのみ電気的に接続することができる。
【００２０】また、各異方性導電膜２１を設けるように
したことにより、従来のようにＩＣチツプ９の各金属バ
ンプ１１と各ランド４との間にそれぞれはんだバンプ７
（図７（Ｅ））を介して接合する場合と比較して、各は
んだバンプ７を形成するほど時間がかからなくて済み、
全体として製造工程にかかる時間を格段と短縮すること
ができる。さらに従来のようにフラツクス８を洗浄する
工程が必要とならなくて済み、有機溶剤を用いないこと
から、耐環境性における問題を解決することができる。
したことにより、従来のようにＩＣチツプ９の各金属バ
ンプ１１と各ランド４との間にそれぞれはんだバンプ７
（図７（Ｅ））を介して接合する場合と比較して、各は
んだバンプ７を形成するほど時間がかからなくて済み、
全体として製造工程にかかる時間を格段と短縮すること
ができる。さらに従来のようにフラツクス８を洗浄する
工程が必要とならなくて済み、有機溶剤を用いないこと
から、耐環境性における問題を解決することができる。
【００２１】以上の構成によれば、ＩＣチツプ９側に形
成された各金属バンプ１１と多層配線基板２の他面２Ｂ
側に形成された対応する各ランド４との間に、それぞれ
異方性導電膜２１を挟んで設けるようにしたことによ
り、簡易な構成でかつ比較的短時間で高密度実装された
マルチチツプモジユール２０を実現することができる。
成された各金属バンプ１１と多層配線基板２の他面２Ｂ
側に形成された対応する各ランド４との間に、それぞれ
異方性導電膜２１を挟んで設けるようにしたことによ
り、簡易な構成でかつ比較的短時間で高密度実装された
マルチチツプモジユール２０を実現することができる。
【００２２】（２）第２実施例 図１（Ａ）及び（Ｂ）との対応部分に同一符号を付して
示す図３（Ａ）及び（Ｂ）において、マルチチツプモジ
ユール３０は、第１実施例のマルチチツプモジユール２
０と異なり、多層配線基板２の他面２Ｂの全体に亘つて
所定の膜厚でなる１枚の異方性導電膜３１が形成されて
いる。この異方性導電膜３１における所定数の電子部品
１０の各実装部分には、それぞれ電子部品１０の実装位
置に対応して所定の大きさでなる切欠き３１Ａが形成さ
れている。
示す図３（Ａ）及び（Ｂ）において、マルチチツプモジ
ユール３０は、第１実施例のマルチチツプモジユール２
０と異なり、多層配線基板２の他面２Ｂの全体に亘つて
所定の膜厚でなる１枚の異方性導電膜３１が形成されて
いる。この異方性導電膜３１における所定数の電子部品
１０の各実装部分には、それぞれ電子部品１０の実装位
置に対応して所定の大きさでなる切欠き３１Ａが形成さ
れている。
【００２３】この場合、多層配線基板２の他面２Ｂにお
ける各電子部品１０の実装位置に相当する各ランド４
は、それぞれ異方性導電膜３１の切欠き３１Ａを介して
露出しており、当該各ランド４に対応してそれぞれはん
だバンプ７が形成されている。なお第２実施例における
マルチチツプモジユール３０の製造方法は、図２（Ａ）
〜（Ｅ）に示す第１実施例の場合とほぼ同様である。
ける各電子部品１０の実装位置に相当する各ランド４
は、それぞれ異方性導電膜３１の切欠き３１Ａを介して
露出しており、当該各ランド４に対応してそれぞれはん
だバンプ７が形成されている。なお第２実施例における
マルチチツプモジユール３０の製造方法は、図２（Ａ）
〜（Ｅ）に示す第１実施例の場合とほぼ同様である。
【００２４】以上の構成によれば、多層配線基板２の他
面２Ｂのほぼ全体に亘つて異方性導電膜３１を積層形成
し、ＩＣチツプ９側に形成された各金属バンプ１１と多
層配線基板２の他面２Ｂ側に形成された対応する各ラン
ド４とを異方性導電膜３１を介して導通接続するように
したことにより、簡易な構成でかつ比較的短時間で高密
度実装されたマルチチツプモジユール３０を実現するこ
とができる。
面２Ｂのほぼ全体に亘つて異方性導電膜３１を積層形成
し、ＩＣチツプ９側に形成された各金属バンプ１１と多
層配線基板２の他面２Ｂ側に形成された対応する各ラン
ド４とを異方性導電膜３１を介して導通接続するように
したことにより、簡易な構成でかつ比較的短時間で高密
度実装されたマルチチツプモジユール３０を実現するこ
とができる。
【００２５】また異方性導電膜３１を所定数の切欠き３
１Ａが形成された１枚のフイルム状のものを用いるよう
にしたことにより、第１実施例の場合のように、異方性
導電膜２１を所定数のＩＣチツプ９の数だけ当該各ＩＣ
チツプ９の外形に応じて形成するといつた煩雑さを回避
し得、かくしてマルチチツプモジユール３０の製造時間
を格段と短縮することができる。
１Ａが形成された１枚のフイルム状のものを用いるよう
にしたことにより、第１実施例の場合のように、異方性
導電膜２１を所定数のＩＣチツプ９の数だけ当該各ＩＣ
チツプ９の外形に応じて形成するといつた煩雑さを回避
し得、かくしてマルチチツプモジユール３０の製造時間
を格段と短縮することができる。
【００２６】（３）第３実施例 図３（Ａ）及び（Ｂ）との対応部分に同一符号を付して
示す図４（Ａ）及び（Ｂ）において、第３実施例による
マルチチツプモジユール４０は、第２実施例のマルチチ
ツプモジユール３０とほぼ同様に、多層配線基板２の他
面２Ｂの全体に亘つて所定の膜厚でなる１枚の異方性導
電膜４１が形成されている。
示す図４（Ａ）及び（Ｂ）において、第３実施例による
マルチチツプモジユール４０は、第２実施例のマルチチ
ツプモジユール３０とほぼ同様に、多層配線基板２の他
面２Ｂの全体に亘つて所定の膜厚でなる１枚の異方性導
電膜４１が形成されている。
【００２７】この場合、マルチチツプモジユール４０
は、第２実施例とは異なり、異方性導電膜４１における
所定数の電子部品１０の各実装部分には切欠きが形成さ
れておらず、また多層配線基板２の他面２Ｂに形成され
た各ランド４にははんだバンプが形成されていない。従
つて、ＩＣチツプ９以外の他の電子部品１０をも異方性
導電膜４１を介して対応する各ランド４と導通接続させ
ることができ、この結果、各ランド４に対応してそれぞ
れはんだバンプを形成する必要がなくて済む。
は、第２実施例とは異なり、異方性導電膜４１における
所定数の電子部品１０の各実装部分には切欠きが形成さ
れておらず、また多層配線基板２の他面２Ｂに形成され
た各ランド４にははんだバンプが形成されていない。従
つて、ＩＣチツプ９以外の他の電子部品１０をも異方性
導電膜４１を介して対応する各ランド４と導通接続させ
ることができ、この結果、各ランド４に対応してそれぞ
れはんだバンプを形成する必要がなくて済む。
【００２８】なお第３実施例におけるマルチチツプモジ
ユール４０の製造方法は、図２（Ａ）〜（Ｅ）に示す第
１実施例の場合とほぼ同様でなる。すなわちまず１枚の
多層配線基板２の一面２Ａ及び他面２Ｂにそれぞれ所定
パターンでランド３及び４を形成した後、当該一面２Ａ
側に形成された各ランド３に対応してそれぞれペースト
状のはんだ５を印刷する（図５（Ａ））。続いて多層配
線基板２の一面２Ａの各ランド３に対応して印刷された
各はんだ５を加熱溶融することにより、それぞれはんだ
バンプ５Ａを形成する（図５（Ｂ））。
ユール４０の製造方法は、図２（Ａ）〜（Ｅ）に示す第
１実施例の場合とほぼ同様でなる。すなわちまず１枚の
多層配線基板２の一面２Ａ及び他面２Ｂにそれぞれ所定
パターンでランド３及び４を形成した後、当該一面２Ａ
側に形成された各ランド３に対応してそれぞれペースト
状のはんだ５を印刷する（図５（Ａ））。続いて多層配
線基板２の一面２Ａの各ランド３に対応して印刷された
各はんだ５を加熱溶融することにより、それぞれはんだ
バンプ５Ａを形成する（図５（Ｂ））。
【００２９】この後、多層配線基板２の他面２Ｂの全体
に亘つて所定の膜厚でなる１枚の異方性導電膜３１を各
ランド４を覆うように形成した後（図５（Ｃ））、多層
配線基板２の他面２Ｂにおける所定の各ランド４に位置
合わせして各ＩＣチツプ９及び各電子部品１０をそれぞ
れマウントする（図５（Ｄ）。
に亘つて所定の膜厚でなる１枚の異方性導電膜３１を各
ランド４を覆うように形成した後（図５（Ｃ））、多層
配線基板２の他面２Ｂにおける所定の各ランド４に位置
合わせして各ＩＣチツプ９及び各電子部品１０をそれぞ
れマウントする（図５（Ｄ）。
【００３０】この状態において、異方性導電膜３１を高
温及び高圧という条件（ 180〜 230〔℃〕及び５〜10
〔kg/cm2〕）下で熱圧着することにより、各ランド４を
当該異方性導電膜２１内の導電粒子（図示せず）を介し
て、各ＩＣチツプ９の各金属バンプ１１及び各電子部品
１０の各電極端子（図示せず）とそれぞれ接合させる
（図５（Ｅ））。
温及び高圧という条件（ 180〜 230〔℃〕及び５〜10
〔kg/cm2〕）下で熱圧着することにより、各ランド４を
当該異方性導電膜２１内の導電粒子（図示せず）を介し
て、各ＩＣチツプ９の各金属バンプ１１及び各電子部品
１０の各電極端子（図示せず）とそれぞれ接合させる
（図５（Ｅ））。
【００３１】以上の構成によれば、多層配線基板２の他
面２Ｂの全体に亘つて異方性導電膜３１を積層形成し、
ＩＣチツプ９側に形成された各金属バンプ１１と多層配
線基板２の他面２Ｂ側に形成された対応する各ランド４
とを異方性導電膜４１を介して導通接続すると共に、他
の電子部品１０側に形成された各電極端子（図示せず）
をも異方性導電膜４１を介して対応する各ランド４と導
通接続するようにしたことにより、多層配線基板２の他
面２Ｂに形成された各ランド４にはんだバンプを設ける
必要がなくて済み、かくして簡易な構成でかつ比較的短
時間で高密度実装されたマルチチツプモジユール３０を
実現することができる。
面２Ｂの全体に亘つて異方性導電膜３１を積層形成し、
ＩＣチツプ９側に形成された各金属バンプ１１と多層配
線基板２の他面２Ｂ側に形成された対応する各ランド４
とを異方性導電膜４１を介して導通接続すると共に、他
の電子部品１０側に形成された各電極端子（図示せず）
をも異方性導電膜４１を介して対応する各ランド４と導
通接続するようにしたことにより、多層配線基板２の他
面２Ｂに形成された各ランド４にはんだバンプを設ける
必要がなくて済み、かくして簡易な構成でかつ比較的短
時間で高密度実装されたマルチチツプモジユール３０を
実現することができる。
【００３２】（４）他の実施例 なお上述の実施例においては、多層配線基板２の他面２
Ｂに異方性導電膜２１（３１、４１）を介して所定数の
ＩＣチツプ９及び所定数の電子部品１０を実装した場合
について述べたが、本発明はこれに加えて、当該他面２
Ｂの全面に例えばシリコン系樹脂及びガラスエポキシ系
樹脂等を塗布することにより、当該他面２Ｂをオーバー
コートするようにしても良い。すなわち図６に示すマル
チチツプモジユール６０のように、例えば第２実施例の
マルチチツプモジユール３０において、各ＩＣチツプ９
及び各電子部品１０を実装した後、当該各ＩＣチツプ９
及び各電子部品１０並びに異方性導電膜３１を覆うよう
に、多層配線基板２の他面２Ｂの全面に樹脂６１を塗布
してオーバーコートするようにしても良い。
Ｂに異方性導電膜２１（３１、４１）を介して所定数の
ＩＣチツプ９及び所定数の電子部品１０を実装した場合
について述べたが、本発明はこれに加えて、当該他面２
Ｂの全面に例えばシリコン系樹脂及びガラスエポキシ系
樹脂等を塗布することにより、当該他面２Ｂをオーバー
コートするようにしても良い。すなわち図６に示すマル
チチツプモジユール６０のように、例えば第２実施例の
マルチチツプモジユール３０において、各ＩＣチツプ９
及び各電子部品１０を実装した後、当該各ＩＣチツプ９
及び各電子部品１０並びに異方性導電膜３１を覆うよう
に、多層配線基板２の他面２Ｂの全面に樹脂６１を塗布
してオーバーコートするようにしても良い。
【００３３】また第１及び第２実施例においては、多層
配線基板２の他面２ＢにＩＣチツプ９以外の他の電子部
品１０をマウントする場合には、当該他面２Ｂに形成さ
れた各ランド３にはんだバンプ７を印刷する場合につい
て述べたが、本発明はこれに限らず、はんだバンプ７以
外にも種々の金属バンプを印刷しても良く、さらには金
属バンプに代えて導電性接着剤（図示せず）を形成する
ようにしても良い。なお、導電性接着剤を形成する場合
には、対応するランド４に載置した後、例えば 150
〔℃〕かつ30〔min 〕で加熱硬化させれば良い。
配線基板２の他面２ＢにＩＣチツプ９以外の他の電子部
品１０をマウントする場合には、当該他面２Ｂに形成さ
れた各ランド３にはんだバンプ７を印刷する場合につい
て述べたが、本発明はこれに限らず、はんだバンプ７以
外にも種々の金属バンプを印刷しても良く、さらには金
属バンプに代えて導電性接着剤（図示せず）を形成する
ようにしても良い。なお、導電性接着剤を形成する場合
には、対応するランド４に載置した後、例えば 150
〔℃〕かつ30〔min 〕で加熱硬化させれば良い。
【００３４】さらに上述の実施例においては、多層配線
基板２の一面２Ａに形成された各ランド３にそれぞれペ
ースト状のはんだ５を印刷してはんだバンプ５Ａを形成
した場合について述べたが、本発明はこれに限らず、球
状はんだを載置してリフローすることによつてはんだバ
ンプ（図示せず）を形成し、いわゆるＢＧＡ（Ball Gri
d Array ）を構成するようにしても良い。また各ランド
３には何も形成することなく、いわゆるＬＧＡ（Land G
rid Array ）を構成するようにしても良い。
基板２の一面２Ａに形成された各ランド３にそれぞれペ
ースト状のはんだ５を印刷してはんだバンプ５Ａを形成
した場合について述べたが、本発明はこれに限らず、球
状はんだを載置してリフローすることによつてはんだバ
ンプ（図示せず）を形成し、いわゆるＢＧＡ（Ball Gri
d Array ）を構成するようにしても良い。また各ランド
３には何も形成することなく、いわゆるＬＧＡ（Land G
rid Array ）を構成するようにしても良い。
【００３５】
【発明の効果】上述のように本発明によれば、基板の一
面上に当該一面に形成された所定の電極パターンに対応
して複数の電子部品が実装されると共に、基板の他面に
電極パターンと導通接続された外部接続用の端子がそれ
ぞれ形成されてなる半導体装置及びその製造方法におい
て、電子部品のうち少なくとも半導体チツプは、基板の
一面に異方性導電膜を介して実装するようにしたことに
より、各電極パターンのピツチの長短にかかわらず、各
電子部品を対応する電極パターンのそれぞれに導通接続
することができ、かくして簡易な構成でかつ比較的短時
間で高密度実装を実現し得る半導体装置及びその製造方
法を得ることができる。
面上に当該一面に形成された所定の電極パターンに対応
して複数の電子部品が実装されると共に、基板の他面に
電極パターンと導通接続された外部接続用の端子がそれ
ぞれ形成されてなる半導体装置及びその製造方法におい
て、電子部品のうち少なくとも半導体チツプは、基板の
一面に異方性導電膜を介して実装するようにしたことに
より、各電極パターンのピツチの長短にかかわらず、各
電子部品を対応する電極パターンのそれぞれに導通接続
することができ、かくして簡易な構成でかつ比較的短時
間で高密度実装を実現し得る半導体装置及びその製造方
法を得ることができる。
【図１】第１実施例によるマルチチツプモジユールの構
成を示す略線図及び部分的断面図である。
成を示す略線図及び部分的断面図である。
【図２】第１実施例によるマルチチツプモジユールの製
造工程の説明に供する部分的断面図である。
造工程の説明に供する部分的断面図である。
【図３】第２実施例によるマルチチツプモジユールの構
成を示す略線図及び部分的断面図である。
成を示す略線図及び部分的断面図である。
【図４】第３実施例によるマルチチツプモジユールの構
成を示す略線図及び部分的断面図である。
成を示す略線図及び部分的断面図である。
【図５】第３実施例によるマルチチツプモジユールの製
造工程の説明に供する部分的断面図である。
造工程の説明に供する部分的断面図である。
【図６】他の実施例によるマルチチツプモジユールの構
成を示す部分的断面図である。
成を示す部分的断面図である。
【図７】従来のマルチチツプモジユールの構成を示す部
分的断面図である。
分的断面図である。
１、２０、３０、４０……マルチチツプモジユール、２
……多層配線基板、２Ａ……一面、２Ｂ……他面、３、
４……ランド、５Ａ、７……はんだバンプ、９……ＩＣ
チツプ、１０……電子部品、１１……金属バンプ、３１
Ａ……切欠き。
……多層配線基板、２Ａ……一面、２Ｂ……他面、３、
４……ランド、５Ａ、７……はんだバンプ、９……ＩＣ
チツプ、１０……電子部品、１１……金属バンプ、３１
Ａ……切欠き。
Claims (5)
- 【請求項１】基板の一面上に当該一面に形成された所定
の電極パターンに対応して複数の電子部品が実装される
と共に、上記基板の他面に上記電極パターンと導通接続
された外部接続用の端子がそれぞれ形成されてなる半導
体装置において、 上記電子部品のうち少なくとも半導体チツプは、上記基
板の一面に異方性導電膜を介して実装されたことを特徴
とする半導体装置。 - 【請求項２】上記異方性導電膜は、上記基板の一面全体
を覆うように被着されてなることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】上記異方性導電膜は、上記基板の一面にお
ける各上記半導体チツプ以外の各上記電子部品の実装位
置が開口されてなることを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】基板の一面上に当該一面に形成された所定
の電極パターンに対応して複数の電子部品が実装される
と共に、上記基板の他面に上記電極パターンと導通接続
された外部接続用の端子がそれぞれ形成されてなる半導
体装置の製造方法において、 上記電子部品のうち少なくとも半導体チツプの実装位置
を覆うように異方性導電膜を被着する第１の工程と、 各上記電子部品を上記基板の一面上に位置決めして実装
する第２の工程とを具えることを特徴とする半導体装置
の製造方法。 - 【請求項５】上記第１の工程では、上記基板の一面に上
記異方性導電膜を被着すると共に、各上記半導体チツプ
以外の各上記電子部品に対応する上記電極パターンにそ
れぞれ導電性接着剤を塗布し又は金属バンプを形成し、 上記第２の工程では、各上記半導体チツプを上記基板の
一面上に位置決めして実装した後、各上記半導体チツプ
以外の各上記電子部品を上記基板の一面上に位置決めし
た状態で、上記導電接着剤又は上記金属バンプを加熱す
ると同時に上記異方性導電膜を加熱することを特徴とす
る請求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21790896A JP3465809B2 (ja) | 1996-07-31 | 1996-07-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21790896A JP3465809B2 (ja) | 1996-07-31 | 1996-07-31 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050931A true JPH1050931A (ja) | 1998-02-20 |
| JP3465809B2 JP3465809B2 (ja) | 2003-11-10 |
Family
ID=16711643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21790896A Expired - Fee Related JP3465809B2 (ja) | 1996-07-31 | 1996-07-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3465809B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014802A1 (en) * | 1998-09-09 | 2000-03-16 | Seiko Epson Corporation | Semiconductor device, method of manufacture thereof, circuit board, and electronic device |
-
1996
- 1996-07-31 JP JP21790896A patent/JP3465809B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014802A1 (en) * | 1998-09-09 | 2000-03-16 | Seiko Epson Corporation | Semiconductor device, method of manufacture thereof, circuit board, and electronic device |
| US6486544B1 (en) | 1998-09-09 | 2002-11-26 | Seiko Epson Corporation | Semiconductor device and method manufacturing the same, circuit board, and electronic instrument |
| KR100514558B1 (ko) * | 1998-09-09 | 2005-09-13 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조방법, 회로기판 및 전자기기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3465809B2 (ja) | 2003-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |