JPH1050988A - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタ及びその製造方法Info
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- JPH1050988A JPH1050988A JP8201449A JP20144996A JPH1050988A JP H1050988 A JPH1050988 A JP H1050988A JP 8201449 A JP8201449 A JP 8201449A JP 20144996 A JP20144996 A JP 20144996A JP H1050988 A JPH1050988 A JP H1050988A
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Abstract
(57)【要約】
【課題】 絶縁ゲート型電界効果トランジスタはゲート
長が短くなるにつれて、ホットキャリア抑制が劣化、短
チャネル効果の増大、接合容量の増大、また逆短チャネ
ル効果を増大などの問題が生じてきた。 【解決手段】 上記問題を解決するため、基板上にゲー
ト電極５と絶縁ゲート膜４と第１の導電型のチャネル領
域と第２の導電型のソース／ドレイン領域８を有する絶
縁ゲート型電界効果トランジスタにおいて、前記ソース
／ドレイン領域８内に第１の導電型の不純物９を含有
し、前記第１の導電型の不純物は前記ソース／ドレイン
領域内にピーク濃度を有し、前記ソース／ドレイン領域
内における前記第１の導電型の不純物の濃度は、ソース
／ドレイン領域外の前記基板及び前記チャネルに含有さ
れる第１の導電型の不純物濃度より高濃度であり、且
つ、前記ソース／ドレイン領域内の第２の導電型の不純
物濃度より低濃度である絶縁ゲート型電界効果トランジ
タを提供する。
長が短くなるにつれて、ホットキャリア抑制が劣化、短
チャネル効果の増大、接合容量の増大、また逆短チャネ
ル効果を増大などの問題が生じてきた。 【解決手段】 上記問題を解決するため、基板上にゲー
ト電極５と絶縁ゲート膜４と第１の導電型のチャネル領
域と第２の導電型のソース／ドレイン領域８を有する絶
縁ゲート型電界効果トランジスタにおいて、前記ソース
／ドレイン領域８内に第１の導電型の不純物９を含有
し、前記第１の導電型の不純物は前記ソース／ドレイン
領域内にピーク濃度を有し、前記ソース／ドレイン領域
内における前記第１の導電型の不純物の濃度は、ソース
／ドレイン領域外の前記基板及び前記チャネルに含有さ
れる第１の導電型の不純物濃度より高濃度であり、且
つ、前記ソース／ドレイン領域内の第２の導電型の不純
物濃度より低濃度である絶縁ゲート型電界効果トランジ
タを提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタに関し、特に、短チャネル効果を抑制
した絶縁ゲート型電界効果トランジスタに関する。
効果トランジスタに関し、特に、短チャネル効果を抑制
した絶縁ゲート型電界効果トランジスタに関する。
【０００２】
【従来の技術】近年、半導体集積回路に主に使われてい
る絶縁ゲート型電界効果型トランジスタは、より小型で
高速なトランジスタが求められており、トランジスタ素
子の更なる微細化が行われている。しかし、トランジス
タ素子の微細化に伴い、チャネル長が短くなることでゲ
ートの担う空乏層電荷の全空乏層電荷に対する割合が小
さくなるため、しきい値電圧の低下、サブスレッショル
ド特性の劣化、パンチスルーなどの短チャネル効果が生
じる。特に、ｎＭＯＳトランジスタにおいて、ソース／
ドレインの高濃度不純物領域として75Ａｓ+を高濃度注
入をｐ型基板に行っているが、このために不純物注入領
域に結晶欠陥が生じ、ソース／ドレイン領域の近傍にｐ
型基板に含まれる11Ｂ+がその結晶欠陥に偏析し、その
結果ソース／ドレインのｎ+／ｐ接合近傍の11Ｂ+濃度が
減少する、いわゆるＢ−ｄｅｐｌｅｓｔｉｏｎ現象が生
じる。このため、ソース／ドレイン接合の空乏層が大き
くなるので、ゲート長が短くなるに従い、短チャネル効
果が生じやすくなる。これを防ぐ為、一般的にＬＤＤ領
域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を囲む
ように基板の11Ｂ+濃度を高める方法が行われている。
以下、従来のｎＭＯＳトランジスタの作製方法を図１１
〜図１３に示す。
る絶縁ゲート型電界効果型トランジスタは、より小型で
高速なトランジスタが求められており、トランジスタ素
子の更なる微細化が行われている。しかし、トランジス
タ素子の微細化に伴い、チャネル長が短くなることでゲ
ートの担う空乏層電荷の全空乏層電荷に対する割合が小
さくなるため、しきい値電圧の低下、サブスレッショル
ド特性の劣化、パンチスルーなどの短チャネル効果が生
じる。特に、ｎＭＯＳトランジスタにおいて、ソース／
ドレインの高濃度不純物領域として75Ａｓ+を高濃度注
入をｐ型基板に行っているが、このために不純物注入領
域に結晶欠陥が生じ、ソース／ドレイン領域の近傍にｐ
型基板に含まれる11Ｂ+がその結晶欠陥に偏析し、その
結果ソース／ドレインのｎ+／ｐ接合近傍の11Ｂ+濃度が
減少する、いわゆるＢ−ｄｅｐｌｅｓｔｉｏｎ現象が生
じる。このため、ソース／ドレイン接合の空乏層が大き
くなるので、ゲート長が短くなるに従い、短チャネル効
果が生じやすくなる。これを防ぐ為、一般的にＬＤＤ領
域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を囲む
ように基板の11Ｂ+濃度を高める方法が行われている。
以下、従来のｎＭＯＳトランジスタの作製方法を図１１
〜図１３に示す。
【０００３】まず、シリコン基板９１にｐウエル９２、
素子分離膜９３、ゲート絶縁膜９４を形成後、多結晶シ
リコンを約１５００Å程度積層し、フォトエッチング工
程によりゲート電極９５を形成する。ここまでのｎＭＯ
Ｓトランジスタの工程断面図を図１１（ａ）に示す。
素子分離膜９３、ゲート絶縁膜９４を形成後、多結晶シ
リコンを約１５００Å程度積層し、フォトエッチング工
程によりゲート電極９５を形成する。ここまでのｎＭＯ
Ｓトランジスタの工程断面図を図１１（ａ）に示す。
【０００４】次に、薄い絶縁膜９６を堆積した後、イオ
ン注入法により例えば75Ａｓ+イオンを注入してＬＤＤ
領域９７を形成する。ここまでのｎＭＯＳトランジスタ
の工程断面図を図１１（ｂ）に示す。
ン注入法により例えば75Ａｓ+イオンを注入してＬＤＤ
領域９７を形成する。ここまでのｎＭＯＳトランジスタ
の工程断面図を図１１（ｂ）に示す。
【０００５】引き続いて、11Ｂ+を２０〜６０°の大傾
斜角注入することによって、低濃度不純物領域となるｐ
型半導体領域９８をＬＤＤ領域９７を囲むように形成す
る。ここまでの工程断面図を図１１（ｃ）に示す。
斜角注入することによって、低濃度不純物領域となるｐ
型半導体領域９８をＬＤＤ領域９７を囲むように形成す
る。ここまでの工程断面図を図１１（ｃ）に示す。
【０００６】次に、厚い絶縁膜９９を１５０ｎｍ程度積
層する。ここまでの工程断面図を図１２（ｄ）に示す。
層する。ここまでの工程断面図を図１２（ｄ）に示す。
【０００７】次に、異方性エッチングを用いたエッチン
グにより、ゲート電極の側壁に側壁酸化膜１００を形成
する。ここまでの形成工程を図１２（ｅ）に示す。
グにより、ゲート電極の側壁に側壁酸化膜１００を形成
する。ここまでの形成工程を図１２（ｅ）に示す。
【０００８】さらに、75Ａｓ+イオン注入法により、上
述したＬＤＤ領域への75Ａｓ+のイオン注入量よりも高
濃度に、８０ｋｅＶ、３×１０15ｃｍ-2注入し、ソース
／ドレイン領域１０１の形成及びゲート電極にｎ+をド
ーピングする。ここまでの工程断面図を図１２（ｆ）に
示す。
述したＬＤＤ領域への75Ａｓ+のイオン注入量よりも高
濃度に、８０ｋｅＶ、３×１０15ｃｍ-2注入し、ソース
／ドレイン領域１０１の形成及びゲート電極にｎ+をド
ーピングする。ここまでの工程断面図を図１２（ｆ）に
示す。
【０００９】次に、ＬＤＤ領域９７、ソース／ドレイン
領域１０１及びゲート電極のｎ+の活性化及び結晶欠陥
回復のためのアニールを、窒素雰囲気中で８５０℃、１
０分間アニール、あるいは１０００℃で２０秒ＲＴＡ
（Ｒａｐｉｄ ｔｈｅｒｍａｌａｎｎｅａｌ）で行う。
ここまでの形成工程を図１３（ｇ）に示す。
領域１０１及びゲート電極のｎ+の活性化及び結晶欠陥
回復のためのアニールを、窒素雰囲気中で８５０℃、１
０分間アニール、あるいは１０００℃で２０秒ＲＴＡ
（Ｒａｐｉｄ ｔｈｅｒｍａｌａｎｎｅａｌ）で行う。
ここまでの形成工程を図１３（ｇ）に示す。
【００１０】次に、高融点金属膜をスパッタリングの手
法によって堆積し、２ステップＲＴＡ法の熱処理工程を
経て、自己整合的にサリサイド１０２を形成する。以上
の工程で、絶縁ゲート型電界効果トランジスタが形成さ
れ、その断面図を図１３（ｈ）に示す。
法によって堆積し、２ステップＲＴＡ法の熱処理工程を
経て、自己整合的にサリサイド１０２を形成する。以上
の工程で、絶縁ゲート型電界効果トランジスタが形成さ
れ、その断面図を図１３（ｈ）に示す。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
製造方法は、チャネルと同導電型の不純物を注入してＬ
ＤＤ領域を囲むように低濃度不純物領域を形成するため
に、以下の問題が生じる。
製造方法は、チャネルと同導電型の不純物を注入してＬ
ＤＤ領域を囲むように低濃度不純物領域を形成するため
に、以下の問題が生じる。
【００１２】ＬＤＤ領域を囲むように第１の不純物を注
入した低濃度不純物領域が存在するため、特に、ドレイ
ン領域近傍の電界が強くなり、ホットキャリア耐性が悪
くなるという第１の問題がある。
入した低濃度不純物領域が存在するため、特に、ドレイ
ン領域近傍の電界が強くなり、ホットキャリア耐性が悪
くなるという第１の問題がある。
【００１３】また、ゲート長がより短くなるに従い、低
濃度不純物領域の不純物がチャネル領域の高濃度不純物
領域のしきい値に及ぼす影響が大きくなっていくので、
しきい値電圧が高くなる逆短チャネル効果を引き起こす
という第２の問題がある。
濃度不純物領域の不純物がチャネル領域の高濃度不純物
領域のしきい値に及ぼす影響が大きくなっていくので、
しきい値電圧が高くなる逆短チャネル効果を引き起こす
という第２の問題がある。
【００１４】また、11Ｂ+は75Ａｓ+より拡散が早い為、
ソース／ドレイン領域下部にボロン濃度の高い領域が形
成され、ソース／ドレイン接合容量が大きくなり、回路
スピードの低下や消費電力の増大をもたらし、また、移
動度劣化による駆動力の減少という第３の問題がある。
ソース／ドレイン領域下部にボロン濃度の高い領域が形
成され、ソース／ドレイン接合容量が大きくなり、回路
スピードの低下や消費電力の増大をもたらし、また、移
動度劣化による駆動力の減少という第３の問題がある。
【００１５】以上の第１、第２、第３の問題を解決する
絶縁ゲート型電界効果トランジスタを提供することを目
的とする。
絶縁ゲート型電界効果トランジスタを提供することを目
的とする。
【００１６】
【課題を解決するための手段】本発明の絶縁ゲート型電
界効果トランジスタは、前記ソース／ドレイン領域に第
１の導電型の不純物を含有し、前記第１の導電型の不純
物の濃度は、ソース／ドレイン領域外の前記基板及び前
記チャネル領域に含有される第１の導電型の不純物濃度
より高濃度であり、且つ、前記ソース／ドレイン領域内
の第２の導電型の不純物濃度より低濃度であることを特
徴とする。
界効果トランジスタは、前記ソース／ドレイン領域に第
１の導電型の不純物を含有し、前記第１の導電型の不純
物の濃度は、ソース／ドレイン領域外の前記基板及び前
記チャネル領域に含有される第１の導電型の不純物濃度
より高濃度であり、且つ、前記ソース／ドレイン領域内
の第２の導電型の不純物濃度より低濃度であることを特
徴とする。
【００１７】また、ＬＤＤ領域を有した前記絶縁ゲート
型電界効果トランジスタにおいて、前記ＬＤＤ領域に前
記第１の導電型の不純物を含有し、前記第１の導電型の
不純物の濃度は、ソース／ドレイン領域外の前記基板及
び前記チャネル領域に含有される第１の導電型の不純物
濃度より高濃度であり、且つ、前記ＬＤＤ領域内の第２
の導電型の不純物濃度より低濃度であることを特徴とす
る。特に、前記絶縁ゲート型電界効果トランジスタがｎ
ＭＯＳトランジスタであり、前記第１の導電型の不純物
がボロンである時、良好な特性の絶縁ゲート型電界効果
トランジスタが得られる。
型電界効果トランジスタにおいて、前記ＬＤＤ領域に前
記第１の導電型の不純物を含有し、前記第１の導電型の
不純物の濃度は、ソース／ドレイン領域外の前記基板及
び前記チャネル領域に含有される第１の導電型の不純物
濃度より高濃度であり、且つ、前記ＬＤＤ領域内の第２
の導電型の不純物濃度より低濃度であることを特徴とす
る。特に、前記絶縁ゲート型電界効果トランジスタがｎ
ＭＯＳトランジスタであり、前記第１の導電型の不純物
がボロンである時、良好な特性の絶縁ゲート型電界効果
トランジスタが得られる。
【００１８】あるいは、前記絶縁ゲート型電界効果トラ
ンジスタがｎＭＯＳトランジスタであり、前記第１の導
電型の不純物がインジウムであっても構わない。
ンジスタがｎＭＯＳトランジスタであり、前記第１の導
電型の不純物がインジウムであっても構わない。
【００１９】また、本発明の請求項１の絶縁ゲート型電
界効果トランジスタの製造方法は、ゲート絶縁膜とゲー
ト電極を形成する工程と、第２の導電型の不純物をイオ
ン注入法で注入を行い、ＬＤＤ領域を形成する工程と、
前記ゲート電極及び前記基板に絶縁膜を形成する工程
と、前記絶縁膜を異方性エッチングすることによって、
前記ゲート電極の側壁部に側壁絶縁膜を形成する工程
と、前記ソース／ドレイン領域が形成される領域に、第
１の導電型の不純物をイオン注入する工程と、前記ソー
ス／ドレイン領域に第２の導電型の不純物をイオン注入
する工程と、前記第１、２の不純物の活性化及びイオン
注入の際の結晶欠陥回復のための熱処理を行う工程を有
することを特徴とする。
界効果トランジスタの製造方法は、ゲート絶縁膜とゲー
ト電極を形成する工程と、第２の導電型の不純物をイオ
ン注入法で注入を行い、ＬＤＤ領域を形成する工程と、
前記ゲート電極及び前記基板に絶縁膜を形成する工程
と、前記絶縁膜を異方性エッチングすることによって、
前記ゲート電極の側壁部に側壁絶縁膜を形成する工程
と、前記ソース／ドレイン領域が形成される領域に、第
１の導電型の不純物をイオン注入する工程と、前記ソー
ス／ドレイン領域に第２の導電型の不純物をイオン注入
する工程と、前記第１、２の不純物の活性化及びイオン
注入の際の結晶欠陥回復のための熱処理を行う工程を有
することを特徴とする。
【００２０】また、請求項２の絶縁ゲート型電界効果ト
ランジスタの製造方法は、ゲート絶縁膜とゲート電極を
形成する工程と、前記ゲート電極及び前記基板に絶縁膜
を形成する工程と、第１の導電型の不純物をイオン注入
法で注入する工程と、第２の導電型の不純物をイオン注
入法で注入を行い、ＬＤＤ領域を形成する工程と、前記
ゲート電極及び前記基板に絶縁膜を形成する工程と、前
記絶縁膜を異方性エッチングすることによって、前記ゲ
ート電極の側壁部に側壁絶縁膜を形成する工程と、前記
ソース／ドレイン領域に第２の導電型の不純物をイオン
注入する工程と、前記第１、２の不純物の活性化及びイ
オン注入の際の結晶欠陥回復のための熱処理を行う工程
を有することを特徴とする。
ランジスタの製造方法は、ゲート絶縁膜とゲート電極を
形成する工程と、前記ゲート電極及び前記基板に絶縁膜
を形成する工程と、第１の導電型の不純物をイオン注入
法で注入する工程と、第２の導電型の不純物をイオン注
入法で注入を行い、ＬＤＤ領域を形成する工程と、前記
ゲート電極及び前記基板に絶縁膜を形成する工程と、前
記絶縁膜を異方性エッチングすることによって、前記ゲ
ート電極の側壁部に側壁絶縁膜を形成する工程と、前記
ソース／ドレイン領域に第２の導電型の不純物をイオン
注入する工程と、前記第１、２の不純物の活性化及びイ
オン注入の際の結晶欠陥回復のための熱処理を行う工程
を有することを特徴とする。
【００２１】
（実施の形態１）本発明に係るｎチャネル絶縁ゲート型
電界効果トランジスタの構造を図１に示す。本発明に係
るｎチャネル絶縁ゲート型電界効果トランジスタはシリ
コン基板１に、ｐウエル２と素子分離膜３を形成されて
いる。また、ゲート絶縁膜４が形成され、その上にゲー
ト電極となる多結晶シリコン膜５を１５０ｎｍの膜厚で
形成されている。多結晶シリコン膜５の膜厚は75Ａｓ+
の注入してゲート電極をｎ+ドーピングする際にゲート
絶縁膜が空乏化を起こさず、且つ、ゲート絶縁膜を突き
抜けない程度の膜厚である１００ｎｍから２００ｎｍ程
度が望ましい。また、ゲート電極側壁膜６は、ＬＤＤ領
域を充分確保するために膜厚を５０〜２００ｎｍとし
た。ゲート電極側壁膜６の下にＬＤＤ領域７がイオン注
入法によって形成されている。また、符号８、９の両方
でソース／ドレイン領域であり、符号９はソース／ドレ
イン領域８、９内に形成されたボロン濃度の高い領域
（以下、ボロン高濃度領域と記す。）である。この領域
を形成するのに、特に、ボロンである必要はなく、Ｉｎ
のようなボロンと同導電型であればよい。Ｉｎを用いた
場合には、ボロンに比べて原子量が大きく、注入飛程及
び拡散係数が小さいため、第１の導電型の不純物を注入
する際、分布の広がりが小さくなるので濃度プロファイ
ルの制御が容易である。
電界効果トランジスタの構造を図１に示す。本発明に係
るｎチャネル絶縁ゲート型電界効果トランジスタはシリ
コン基板１に、ｐウエル２と素子分離膜３を形成されて
いる。また、ゲート絶縁膜４が形成され、その上にゲー
ト電極となる多結晶シリコン膜５を１５０ｎｍの膜厚で
形成されている。多結晶シリコン膜５の膜厚は75Ａｓ+
の注入してゲート電極をｎ+ドーピングする際にゲート
絶縁膜が空乏化を起こさず、且つ、ゲート絶縁膜を突き
抜けない程度の膜厚である１００ｎｍから２００ｎｍ程
度が望ましい。また、ゲート電極側壁膜６は、ＬＤＤ領
域を充分確保するために膜厚を５０〜２００ｎｍとし
た。ゲート電極側壁膜６の下にＬＤＤ領域７がイオン注
入法によって形成されている。また、符号８、９の両方
でソース／ドレイン領域であり、符号９はソース／ドレ
イン領域８、９内に形成されたボロン濃度の高い領域
（以下、ボロン高濃度領域と記す。）である。この領域
を形成するのに、特に、ボロンである必要はなく、Ｉｎ
のようなボロンと同導電型であればよい。Ｉｎを用いた
場合には、ボロンに比べて原子量が大きく、注入飛程及
び拡散係数が小さいため、第１の導電型の不純物を注入
する際、分布の広がりが小さくなるので濃度プロファイ
ルの制御が容易である。
【００２２】また、ソース／ドレイン領域の上にソース
／ドレイン電極となるシリサイド膜１０と多結晶シリコ
ン膜上にゲート電極となるシリサイド膜１０を自己整合
で形成した。
／ドレイン電極となるシリサイド膜１０と多結晶シリコ
ン膜上にゲート電極となるシリサイド膜１０を自己整合
で形成した。
【００２３】図１に示す構造の断面Ａ−Ａ’におけるチ
ャネル、ソース／ドレイン領域におけるボロンと砒素と
ネットドーピングの濃度プロファイルを図２に示す。図
２から分かるようにソース／ドレイン領域９内に形成さ
れたボロン濃度のピーク位置がシリコン基板表面から約
５０ｎｍ、ピーク濃度が２×１０19ｃｍ-3とした。ボロ
ン濃度のピーク位置は、ソース／ドレイン領域形成を行
うイオン注入によって生じる欠陥の極近傍で欠陥より浅
い位置である。
ャネル、ソース／ドレイン領域におけるボロンと砒素と
ネットドーピングの濃度プロファイルを図２に示す。図
２から分かるようにソース／ドレイン領域９内に形成さ
れたボロン濃度のピーク位置がシリコン基板表面から約
５０ｎｍ、ピーク濃度が２×１０19ｃｍ-3とした。ボロ
ン濃度のピーク位置は、ソース／ドレイン領域形成を行
うイオン注入によって生じる欠陥の極近傍で欠陥より浅
い位置である。
【００２４】また、砒素濃度のピーク濃度が７×１０20
ｃｍ-3、接合深さが約１００ｎｍであり、ｐウエル２の
ボロン濃度が１×１０17ｃｍ-3である。
ｃｍ-3、接合深さが約１００ｎｍであり、ｐウエル２の
ボロン濃度が１×１０17ｃｍ-3である。
【００２５】本発明と比較のため、チャネルだけの濃度
プロファイルを図３に示す。ネットドーピングがＳｉ基
板からの距離が約１００ｎｍ以上から図２に示す濃度プ
ロファイルとほぼ同じになっている。この比較から、本
発明の絶縁ゲート型電界効果トランジスタは、ボロンが
ソース／ドレイン領域でピーク濃度を有し、ソース／ド
レイン領域外の基板やチャネル濃度を従来の絶縁ゲート
型電界効果トランジスタに対して著しく変化させること
なく形成していることが分かる。ソース／ドレイン中の
Ｂが欠陥を埋める為、アニールを行った時、チャネルの
不純物はソース／ドレインへ増速拡散しない。これによ
りＢ−ｄｅｐｌｅｔｉｏｎを抑制できる。 従って、Ｂ
−ｄｅｐｌｅｔｉｏｎによるｎ+／ｐ接合近傍のボロン
の基板濃度低減を防ぎ、短チャネル効果を抑制すること
が可能となり、且つ、従来法に比べホットキャリア耐性
を劣化させることなく、また逆短チャネル効果及び接合
容量増大を抑制することができる。
プロファイルを図３に示す。ネットドーピングがＳｉ基
板からの距離が約１００ｎｍ以上から図２に示す濃度プ
ロファイルとほぼ同じになっている。この比較から、本
発明の絶縁ゲート型電界効果トランジスタは、ボロンが
ソース／ドレイン領域でピーク濃度を有し、ソース／ド
レイン領域外の基板やチャネル濃度を従来の絶縁ゲート
型電界効果トランジスタに対して著しく変化させること
なく形成していることが分かる。ソース／ドレイン中の
Ｂが欠陥を埋める為、アニールを行った時、チャネルの
不純物はソース／ドレインへ増速拡散しない。これによ
りＢ−ｄｅｐｌｅｔｉｏｎを抑制できる。 従って、Ｂ
−ｄｅｐｌｅｔｉｏｎによるｎ+／ｐ接合近傍のボロン
の基板濃度低減を防ぎ、短チャネル効果を抑制すること
が可能となり、且つ、従来法に比べホットキャリア耐性
を劣化させることなく、また逆短チャネル効果及び接合
容量増大を抑制することができる。
【００２６】本実施の形態では、ｎチャネルＭＯＳトラ
ンジスタを用いたが、ｐチャネルＭＯＳトランジスタを
用いてもよい。その場合、注入するイオンの導電型はす
べて逆とする。
ンジスタを用いたが、ｐチャネルＭＯＳトランジスタを
用いてもよい。その場合、注入するイオンの導電型はす
べて逆とする。
【００２７】（実施の形態２）図４は本発明に係るｎチ
ャネル絶縁ゲート型電界効果トランジスタの構造を示す
図である。図１と同一部材には、同一符号を付す。ＬＤ
Ｄ領域７内にボロン濃度のピークを有するボロン高濃度
領域１１を有することを特徴とする。（ボロン高濃度領
域１１もＬＤＤ領域の一部である。）実施の形態１と同
様にボロン高濃度領域１１に注入される不純物は、ボロ
ンには限らずボロンと同導電型の例えばＩｎでもよい。
本実施の形態のようにＬＤＤ領域７にボロン高濃度領域
１１を設けることによってより特性の良好な絶縁ゲート
型電界効果トランジスタが得られる。
ャネル絶縁ゲート型電界効果トランジスタの構造を示す
図である。図１と同一部材には、同一符号を付す。ＬＤ
Ｄ領域７内にボロン濃度のピークを有するボロン高濃度
領域１１を有することを特徴とする。（ボロン高濃度領
域１１もＬＤＤ領域の一部である。）実施の形態１と同
様にボロン高濃度領域１１に注入される不純物は、ボロ
ンには限らずボロンと同導電型の例えばＩｎでもよい。
本実施の形態のようにＬＤＤ領域７にボロン高濃度領域
１１を設けることによってより特性の良好な絶縁ゲート
型電界効果トランジスタが得られる。
【００２８】また、図４に示す断面構造のＢ−Ｂ’にお
けるボロン、砒素、ネットドープの濃度プロファイルを
図５に示す。図５から分かるようにＬＤＤ領域７内に形
成されたボロン濃度のピーク位置がシリコン基板表面か
ら約２５ｎｍ、ピーク濃度が２×１０19ｃｍ-3とした。
また、砒素濃度のピーク濃度が８×１０19ｃｍ-3、接合
深さが約７０ｎｍであり、ｐウエルのボロン濃度が１×
１０17ｃｍ-3である。ＬＤＤ領域の接合深さはソース／
ドレイン領域よりも浅く、濃度はトランジスタの駆動力
を確保できる程度に設定した。
けるボロン、砒素、ネットドープの濃度プロファイルを
図５に示す。図５から分かるようにＬＤＤ領域７内に形
成されたボロン濃度のピーク位置がシリコン基板表面か
ら約２５ｎｍ、ピーク濃度が２×１０19ｃｍ-3とした。
また、砒素濃度のピーク濃度が８×１０19ｃｍ-3、接合
深さが約７０ｎｍであり、ｐウエルのボロン濃度が１×
１０17ｃｍ-3である。ＬＤＤ領域の接合深さはソース／
ドレイン領域よりも浅く、濃度はトランジスタの駆動力
を確保できる程度に設定した。
【００２９】本発明の絶縁ゲート型電界効果トランジス
タは、ボロンがＬＤＤ領域７においてもピーク濃度を有
し、ＬＤＤ領域外の基板やチャネル濃度を従来の絶縁ゲ
ート型電界効果トランジスタに対して変化させることな
く形成している。従って、ソース／ドレイン中のＢが欠
陥を埋める為、アニールを行った時、チャネルの不純物
はソース／ドレインへ増速拡散しない。これによりＢ−
ｄｅｐｌｅｔｉｏｎを抑制できる。そのため、Ｂ−ｄｅ
ｐｌｅｔｉｏｎによるｎ+／ｐ接合近傍のボロンの基板
濃度低減を防ぎ、短チャネル効果を抑制することが可能
となり、且つ従来法に比べホットキャリア耐性を劣化さ
せることなく、また逆短チャネル効果及び接合容量増大
を抑制することができる。
タは、ボロンがＬＤＤ領域７においてもピーク濃度を有
し、ＬＤＤ領域外の基板やチャネル濃度を従来の絶縁ゲ
ート型電界効果トランジスタに対して変化させることな
く形成している。従って、ソース／ドレイン中のＢが欠
陥を埋める為、アニールを行った時、チャネルの不純物
はソース／ドレインへ増速拡散しない。これによりＢ−
ｄｅｐｌｅｔｉｏｎを抑制できる。そのため、Ｂ−ｄｅ
ｐｌｅｔｉｏｎによるｎ+／ｐ接合近傍のボロンの基板
濃度低減を防ぎ、短チャネル効果を抑制することが可能
となり、且つ従来法に比べホットキャリア耐性を劣化さ
せることなく、また逆短チャネル効果及び接合容量増大
を抑制することができる。
【００３０】また、ＬＤＤ領域は基板表面から浅く形成
する必要があるため、75Ａｓ+の注入により誘起された
結晶欠陥にボロンが引き連れられて偏析し易く、チャネ
ル及び基板のボロン濃度の減少による影響が大きい。そ
のため、本発明の絶縁ゲート型電界効果トランジスタが
より有効となる。
する必要があるため、75Ａｓ+の注入により誘起された
結晶欠陥にボロンが引き連れられて偏析し易く、チャネ
ル及び基板のボロン濃度の減少による影響が大きい。そ
のため、本発明の絶縁ゲート型電界効果トランジスタが
より有効となる。
【００３１】（実施の形態３）図６〜図８に実施の形態
１に示した構造のｎチャネル絶縁ゲート型電界効果トラ
ンジスタの製造方法を示す。
１に示した構造のｎチャネル絶縁ゲート型電界効果トラ
ンジスタの製造方法を示す。
【００３２】シリコン基板１上に、ｐウエル２、素子分
離膜３としてフィールド酸化膜、ゲート絶縁膜４を公知
の手法にて形成する。このゲート絶縁膜４は通常の酸化
膜のほかＮ2Ｏを用いた低窒素濃度の窒化酸化膜でもよ
い。その上に、多結晶シリコン膜５を通常用いられる方
法で積層し、フォトリソグラフィとドライエッチング工
程によりゲート電極を形成する。この工程での構造の断
面図を図６（ａ）に示す。
離膜３としてフィールド酸化膜、ゲート絶縁膜４を公知
の手法にて形成する。このゲート絶縁膜４は通常の酸化
膜のほかＮ2Ｏを用いた低窒素濃度の窒化酸化膜でもよ
い。その上に、多結晶シリコン膜５を通常用いられる方
法で積層し、フォトリソグラフィとドライエッチング工
程によりゲート電極を形成する。この工程での構造の断
面図を図６（ａ）に示す。
【００３３】次に、シリコン窒化膜１２を５〜２０ｎｍ
程度積層する。このシリコン窒化膜６は、最後に自己整
合メタルシリサイドを行わないのであれば、他の絶縁膜
でもよい。この工程での構造の断面図を図６（ｂ）に示
す。
程度積層する。このシリコン窒化膜６は、最後に自己整
合メタルシリサイドを行わないのであれば、他の絶縁膜
でもよい。この工程での構造の断面図を図６（ｂ）に示
す。
【００３４】次に、75Ａｓ+をイオン注入法により、２
０〜３０ｋｅＶ、１〜５×１０14ｃｍ-2程度注入し、Ｌ
ＤＤ領域７を形成する。このＬＤＤ領域形成には、31Ｐ
+を注入して形成しても構わないが、短チャネル効果改
善のための浅接合化と寄生抵抗低減のためには、75Ａｓ
+が好ましい。また、ソース／ドレイン領域より浅く形
成するように条件を選択しなければならない。この工程
での構造の断面図を図６（ｃ）に示す。
０〜３０ｋｅＶ、１〜５×１０14ｃｍ-2程度注入し、Ｌ
ＤＤ領域７を形成する。このＬＤＤ領域形成には、31Ｐ
+を注入して形成しても構わないが、短チャネル効果改
善のための浅接合化と寄生抵抗低減のためには、75Ａｓ
+が好ましい。また、ソース／ドレイン領域より浅く形
成するように条件を選択しなければならない。この工程
での構造の断面図を図６（ｃ）に示す。
【００３５】次に、ゲート電極側壁膜を形成するために
酸化膜１３を７０〜２５０ｎｍ程度堆積する。この工程
での構造の断面図を図７（ｄ）に示す。
酸化膜１３を７０〜２５０ｎｍ程度堆積する。この工程
での構造の断面図を図７（ｄ）に示す。
【００３６】次に、酸化膜１３を異方性のドライエッチ
ングにてエッチバックを行い、ゲート電極側壁膜６を形
成し、続いて５〜２０ｎｍのシリコン窒化膜１４を堆積
する。このシリコン窒化膜１４も最後に自己整合メタル
シリサイド工程を行わないならば、他の絶縁膜でもよ
い。次に、シリコン窒化膜１４を介して、11Ｂ+をイオ
ン注入法により、５〜１５ｋｅＶ、３×１０12〜１×１
０14ｃｍ-2程度注入し、ボロン高濃度領域９を形成す
る。この時、注入するイオンは11Ｂ+だけではなく、ボ
ロンと導電型の不純物であればよく、例えば49ＢＦ2 +を
１５ｋｅＶ〜６５ｋｅＶ、あるいは115Ｉｎ+を３０ｋｅ
Ｖ〜９０ｋｅＶの注入エネルギーで注入してもよい。こ
の際、次に形成するソース／ドレイン領域よりもピーク
濃度が浅い領域にあり、ソース／ドレイン領域外におけ
る基板及びチャネルの濃度よりも高濃度で、且つ、ソー
ス／ドレイン領域外のチャネル領域のボロン濃度がほと
んど変化しないような注入条件を選ぶ必要がある。この
工程での構造の断面図を図７（ｅ）に示す。
ングにてエッチバックを行い、ゲート電極側壁膜６を形
成し、続いて５〜２０ｎｍのシリコン窒化膜１４を堆積
する。このシリコン窒化膜１４も最後に自己整合メタル
シリサイド工程を行わないならば、他の絶縁膜でもよ
い。次に、シリコン窒化膜１４を介して、11Ｂ+をイオ
ン注入法により、５〜１５ｋｅＶ、３×１０12〜１×１
０14ｃｍ-2程度注入し、ボロン高濃度領域９を形成す
る。この時、注入するイオンは11Ｂ+だけではなく、ボ
ロンと導電型の不純物であればよく、例えば49ＢＦ2 +を
１５ｋｅＶ〜６５ｋｅＶ、あるいは115Ｉｎ+を３０ｋｅ
Ｖ〜９０ｋｅＶの注入エネルギーで注入してもよい。こ
の際、次に形成するソース／ドレイン領域よりもピーク
濃度が浅い領域にあり、ソース／ドレイン領域外におけ
る基板及びチャネルの濃度よりも高濃度で、且つ、ソー
ス／ドレイン領域外のチャネル領域のボロン濃度がほと
んど変化しないような注入条件を選ぶ必要がある。この
工程での構造の断面図を図７（ｅ）に示す。
【００３７】次に、75Ａｓ+イオン注入法により、例え
ば４０〜８０ｋｅＶ、１×１０14ｃｍ-2程度注入し、ソ
ース／ドレイン領域８を形成する。ソース／ドレイン領
域８の形成が先で、ボロン高濃度領域９が後でも構わな
い。この工程での構造の断面図を図７（ｆ）に示す。
ば４０〜８０ｋｅＶ、１×１０14ｃｍ-2程度注入し、ソ
ース／ドレイン領域８を形成する。ソース／ドレイン領
域８の形成が先で、ボロン高濃度領域９が後でも構わな
い。この工程での構造の断面図を図７（ｆ）に示す。
【００３８】続いて、ＬＤＤ領域７、ボロン高濃度領域
９及びソース／ドレイン領域８を活性化及び注入ダメー
ジの除去のため、１０００℃、１０秒の急速熱処理を行
った。この工程での構造の断面図を図８（ｇ）に示す次
に、シリコン窒化膜１４を逆スッパタリングして除去
し、高融点金属としてＴｉを約３５ｎｍ程度堆積して、
熱処理によりＴｉＳｉ2を形成し、ゲート電極側壁膜上
の未反応のＴｉをウエットエッチングにより除去し、安
定化のための熱処理を経てメタルシリサイド１０を形成
する。この工程での構造の断面図を図８（ｈ）に示す。
９及びソース／ドレイン領域８を活性化及び注入ダメー
ジの除去のため、１０００℃、１０秒の急速熱処理を行
った。この工程での構造の断面図を図８（ｇ）に示す次
に、シリコン窒化膜１４を逆スッパタリングして除去
し、高融点金属としてＴｉを約３５ｎｍ程度堆積して、
熱処理によりＴｉＳｉ2を形成し、ゲート電極側壁膜上
の未反応のＴｉをウエットエッチングにより除去し、安
定化のための熱処理を経てメタルシリサイド１０を形成
する。この工程での構造の断面図を図８（ｈ）に示す。
【００３９】以上の工程により実施の形態１に示す構造
のトランジスタを形成することが可能であり、ソース／
ドレイン領域内にボロンのピーク濃度を有し、ソース／
ドレイン領域外の基板やチャネル濃度を従来の絶縁ゲー
ト型電界効果トランジスタに対して変化させることなく
形成しており、ソース／ドレイン中のＢが欠陥を埋める
為、アニールを行った時、チャネルの不純物はソース／
ドレインへ増速拡散しない。これによりＢ−ｄｅｐｌｅ
ｔｉｏｎを抑制できる。そのため、Ｂ−ｄｅｐｌｅｔｉ
ｏｎによるｎ+／ｐ接合近傍のボロンの基板濃度低減を
防ぎ、短チャネル効果を抑制することが可能となり、且
つ、従来法に比べホットキャリア耐性を劣化させること
なく、また逆短チャネル効果及び接合容量増大を抑制す
ることができる。
のトランジスタを形成することが可能であり、ソース／
ドレイン領域内にボロンのピーク濃度を有し、ソース／
ドレイン領域外の基板やチャネル濃度を従来の絶縁ゲー
ト型電界効果トランジスタに対して変化させることなく
形成しており、ソース／ドレイン中のＢが欠陥を埋める
為、アニールを行った時、チャネルの不純物はソース／
ドレインへ増速拡散しない。これによりＢ−ｄｅｐｌｅ
ｔｉｏｎを抑制できる。そのため、Ｂ−ｄｅｐｌｅｔｉ
ｏｎによるｎ+／ｐ接合近傍のボロンの基板濃度低減を
防ぎ、短チャネル効果を抑制することが可能となり、且
つ、従来法に比べホットキャリア耐性を劣化させること
なく、また逆短チャネル効果及び接合容量増大を抑制す
ることができる。
【００４０】（実施の形態４）図９に実施の形態２に示
した構造のｎチャネル絶縁ゲート型電界効果トランジス
タの製造方法を示す。ゲート電極形成後、シリコン窒化
膜１１を堆積する工程、図６（ｂ）までは実施の形態３
と同様に行う。
した構造のｎチャネル絶縁ゲート型電界効果トランジス
タの製造方法を示す。ゲート電極形成後、シリコン窒化
膜１１を堆積する工程、図６（ｂ）までは実施の形態３
と同様に行う。
【００４１】次に、シリコン窒化膜１２を介して、11Ｂ
+をイオン注入法により、５〜１０ｋｅＶ、３×１０12
〜５×１０13ｃｍ-2程度注入し、ボロン高濃度領域９を
形成する。この時、注入するイオンは11Ｂ+だけではな
く、ボロンと導電型の不純物であればよく、例えば49Ｂ
Ｆ2 +を２０ｋｅＶ〜４５ｋｅＶ、あるいは115Ｉｎ+を３
０〜７０ｋｅＶの注入エネルギーで注入してもよい。こ
の際、後ほど形成するソース／ドレイン領域よりもピー
ク濃度が浅い領域にあり、ソース／ドレイン領域外にお
ける基板及びチャネルの濃度よりも高濃度で、且つ、ソ
ース／ドレイン領域外のチャネル領域のボロン濃度がほ
とんど変化しないような注入条件を選ぶ必要がある。こ
の工程での構造の断面図を図９（ａ）に示す。
+をイオン注入法により、５〜１０ｋｅＶ、３×１０12
〜５×１０13ｃｍ-2程度注入し、ボロン高濃度領域９を
形成する。この時、注入するイオンは11Ｂ+だけではな
く、ボロンと導電型の不純物であればよく、例えば49Ｂ
Ｆ2 +を２０ｋｅＶ〜４５ｋｅＶ、あるいは115Ｉｎ+を３
０〜７０ｋｅＶの注入エネルギーで注入してもよい。こ
の際、後ほど形成するソース／ドレイン領域よりもピー
ク濃度が浅い領域にあり、ソース／ドレイン領域外にお
ける基板及びチャネルの濃度よりも高濃度で、且つ、ソ
ース／ドレイン領域外のチャネル領域のボロン濃度がほ
とんど変化しないような注入条件を選ぶ必要がある。こ
の工程での構造の断面図を図９（ａ）に示す。
【００４２】次に、75Ａｓ+イオン注入法により、例え
ば２０〜３０ｋｅＶ、１〜５×１０14ｃｍ-2程度注入
し、ＬＤＤ領域７を形成する。ＬＤＤ領域７の形成が先
で、ボロン高濃度領域９の形成が後でも構わない。ＬＤ
Ｄ領域のＡｓ濃度の方がボロン高濃度領域のボロン濃度
よりも高くなっている。この工程での構造の断面図を図
９（ｂ）に示す。
ば２０〜３０ｋｅＶ、１〜５×１０14ｃｍ-2程度注入
し、ＬＤＤ領域７を形成する。ＬＤＤ領域７の形成が先
で、ボロン高濃度領域９の形成が後でも構わない。ＬＤ
Ｄ領域のＡｓ濃度の方がボロン高濃度領域のボロン濃度
よりも高くなっている。この工程での構造の断面図を図
９（ｂ）に示す。
【００４３】以下、実施の形態３に記載の方法で、ソー
ス／ドレイン領域の形成等を行い、実施の形態２に示し
た絶縁ゲート型電界効果トランジスタが形成することが
できる。
ス／ドレイン領域の形成等を行い、実施の形態２に示し
た絶縁ゲート型電界効果トランジスタが形成することが
できる。
【００４４】ＬＤＤ領域へのボロン注入だけで、短チャ
ネル効果が抑制できるように注入条件を制御すれば、ソ
ース／ドレイン領域へのボロン注入を省いても構わな
い。
ネル効果が抑制できるように注入条件を制御すれば、ソ
ース／ドレイン領域へのボロン注入を省いても構わな
い。
【００４５】このようにゲート絶縁型電界効果トランジ
スタを形成することによって、ＬＤＤ領域内にボロンの
ピーク濃度を有し、ＬＤＤ領域外の基板やチャネル濃度
を従来の絶縁ゲート型電界効果トランジスタに対して変
化させることなく形成しており、ソース／ドレイン中の
Ｂが欠陥を埋める為、アニールを行った時、チャネルの
不純物はソース／ドレインへ増速拡散しない。これによ
りＢ−ｄｅｐｌｅｔｉｏｎを抑制できる。そのため、Ｂ
−ｄｅｐｌｅｔｉｏｎによるｎ+／ｐ接合近傍のボロン
の基板濃度低減を防ぎ、短チャネル効果を抑制すること
が可能となり、且つ、従来法に比べホットキャリア耐性
を劣化させることなく、また逆短チャネル効果及び接合
容量増大を抑制することができる。
スタを形成することによって、ＬＤＤ領域内にボロンの
ピーク濃度を有し、ＬＤＤ領域外の基板やチャネル濃度
を従来の絶縁ゲート型電界効果トランジスタに対して変
化させることなく形成しており、ソース／ドレイン中の
Ｂが欠陥を埋める為、アニールを行った時、チャネルの
不純物はソース／ドレインへ増速拡散しない。これによ
りＢ−ｄｅｐｌｅｔｉｏｎを抑制できる。そのため、Ｂ
−ｄｅｐｌｅｔｉｏｎによるｎ+／ｐ接合近傍のボロン
の基板濃度低減を防ぎ、短チャネル効果を抑制すること
が可能となり、且つ、従来法に比べホットキャリア耐性
を劣化させることなく、また逆短チャネル効果及び接合
容量増大を抑制することができる。
【００４６】（実施の形態５）図１０にｎチャネル絶縁
ゲート型電界効果トランジスタの製造方法を示す。ＬＤ
Ｄ領域を形成する工程、図６（ａ）までは実施の形態３
と同様に行う。次に、酸化膜１５を全面に５０〜１００
ｎｍ程度堆積する。
ゲート型電界効果トランジスタの製造方法を示す。ＬＤ
Ｄ領域を形成する工程、図６（ａ）までは実施の形態３
と同様に行う。次に、酸化膜１５を全面に５０〜１００
ｎｍ程度堆積する。
【００４７】次に、酸化膜１５を介して、11Ｂ+をイオ
ン注入法により、１０〜３０ｋｅＶ、１×１０12〜１×
１０13ｃｍ-2程度注入し、ボロン高濃度領域９を形成す
る。この時、注入するイオンは11Ｂ+だけではなく、ボ
ロンと導電型の不純物であればよく、例えば49ＢＦ2 +を
４０ｋｅＶ〜１３０ｋｅＶ、あるいは115Ｉｎ+を１００
〜２４０ｋｅＶの注入エネルギーで注入してもよい。こ
の際、次に形成するソース／ドレイン領域よりもピーク
濃度が浅い領域にあり、ソース／ドレイン領域外におけ
る基板及びチャネルの濃度よりも高濃度で、且つ、ソー
ス／ドレイン領域外のチャネル領域のボロン濃度がほと
んど変化しないなるような注入条件を選ぶ必要がある。
以上までの工程を図１０（ａ）に示す。上述したような
ある程度厚い絶縁膜１５を介して、Ｂ+イオン注入する
ことによって不純物の注入条件をコントロールし易くす
ることができる。
ン注入法により、１０〜３０ｋｅＶ、１×１０12〜１×
１０13ｃｍ-2程度注入し、ボロン高濃度領域９を形成す
る。この時、注入するイオンは11Ｂ+だけではなく、ボ
ロンと導電型の不純物であればよく、例えば49ＢＦ2 +を
４０ｋｅＶ〜１３０ｋｅＶ、あるいは115Ｉｎ+を１００
〜２４０ｋｅＶの注入エネルギーで注入してもよい。こ
の際、次に形成するソース／ドレイン領域よりもピーク
濃度が浅い領域にあり、ソース／ドレイン領域外におけ
る基板及びチャネルの濃度よりも高濃度で、且つ、ソー
ス／ドレイン領域外のチャネル領域のボロン濃度がほと
んど変化しないなるような注入条件を選ぶ必要がある。
以上までの工程を図１０（ａ）に示す。上述したような
ある程度厚い絶縁膜１５を介して、Ｂ+イオン注入する
ことによって不純物の注入条件をコントロールし易くす
ることができる。
【００４８】次に、酸化膜１６を１００〜２００ｎｍを
堆積する。以上までの工程を図１０（ｂ）に示す。
堆積する。以上までの工程を図１０（ｂ）に示す。
【００４９】続いて、酸化膜１６を１００〜２００ｎｍ
堆積し、異方性ドライエッチングを行うことで、ゲート
電極側壁膜６を形成する。この工程での構造の断面図を
図１０（ｃ）に示す。
堆積し、異方性ドライエッチングを行うことで、ゲート
電極側壁膜６を形成する。この工程での構造の断面図を
図１０（ｃ）に示す。
【００５０】以下、実施の形態３に記載の方法で、ソー
ス／ドレイン領域の形成等を行い、実施の形態２に示し
た絶縁ゲート型電界効果トランジスタが形成することが
できる。
ス／ドレイン領域の形成等を行い、実施の形態２に示し
た絶縁ゲート型電界効果トランジスタが形成することが
できる。
【００５１】以降の工程は実施の形態３と同様に形成す
る。ＬＤＤ領域へのボロン注入だけで、短チャネル効果
が抑制できるように注入条件を制御すれば、ソース／ド
レイン領域へのボロン注入は省いても構わない。
る。ＬＤＤ領域へのボロン注入だけで、短チャネル効果
が抑制できるように注入条件を制御すれば、ソース／ド
レイン領域へのボロン注入は省いても構わない。
【００５２】このようにゲート絶縁型電界効果トランジ
スタを形成することによって、ＬＤＤ領域内にボロンの
ピーク濃度を有し、ＬＤＤ領域外の基板やチャネル濃度
を従来の絶縁ゲート型電界効果トランジスタに対して変
化させることなく形成しており、ソース／ドレイン中の
Ｂが欠陥を埋める為、アニールを行った時、チャネルの
不純物はソース／ドレインへ増速拡散しない。これによ
りＢ−ｄｅｐｌｅｔｉｏｎを抑制できる。そのため、Ｂ
−ｄｅｐｌｅｔｉｏｎによるｎ+／ｐ接合近傍のボロン
の基板濃度低減を防ぎ、短チャネル効果を抑制すること
が可能となり、且つ、従来法に比べホットキャリア耐性
を劣化させることなく、また逆短チャネル効果及び接合
容量増大を抑制することができる。
スタを形成することによって、ＬＤＤ領域内にボロンの
ピーク濃度を有し、ＬＤＤ領域外の基板やチャネル濃度
を従来の絶縁ゲート型電界効果トランジスタに対して変
化させることなく形成しており、ソース／ドレイン中の
Ｂが欠陥を埋める為、アニールを行った時、チャネルの
不純物はソース／ドレインへ増速拡散しない。これによ
りＢ−ｄｅｐｌｅｔｉｏｎを抑制できる。そのため、Ｂ
−ｄｅｐｌｅｔｉｏｎによるｎ+／ｐ接合近傍のボロン
の基板濃度低減を防ぎ、短チャネル効果を抑制すること
が可能となり、且つ、従来法に比べホットキャリア耐性
を劣化させることなく、また逆短チャネル効果及び接合
容量増大を抑制することができる。
【００５３】
【発明の効果】本発明の絶縁ゲート型電界効果トランジ
スタによって、ソース／ドレイン領域と逆導電型の不純
物がソース／ドレイン注入によって生じた欠陥に前記不
純物が偏析し、ソース／ドレイン近傍の基板の濃度を高
めることなく、ソース／ドレイン近傍の基板濃度を高め
ることなく、ソース／ドレイン近傍の不純物濃度の減少
を防ぐことができる。これにより、ホットキャリア及び
逆短チャネル効果を抑え、かつ接合容量を抑えつつ、短
チャネル効果を抑制できる。
スタによって、ソース／ドレイン領域と逆導電型の不純
物がソース／ドレイン注入によって生じた欠陥に前記不
純物が偏析し、ソース／ドレイン近傍の基板の濃度を高
めることなく、ソース／ドレイン近傍の基板濃度を高め
ることなく、ソース／ドレイン近傍の不純物濃度の減少
を防ぐことができる。これにより、ホットキャリア及び
逆短チャネル効果を抑え、かつ接合容量を抑えつつ、短
チャネル効果を抑制できる。
【００５４】また、ＬＤＤ領域内にもＬＤＤ領域と逆導
電型の不純物を含有させることによって、更に短チャネ
ル効果を抑制することができ、良好な絶縁ゲート型電界
効果トランジスタを提供することができる。
電型の不純物を含有させることによって、更に短チャネ
ル効果を抑制することができ、良好な絶縁ゲート型電界
効果トランジスタを提供することができる。
【００５５】また、ソース／ドレイン領域と逆導電型の
不純物がソース／ドレイン内でピークを持つので、チャ
ネル領域及びソース／ドレイン領域下部の濃度にほとん
ど変化を与えないのでソース／ドレイン接合容量を小さ
くできる。
不純物がソース／ドレイン内でピークを持つので、チャ
ネル領域及びソース／ドレイン領域下部の濃度にほとん
ど変化を与えないのでソース／ドレイン接合容量を小さ
くできる。
【００５６】また、上述のソース／ドレイン及びＬＤＤ
領域と逆導電型の不純物として通常ボロンが使用される
が、Ｉｎを用いることによって不純物拡散の分布を制御
し易くできる。
領域と逆導電型の不純物として通常ボロンが使用される
が、Ｉｎを用いることによって不純物拡散の分布を制御
し易くできる。
【００５７】本発明の絶縁ゲート型電界効果トランジス
タの製造方法は、ある程度厚い膜厚の絶縁膜を積層した
後、上述のソース／ドレイン及びＬＤＤ領域と逆導電型
の不純物を注入することによって注入エネルギーの選択
範囲を大きくすることができ、よりホットキャリア及び
逆短チャネル効果を抑え、かつ接合容量を抑えつつ、短
チャネル効果を抑制を行い易くできる。
タの製造方法は、ある程度厚い膜厚の絶縁膜を積層した
後、上述のソース／ドレイン及びＬＤＤ領域と逆導電型
の不純物を注入することによって注入エネルギーの選択
範囲を大きくすることができ、よりホットキャリア及び
逆短チャネル効果を抑え、かつ接合容量を抑えつつ、短
チャネル効果を抑制を行い易くできる。
【図１】本発明に係る絶縁ゲート型電界効果トランジス
タを示す断面図である。
タを示す断面図である。
【図２】本発明に係る絶縁ゲート型電界効果トランジス
タのソース／ドレイン領域の不純物の濃度分布を示す図
である。
タのソース／ドレイン領域の不純物の濃度分布を示す図
である。
【図３】比較のために、本発明に係る絶縁ゲート型電界
効果トランジスタのチャネル領域の不純物の濃度分布を
示す図である。
効果トランジスタのチャネル領域の不純物の濃度分布を
示す図である。
【図４】本発明に係る絶縁ゲート型電界効果トランジス
タを示す断面図である。
タを示す断面図である。
【図５】本発明に係る絶縁ゲート型電界効果トランジス
タのＬＤＤ領域の不純物の濃度分布を示す図である。
タのＬＤＤ領域の不純物の濃度分布を示す図である。
【図６】本発明に係る絶縁ゲート型電界効果トランジス
タの製造工程を示す断面図である。
タの製造工程を示す断面図である。
【図７】本発明に係る絶縁ゲート型電界効果トランジス
タの製造工程を示す断面図である。
タの製造工程を示す断面図である。
【図８】本発明に係る絶縁ゲート型電界効果トランジス
タの製造工程を示す断面図である。
タの製造工程を示す断面図である。
【図９】本発明に係る絶縁ゲート型電界効果トランジス
タの製造工程を示す断面図である。
タの製造工程を示す断面図である。
【図１０】本発明に係る絶縁ゲート型電界効果トランジ
スタの製造工程を示す断面図である。
スタの製造工程を示す断面図である。
【図１１】従来の本発明に係る絶縁ゲート型電界効果ト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【図１２】従来の本発明に係る絶縁ゲート型電界効果ト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【図１３】従来の本発明に係る絶縁ゲート型電界効果ト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
１ シリコン基板 ２ ｐウエル ３ 素子分離膜 ４ ゲート絶縁膜 ５ 多結晶シリコン膜 ６ ゲート電極側壁膜 ７ ＬＤＤ領域 ８ ソース／ドレイン領域 ９、１１ ボロン高濃度領域 １０ シリサイド膜 １２、１４ シリコン窒化膜 １３、１５、１６ 酸化膜
Claims (6)
- 【請求項１】 第１の導電型の基板に形成された第２の
導電型のソース／ドレイン領域を有する絶縁ゲート型電
界効果トランジスタにおいて、 前記ソース／ドレイン領域に第１の導電型の不純物を含
有し、 前記ソース／ドレイン領域内に前記第１の導電型の不純
物の濃度ピークがあり、 前記第１の導電型の不純物の濃度は、ソース／ドレイン
領域外の前記基板及び前記チャネル領域に含有される第
１の導電型の不純物濃度より高濃度であり、且つ、前記
ソース／ドレイン領域内の第２の導電型の不純物濃度よ
り低濃度であることを特徴とする絶縁ゲート型電界効果
トランジスタ。 - 【請求項２】 チャネル領域とソース／ドレイン領域に
隣接し、前記チャネルと前記ソース／ドレイン領域の間
に形成され、前記ソース／ドレイン領域の第２の導電型
の不純物濃度より低い濃度の第２の導電型の不純物を含
有したＬＤＤ領域を有した絶縁ゲート型電界効果トラン
ジスタにおいて、 前記ＬＤＤ領域に第１の導電型の不純物を含有し、 前記ＬＤＤ領域内に第１の導電型の不純物の濃度ピーク
があり、 前記ＬＤＤ領域内の第１の導電型の不純物の濃度は、Ｌ
ＤＤ領域外の前記基板及び前記チャネルに含有される第
１の導電型の不純物の濃度より高濃度であり、且つ、前
記ＬＤＤ領域内の第２の導電型の不純物の濃度より低濃
度であることを特徴とする絶縁ゲート型電界効果トラン
ジスタ。 - 【請求項３】 前記絶縁ゲート型電界効果トランジスタ
がｎＭＯＳトランジスタであり、前記第１の導電型の不
純物がボロンであることを特徴とする請求項１乃至２に
記載の絶縁ゲート型電界効果型トランジスタ。 - 【請求項４】 前記絶縁ゲート型電界効果トランジスタ
がｎＭＯＳトランジスタであり、前記第１の導電型の不
純物がインジウムであることを特徴とする請求項１乃至
２に記載の絶縁ゲート型電界効果型トランジスタ。 - 【請求項５】 前記第１の導電型の基板上にゲート絶縁
膜を形成し、前記ゲート絶縁膜上にゲート電極を形成す
る工程と、 前記ゲート電極上及び前記第１の導電型の基板上に、絶
縁膜を形成する工程と、 前記絶縁膜を異方性エッチングすることによって、前記
ゲート電極の側壁部に側壁絶縁膜を形成する工程と、 前記ソース／ドレイン領域が形成されるべき領域に、第
１の導電型の不純物をイオン注入する工程と、 前記ソース／ドレイン領域に第２の導電型の不純物をイ
オン注入し、ソース／ドレインを形成する工程と、 前記第１、２の導電型の不純物の活性化及びイオン注入
の際の結晶欠陥回復のための熱処理を行う工程を有する
ことを特徴とする請求項１に記載の絶縁ゲート型電界効
果トランジスタの製造方法。 - 【請求項６】 前記第１の導電型の基板上にゲート絶縁
膜を形成し、前記ゲート絶縁膜上にゲート電極を形成す
る工程と、 前記ゲート電極上及び前記第１の導電型の基板上に、絶
縁膜を形成する工程と、 第１の導電型の不純物をゲート電極をマスクとしてイオ
ン注入する工程と、 第２の導電型の不純物をイオン注入を行い、ＬＤＤ領域
を形成する工程と、 前記ゲート電極上及び前記基板上に絶縁膜を形成する工
程と、 前記絶縁膜を異方性エッチングすることによって、前記
ゲート電極の側壁部に側壁絶縁膜を形成する工程と、 前記ソース／ドレイン領域に第２の導電型の不純物をイ
オン注入し、ソース／ドレインを形成する工程と、 前記第１、２の不純物の活性化及びイオン注入の際の結
晶欠陥回復のための熱処理を行う工程を有することを特
徴とする請求項２に記載の絶縁ゲート型電界効果トラン
ジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201449A JPH1050988A (ja) | 1996-07-31 | 1996-07-31 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| KR1019970036104A KR100376182B1 (ko) | 1996-07-31 | 1997-07-30 | 절연게이트형전계효과트랜지스터및그의제조방법 |
| US08/902,673 US5903029A (en) | 1996-07-31 | 1997-07-30 | Insulated-gate field-effect transistor and method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201449A JPH1050988A (ja) | 1996-07-31 | 1996-07-31 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050988A true JPH1050988A (ja) | 1998-02-20 |
Family
ID=16441279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8201449A Pending JPH1050988A (ja) | 1996-07-31 | 1996-07-31 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5903029A (ja) |
| JP (1) | JPH1050988A (ja) |
| KR (1) | KR100376182B1 (ja) |
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| WO2009011997A1 (en) * | 2007-07-18 | 2009-01-22 | Freescale Semiconductor Inc. | Transistor with differently doped strained current electrode region |
| CN109728071A (zh) * | 2017-10-30 | 2019-05-07 | 台湾积体电路制造股份有限公司 | 掺杂具有导电部件的半导体器件 |
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| CN104795449B (zh) | 2015-04-16 | 2016-04-27 | 京东方科技集团股份有限公司 | 薄膜晶体管及制作方法、阵列基板、显示装置 |
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| JPH03104283A (ja) * | 1989-09-19 | 1991-05-01 | Toshiba Corp | Ｍｏｓ型半導体装置 |
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| JPH05251650A (ja) * | 1992-03-03 | 1993-09-28 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
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1996
- 1996-07-31 JP JP8201449A patent/JPH1050988A/ja active Pending
-
1997
- 1997-07-30 US US08/902,673 patent/US5903029A/en not_active Expired - Lifetime
- 1997-07-30 KR KR1019970036104A patent/KR100376182B1/ko not_active Expired - Fee Related
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Also Published As
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| KR980012629A (ko) | 1998-04-30 |
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