JPH10510078A - タイママネージャ - Google Patents

Abstract

(57)【要約】 通信プロトコルの交換時に、いつ事象が発生しなかったかを決定する多数のＥＤＴＯＶタイマ（ＴＩＭＥＲ０〜ＴＩＭＥＲ２０４７）を確立する方法および装置。各タイマに対する値はタイマアレイとして保有される。全タイマアレイは、状態機械（１０２）によって規則的な走査間隔で読み出され、４つの関連ハードウェアデクレメンタ（１１３ａ〜１１３ｄ）によって、１度に４つのタイマがデクレメントされる。アクティブタイム値は読み出され、ゼロであるのかを調べられ、デクレメントされ、タイマアレイに書き戻される。タイマがタイムアウトしたと検出されると、値がタイムアウトＦＩＦＯにログされ、“ＦＦ”ｈがタイマに書き戻される。本発明は、専用ハードウェア（１０１）によって、各タイマの値をデクレメントまたは変化させ、専用状態機（１０２）によって各タイマの値を読み、ハードウェア（１０１）に該値を供給し、各タイマの新しい値を再びメモリにロードする。

Description

【発明の詳細な説明】 タイママネージャ 発明の背景 １．発明の分野 本発明は、コンピュータタイマ、特に経過時間を測定できる多数の装置を管理 するコンピュータ制御機構に関する。 ２．従来技術の説明 タイマは、事象間の持続時間を測定し、あるいはいつ所定の時間量が満了した か表示するためのコンピュータ技術、および通信技術で通常使用される。例えば 、期待され応答するはずの第２の装置の故障に応じて、第１の装置が処置を取る 前に有限の時間量を待つことをタイマは許容する。第２の装置が故障したと考察 する前に、ある装置が応答を待つ時間量は“エラー検出タイムアウト値”（ＥＤ ＴＯＶ）と呼ばれる。タイマを実現する１つの通常の方法によれば、カウンタは 、値がロードされ、クロック信号によって規則的な間隔でデクレメントされる。 カウンタの値が所定の値（例えば、０）に到達する場合、タイマは終了する。こ の装備は、同時に動作するタイマ毎に各クロックサイクルでタイマの値をデクレ メントさせることのできる専用カウンタ回路を有していることを必要とする。 プログラマブル装置（例えば、マイクロコントローラあるいはマイクロプロセ ッサ）を有するシステムでタイマを実行する代替の方法は、プログラマブル装置 にメモリロケーションへのロードをさせることにある。プログラマブル装置は、 その時、（実行されるコードの中に埋め込まれたソフトウェア命令あるいは外部 割り込みクロックのいずれかによって）規則的な間隔で割り込まれる。各割り込 みで、プログラマブル装置は、全ての他の機能を停止し、メモリに記憶された値 をデクレメントさせ、この値が所定の値（例えば０）に等しいかどうかを調べる 。記憶された値が所定の値に等しい場合、タイマが終了される。 多数の事象が同時に調時されねばならないいくつかのシステムでは、各ＥＤＴ ＯＶの終了を検出するための多数のタイマを保有する必要がある。多数のハード ウェアタイマをサポートすることは、その各々が１つのＥＤＴＯＶタイマを保有 し、デクレメントさせるために専用である多数のハードウェア装置（すなわち、 カウンタ）を必要とする。それとは別に、多数のソフトウェアタイマをサポート することは、各タイマのデクレメント、チェックおよび終了の信号送出に専用な かなりのソフトウェアオーバーヘッド量を必要する。 例えば、周知の光ファイバチャネルプロトコルに従って通信するシステムにお いて、多数のタイマ（例えば、２，０４８の８ビットタイマ）は、２，０４８の 交換の各々に関連したＥＤＴＯＶの終了を検出するためにいつでも別々に保有さ れることを望むこともある。交換は、光ファイバチャネルを介する２つの装置間 の両方向通信セッションである。交換の各々は複数のシーケンスを含んでいる。 各シーケンスは複数のフレームを含む一方向通信セッションである。データのフ レームは１ギガビット／秒に到るまで伝送される。 光ファイバチャネルプロトコルによれば、交換の中のいずれかに関連したＥＤ ＴＯＶタイマが終了するかどうかの動作が必要とされる。さらに、光ファイバチ ャネルプロトコルによれば、各タイマは約１ｍｓあるいはそれ以下の分解能を有 することが望ましい。光ファイバチャネル環境の要求を満たすタイマは、必要な 分解能、同時に保有されねばならない多数のタイマ、および光ファイバリンクを 介する非常に高速の転送速度のために設置することが困難である。所望の分解能 で２，０４８のソフトウェアタイマを設置することは、大部分のコントローラに 負荷を与え、光ファイバチャネルプロトコルによる通信リンクを作動するのに必 要な他の制御機能にも資源を使用できない。専用ＲＩＳＣプロセッサを提供する ことによって、光ファイバチャネルプロトコルコントローラのコストは増加する 。さらに、多数の場合、専用ＲＩＳＣプロセッサさえ、１ｍｓの分解能を有する ２，０４８のタイマを保有することができない。 例えば、２，０４８のタイマは、データが３８ｎｓ当たり１ワードの速度（す なわち、１ギガビット／秒）で受信される光ファイバチャネルシステムで１ｍｓ あるいはそれ以下の分解能で同時に管理されねばならないと仮定される。最小の 光ファイバチャネルフレームは１１のワードである。したがって、フレームは４ １８ｎｓ毎に受信あるいは送信することができる。フレームが送信される度に、 タイマは開始されねばならなく、フレームが受信される度にタイマは停止されね ばならない。タイマの精度は、タイマの開始および停止に同時に保持されねばな らない。ＲＩＳＣプロセッサの５０ＭＨｚのクロック速度で、開始タイマ動作は 、タイマ毎にＲＩＳＣプロセッサの６０クロックサイクル、すなわち開始される 全ての２，０４８タイマに対して３．１ｍｓを必要とする。各停止タイマ動作は 、２５のＲＩＳＣプロセッササイクル、すなわち全てのタイマに対して１．３ｍ ｓを必要とする。さらに、１．３あるいは２５のＲＩＳＣプロセッササイクル、 すなわち全ての２，０４８のタイマに対して１．３ｍｓを必要とする各タイマは 走査されねばならない。このファームウェアは（少なくとも５０ＭＨｚのクロッ ク速度でない）２，０４８のタイマを管理できないことがこれらの数値から明ら かであるべきである。例えば、たとえクロックが開始されることを全く必要とせ ず、２，０４８のクロック全てが保有されているとしても、ＲＩＳＣプロセッサ は、３ｍｓ毎に１度の割合で各タイマを更新することができるだけである。所望 の分解能が１ｍｓであるので、ＲＩＳＣは、ただ２，０４８のタイマを保有する ために少なくとも１５０ＭＨｚの速度で作動しなければならない。開始タイマの 付加的負担が追加されるならば、ＲＩＳＣプロセッサはたちまち壊滅する。 ハードウェアでタイマを作動させることは、多数のトランジスタを必要とする ので、光ファイバチャネルインタフェース装置内のタイマのサイズおよびコスト の両方を増加する。 したがって、別個のハードウェアで各タイマを実現するのではなく、および通 信プロトコルの残りを管理しなければならないコントローラの処理バンド幅を使 い果たさないで比較的高分解能で同時に作動できる多数のＥＤＴＯＶタイマを許 容する機構を有する必要がある。 発明の概要 本発明は、通信プロトコルの交換の際に、事象がいつ生じたか、あるいは生じ なかったかを決定する多数のＥＤＴＯＶタイマを確立する方法および装置である 。本発明に関して、交換は、非常に高速のデータ速度（すなわち、１ギガビット ／秒まで）での通信リンクを介する２つの装置間での両方向通信セッションであ る。 交換の各々は複数のシーケンスを含む。各通信は、複数のフレームを含む一方向 通信セッションである。本発明の一実施例によれば、通信プロトコルタイミング 要件はＥＤＴＯＶエンジンで監視される。ＥＤＴＯＶエンジンは、ＥＤＴＯＶエ ンジン内の専用状態機械のためのコマンドを受け取る際の各アクティブ交換に関 連したタイマを開始または停止する。本発明の一実施例によれば、各ぎっしり詰 められたタイマのための値は、フレームバッファのランダムアクセスメモリ（Ｒ ＡＭ）の選択できる領域のタイマアレイとして保持される。全タイマアレイは、 状態機械で規則的な間隔で読み出され、１度に４つのタイマを４つの関連ハード ウェアデクレメンタでデクレメントされる。 本発明の好ましい実施例によれば、複数のタイマ（例えば、４つの８ビットタ イマ）は、フレームバッファＲＡＭに記憶されている（例えば、３２ビットの） 単一語にパックされることが好ましい。好ましくは、５１２ワードは２，０４８ のタイマのタイマアレイを含む。タイマは、ＤＭＡコントローラの制御の下で４ ワードのブロックでフレームバッファＲＡＭから読み出されることが好ましい。 全タイマ配列は１つの走査間隔で読み出される（すなわち“走査”される）。走 査クロックは所定のクロック速度で作動することが好ましい。“走査間隔”変数 は、１ｍｓの倍数が好ましい走査間隔を決定する。しかしながら、本発明は、最 小１μｓの走査間隔が可能である。タイマアレイの全ての２，０４８のタイマは 、読み出され、更新され、単一の走査間隔でタイマアレイに書き戻されるのが好 ましい。したがって、本発明の好ましい実施例は最小１μｓのプログラマブル分 解能を有するタイマを提供する。 交換に関連した各タイマは状態機械によって停止あるいは開始することができ る。状態機械は、コマンドで指定されたタイマに関連するタイマアレイのロケー ションに開始値を直接書き込むことによってタイマを開始する。タイマを停止す るために、状態機械は、コマンドで指定されたタイマに関連するタイマアレイの ロケーションに“ＦＦ”ｈの値を直接書き込む。タイマが非作動であるならば、 “ＦＦ”ｈの１６進数の値（“ＦＦ”ｈ）はタイマメモリ位置にある。状態機械 は、“ＦＦ”ｈの値をタイマアレイに書き込むことによってタイマを停止する。 状態機械は、走査間隔毎に１度タイマアレイを走査する。作動しているタイマ は、読み出され、ゼロであるのかを調べられ、１だけデクレメントされるのが好 ましく、タイマアレイに書き戻される。タイマがタイムアウト（０に等しい）し たと検出されるならば、このタイマに関連した交換を識別する値は、タイムアウ トＦＩＦＯにログされ、“ＦＦ”ｈはタイマに書き戻される。このＦＩＦＯは、 プロトコルエラーが生じたかどうか、およびどの交換に基づいてエラーが生じた かを決定するために外部処理装置（例えば、プロトコルプロセッサ）によって読 み出すことができる。 本発明の中心部には、適切に各タイマの値をデクレメントさせるか、そうでな ければ変更するための専用のハードウェアの有効な使用があり、各タイマのため の値を読み出すために専用の状態機械を使用することにより、前記ハードウェア に値を提供し、それから各タイマの新しい値をメモリにロードし戻す。 本発明の好ましい実施例の詳細は添付図面および下記の説明に記載されている 。一度、本発明の詳細が分かれば、多数の付加的革新および変更は当業者に明ら かになる。 図面の簡単な説明 図１は、本発明によるＥＤＴＯＶエンジンハードウェアのブロック図である。 図２は、本発明によるタイマアレイのタイマ値の構成図である。 図３．１〜図３．１１は、本発明の好ましい実施例の状態機械レジスタの図で ある。 図４は、本発明の好ましい実施例による状態機械の動作を示す状態図である。 図５は、本発明の好ましい実施例によるＲＥＡＤ状態のより詳細な状態図であ る。 いろいろな図面における同様な参照番号および名称は同様な要素とする。 発明の詳細な説明 この説明を通じて、図示された好ましい実施例および例は、本発明に関する限 定としてよりもむしろ代表例としてみなされるべきである。 概要 本発明は、選択できる時間が光ファイバチャネルのような高速通信リンクにお いて第１の事象の発生後、および第２の事象の発生前に経過したことを示すため の複数のエラー検出タイムアウト値（“ＥＤＴＯＶ”）タイマを保有する、高速 で有効な方法および装置である。本発明の一実施例によれば、２，０４８のタイ マは同時に保有することができる。各タイマは、選択できる走査間隔でリード・ モディファイ・ライトサイクル（“走査サイクル”）によって更新される。走査 間隔は最短１μｓであることもある。しかしながら、本発明の好ましい実施例で は、走査間隔は１ｍｓの倍数である。走査間隔が短くなればなるほど、分解能は 益々大きくなるが、より多くのバスバンド幅を本発明が必要とする。したがって 、好ましい実施例では、走査間隔は、走査間隔レジスタに記憶された値に応じて 、約１ｍｓあるいはその任意の倍数である。本発明の中心部はＥＤＴＯＶエンジ ンである。本発明によるＥＤＴＯＶエンジン１００の１つの実施例は図１に示さ れている。好ましくは、ＥＤＴＯＶエンジン１００は、デクレメンタ回路１０１ とデクレメンタ回路１０１の動作を制御する有限状態機械１０２とを備えている 。 本発明の好ましい実施例では、タイマ値は、フレームバッファのランダムアク セスメモリ（ＲＡＭ）１０４内にタイマアレイとして構成される。フレームバッ ファＲＡＭ１０４は、情報の各フレームで受信されたデータのパケットを一時的 に記憶するために使用された同じバッファであることが好ましい。図２は、本発 明によるタイマアレイ２００のタイマ値２０１の構成図である。各タイマ値２０ １は８ビットで示すことが好ましい。好ましい実施例では、データは３２ビット ワードとして転送される。したがって、効率を高めるために、タイマ値２０１は ３２ビットワードとしてタイマアレイ２００にも記憶される。タイマアレイ２０ ０の各３２ビットワードは４つのタイマ値２０１を示す。 状態機械１０２は、タイマアレイ２００に直接書き込むことができる。タイマ を開始あるいは停止するために外部処理装置（例えば、プロトコルプロセッサ） からのコマンドは、３つのコマンドレジスタの中の１つを通って状態機械１０２ に供給されることが好ましい。コマンドレジスタは下記により詳述される。状態 機械は、タイマを停止するためにタイマアレイ２００の８ビットのロケーション に“ＦＦ”の１６進数（“ＦＦ”ｈ）を書き込み、タイマを開始するために“０ １”ｈ〜“ＦＥ”ｈの値をタイマアレイに書き込む。タイマを開始するためにタ イマ値２０１に書き込まれた特定の値は、ＥＤＴＯＶ構成レジスタに記憶された 値によって決定される。本発明の好ましい実施例の構成レジスタの各々は下記に より詳述される。 状態機械は、タイマアレイ２００からの各タイマ値２０１を走査間隔当たり１ 回読み出す。タイマ値２０１は、４ワードブロックのダイレクト・メモリ・アク セス（ＤＭＡ）作動でタイマアレイ２００から読み出されることが好ましい。必 要な速度で本リード・モディファイ・ライトサイクルを実行するために、本発明 は、プログラム制御装置を使わないで作動するのが好ましい。反対に、本発明の 好ましい実施例では、状態機械１０２は、デクレメンタ１０１の要素の各々に制 御入力をセットし、４つのタイマが各要素のゲートを通って伝搬遅延の速度で処 理されることを可能にする。クロックはデクレメンタ回路１０１の作動を同期化 する。したがって、状態機械１０２はタイマ値２０１をタイマアレイ２００に書 き込むことおよびタイマアレイ２００から読み出すことを制御することにより、 本発明は、ソフトウェアタイマの長所を得る（すなわち、最少のハードウェアを 必要とする）。さらに、本発明のデクレメンタ回路１０１はタイマアレイ２００ から読み出された値を処理するので、本発明は、ハードウェアタイマの長所を得 る（すなわち、過度のプロセッサバンド幅を必要とせずに、高速度で作動する） 。 デクレメンタアーキテクチャ 図１を参照するに、入力レジスタ１０３は、タイマアレイ２００から読み出さ れた各ワード（４つのタイマ値２０１）を受信するように備えられている。ワー ドは、入力レジスタ１０３の入力に印加され、状態機械１０２がロード信号ライ ン１０７上にロード信号を表明した後、第１のクロックでロードされる。タイム アウト検出回路１０５および非作動検出回路１０６は、入力レジスタ１０３にロ ードされた各タイマ値２０１が“００”あるいは“ＦＦ”ｈのいずれかの１６進 数値を有するかどうかを決定する。本発明の一実施例によれば、タイマ値２０１ が“００”であるならば、タイマは終了（すなわち、タイムアウト）した。タイ ムが終了したならば、終了の指示がタイムアウト信号ライン１０９ａ〜１０９ｄ 上の状態機械１０２に結合される。表明された各タイムアウト検出信号ライン１ ０９ａ〜１０９ｄは、関連タイマが終了したことを示している。例えば、タイム アウト検出信号ライン１０９ａが表明されるならば、入力レジスタにロードされ た値の第１のタイマ値（すなわち、第１の８ビット）は全て０である。この結果 、４つのタイマのうちの最初がタイムアウトである。好ましくは、もしタイムア ウト検出信号ライン１０９ｂが表明されるならば、入力レジスタ１０３にロード された値の第２のタイマ値（すなわち、第２の８ビット）が０であり、第２のタ イマがタイムアウトになった等である。 同様に、値“ＦＦ”ｈは、非作動タイマを示すために好ましい実施例で使用さ れる。したがって、入力レジスタ１０３にロードされたタイマ値のいずれかが“ ＦＦ”ｈである場合、対応する出力ライン１１１ａ〜１１１ｄは、どのタイマが 非作動であるかを示している。タイマ検出回路および非作動検出回路１０５、１ ０６の両方の出力１０９〜１０９ｄ、１１１ａ〜１１１ｄは、状態機械１０２に グローバルに結合される。入力レジスタ１０３の出力は、４つのデクレメンタ１ １３ａ〜１１３ｄの各々の入力に結合されている。各デクレメンタ１１３ａ〜１ １３ｄは、入力レジスタ１０３の４つのタイマ値２０１の中の１つと関連してい る。各タイマ値２０１は関連デクレメンタ１１３ａ〜１１３ｄによってデクレメ ントされる。デクレメンタ１１３ａ〜１１３ｄの出力はマルチプレクサ１１９ａ 〜１１９ｄの入力に結合されている。 状態機械１０２は、マルチプレクサ１１９ａ〜１１９ｂのための制御ラインＤ ＡＴ１ＳＥＬ、ＤＡＴ２ＳＥＬ、ＤＡＴ３ＳＥＬ、およびＤＡＴ４ＳＥＬ（ひと まとめにしてＤＡＴＳＥＬと呼ばれる）１２２ａ〜１２２ｄを制御し、“ＦＦ” ｈの値、“００”の値あるいはデクレメンタ１１３ａ〜１１３ｄからマルチプレ クサ１１９ａ〜１１９ｂに結合されたデクレメント値のいずれかを出力する。４ つの全てのマルチプレクサ１１９ａ〜１１９ｂからの出力は、次のクロック信号 時に第１のレベルの出力レジスタ１２１にロードされる。第１のレベルの出力レ ジスタ１２１の出力は第３のクロック信号時に第２のレベル出力レジスタ１２３ の入力に結合されている。第２のレベル出力レジスタ１２３の出力は第４のクロ ック信号時に第３のレベル出力レジスタ１２５の入力に結合されている。第３の レベル出力レジスタ１２５の出力は第５のクロック信号時に第４のレベル出力レ ジスタ１２７に結合されている。したがって、次のワードが入力レジスタ１０３ にロードされるので、各マルチプレクサ１１９ａ〜１１９ｂの出力は第１のレベ ル出力レジスタ１２１にロードされ、下位の３つのレベルレジスタ１２１、１２ ３、１２５の出力は、次のレベル出力レジスタ１２３、１２５、１２７のそれぞ れの入力にロードされる。第４のレベル出力レジスタの出力は出力マルチプレク サの第１の入力に結合されている。したがって、デクレメンタ回路１０１の動作 は“パイプライン化”される。 出力マルチプレクサ１２９の第２の入力はロードマルチプレクサ１３１に結合 されている。ロードマルチプレクサ１３１の第１の入力は、入力レジスタ１０３ の出力に結合されている。ロードマルチプレクサ１３１の第２の入力は、タイマ を開始する時に各タイマにロードされる開始値を保持するＥＤＴＯＶレジスタに 結合されている。ロードマルチプレクサ１３１からの出力は３２ビット幅である ことが好ましい。ロードマルチプレクサ１３１の第３の入力は“ＦＦ”ｈに実配 線されるのが好ましい。ロード選択信号ライン１３３上で結合された３ビットの ロード選択（ＩＳＥＬ）信号は、状態機械１０２からロードマルチプレクサ１３ １に結合される。ＩＳＥＬ信号は、出力マルチプレクサ１２９によって出力され た４つのタイマ値の中からどのタイマ値がロードされるか、およびロードされた 値が“ＦＦ”ｈあるいはＥＤＴＯＶ値であるかどうかを決定する。したがって、 状態機械１０２は、ロードマルチプレクサ１３１を制御し、ＥＤＴＯＶレジスタ からの開始値、すなわち“ＦＦ”ｈがタイマアレイ内の選択タイマメモリ位置に ロードされるべきであるかどうかを決定する。状態機械１０２からＰＬＳＥＬ信 号ライン１３５上の出力マルチプレクサ１２９に結合されたパイプライン選択信 号（ＰＬＳＥＬ）は、ロードマルチプレクサ１３１からの出力あるいは第４のレ ベル出力レジスタ１２７がタイマアレイ２００の各ワードにロードされるべきで あるかどうかを決定する。デクレメンタの動作は下記に詳述される。 状態機械レジスタ 本発明の状態機械１０２は、好ましくは、１１のレジスタ、すなわち、３つの コマンドレジスタ、４つの状態レジスタ、および４つの構成レジスタとを有して いる。レジスタの各々は図３．１〜図３．１１に示されている。構成レジスタの 各々は、ＥＤＴＯＶエンジン１００の初期設定時に外部処理装置（例えば、プロ トコルプロセッサ）による初期値でロードされるのが好ましい。 図３．１に示されたＥＤＴＯＶレジスタは、本発明の好ましい実施例の第１の 構成レジスタである。ＥＤＴＯＶレジスタの最下位８ビット（すなわち、ＥＤＴ ＯＶフィールド）３０１は、タイマを開始する時に各タイマにロードされるべき 初期値でロードされる。最上位２４ビット３０３は未使用であることが好ましい 。各タイマは、外部処理装置がＥＤＴＯＶフィールド３０１に記憶された値を変 更しない限り、開始される場合、同じタイマ値でロードされる。 図３．２に示された走査間隔（ＳＩ）レジスタは、本発明の好ましい実施例の 第２の構成レジスタである。ＳＩレジスタの走査間隔フィールド３０５は本発明 の走査間隔を決定する値でロードされる。本発明の好ましい実施例では、走査間 隔は走査間隔フィールド３０５に記憶された値×１ミリ秒に等しい。走査間隔フ ィールド３０５はレジスタの最下位８ビットを含んでいる。したがって、走査間 隔フィールド３０５に記憶された値が“００１１０００１”に等しいならば、走 査間隔は４９ｍｓである（すなわち、タイマアレイ２００のタイマの各々が４９ ｍｓ毎に１度更新される）。ゼロの値は走査間隔フィールド３０５で許容できな いことが好ましい。ＳＩレジスタの最上位２４ビット３０７は未使用であること が好ましい。 図３．３に示された最大交換参照インデックス（ＭＡＸＸＲＩ）レジスタは本 発明の好ましい実施例の第３の構成レジスタである。ＭＡＸＸＲＩレジスタは、 レジスタの最下位７ビットで構成される最大ＸＲＩフィールド３０９を含んでい る。最上位２５ビット３１１は未使用であることが好ましい。最大ＸＲＩフィー ルド３０９は、どれだけのタイマがタイマアレイ２００に含まれるべきであるか を示す値を保持する。タイマがタイマアレイ２００にワード当たり４つ記憶され るので、最大ＸＲＩフィールド３０９の各増分は４つのタイマを示す。本発明の 好ましい実施例では、最大数のタイマは２，０４８であるので、最大ＸＲＩフィ ールド３０９は０〜１２７の範囲内にある値を有することができる。したがって 、“０００１１１”の値でＭＡＸＸＲＩレジスタの最大ＸＲＩフィールド３０９ をロードすることによって、状態機械１０２に走査間隔の度にタイマアレイ２０ ０から最初の７ワードだけを読み出す。 図３．４に示されたＥＤＴＯＶバッファＲＡＭベースアドレスポインタ（ＥＢ ＰＴＲ）は本発明の好ましい実施例の第４の構成レジスタである。ＥＢＰＴＲレ ジスタ内の８ビットのＥＢＰＴＲフィールド３１３は、フレームバッファＲＡＭ １０４内のタイマアレイ２００の相対位置を識別する。最上位２４ビット３１５ は未使用であることが好ましい。タイマアレイ２００は、２５６のフレームバッ ファの１つに位置する。各フレームバッファは、フレームバッファＲＡＭ１０４ 内の５１２ワードの長さである。本発明の好ましい実施例では、２５６のフレー ムバッファは、３２Ｋ×３６ビットのＳＲＡＭ（スタティックランダムアクセス メモリ）集積回路チップを使用する場合、便宜上６４のフレームバッファの４つ のブロックに分割される。本発明の好ましい実施例では、ＥＢＰＴＲフィールド ３１３のためのデフォルト値は、タイマアレイ２００をフレームバッファＲＡＭ １０４のフレームバッファにおける第２のブロックの最下部にあるようにする“ １”である。 図３．５に示されたＥＤＴＯＶ走査アドレスカウンタ（ＡＣＮＴ）レジスタは 本発明の好ましい実施例の第１の状態レジスタである。最下位９ビットを含むＡ ＣＮＴフィールド３１７は、タイマアレイ２００のどのワードがデクレメンタ回 路１０１によって現在処理されているか示している。最上位２３ビット３１９は 未使用であることが好ましい。ＡＣＮＴレジスタは、状態機械１０２によって動 的に制御されている。すなわち、状態機械１０２がタイマ値２０１を処理する度 に、状態機械はＡＣＮＴフィールド３１７の値を増分する。 図３．６に示されたＥＤＴＯＶタイムアウト（ＴＯＸＲＩ）ＦＩＦＯレジスタ は、本発明の好ましい実施例の第２の状態レジスタである。ＴＯＸＲＩＦＩＦＯ レジスタは４ワードの深さの従来のＦＩＦＯである。各ワードは、ＴＯＸＲＩベ ースフィールド３２１に保持されたベースＴＯＸＲＩアドレスで開始するアドレ スを有する４つのタイマの状態を保持する。ＴＯＸＲＩベースフィールド３２１ は、ＴＯＸＲＩＦＩＦＯレジスタの各ワードの最下位９ビットを含むことが好ま しい。次の上位ビット３２３は、ベースアドレスから３だけオフセットされたア ドレスのタイマが終了したかどうかを示すことが好ましい。次の上位ビット３２ ５は、２だけオフセットされたアドレスのタイマが終了したかどうかを示すこと が好ましい。同様に、ビット３２７、３２９は、１だけオフセットされたアドレ スおよびベースアドレスのタイマがそれぞれ終了したかどうかを示すことが好ま しい。最上位１９ビットは未使用であることが好ましい。 図３．７に示されたＥＤＴＯＶタイムアウト割り込みクリア（ＴＯＣＬＲ）レ ジスタは本発明の好ましい実施例の第３の状態レジスタである。ＴＯＣＬＲレジ スタの最下位ビットはＥＤＴＯＶ割り込み（ＥＩ）フィールド３３１を含んでい る。ＥＩフィールド３３１のビットがセットされる場合、ＥＤＴＯＶエンジンか らの割り込みは外部処理装置に対してペンディングである。最上位３１ビット３ ３３は未使用であることが好ましい。 図３．８に示されたＥＤＴＯＶタイムアウトＦＩＦＯカウンタ（ＴＯＦＩＦＯ ＣＴＲ）は、本発明の好ましい実施例の第４の状態レジスタである。ＴＯＦＩＦ ＯＣＴＲは、割り込みが状態機械１０２によってセットされた時（すなわち、後 述されるように、ゼロがデクレメンタ回路１０１によって検出される時）にＴＯ ＸＲＩＦＩＦＯレジスタの終了ＦＩＦＯエントリの数を示すＣＴＲフィールド３ ３５を有する。最上位２９ビット３３７は未使用であることが好ましい。 図３．９に示された送信エンジンＥＤＴＯＶタイマコマンド（ＥＤＴＸＣＭＤ ）レジスタは本発明の好ましい実施例の第１のコマンドレジスタである。コマン ド（ＣＭＤ）フィールド３３９は、タイマを開始あるいはタイマを停止するよう に状態機械１０２に指令するようにロードすることができる。ＣＭＤフィールド ３３９は”ノー・オペレーション”コマンドでロードすることもできる。さらに 、１６ビットのＸＲＩフィールド３４１は、コマンドで実行されるべきタイマの アドレスでロードされる。最上位１４ビット３４５は未使用であることが好まし い。 図３．１０に示された受信エンジンＥＤＴＯＶタイマコマンド（ＥＤＲＸＣＭ Ｄ）レジスタは本発明の好ましい実施例の第２のコマンドレジスタである。ＥＤ ＲＸＣＭＤレジスタは本質的にＥＤＴＸＣＭＤレジスタと同一である。しかしな がら、本発明の好ましい実施例において、外部受信器エンジンから状態機械１０ ２へのコマンドはＥＤＲＸＣＭＤレジスタに書き込まれ、送信エンジンから状態 機械１０２へのコマンドはＥＤＴＸＣＭＤレジスタに書き込まれる。 図３．１１に示されたＥＤＴＯＶタイマコマンドレジスタ（ＡＲＭＣＭＤ）は 本発明の好ましい実施例の第３のコマンドレジスタである。ＡＲＭＣＭＤレジス タは、コマンド（ＣＭＤ）フィールド３３９とＸＲＩフィールド３４１とを有し ている。ＣＭＤフィールド３３９およびＸＲＩフィールド３４１は、他の２つの コマンドレジスタのＣＭＤフィールド３３９およびＸＲＩフィールド３４１と同 一であることが好ましい。さらに、ＡＲＭＣＭＤレジスタは、好ましくは、１ビ ットのＥＮＥＤＴＯＶフィールド３４３を有している。ＥＮＥＤＴＯＶフィール ド３４３は、ＥＮＥＤＴＯＶフィールド３４３の状態に応じてＥＤＴＯＶエンジ ン１００を作動させたり、非作動にさせたりする。 状態機械／デクレメンタ回路動作 図４は、状態機械１０２の動作を示す状態図である。本発明の好ましい実施例 によれば、状態機械は、状態毎に移動し、値は、ＭＳクロックの各正のエッジに 基づいてレジスタ１０３、１２１、１２３、１２５、１２７にロードされる。ア イドル状態４０１で開始し、次の状態機械１０２の状態は５つの条件の状態によ って決定される。第１の条件（走査開始）は、入力として状態機械１０２に結合 される走査ビットによって決定される。走査ビットは走査間隔の終了にセットさ れる。第２の条件（イネーブル）は状態機械１０２に結合されたイネーブルビッ ト３４３によって決定される。イネーブルビット３４３は、ＡＲＭＣＭＤレジス タにあり、ＥＤＴＯＶエンジンがイネーブルされることを示すようにセットされ る。第３の状態（受信エンジンコマンド）は、ＥＤＲＸＣＭＤレジスタの最下位 ２ビット（すなわち、ＣＭＤフィールド３３９）の状態によって決定される。第 ４の条件（送信器エンジンコマンド）は、ＥＤＴＸＣＭＤレジスタの最下位２ビ ット（すなわち、ＣＭＤフィールド３３９）の状態によって決定される。第５の 条件（アームコマンド）はＡＲＭＣＭＤレジスタの最下位２ビット（すなわち、 ＣＭＤフィールド３３９）の状態によって決定される。 イネーブルビット３４３および走査ビットの両方がセットされるならば、状態 機械１０２は、他の条件の状態にもかかわらずアイドル状態４０１からＷＡＩＴ ＲＤ状態に入る。ＷＡＩＴＲＤ状態４０３において、状態機械１０２は、外部Ｄ ＭＡコントローラの４ワードのダイレクト・メモリ・アクセス（ＤＭＡ）読み出 し動作をリクエストする。ＤＭＡコントローラによって戻される４ワードは、Ａ ＣＮＴレジスタおよびＥＢＰＴＲレジスタの値によってアドレス指定される。次 に、状態機械１０２は、ＤＭＡコントローラ１３７からのＤＭＡ肯定応答信号の 戻りを待つ。ＤＭＡ肯定応答信号の表明に基づいて、状態機械１０２はＲＥＡＤ 状態４０５に入る。図５はＲＥＡＤ状態４０５のより詳細な状態図である。ＲＥ ＡＤＩ状態５０１において、入力レジスタ１０３は、ＤＭＡコントローラによっ て戻された第１のワードをロードすることができる。 一度入力レジスタ１０３が現在のワードでロードされると、タイムアウト検出 回路１０５および非作動検出回路１０６は、現在のワードの各タイマが１６進数 値“００”あるいは“ＦＦ”ｈであるかどうかを決定する。現在のワード内の４ つのタイマのいずれかがゼロに等しいかどうかに関する表示は、その時、タイム アウト検出回路および非作動検出回路１０５、１０６から信号ライン１０９ａ〜 １０９ｄ上の状態機械１０２に結合されている。表明される各タイムアウト検出 信号ライン１０９ａ〜１０９ｄは、関連タイマが終了したことを表示する。入力 レジスタ１０３のタイマ値の中のいずれか１つの値が“ＦＦ”ｈであるならば、 適当な出力１１１ａ〜１１１ｄは、関連タイマが不作動であることを表示するよ うに表明される。 次に、状態機械１０２はＲＥＡＤ２状態５０３に入る。ＲＥＡＤ２状態５０３ では、状態機械１０２は、第１のワードをロードし、ＤＭＡコントローラ１３７ から第２のワード（第２の４つのタイマ）の受信を待つ。第１のワードを入力レ ジスタ１０３にロードすることに成功することに基づいて、タイムアウト検出回 路および非作動検出回路１０５、１０６からの出力の状態は第１の４つのタイマ 値の中の値によって決定される。入力レジスタ１０３の第１のワードのタイマの 各々は関連デクレメンタ１１３ａ〜１１３ｄに結合されている。状態機械１０２ によって、ＡＣＮＴレジスタに記憶された値は、次のＭＳクロックの正のエッジ で次のワードを示すように増分できる。ＴＯＦＵＬＬ信号およびＴＯＥＭＰＴＹ 信号は、ＴＯＸＲＩＦＩＦＯレジスタの状態を示すようにＴＯＸＲＩＦＩＦＯレ ジスタから状態機械１０２に結合される。 ＲＥＡＤ２状態５０３では、ＴＯＸＲＩＦＩＦＯレジスタが満杯でないならば 、ＤＡＴＸＳＥＬ信号ライン１３９ａ〜１３９ｄ上の状態機械１０２からマルチ プレクサ１１９ａ〜１１９ｄのそれぞれへのＤＡＴＸＳＥＬ出力信号は下記のよ うに各マルチプレクサ１１９ａ〜１１９ｄの出力を制御する。すなわち、（１） 任意のタイムアウトが表明されるならば、状態機械１０２からのＤＡＴＸＳＥＬ 信号の出力によって、各表明タイムアウト検出信号ライン１０９ａ〜１０９ｄに 関連したマルチプレクサ１１９ａ〜１１９ｄは“ＦＦ”ｈを出力する。（２）任 意の非作動検出信号１１１ａ〜１１１ｄが表明されるならば、ＤＡＴＸＳＥＬ信 号の出力によって、各表明非作動信号ライン１０９ａ〜１０９ｄに関連したマル チプレクサ１１９ａ〜１１９ｄは“ＦＦ”ｈを出力する。（３）１つのタイマに 関連したタイムアウト検出信号および非作動検出信号の両方が表明されないなら ば、デクレメンタ１１３ａ〜１１３ｄからの出力は関連マルチプレクサ１１９ａ 〜１１９ｄによって出力される。各マルチプレクサ１１９ａ〜１１９ｄからの値 出力は、ＲＥＡＤ２状態５０３中に生じるＭＳクロックの正のエッジで第１のレ ベル出力レジスタ１２１にロードされる。ＭＳクロックは、クロック信号ライン １２０で各出力レジスタ１２１、１２３、１２５、１２７に結合される。タイマ が終了した場合に“ＦＦ”ｈの値を出力することによって、状態機械１０２はタ イマを非作動状態にリセットする。 さらに、タイマのいずれかが終了されたならば（すなわち、タイムアウト検出 信号１１９ａ〜１１９ｄの中のいずれか１つ以上が表明されるならば）、状態機 械１０２は、（ＡＣＮＴレジスタによって決定されたような）終了タイマ値を含 むワードのベースアドレスを状態機械１０２からの、およびＴＯＸＲＩＦＩＦＯ レジスタの入力に結合された、ＷＲＴＯＦ信号出力を表明することによってＴＯ ＸＲＩＦＩＦＯレジスタにロードする。ＴＯＸＲＩＦＩＦＯレジスタは、それの 各々がワード内の特定のタイマが終了したかどうかを示す４ビットでもロードさ れる。例えば、１ワードがアドレス（すなわち、ＸＲＩ値）“０ ００００ １ ０１０”のタイマアレイ２００から読み出されると仮定する（９ビットＸＲＩ値 によって５１２ワードの各々はアドレス指定できることに注目）。このワードは 入力レジスタ１０３にロードされる。このワード内の第２のタイマだけが終了し たならば、ＴＯＸＲＩＦＩＦＯレジスタは、ＴＯＸＲＩＦＩＦＯレジスタの０〜 ８ビットのＸＲＩ値“０ ００００ １０１０”およびビット９〜１２の“０１ ００”でロードされる。ビット９〜１２は、第２のタイマだけが終了したことを 示す。第１および第２のタイマの両方が終了したならば、第１の９つのビットの 値は同じままであるが、ビット９〜１２の値は“１１００”である。 しかしながら、ＴＯＦＵＬＬ信号がＲＥＡＤ２状態５０３で表明されるならば 、ＤＡＴＸＳＥＬ出力信号が下記のように各マルチプレクサ１１９ａ〜１１９ｄ の出力を制御する。すなわち、（１）任意のタイムアウト検出信号ライン１０９ が表明されるならば、ＤＡＴＸＳＥＬ信号の出力によって、各表明タイムアウト 検出信号ライン１０９ａ〜１０９ｄに関連したマルチプレクサ１１９ａ〜１１９ ｄは“００”を出力する。（２）任意の非作動検出信号１１１ａ〜１１１ｄが表 明されるならば、ＤＡＴＸＳＥＬ信号の出力によって、各表明非作動信号ライン １０９ａ〜１０９ｄに関連したマルチプレクサ１１９ａ〜１１９ｄは“ＦＦ”ｈ を出力する。（３）１つのタイマに関連したタイムアウト検出信号および非作動 検出信号の両方が表明されないならば、デクレメンタからの出力は関連マルチプ レクサ１１９ａ〜１１９ｄから出力される。マルチプレクサ１１９ａ〜１１９ｄ からの出力は、クロック信号ライン１２０上のＭＳクロック信号の次の正のエッ ジで第１のレベル出力レジスタ１２１に結合され、ロードされる。あるタイマが 終了し、ＴＯＦＵＬＬ信号が表明された場合にマルチプレクサ１１９ａ〜１１９ ｄが“００”の値を出力することによって、本発明は、比較的少数のタイムアウ トタイマがある時間内に外部プロセッサ（例えば、プロトコルプロセッサ）に通 信されることを確実にする。すなわち、（ＴＯＸＲＩＦＩＦＯが４ワードの深さ である実施例における）終了されたタイマアレイ２００内で整然としている第１ の１６のタイマだけが認識される。“００”の値を各付加タイマのためのタイマ アレイ２００にロードし戻すことによって、付加タイマが終了したという事実も 、 （付加タイマが次の走査間隔でタイムアウトする前に他の１６のタイマがタイマ アレイ２００から読み出されない限り）次の走査間隔まで保管される。ＲＥＡＤ ２状態５０３の終了によって、第２のワードは入力レジスタ１０３で受信され、 第１のワードのための新しい値が第１のレベル出力レジスタ１２１にロードされ る。第２のワードに関連した非作動検出回路およびタイムアウト検出回路１０６ 、１０５からの出力は状態機械に結合される。さらに、ＲＥＡＤ２状態５０３の 終了によって、入力レジスタ１０３の内容は、各デクレメンタ１１３ａ〜１１３ ｄの入力に結合される。 次に、状態機械１０２はＲＥＡＤ３状態５０５に入る。ＲＥＡＤ３状態５０５ は本質的にＲＥＡＤ２状態５０３と同一である。ＴＯＸＲＩＦＩＦＯレジスタが 満杯でないならば、ＤＡＴＸＳＥＬ出力は各マルチプレクサ１１９ａ〜１１９ｄ の出力を下記のように制御する。すなわち、（１）（第２のワードに関連した） 任意のタイムアウト検出信号ライン１０９が表明されるならば、ＤＡＴＸＳＥＬ 信号の出力によって、各表明タイムアウト検出信号ライン１０９ａ〜１０９ｄに 関連したマルチプレクサ１１９ａ〜１１９ｄは“ＦＦ”を出力する。（２）（第 ２のワードに関連した）任意の非作動検出信号１１１ａ〜１１１ｄが表明される ならば、ＤＡＴＸＳＥＬ信号の出力によって、各表明非作動信号ライン１０９ａ 〜１０９ｄに関連したマルチプレクサ１１９ａ〜１１９ｄは“ＦＦ”ｈを出力す る。（３）（第２のワードの）１つのタイマに関連したタイムアウト検出信号お よび非作動検出信号の両方が表明されないならば（すなわち、タイマが作動して いる）、各作動しているタイマに関連したデクレメンタ１１３ａ〜１１３ｄから の出力は関連マルチプレクサ１１９ａ〜１１９ｄから出力される。 さらに、第２のワードにおけるタイマのいずれかが終了されたならば（すな わち、タイムアウト検出信号１１９ａ〜１１９ｄの中のいずれか１つ以上が表明 されるならば）、状態機械１０２は、（ＡＣＮＴレジスタによって決定されたよ うな）ワードのベースアドレスを状態機械１０２からのおよびＴＯＸＲＩＦＩＦ Ｏレジスタの入力に結合されたＷＲＴＯＦ信号出力を表明することによってＴＯ ＸＲＩＦＩＦＯレジスタにロードする。ＴＯＸＲＩＦＩＦＯレジスタのビット９ 〜１２は、ワード内の特定のタイマが終了したかどうかを示す４ビットでもロー ドされる。 ＴＯＦＵＬＬ信号が表明されるならば、ＤＡＴＸＳＥＬ出力信号が下記のよう に各マルチプレクサ１１９ａ〜１１９ｄの出力を制御する。すなわち、（１）任 意のタイムアウト検出信号ライン１０９が表明されるならば、ＤＡＴＸＳＥＬ信 号の出力によって、各表明タイムアウト検出信号ライン１０９ａ〜１０９ｄに関 連したマルチプレクサ１１９ａ〜１１９ｄは“００”を出力する。（２）任意の 非作動検出信号１１１ａ〜１１１ｄが表明されるならば、ＤＡＴＸＳＥＬ信号の 出力によって、各表明非作動信号ライン１０９ａ〜１０９ｄに関連したマルチプ レクサ１１９ａ〜１１９ｄは“ＦＦ”ｈを出力する。（３）１つのタイマに関連 したタイムアウト検出信号および非作動検出信号の両方が表明されないならば、 デクレメンタ１１３ａ〜１１３ｄからの出力は関連マルチプレクサ１１９ａ〜１ １９ｄから出力される。したがって、ＴＯＸＲＩＦＩＦＯレジスタが満杯である ならば、終了したタイマに関連した各ＤＡＴＸＳＥＬ信号によって、マルチプレ クサ１１９ａ〜１１９ｄは“００”を出力する。 次のＭＳクロックの正のエッジで、状態機械１０２は、ＲＥＡＤ４状態５０７ に入り、ＤＭＡコントローラ１３７に戻される第３のワード（すなわち、第３の ４つのタイマ）を入力レジスタ１０３にロードする。ＡＣＮＴレジスタに記憶さ れた値は、次のワードを示すように増分され、状態機械１０２によって、ＡＣＮ Ｔレジスタは、次のＭＳクロックの正のエッジで再度増分できる。さらに、第１ のレベル出力レジスタ１２１からの出力は、クロック信号ライン１２０上のＭＳ クロック信号の正のエッジで第２のレベル出力レジスタ１２３にロードされる。 同時に、各マルチプレクサ１１９ａ〜１１９ｄからの出力は第１のレベル出力レ ジスタ１２１にロードされる。ＤＭＡ書き込みを実行するリクエストが要求され ることを除いて、ＲＥＡＤ４状態５０７はＲＥＡＤ３状態５０５と同一である。 さらに、ＡＲＭＣＭＤレジスタのイネーブルビットが表明されないならば、状態 機械１０２はアイドル状態４０１に戻る。 ＡＲＭＣＭＤレジスタのイネーブルが表明されるならば、状態機械１０２は、 その時、ＷＡＩＴＷＲＩ状態４０７に入る（図４を参照）。第１、第２および第 ３のレベル出力レジスタ１２１、１２３、１２５は、タイマアレイ２００に記憶 し戻される新しい値でロードされる。さらに、ＴＯＸＲＩＦＩＦＯレジスタのベ ースアドレスおよびオフセットビットは、少なくとも１つの終了タイマを含んだ 第１の３ワードの各々に対して書き込まれる。ＷＡＩＴＷＲＩ状態４０７では、 状態機械１０２は、ＲＥＡＤ２状態、ＲＥＡＤ３状態、およびＲＥＡＤ４状態５ ０３、５０５、５０７で使用されるのと同じロジックを使用する非作動検出回路 およびタイムアウト検出回路１０６、１０５のラッチ出力に基づいてマルチプレ クサ１１９ａ〜１１９ｄを制御する。したがって、タイマアレイ２００の第４の ワードに書き戻される値は第１のレベル出力レジスタ１２１にロードされ、他の 値の各々は１つの出力レジスタにシフトダウンされる。肯定応答信号がＤＭＡ書 き込みのリクエストに応じて状態機械１０２に戻される場合、状態機械１０２は 、次のＭＳクロックの正のエッジでＷＲＩＴＥ状態４０９に入り、次のＤＭＡ書 き込みをリクエストする。出力レジスタ１２１、１２３、１２５、１２７の全て ４つの内容がタイマアレイに書き戻されるまで、状態機械１０２はＤＭＡ書き込 みをリクエストし続ける。ＴＯＥＭＰＴＹ信号が表明されないならば、状態機械 １０２はＴＯＦＩＦＯＣＴＲレジスタを増分する。ＡＣＮＴＲがＭＡＸＸＲＩ値 に等しくないならば、走査が完了せずに、ＡＣＮＴは次の正のＭＳクロックエッ ジで増分される。 ＡＲＭＣＭＤレジスタのイネーブルビットが非表明されるならば、状態機械は アイドル状態４０１に戻る。ＡＲＭＣＭＤレジスタのイネーブルビットが表明さ れ、ＥＤＲＸＣＭＤレジスタにペンディングＣＭＤがあるならば、状態機械はＲ ＸＣＭＤ１状態４１１に入る。ＲＸＣＭＤ１状態４１１は後述される。 （１）ＡＲＭＣＭＤレジスタのイネーブルビットが表明され、（２）ＥＤＲＸ ＣＭＤレジスタにペンディングコマンドがなく、かつ（３）ＡＲＭＣＭＤレジス タにペンディングコマンドがあるならば、状態機械はＡＲＭＣＭＤ１状態４１３ に入る。ＡＲＭＣＭＤ１状態４１３は後述される。 （１）ＡＲＭＣＭＤレジスタのイネーブルビットが表明され、（２）ＥＤＲＸ ＣＭＤレジスタにペンディングコマンドがなく、（３）ＡＲＭＣＭＤレジスタに ペンディングコマンドがなく、かつ（４）ＥＤＴＸＣＭＤにペンディングコマン ドにあるならば、状態機械はＴＸＣＭＤ１状態４１５に入る。ＴＸＣＭＤ１状態 ４１５は後述される。 （１）ＡＲＭＣＭＤレジスタのイネーブルビットが表明され、（２）コマンド レジスタのいずれにもペンディングコマンドがなく、かつ（３）走査が完了され ないならば、状態機械はＷＡＩＴＲＤ状態４０３に戻る。 コマンドレジスタのいずれにもペンディングコマンドがなく、かつ走査が完了 されたならば、状態機械はアイドル状態４０１に戻る。 ＲＸＣＭＤ状態４１１では、状態機械は、ＥＤＲＸＣＭＤレジスタおよびＥＢ ＰＴＲレジスタのＸＲＩフィールドによって指定されたロケーションからＤＭＡ コントローラ１３７の単一ワードＤＭＡ読み出しをリクエストする。ＤＭＡリク エストの結果はデクレメンタ回路１０１の入力レジスタ１０３にロードされる。 次に、状態機械１０２は、ＰＬＳＥＬ信号ライン１３５上でＰＬＳＥＬ信号を非 表明し、使用可能であるロードマルチプレクサ１３１の出力はタイマアレイ２０ ０に書き込まれる。ロードマルチプレクサ１３１の出力はＩＳＥＬ信号１３３に よって制御される。ＩＳＥＬ信号１３３は、４つのタイマの中の１つ（すなわち 、３２の中から８ビット）に結合された２つの入力の中の１つを選択する３ビッ ト制御信号である。したがって、ＥＤＲＸＣＭＤレジスタのＸＲＩフィールド３ ４１の値（特に、本発明の好ましい実施例では、ＸＲＩフィールド３４１の最下 位２ビット）およびＣＭＤフィールド３３９の値は、３つのＩＳＥＬライン１３ ３の状態を決定する。“ＦＦ”ｈ（停止コマンドの場合）あるいはＥＤＴＯＶレ ジスタから取り入れた開始値（開始コマンドの場合）のいずれかは、ＸＲＩフィ ールド３４１によって識別されたタイマにロードし戻される。他の３つのタイマ の各々の値は、ロードマルチプレクサ１２９によって出力値に多重化されるタイ マアレイ２００から読み出される値から取り入れられる。次に、状態機械１０２ は、開始あるいは停止のいずれかをされるタイマのロケーションのタイマアレイ ２００への１ワードＤＭＡ書き込みをリクエストする。ＤＭＡ書き込みの完了時 に、走査ビットがセットされるならば、状態機械１０２はＷＡＩＴＲＤ状態４０ ３に入る。走査ビットがセットされないならば、状態機械１０２はアイドル状態 ４０１に戻る。 状態機械１０２は、ＡＲＭＣＭＤ状態およびＴＸＣＭＤ状態４１３、４１５の 両方で本質的に同じように作動する。唯一の差異はソースＸＲＩフィールド３４ １およびソースＣＭＤフィールド３３９である。 比較的大量のＥＤＴＯＶタイマが非常に小さいプロセッサオーバーヘッドおよ び非常に小さいハードウェアオーバーヘッドで管理できることが本発明の好まし い実施例の上記説明から分かる。したがって、本発明は、ハードウェアタイマの 長所およびソフトウェアタイマの長所を単一のパイプラインタイマ装置で一緒に 結合する。したがって、本発明は、多数のタイマがプロセッサオーバーヘッドあ るいはハードウェアオーバーヘッドを実質的に増加することなしに保有されねば ならない状況の簡単、高速で安価な解決策を提供する。したがって、本発明は、 周知の光ファイバ通信プロトコルのような通信リンクにおけるＥＤＴＯＶ事象を 調時するのに理想的である。 多数の本発明の実施例が記載されている。それにもかかわらず、いろいろな修 正が本発明の精神および範囲から逸脱しないで行えるということが理解される。 例えば、タイマアレイ２００からのＤＭＡ読み出しは任意の長さのものであって もよい。ＤＭＡリクエストの長さは必要とされる出力レジスタ数を決定すること が好ましい。さらに、タイマアレイ２００は、ＤＭＡコントローラ１３７にアク セスできる任意のメモリに記憶できる。さらに、タイマの非動作状態および終了 状態を示すために使用される値は、便宜上選択され、任意の値であってもよい。 さらに、１つの各走査間隔だけ各作動しているタイマの値をデクレメントさせる ことが好ましいが、タイマの値は任意の値だけデクレメントすることができる。 また、タイマ値は本発明の他の実施例で増分することができる。さらに、ワード の長さおよびタイマ値が便宜上選択される。他の長さは、本発明の他の実施例で 使用することができる。さらに、開示された特定の状態機械レジスタは任意であ り、いかなる方法でも構成されてもよいしあるいは状態機械で使用されるコンピ ュータに組み込んだ値であってもよい。例えば、ＥＤＲＸＣＭＤレジスタのＣＭ Ｄフィールドは、第１１番目および第１２番目のビットを含むこともある。ＳＩ レジスタはコンピュータに組み込んだ値と取り換えることができる。多数の他の 変更が可能である。したがって、本発明は、特定の図示された実施例によって限 定されないで、添付クレームの範囲によってのみ限定される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者 サリバン，ジェニファー アメリカ合衆国 92646 カリフォルニア 州，ハンティングトン ビーチ，バレー フォージ ドライブ 10131

Claims (1)

1. 【特許請求の範囲】 １． タイマアレイ内に記憶されたタイマ値を有する複数のタイマを管理するタ イママネージャにおいて、 （ａ）入力ポートおよび出力ポートを有し、前記入力ポートで少なくとも１ つのタイマ値を含む入力ワードを入力レジスタに受信し、タイマ値がアイドル値 あるいは終了値のいずれでもないならば、前記受信タイマ値をデクレメントさせ 、かつ前記出力ポートにデクレメントされた値を供給するデクレメンタ回路と、 （ｂ）前記デクレメンタ回路に結合され、前記タイマアレイからタイマ値の ＤＭＡ転送をリクエストし、および前記入力ポートを通してタイマ値を前記デク レメンタ回路にロードし、かつ前記デクレメンタ回路から出力された前記タイマ 値を前記タイマアレイに記憶する制御装置と、を含むことを特徴とするタイママ ネージャ。 ２． 前記デクレメンタ回路が、 （ａ）タイマ値が終了値に等しい時を決定するゼロ検出器と、 （ｂ）前記デクレメンタ回路に結合され、どのタイマが終了値に等しいかを 示す値を記憶するＦＩＦＯと、を更に含み、 前記ＦＩＦＯが充満でない場合のみ値が前記ＦＩＦＯに記憶され、かつ前 記デクレメンタによって前記タイマアレイにロードされた前記値は、前記値がデ クレメントされた時に前記ＦＩＦＯが充満であるならば、前記終了値に等しく、 かつ前記値がデクレメントされた時に前記ＦＩＦＯが充満でないならば、前記ア イドル値に等しいことを特徴とする請求項１記載のタイママネージャ。 ３． 前記制御装置が状態機械であることを特徴とする請求項１記載のタイママ ネージャ。 ４． ２，０４８のタイマまでが管理でき、各々が最短約１μｓの分解能を有す ることを特徴とする請求項１記載のタイママネージャ。 ５． 前記制御装置に結合されたＭＡＸＸＲＩレジスタが、前記タイマアレイに 記憶されたワードの中のどれだけの数がアクティブに管理されるべきであるかを 示すことを特徴とする請求項４記載のタイママネージャ。 ６． 前記デクレメンタ回路が、 （ａ）前記制御装置に結合された出力を有し、その各々が、前記入力ポート で受信されたタイマ値がタイムアウト値に等しいかどうかを示すタイムアウト検 出信号を前記制御装置に出力するタイムアウト検出回路と、 （ｂ）第１の入力、第２の入力、出力および制御入力を有し、前記第１の入 力が前記入力ポートに結合されていて、前記第２の入力がタイムアウト値に結合 されていて、前記出力が前記出力ポートに結合されており、および前記制御入力 が前記制御装置に結合されており、入力ワードを受信し、かつ前記入力ワード入 力と同じタイマ数を含む出力ワードを出力し、前記出力ワードの各タイマ値が前 記入力ワードのタイマ値の中の１つに関連しており、かつ前記出力ワードのタイ マ値が前記制御装置によって選択可能であり、前記出力タイマ値が、 （１）前記入力ワードの関連タイマ値、あるいは、 （２）タイムアウト値、の中から選択されている、第１のマルチプレクサと 、 を含むことを特徴とする請求項１記載のタイママネージャ。 ７． 前記第１のマルチプレクサが非作動値に結合された第３の入力を有し、か つ前記出力ワードのタイマ値も前記非作動値に等しいように前記制御装置が選択 できることを特徴とする請求項６記載のタイママネージャ。 ８． 入力ワードタイマ値に関連した前記タイムアウト検出器出力が表明された 事実がログされる場合、前記制御装置によって、前記出力ワードのタイマ値が非 作動値に等しいように前記第１のマルチプレクサが選択することを特徴とする請 求項７の記載タイママネージャ。 ９． どのタイマ値によってタイムアウト信号がタイムアウト検出器によって表 明されたかをログするファーストイン・ファーストアウトレジスタとして構成さ れるＴＯＦＩＦＯレジスタを更に含むことを特徴とする請求項７記載のタイママ ネージャ。 １０．前記入力ポートが入力レジスタであることを特徴とする請求項７記載のタ イママネージャ。 １１．前記デクレメンタ回路が、 （ａ）前記入力レジスタに結合され、その各々が前記入力ポートに受信され たタイマ値が非作動値に等しいかどうかを示す非作動検出信号を前記制御装置に 出力する非作動検出器回路を更に含み、 前記出力タイマ値が非作動値であるように選択することもでき、かつ前記 制御装置が、前記タイムアウト検出器回路および非作動検出器回路の出力に基づ いて前記第１のマルチプレクサの出力を制御することを特徴とする請求項８記載 のタイママネージャ。 １２．前記出力ポートが、ロード値に結合された第１の入力と前記第１のマルチ プレクサの出力に結合された第２の入力と、を有する第２のマルチプレクサであ ることを特徴とする請求項９記載のタイママネージャ。 １３．前記デクレメンタ回路が、前記第１のマルチプレクサと前記第２のマルチ プレクサとの間に結合され、前記第１のマルチプレクサからのワード出力を記憶 する少なくとも１つの出力レジスタを更に含み、前記ワードの各々は、各ワード が前記少なくとも１つの出力レジスタへの入力である順序で少なくとも１つの出 力レジスタから前記第２のマルチプレクサへの出力であることを特徴とする請求 項１０記載のタイママネージャ。 １４．（ａ）前記出力ポートが、出力と、第１の入力と、第２の入力と、前記制 御装置に結合され、前記第１の入力あるいは前記第２の入力が前記出力に結合さ れるべきであるかどうかを選択する選択ラインと、を有する第２のマルチプレク サであり、 （ｂ）前記デクレメンタが、出力と、第１の入力と、第２の入力と、前記 制御装置に結合され、前記第１の入力あるいは前記第２の入力が前記出力に結合 されるべきであるかどうかを選択する選択ラインと、を有する第３のマルチプレ クサを有し、 （ｃ）前記第２のマルチプレクサの第１の入力が前記第３のマルチプレク サの出力にされており、 （ｄ）前記第２のマルチプレクサの第２の入力が前記第１のマルチプレク サの出力に結合されており、 （ｅ）前記第３のマルチプレクサの第１の入力が前記入力レジスタの出力 に結合されており、 （ｆ）前記第３のマルチプレクサの第２の入力が開始値に結合されており 、 （ｇ）前記制御装置がタイマを開始するように指令された場合、前記制御 装置によって、前記第２および第３のマルチプレクサの選択ラインが、前記デク レメンタ回路に選択タイマ値が前記開始値に等しいワードを出力させることを特 徴とする請求項１１記載のタイママネージャ。 １５．前記第３のマルチプレクサの第２の入力に結合されたＥＤＴＯＶレジスタ は前記開始値を示していることを特徴とする請求項１２記載のタイママネージャ 。 １６．前記制御装置に結合され、タイマを開始するように前記制御装置を指令す る少なくとも１つのコマンドレジスタを更に含み、前記コマンドレジスタが外部 制御プロセッサにアクセスできることを特徴とする請求項１３記載のタイママネ ージャ。 １７．前記第３のマルチプレクサが、前記制御装置が前記第３および第２のマル チプレクサを通して前記出力ポートに非作動値を結合できるように、前記非作動 値に結合された第３の入力を有することを特徴とする請求項１２記載のタイママ ネージャ。 １８．前記状態機械が、外部ＤＭＡコントローラが前記タイマアレイからのＤＭ Ａ読み出し動作を実行し、かつ前記タイマアレイからの読み出された値を前記デ クレメンタ入力レジスタにロードすることをリクエストする前記ＤＭＡコントロ ーラに結合されていることを特徴とする請求項１４記載のタイママネージャ。 １９．前記制御装置が、ＤＭＡで読み出されるワード数が１に等しいか、あるい はデクレメンタ回路における出力レジスタの数に等しいか、のいずれかであるこ とをリクエストできる請求項１５記載のタイママネージャ。