JPH10510659A - 擾乱が減ぜられたフラッシュ・メモリ・システム及びその方法 - Google Patents

Abstract

(57)【要約】 読取り動作中に消去セルが擾乱される傾向を低減したフラッシュ・メモリ・システムが開示されている。フラッシュ・メモリ・セルのアレイ（２６）は、多重的な行及び列の形態に配列され、アレイ内の行の各々に配置されたセルの全ては共通ワード線（ＷＬＮ）に接続された制御ゲート（２２）を有し、且つ１列内のセルの全ては共通ビット線（ＢＬＮ）に接続されたドレイン（１６）を有する。制御回路（２８，３０，３２，３４，３６）は、メモリ動作を実行するために用いられ、プログラム入力アドレスに基づきアレイ・セルをプログラムするためのプログラム回路と、読取り入力アドレスに基づきアレイ・セルを読取るための読取り回路とを含んでいる。読取り回路は、読取り入力アドレスによって決定されたアレイ（２６）における複数のワード線（ＷＬＮ）の内の選択された１つに読取り電圧を印加すべく機能する。擾乱制限手段（３０）は、読取り回路がワード線の内の選択された１つに読取り電圧を印加する期間を制限するために用いられる。

Description

【発明の詳細な説明】 擾乱が減ぜられたフラッシュ・メモリ・システム及びその方法 発明の背景 １．発明の分野 本発明は、フラッシュ・メモリ・システムに関し、特に、消去されたフラッシ ュ・セルを擾乱する傾向を低減したことによって改善されたデータ保存を為すメ モリ・システムに関する。 ２．背景技術 フラッシュ・メモリ・システムは、不揮発性データ記憶容量及び比較的大きな 容量を提供すべく開発されてきた。これらメモリ・システムの記憶容量をいっそ う増大する試みとして、個々のメモリ・セルのサイズが著しく低減されてきた。 以下に説明するように、このセル・サイズに関する低減は、そのセルのデータ保 存に関する減少が伴われ、その理由としては、読取り動作を含む様々なメモリ動 作の間、セルのプログラムされた状態を擾乱する傾向又は乱す傾向が増大するか らである。 添付図面で参照されるように、図１Ａはプログラム動作を実行するために電圧 が印加された状態の例示的な従来のフラッシュ・メモリ・セル１０を示す。この 例示的なセル１０はＰ型基板１２内に形成されている。Ｎ＋ソース領域１４及び Ｎ＋ドレイン領域１６もまた基板内に形成されている。これらソース及びドレイ ンの領域１２及び１４は隔てられて、中間チャネル領域１２ａを画成している。 フローティング・ゲート１８がチャネル領域１２ａの上方に配置されて、該チ ャネル領域から薄い（１００オングストローム）ゲート酸化物だけ隔てられてい る。このフローティング・ゲート１８はドープされたポリシリコンから形成され 、容量結合を除いて他のセル要素から電気的に絶縁されている。ポリシリコン制 御ゲート２２がこのフローティング・ゲート１８の土方に配置され、共重合誘電 体２４によってフローティング・ゲートと１８から分離されている。 セル１０の状態は、フローティング・ゲート１８に電荷を付加したり、該フロ ーティング・ゲートから電荷を除去することによって変更される。この電荷の差 によって、セル１０の閾電圧が変更されて、以下説明されるようにセル１０の状 態が読取り動作で確かめられる。セル１０が消去状態であれば、一般的には相対 的に小さな負の電荷がフローティング・ゲート上にある。セル１０がプログラム 状態であれば、一般的には相対的に大きな負の電荷がフローティング・ゲート上 にある。 図１Ａに示されるセル１０はプログラミング動作用に構成されている。正の電 圧（一般的には＋６ボルト）がドレイン１６に印加され、ソースは接地されてい る。大きな正の電圧（一般的には＋１２ボルト）が制御ゲート２２に印加される 。これらの状態は電界を作り出すこととなり、それによって電子がソース領域１ ４からドレイン領域１６へ加速される。更に、電界が制御ゲート２２に作用され た前記正電圧によっても作り出されることとなる。ソースからドレインへ移動す る電子の幾らかは充分なエネルギーを有することとなって、ゲート酸化物２０を 通過してフローティング・ゲートに集まる。このメカニズムは、しばしば、ホッ トエレクトロン注入(hot electron injection)と呼称される。フローテイング・ ゲート１８へ転送される電荷量はまさに時間に依存する。一般的なプログラミン グ動作は、図１Ａの状態が、例えば１０ミリ秒程度が可能な相対的に長い持続時 間、存在することを要求する。比較として、典型的な読取り動作は、一般的に、 百ナノ秒未満を費やすことになる。 図１Ｃは、フラッシュ・セルを読取るための例示的な状態を示す。ソース領域 １４は接地されており、ドレイン領域は小さな正の電圧（一般的には、＋１から ＋２ボルト）に接続されている。正の電圧（一般的には、＋５．５ボルト）が制 御ゲート２２に印加される。フローティング・ゲート１８上に存在する電子はセ ルの閾電圧を変更する、即ちセルに１マイクロアンペアの電流を導通するように なすべく印加されなければならない制御ゲート対ソース電圧を変更することとな る。プログラムされていないセルは一般的には＋３ボルトの相対的に低い閾電圧 を有することとなり、プログラム済みセルは＋５から＋６ボルトのプログラム済 み閾電圧を一般的には有することとなる。 セル１０がプログラムされていると仮定すると、＋５．５ボルトのゲート-ソ ース電圧は前記プログラム済み閾電圧に接近しているので、ほんの僅かな電流し か流れない。セル電流が無いことは、セルがプログラムされていることを示し、 それによってセルの状態を示す。プログラム済みセルは、共通した慣習で、論理 「０」を示す。もしセルが消去済み状態であれば、＋５．５ボルトのゲート-ソ ース電圧は＋３ボルトの消去済み閾電圧を越えることとなる。従って、そのセル は電流を導通し、それによって該セルが消去済みセルであることを示す。共通し た慣習によって、消去済みセルは論理「１」で表現する。 図１Ｃに示されていないが、読取り動作中、セル電流は電圧に変換されて、セ ンス増幅器によって基準電圧と比較される。従って、センス増幅器の出力は、セ ルが消去済み（論理「１」）であることを示す一方の状態となった、セルがプロ グラム済み（論理「０」）であることを示す他方の状態又は条件となる。 図１Ｂはフラッシュ・セル１０を消去するための状態を示す。大きな正の電圧 、一般的には＋１０ボルトがソース領域１４に印加され、ドレイン領域１６は浮 動状態に為される。更に、制御ゲート２２は接地される。殆どのフラッシュ・メ モリにおいて、複数セルの全て或いは大きなブロックが同時に消去される。従っ てこれらセルの全ては共通して＋１０ボルトに接続されたそれぞれのソース、接 地されたそれぞれの制御ゲート２２、並びに全て浮動状態と為されたそれぞれの ドレイン領域を有する。これらの状態はソース領域１４とフローティング・ゲー ト１８との間に生成される強力な電界を生み出す。この電界はフローティング・ ゲート１８上に存在する電子をその薄いゲート酸化物２０を通過させてソース領 域へ向かわせる。電子を転送するこのメカニズムは、ファウラー-ノルトハイム のトンネル効果(Fowler-Nordheim tunneling)と呼称される。電子の除去は、セ ルにプログラム済みセルから消去済みセルへの変化を生じさせる。 消去動作において、フローティング・ゲート１８からあまりにも多くの電子を 除去して、正味の正電荷を残存させることがあり得る。これは、ゲート-ソース 電圧がゼロとなってすらセル電流を流す点まで閾電圧を低減する傾向がある。こ の「過消去」状態は好ましいものではなく、セルが読取り状態ではないときです らセルが電流を導通することとなる。この電流は、セルが実際に読取られている 際 の電流の流れをマスクする傾向があって、適切なメモリ動作を妨害する。 多くの消去動作は可能性のある過消去状態を修正するためのサブ動作を含む。 １つのそうしたサブ動作は、しばしば、「ヒール(heal)又は治療」サイクルと呼 称される。以下に説明するように、このヒール・サイクルは過消去を修正し、複 数のセルが消去動作の後により均一となるようにそれらのセルの消去閾電圧の分 布を低減する機能との双方の機能がある。 ヒール・サイクル中、セル全てのソース領域１４は接地されており、ドレイン 領域１６は全て浮動状態である。更に、制御ゲートは全て＋１２ボルト等の大き な正の電圧に接続されている。これらの状態によって、ソース領域１４とフロー ティング・ゲート１８との間には電界が形成されることとなる。この電界の強さ は、フローティング・ゲート１８の電圧の関数となり、その電圧は低い閾電圧を 有する過消去されているセルを含むセルにとってはより大きなものである。この 電界は電子をソース領域１４からフローティング・ゲート１８へ転送させること となって、セルの消去済み閾電圧を増大する。最低の閾電圧を有するセルは、最 大量に増大され、より高い閾電圧を有するものはさほどの影響を受けない。ヒー ル・サイクルは制御されて、セルの全ての消去済み閾電圧が、＋３ボルト等の何 等かの公称値に近づくようになる。 一般のフラッシュ・メモリ・システムは、理想的には、プログラム済み状態を 際限なく維持する。実際上、多くのメモリ・システムは、１０年から１００年の 範囲の期間、データを保持するように指定されている。データ損失の主要原因は 、電子がフローティングゲート１８から経時的にゆっくりと除去されることであ る。セル形態が漸次小さくなるにつれて、フローティング・ゲートに関連された 容量は非常に小さくなり、一般にはフェムト・ファラッド（１０^-15ファラッド ）程度となっている。従って、ほんの僅かな数の電子の除去が閾電圧において大 きな変化を生ずることとなる。 また留意されるべきことは、例え１つのセルの状態がそのフローティング・ゲ ート上の電荷変化によって変動しなくとも、そのメモリの性能はもはや使用不能 となる程度までに劣化していることがある。例えば、消去済み電圧とプログラム 済み電圧とが相互に接近すれば、読取り誤りのマージンが低減する。更に、メモ リ動作、特に読取り動作の実行に要求される時間はセル電流の大きさに依存する 。もし、セルの消去済み閾電圧が例えばフローティング・ゲート１８上の電子の 利得によって増大されたならば、セルは読取り動作において充分な電流を導通す ることができて、セルの状態が正しく読み取られることになる。しかしながら、 増大された閾電圧はセル電流の大きさを低減するものであり、その電流が、メモ リ仕様内（一般的には百ナノ秒程度）で読取り動作を実行すべく充分高速にアレ イ・ビット線の電圧状態をシフトできない点まで低減することとなる。 長期間にわたってデータを保持するフラッシュ・メモリの能力に影響する２つ の主要なメカニズムがある。一方のメカニズムは、しばしば、「読取り擾乱(rea d disturb)」と呼称され、他方がしばしば「ワード線擾乱(word line disturb) 」と呼称される。読取り擾乱はセル１０が読取られている状態の際に生ずる。図 １Ｃで参照できるように、読取り動作はドレイン領域１６に印加された正電圧（ ＋１から＋２ボルト）によってソース領域１４とドレイン領域１６との間に電界 を作り出す。ドレイン及びソースの領域間を移動する非常に少数の電子は、制御 ゲート２２の正電圧によって、フローティング・ゲート１８まで引き上げられる 程に充分なエネルギーを有することになる。従って、セルは読取り動作において ドレイン１６に隣接する領域内へのホットエレクトロン注入によってほんの僅か にプログラムされる。これは、読取り動作実行に要求される時間が従来のプログ ラム動作実行に要求される時間よりも相当に短くとも真実である。ドレインとソ ースとの間の電界の強さはチャネル１２ａの長さに逆比例し、そうしたチャネル 長はセル形態がより小さくなればより小さくなる。従ってこの読取り擾乱現象は 、セルのサイズが低減されるとより顕著となる。 ワード線擾乱は、大きな正電圧がセル１０の制御ゲート２２に印加されており 、セルの制御ゲートにアレイのワード線に接続されているような様々な状態で生 ずる。例えば、上述のヒール・サイクルにおいては、ソース領域１４が接地され ており、制御ゲートが＋１２ボルトに接続されている。これらの条件によって、 ファウラー-ノルトハイムのトンネル効果によって、少数の電子がソース領域１ ４からフローティング・ゲート１８へ転送されることになる。 読取り及びワード線擾乱の現象はほんの少量の電子の転送となるが、記憶に留 めるべきことは、単一のプログラミング動作の間に数１０万の読取り動作があり 得ることである。更に、小形態のセルにおけるフローティング・ゲートに関連さ れる容量は非常に小さいので、たった数千の電子の転送によっての電荷の変化が １ボルトのフローティング・ゲートに関するポテンシャル変化を生ずる。 本発明は、読取り及びワード線擾乱の上述した影響に改善された耐性を有する フラッシュ・メモリ・システムに向けられている。これの達成には、セル形態を 変更する必要性がなく、プログラミング動作、読取り動作、並びに消去動作を実 行するための基本メカニズムを変更することなしである。本発明のこうした長所 及びその他の長所は、以下の図面を伴う発明の詳細な説明を読むことによって当 業者には明かとなろう。 発明の概要 読取り動作中に消去済みセルが擾乱させられる傾向が低減されたフラッシュ・ メモリ・システムが開示されている。本システムは、多数の行及び列に配列され たフラッシュ・メモリ・セルのアレイを含む。アレイにおける各行内に配置され た複数セルの全ては、共通ワード線に接続されている制御ゲートを有し、１列内 の複数セルの全ては共通ビット線に接続されているドレインを有する。 本メモリ・システムは各種のメモリ動作を実行するための制御手段を含み、該 制御手段が、プログラム入力アドレスに基づきアレイの複数セルをプログラムす るためのプログラム手段と、読取り入力アドレスに基づきアレイの複数セルを読 取るための読取り手段とを含む。読取り手段は、読取り入力アドレスによって決 定されたようなアレイにおけるワード線の内の選択された１つに読取り電圧を印 加する機能がある。 更にまた、本メモリ・システムは、読取り手段がワード線の選択された１つに 読取り電圧を印加する期間を制限するための擾乱制限手段を含む。一実施例にお いて、前記擾乱手段はメモリ・システムのアドレス遷移検出回路を利用して、読 取り電圧が選択されたワード線に印加されている間の期間を制限する。 図面の簡単な説明 図１Ａ乃至図１Ｃは、プログラム動作、消去動作、並びに読取り動作をそれぞ れ実行するために構成された従来のフラッシュ・メモリ・セルを示す。 図２は、図１Ａ乃至図１Ｃに示されたような個々別々のセルを含むフラッシュ ・セル・アレイである。 図３は、本発明に従ったメモリ・システムのブロック図である。 図４は、図３のメモリ・システムのアドレス・バッファ回路の概略図である。 図５は、図３のメモリ・システムにおけるデータ・ラッチ回路を含むデータ出 力路の概略図である。 図６は、図３のメモリ・システムにおけるＸデコーダの概略図である。 図７は、図３のメモリ・システムの動作を示すタイミング図である。 発明の詳細な説明 再度、図面を参照すれば、図３は本メモリ・システムの例示的な実施例のブロ ック図である。本システムは、複数のフラッシュ・メモリ・セルから成るアレイ ２６を含む。このアレイの詳細は図２で見ることができる。アレイは、図１乃至 図１Ｃに開示されたように複数行及び複数列に配列された複数のセル１０を含む 。本実施例においては、合計でセル１０による５１２の行と５１２×８列とがあ る。１つの列内における複数セルの全ては、共通ビット線ＢＬＮに接続されたそ れらのドレイン領域１６を有し、１つの行内における複数セルの全ては、共通ワ ード線ＷＬＮに接続されたそれらの制御ゲート２２を有する。これらセルにおけ るソース領域１４の全ては一体的に共通ソース線ＳＬ（不図示）に接続されるか 、或いは複数セルから成る大きなブロックが、それらが一体的に共通ソース線Ｓ Ｌ（不図示）に接続されたそれらソース領域を有している。このソース線ＳＬは 回路共通に接続されるか、或いは他のポテンシャル（電位）に接続されて、消去 動作等を実行する。 メモリ・システムは合計１８のアドレス（Ａ０−Ａ１７）を受取り、セル・ア レイから８個のビット・ワードの１つを選択する。これらのアドレスはアドレス 遷移検出器２８に結合される。よく知られているように、アドレス遷移検出器回 路の主要な機能は、アドレス遷移を感知して、いつ入力されたアドレスの全てが 安定化してメモリ読取り動作が実行され得るようになるかを決定することである 。更に、この検出器は、アドレス遷移が最初に検出された際に、予想されるメモ リ読取り動作のために前もって様々なメモリ要素を調整するように機能すること が できる。適切なアドレス遷移検出器回路が、１９９５年７月２５日に出願されて 、「ADDRESS TRANSITION DETECTION（ＡＴＤ）CIRCUIT」と題された米国出願連 番第０８／５０６，１６８号に開示されている。ここで、この米国出願を引用す ることによって、その内容を本願に合体させる。 より詳細に説明されるように、検出器回路２８は１８個のアドレス入力に関し て遷移が先ず検出された際に高（ハイ・レベル）になる出力信号ＡＴＤを生成す る。信号ＡＴＤは、最終アドレス遷移が検出されるまで高のままであり、それに よって入力されたアドレスの全てはそれらの最終状態にあることを示し、セル・ アレイ２６の適切なワードがアドレスされ得る。ひとたび、ワードがアドレス指 定されると、メモリ読取り動作が完了し得る。信号ＡＴＤは、最後のアドレス遷 移の後の追加期間、高を維持することとなって、その指定されたメモリ動作が行 われ得る。読取り動作中、信号ＡＴＤは、追加の１５０ナノ秒、高を維持するこ とによってその選択されたワードが読取られ得る。 １８個のアドレスの内の９個、即ち、アドレスＡ０−Ａ７はＸデコーダ回路３ ０へ送られ、残りの９個（Ａ８−Ａ１７）はＹデコーダ回路３２へ送られる。Ｘ デコーダ回路３０は、それら９個の入力されたアドレスをデコード（複号化）し て、セル・アレイ２６における５１２のワード線ＷＬ０−ＷＬＮの内の１つを選 択すべく機能する。その選択されたワード線は、読取られるべき或いはプログラ ムされるべき８ビット・ワードを含む。メモリ読取り動作中、Ｘデコーダ回路３ ０は、図１Ｃによって示されたように、＋５．５ボルトをその選択されたワード 線ＷＬＮに印加すべく機能する。プログラム動作中、回路３０は、図１Ａによっ て示されたように、その選択されたワード線ＷＬＮに＋１２ボルトを印加すべく 機能する。 Ｙデコーダ３２はその受取った９個のアドレス・ビツトを用いて、選択ゲート 回路３４によってそのアドレス・ビットによって指示された８個の前記ビット・ ワードの内の１つを選択する。ブロック３６によって表わされた８個のセンス増 幅器が用いられて、読取り動作及び他のメモリ検証動作を実行する。もし読取り 動作が行われようとすれば、選択ゲート回路３４は８個のビット線ＢＬＮを８つ のセンス増幅器３６のそれぞれの入力に接続する。更に、ビット線ＢＬＮに印加 される＋１から＋２ボルト（図１Ｃ）の範囲の大きさを有した電圧を発生するそ の回路が、その選択されたビット線ＢＬＮに接続される。 ８個のセンス増幅器の出力は、読取り中である８個のセルの状態を示す。これ らの出力はデータ出力バッファ３８へ提供され、次いでこのメモリ・システムの データ入出力端子Ｄ０−Ｄ７へ送られる。出力バッファ３８は、低（アクティ ラミング動作中、高となり、それによってバッファの出力が高インピーダンス状 態へ付勢されて、それでプログラム動作中にデータ入力と干渉することがない。 メモリのプログラム動作中、プログラムされるべき８個のデータ・ビットがデ ータＩ／Ｏ（入出力）端子に提供され、入力バッファ４０へ送られる。この時、 データ出力バッファ３８の出力は高インピーダンス状態に切換えられる。次いで 、プログラムされるべきデータは、入力データ・ラッチ４２へ供給され、プログ ラム動作中、そこで保持される。Ｘデコーダ回路３０は、＋１２ボルトの大きな プログラミング電圧を図１Ａに関して先に留意したように選択されたワード線Ｗ ＬＮに印加すべく機能する。更に、Ｙデコーダ３２は中間的なレベルの電圧、典 型的には＋６ボルトを、入力データに基づいてプログラムされようとしているそ の選択された８個のビット線ＢＬＮにそれぞれに結合すべく機能する。 従来のメモリ・システムにおいて、メモリ回路は、任意のメモリ動作を実行す るために、関連されるプロセッサ等の外部ソースによってイネーブルと為されな 号はメモリ動作の最初にアクティブ（低）と為され、メモリ動作が完了するまで てでアクティブ（低）として強制できるようにすべく関連されたプロセッサをプ ログラムし得るか、或いはユーザは、その信号をメモリが使用状態にあるときに のみアクティブと為せるようにそうしたプロセッサをプログラムし得る。 されようが、ワード線ＷＬＮの１つに正電圧を印加すべく典型的には機能する。 回路によって印加された＋５．５ボルトを有することとなる。よって、選択され されたそれらの制御ゲート２２を有することとなる。更に、少なくとも選択され た行内におけるセルに接続されたソース線は、全て回路共通に接続されることと なる。更に、選択ゲート回路は小さな正電圧（＋１から＋２ボルト）を選択され たワードの８個のビット線ＢＬＮに接続することとなる。残りの或いは非選択の ビット線ＢＬＮは浮動のままである。 Ｘデコーダ及びＹデコーダによって選択された従来のメモリ・システムにおけ る８個のセル１０に関しては、それらセルが先に述べた読取り擾乱現象に晒され ることとなる。ソース領域とドレイン領域との間の電界が、注入によって正のフ ローティング・ゲートへ転送されることになる少数の電子を作り出す。こうした 状態が長く存在すればするほど、擾乱の大きさはより大きくなる。これは消去さ れるセルをソフト・プログラムする傾向がある。これらソフト・プログラミング 状態（読取り状態）は、より小さな電界による正規のプログラミング条件とは異 なり、複数桁の大きさのより小さなプログラミング電流を生成する。しかしなが ら、より取り状態は、想像されるように、プログラム条件より相当に長い期間に わたって存在できるので（数年対数マイクロ秒）、擾乱が生じ得る。 従来のメモリ・システムの選択ワード線における残りのセル１０に関しては、 それらのセルもまたそれらの制御ゲートに接続された＋５．５ボルトを有する。 これらの非選択セルに接続されたビット線ＢＬＮは回路共通に接続されることと なる。従って、選択行におけるこれらの非選択セルは、ワード線擾乱として先に 言及したところのものに晒されることとなる。これによって、電子はファウラー -ノルトハイムのトンネル効果によって、これらセルのフローティング・ゲート へソース側から転送させられる。これら非選択セルに印加された電圧は先に記載 したヒール・サイクルで使用されたものよりも小さくなるが、何等かのワード線 擾乱は生ずることとなる。また、この擾乱の効果は累積的であって、これらの状 態がより長く存続すればするほど、擾乱の大きさはより大きくなる。 擾乱がある。図４は、アドレス遷移検出回路の典型的な部分である従来のアドレ ス・バッファ回路４３を示す。各メモリ・システム・アドレスは関連されたバッ ファ回路４３を有する。バッファ回路は、反転入力段を形成すべく、Ｎチャネル ・トランジスタ４８に直列接続された一対のＰチャネル・トランジスタ４４及び ４６を含む。トランジスタ４６及び４８は、共通に接続されてこの回路４３の入 力を形成するそれらのゲートと、相互に接続されて入力段の出力を形成するそれ らのドレインとを有する。 回路４３の入力段の出力は、反転段５２に結合されて、バッファされたアドレ スが段５２の出力に提供される。アドレス・バッファ回路は、通常、非アクティ よってディスネーブルと為されるように設計されている。トランジスタ４４は電 源電圧ＶＣＣと入力段トランジスタ４６との間に接続されている。トランジスタ 力段の両トランジスタ４６及び４８はオフである。インバータ段５２の入力は実 効的に開回路となり、望ましくない状態であるが、インバータ段入力と回路共通 との間に接続されたトランジスタ５０の存在の場合である。トランジスタ５０の タ段５２の入力は低状態へ付勢されることなって、アドレス・バッファ回路４３ の出力は高となる。この「アドレス」は、メモリ・システムが実行されている様 式に応じて、セル・アレイの第１の行或いは最終の行の何れかに対応する。従っ て、従来のメモリ・システムにおいてチップ・イネーブル信号が非アクティブで あるとき、従来のＸデコーダは正の読取り電圧を最後のアレイ行或いは第１のア レイ行のワード線に印加する。これらの行におけるセルは、メモリ・システムが 数年にわたって非アクティブであり得るので、土述の擾乱状態を被る。 図６は、本発明のＸデコーダ回路３０の多くの細部を示す。Ｘデコーダ回路３ ０の主要な機能は、プログラム動作及び読取り動作中に、９個の入力アドレスＡ ０乃至Ａ８をデコード（複号化）することと、プログラム動作或いは読取り動作 を実行するために適切な電圧を印加することによってそのデコードに基づく５１ ２本のワード線ＷＬＮの内の１本を選択することである。図６の線図は、例示的 なデコード回路を示し、９個のアドレス入力が全て論理「１」であるときを検出 するためのＮＡＮＤゲート５４と、インバータ６０によって反転されているアド レス・ビットＡ０を除く９個のアドレス・ビットの全てが論理「１」であるとき を検出するＮＡＮＤゲートと、９個のアドレス・ビットの全てが論理「０」であ るときを検出するＮＡＮＤゲート５８とを含む。後者のデコードは、９個のアド レスＡ０乃至Ａ８の全てを、９個のインバータ６２，６４，６６等々を用いて反 転することによって達成される。 この例示的なＮＡＮＤゲート５４，５６，５８の出力は、それぞれ、インバー タ回路６８，７０，７２によって反転される。読取り動作が実行されようとする とき、＋５．５ボルトと等しい正電圧が選択されたワード線ＷＬＮに印加されて おり、非選択ワード線が接地される。プログラミング動作において、Ｘデコーダ 回路３０は＋１２ボルトの大きな正電圧を選択されたワード線に印加する。これ は、Ｘデコーダ３０用に電源電圧をそれらの電圧（＋５．５ボルト及び＋１２ボ ルト）にすることによって達成可能である。代替的には、インバータ６８，７０ ，７２が、同一結果を達成すべく、レベル・シフタとして実施され得る。 例示的なゲート５４，５６，５８を含む、Ｘデコーダ回路３０における９個の デコードＮＡＮＤゲートの各々は、ＯＲゲート７３によってアドレス遷移検出器 ２８の出力信号ＡＴＤをも受取る。ＯＲゲート７３に対する第２の入力は、メモ リ・システムがプログラム動作を実行している際にアクティブ（高）であり、そ れ以外の動作、即ち読取り動作等の動作を実行中には非アクティブである信号Ｐ ＧＭを受取る。信号ＡＴＤが非アクティブ（低）である際、ワード線ＷＬＮお何 れもが選択されず、即ち、ワード線ＷＬ０乃至ＷＬＮの全てがＸデコーダ３０に よってそれらに印加されているゼロボルトを有する。信号ＡＴＤがアクティブで ある際、読取り電圧が９個のアドレス・ビットに基づき選択されたワード線ＷＬ Ｎに接続される。信号ＰＧＭがアクティブである際、プログラム電圧が、信号Ａ ＴＤとは独立して、その選択されたワード線に印加される。 先に説明したように、信号ＡＴＤは、遷移が任意のアドレス端子土で検出され るとアクティブになって、最後のアドレス遷移の後、１５０ナノ秒の間、アクテ ィブのままである。この１５０ナノ秒の期間は、メモリ読取り動作を実行するた めに充分な時間以上の時間をメモリ・システムに提供すべく選択される。この１ ５０ナノ秒の期間の最後に、全てのワード線が非アクティブとなり、それによっ て、セルが読取り或いはワード線擾乱の何れかを被る時間量を著しく最少化して きに信号ＡＴＤが生成されるように実施される。こうして、アドレス端子上に遷 になる。 信号ＡＴＤはＹデコーダ回路にも接続されて、当該信号ＡＴＤが非アクティブ であるとき、どのビット線ＢＬＮも読取り動作中に＋１ボルトから＋２ボルトに 接続されないようになっている。これは、以下に説明するように、セルの消去状 態を擾乱する傾向を更に低減することとなる。 読取り動作において、従来のメモリ・システムは、典型的には、その読取り動 作で使用されるセンス増幅器の出力をメモリ・データ出力バッファに結合する。 でいる。しかしながら、本発明の信号ＡＴＤは読取り動作においてひとたび非ア クティブになると、選択されたワード線に印加された読取り電圧は除去される。 これは任意のセルが、該セルの実際の状態にかかわらず、任意の電流を導通する ことを防止する。それ故にセンス増幅器は、セルの全てがプログラム状態にある ことを示す無効出力を提供する。図５は、読取り動作中の無効データの出力を回 避するデータ読取り路における回路の概略図である。 センス増幅器７４は、図３のメモリ・システムで使用されている８個のセンス 増幅器３６の１つ表わす。これら増幅器の各々の出力は、ラッチ回路７６によっ てデータ出力バッファ回路３８の段７８に接続され、該ラッチ回路７６が図３の メモリ・システムにおけるセンス増幅器セクション３６の一部を形成している。 以下に説明されるように、信号ＡＴＤはアクティブ（高）であるとき、センス増 幅器７４の出力はバッファ回路７８に接続され、そして信号ＡＴＤが非アクティ ブであるとき、センス増幅器７４はそのバッファ回路から接続解除され、該バッ ファ回路にはＡＴＤが非アクティブになる寸前のセンス増幅器７４の状態を示す レベルが提供されている。 ラッチ回路７６は、センス増幅器７４の出力とインバータ回路８２の入力との 間に接続されたパス・トランジスタ８０を含む。インバータ回路８２の出力は第 ２のインバータ回路８４の入力に接続され、該インバータ回路８４の出力が出力 バッファ段７８の入力に接続されている。インバータ８４の出力は、Ｎチャネル ・トランジスタ８６及びＰチャネル・トランジスタ８８を含む一対の並列接続さ れたトランジスタによってインバータ回路８２の入力に帰還（フィードバック） されてもいる。トランジスタ８６のゲートは信号ＡＴＤを受取り、トランジスタ ８８のゲートはインバータ９０によっての反転信号ＡＴＤを受取る。 動作中、信号ＡＴＤがアクティブであるとき、トランジスタ８０は導通状態で あり、トランジスタ８６及び８８はオフである。従って、センス増幅器７４の出 力はトランジスタ８０とインバータ８２及び８４とによって出力バッファ７８の 入力に接続される。信号ＡＴＤが非アクティブであるとき、インバータ８２の入 力はインバータ８４の出力と共にセンス増幅器出力と同一となる。トランジスタ ８０はオフされ、それによって、ラッチ回路７６の入力はセンス増幅器７４の出 力から絶縁する。トランジスタ８６及び８８の双方は導通状態となって、インバ ータ８４の出力がインバータ８２の入力に印加されることとなる。従って、信号 ＡＴＤが非アクティブになる寸前におけるセンス増幅器７４の出力は、該信号Ａ ＴＤの非アクティブ化後にラッチ回路内に保持されることとなる。読取り電圧が ワード線ＷＬＮから除去されたときのセンス増幅器の出力における如何なる変化 も、アレイ２６から読取られたデータ及び出力バッファに提供されたデータに対 して影響を何等及ぼさない。 図７は本メモリ・システムの動作を図示するタイミング線図である。読取り動 作が実行されようとしていると仮定すると、関連されたプロセッサはチップ・イ メモリから読取られるワードのための１８個のアドレスをも提供する。アドレス 遷移検出回路２８はこれらアドレスの内の１つ或いはそれ以上をが状態を変化し たことを感知し、信号ＡＴＤをアクティブに為す。これらアドレスの全てがある 時刻Ｔ１で安定する。内部タイミング回路が信号ＡＴＤを、時刻Ｔ１後、追加的 に１５０ナノ秒の間アクティブのまま維持させる。 また時刻Ｔ１に、Ｘデコーダ３０は入力アドレスの８個のビットをデコード（ 複号化）して、図７のタイミング線図のアクティブなワード線選択信号によって 示されるように、ワード線ＷＬＮの内の１つを選択する。＋５．５ボルトの読取 り電圧がＸデコーダ３０によってその選択されたワード線ＷＬＮに印加され、セ ンス増幅器ユニット３６によって生成された約＋１から＋２ボルトの電圧が、Ｙ デコーダ３２に提供されたアドレスによって決定されたような８個のビット線Ｂ ＬＮの各々に接続される。更にＹデコーダ３２は＋１から＋２ボルトを読取られ るワードの８個のビット線ＢＬＮに結合させる。 ８個のセンス増幅器は、それぞれ、時刻Ｔ３で有効出力を提供する。これらの 出力はデータ出力バッファ回路７８へ送られると共に、メモリ・システムのデー タ入出力端子へ送られる。出力されたデータは時刻Ｔ４で有効である。信号ＡＴ Ｄは、先に記したように、時刻Ｔ１後の１５０ナノ秒の間、アクティブのまま維 持されている。時刻Ｔ５で、信号ＡＴＤは非アクティブになる。これはＸデコー ダ３０のデコード・ゲート５４，５６，５８の全てをディスネーブルと為して、 アレイのワード線は、選択されたワード線を含めて全て接地されることになる。 更にＹデコーダ３２は前記＋１から＋２ボルトを選択されたビット線ＢＬＮにも はや結合しなくなる。 接地されたワード線及び非選択のビット線は、アレイ２６におけるセルの全て を時刻Ｔ５でオフと為して、センス増幅器出力は時刻Ｔ６でもはや有効でなくな る。しかしながら、時刻Ｔ５後直ちに且つセンス増幅器出力が無効となっている 時刻Ｔ６に先行して、信号ＡＴＤはラッチ回路７６（図５）のトランジスタ８０ をオフに為し、それによって、該ラッチ回路をセンス増幅器出力から絶縁する。 更にトランジスタ８６及び８８はオンとなり、それによって、センス増幅器出力 が無効となる寸前にセンス増幅器をラッチする。こうしてラッチ回路７６は有効 出力データをデータ出力バッファ回路７８へ提供する。データは、関連されたプ 効のまま継続する。 以上から判明されることは、読取り動作中、読取り電圧がアレイ２６に印加さ れる時間はその読取り動作を実際に実行すべくメモリに要求される時間に制限さ 持しようとしても真である。従って、アレイのセルが被る擾乱の量は最小限まで 低減される。 こうして、新規のメモリ・システムが開示された。このメモリ・システムの一 実施例を幾分詳細に説明したが、理解して頂きたいことは、添付の請求の範囲に よって規定されたような本発明の精神及び範囲から逸脱することなく、当業者に よってある程度の変更を行うことが可能であることである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，Ｈ Ｕ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ， ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １． フラッシュ・メモリ・システムであって、 多数の行及び列の形態に配列されたフラッシュ・メモリ・セルから成るアレイ であり、各行内に配置されたセルの全ては共通ワード線に接続された制御ゲート を有し、且つ、１列内のセルの全ては共通ビット線に接続されたドレインを有し て成るアレイと、 複数のメモリ動作を実行するための制御手段であり、 （１）プログラム入力アドレスに基づき、前記アレイのセルをプログラムする ためのプログラム手段と、 （２）読取り入力アドレスに基づき、前記アレイのセルを読取るための読取り 手段であり、前記読取り入力アドレスによって決定された前記アレイのワード線 の内の選択された１つに読取り電圧を印加するように機能する読取り手段とを含 むことから成る制御手段と、 前記読取り手段が前記ワード線の内の選択された１つに前記読取り電圧を印加 する期間を制限する擾乱制限手段と、 を備えるフラッシュ・メモリ・システム。 ２． 前記読取り手段が、読取られているセルを流れる電流を示す出力を提 供するセンス増幅器を含み、前記擾乱手段が、前記期間の最後に先行して前記セ ンス増幅器出力を示すデータを記憶するためのデータ記憶手段を含む、請求項１ に記載のフラッシュ・メモリ・システム。