JPH10510964A

JPH10510964A - 広い周波数範囲を持つｃｍｏｓ電圧制御発振器

Info

Publication number: JPH10510964A
Application number: JP8518903A
Authority: JP
Inventors: ドナルド，ジェイ．ソーエア，
Original assignee: デイヴィッドサーノフリサーチセンター，インコーポレイテッド
Priority date: 1994-12-14
Filing date: 1995-12-08
Publication date: 1998-10-20
Anticipated expiration: 2015-12-08
Also published as: WO1996019041A1; JP3591841B2; US5497127A; KR100351335B1; EP0797870A1; DE69529919T2; EP0797870A4; EP0797870B1; DE69529919D1; KR980700729A

Abstract

(57)【要約】電圧制御緩和発振器（ＶＣＯ）（５１０）はコンパレータ（１７５）を備え、このコンパレータにおいてはキャパシタ（１５２）の両端の傾斜信号がヒステリシス回路（１９９）からの基準しきい値（Ｎ１）と比較される。発振器の周波数はしきいレベル（Ｎ１）のヒステレシス範囲を変えることにより、傾斜信号が生成される速度を変えることにより変更される。発振器内部の電流源（１２４、１３４、１３６、１４５、１６６、１７０、１７２、１７４、１８７）は、外部から供給されたバンドギャップ基準電位（ＶＢＧ）から生成される基準ポテンシヤル（ＣＳ１）により制御される。ＶＣＯ（５１０）は位相ロックループに用いられ、このループは、ＶＣＯ（５１０）で生成された基準電位（ＣＳ１）により制御される電流源（７１２、７１４、７１６、７１８）に加えられる位相検出器（５１２）からのパルス（ＵＰ，ＤＮ）に応じて、キャパシタ（７２８、７３０）に電荷を蓄積するチャージポンプ（５１４）を備えている。

Description

【発明の詳細な説明】広い周波数範囲を持つＣＭＯＳ電圧制御発振器本発明は電圧制御発振器に関係し、特に広い範囲の周波数にわたって動作するＣＭＯＳ電圧制御発振器に関する。コンピュータおよびコンピュータが用いられる応用が複雑化するにつれ、大量のデータを非常に迅速に処理できる要求がシステムに対して生じてきている。大量のデータ処理は、所定のシステムが処理するデータ量を増加させることにより、また所定のシステムが設定した量のデータを処理する速度を増加させることにより、またはこれらの２つの方法を組み合わせることにより実施される。これらの高速データプロセスを処理することの加え、コンピュータシステムは存在する低速データプロセスの処理を継続することが望まれる。広い範囲の処理に対するこの必要性の１例は、ＩＢＭ互換パーソナルコンピュータに対する画像デイスプレイのハードウエアおよびソフトウエアである。これらのコンピュータに対する既存のデイスプレイアダプタは画像当たり６，４０００ピクセルから１，３１０，７２０ピクセルの範囲のグラフィクス・フォーマットをサポートし、また６０Ｈｚから８７ＨＺの画像リフレッシュ・レート（rate）をサポートする。これらのフォーマットの全てをサポートするためには、これらのシステムの１つは、４ＭＨｚから１２０ＭＨｚの範囲の周波数を有するピクセル・クロック信号を必要とすることがある。情報表示の大きさが増加するにつれ、より高いピクセル表示周波数に対する需要が生じる。これらの表示レートを得るには、変更できるピクセル・クロック信号発生器が必要である。理想的には、このクロック信号発生器は、ビジブル・アーティファクト（visible artifacts）が殆どない状態でピクセル・クロック信号の周波数を迅速に変えるべきである。高いデータ処理レートが必要とされる他の領域は、メモリからデータをアクセスすることにある。この要求を満足させるため、新しいメモリアーキテクチャも開発されつつある。これらのアーキテクチャは、大量のデータが非常に迅速にアクセスされることを許容する。アーキテクチャの一例としては、株式会社東芝および日本電機株式会社から得られるランバス（ＲＡＭＢＵＳ）システムがある。このシステムは秒当たり最高５ＭＢのデータ転送レートを供給できる。この高速データ転送レートを実現するために、このシステムは２５０ＭＨｚのクロック信号を用い、クロックの正に行くエッジおよび負に行くエッジの両方でデータを転送する。コンピュータシステムに対してクロック信号を供給する既存のシステムは、異なる帯域の周波数で動作するように切り替えられる発振器を用いる。このようなシステムの１つは、ＭＯＳ技術を用いて製造された従来のリング発振器を記述した米国特許第５，０３６，２１６号に開示されているが、このシステムでは、信号が発振器の１つの段から次の段に伝搬する速度を変えるためにキャパシタンスをリング発振器へ切り替えている。キャパシタンスの減少または増加は、これに伴い、発振器により生成される信号の周波数の増加または減少をもたらす。この考え方は米国特許第５，３０２，９２０号で拡張され、そこでは複数個のキャパシタンスがリング発振器において切り替えられることを許容し、それにより多数の周波数範囲を許容している。これらのプログラマブルリング発振器は既存システムで良く動作するが、これらの発振器は、これらの発振器に同期化された信号に対して望ましくない歪みを付加せずに、将来の用途に対して必要となるかもしれない広い周波数範囲を実現できない可能性がある。本発明は、広い範囲の周波数に対して発振信号を与えるように調節されることができる電圧制御発振器（ＶＣＯ）において具体化される。本発明では、ヒステリシスを示す基準値と傾斜（ramp）信号を比較する緩和発振器を用いる。発振器の周波数は、しきい値のヒステリシス範囲を変え、傾斜信号が増減する割合を変えることにより変更される。本発明の一側面によれば、高周波数において、コンパレータを通しての信号処理遅延は発振器により生成される信号の周波数を決定する際の１つの因子である。本発明は、添付図面と共に与えられる以下の詳細な説明から容易に理解されよう。図１は、本発明による発振器の概略図である。図２および図３は、低周波数および高周波数における発振器の動作を示す電圧対時間を示すグラフである。図４は、発振器の周波数を制御する方法を示す周波数対電圧を示すグラフである。図５は、本発明によるＶＣＯを含む位相ロックループのブロック図である。図６Ａ，６Ｂ，および６Ｃは、図５に示した位相検出器として使用に適した回路の概略論理図である。図７は、図５に示した位相ロックループとの使用に適したチャージポンプの概略図である。図１に示した発振器は、制御電圧ＣＶＣＯに応じてキャパシタ１５２の充電、放電を制御する回路（circuitry）１２５を含む。キャパシタ１５２の両端に現れる電位Ｃ１はヒステレシス回路１９９により生成された電位Ｎ１と比較される。コンパレータ１７５の出力信号Ａ，Ｂが出力クロック信号を生成する差動−シングルエンド（single-ended）レベルシフタ（level shifter）１８３に加えられる（applied）。図１に示した回路において、回路（circuitry）１８３により与えられる信号ＤＮを用い、電圧傾斜信号Ｃ１の方向を切り替えると共にヒステレシス信号Ｎ１を異なるレベルに切り替える。信号ＣＶＣＯを用いて、キャパシタ１５２が充電、放電される速度と、回路（circuitry）１９９により加えられるヒステレシスの量を制御する。図１の回路は、制御信号ＣＶＣＯに加えて、パワーダウン信号ＰＤＶＣＯを受ける。この信号は、トランジスタ１１０、１１２、１１４のゲート電極に加えられると共に、インバータ１１６を通してトランジスタ１１８および１２０のゲート電極に加えられる。この信号が入力される（asserted）と、回路の主要素は非動作状態（disable）となり、回路から効果的に電源を除去する。従来のバンドギャップ基準源（図示略）により生成されるバンドギャップ基準信号ＶＢＧがトランジスタ１５４のゲート電極に加えられる。このトランジスタは、抵抗１６２の両端に信号ＮＲを生成する差動コンパレータの一部をなしている。信号ＮＲは電位ＶＢＧに等価である。差動コンパレータは、差動構成をなして配列されるトランジスタ１５４および１５６を有する。信号ＰＤＶＣＯにより通常は導通状態に保持されるトランジスタ１１０を介して、トランジスタ１５４および１５６に電流が加えられる。等量の電流が、トランジスタ１５８および１６０により形成された電流ミラーを介して差動コンパレータの２つのブランチに分配される。トランジスタ１５６および１６０のドレイン電極における差動コンパレータの出力信号が、トランジスタ１６４のゲート電極に加えられる。また、トランジスタ１６４を流れる電流が、抵抗器１６２を流れて電圧信号ＮＲを生成する。信号ＮＲは、差動コンパレータ他方の入力端子であるトランジスタ１５６のゲート電極に加えられる。コンパレータは、トランジスタ１６４を流れる電流、従って抵抗器１６２を流れる電流を調節し、供給電圧ＶＤＤのレベルにおける変動や接地電位を一時的に歪ませるノイズのレベルにおける変動とは無関係に、信号ＮＲをバンドギャップ基準信号ＶＢＧに整合させるように作用する。また、抵抗器１６２を流れる電流は、電流ミラーとして構成されたトランジスタ１６６および１７０を通して引き出される（drained）。トランジスタ１６８は、この回路において、基板を伝搬する信号からのクロストークなどのノイズによりもたらされることがある信号ＣＳ１の変動を濾波するキャパシタとして構成される。信号ＮＲは電圧ＶＢＧにほぼ等しいため、また電圧ＶＢＧは、よく知られるように、温度によりもたらされる変動または供給電圧の変化に比較的敏感ではないバンドギャップ基準信号（図示略）により与えられるため、抵抗器１６２を流れる電流もまた温度や供給電圧の変動にほぼ依存しない。従って、信号ＣＳ１は温度または供給電圧の変化に応じて大きく変化することはない。以下に示すように、この信号は発振器回路およびより大きな位相ロックループ回路（図５乃至７を参照して以下に示す）内の様々な点に加えられ、これらにある回路の電流源により与えられる電流量を制御する。信号ＣＳ１により制御される１つの電流は、ヒステレシス回路１９９を通して流れる電流である。この電流は、ゲート電極において信号ＣＳ１を受けるトランジスタ１８７を介して与えられる。図１に示した回路においては、電位ＣＳ１はトランジスタ１７０を流れる電流量を制御する。次に、この電流はトランジスタ１７２を流れる電流量を制御する。トランジスタ１７２は、トランジスタ１７４と電流ミラー配置をなして構成されて、制御電位ＣＳＮを生成する。トランジスタ１７４に加えられるこの制御電位は、差動コンパレータ１７５の両ブランチを流れる電流量を決定する。更に、制御電位ＣＳＮは、以下に示すように、ＶＣＯに対する最小周波数を設定するトランジスタ１３２に加えられる。上記のように、制御電位ＣＶＣＯはトランジスタ１２２のゲート電極に加えられる。このトランジスタは、トランジスタ１２４、１３４、および１３６の組み合わせにより形成される電流ミラーの入力支脈（input leg）であるトランジスタ１２４に結合される。トランジスタ１２４を流れる電流は、上記の電位ＣＶＣＯおよびＣＳＮにより決定される。電位ＣＳＮは、これがバンドギャップ基準信号ＶＢＧから得られるため他と比べて一定である。この電位はトランジスタ１３２に加えられ、トランジスタ１２４を或る最小電流が流れることを保証する。ＣＶＣＯのレベルが増加するにつれて、増加した量の電流はトランジスタ１２２を、従ってトランジスタ１２４を流れる。更に、この電流は抵抗器１２６を流れ、トランジスタ１２８のゲート電極に加えられる制御電位を発生する。この制御電位は、トランジスタ１２８および抵抗器１３０を流れる電流を増加させ、更にトランジスタ１２４を流れる電流量を増加させる。トランジスタ１２４を流れる電流は、トランジスタ１３４、１３６においてミラーで移される（mirrored）。トランジスタ１３６を流れる電流は、キャパシタ１５２が充電される速度を決定する。トランジスタ１３４を流れる電流は、トランジスタ１４０、１４４、および１４６を含む電流ミラー１４５を通してミラーで移される。トランジスタ１４４および１４６を流れる電流は、キャパシタ１５２が放電される速度を決定する。キャパシタ１４２は放電回路内にあり、電流ミラー１４５の制御電位に対する低域フィルタとして作用する。このキャパシタの両端に生じた電位は、トランジスタ１３６により与えられキャパシタ１５２から離れるように分路される電流の量と、キャパシタ１５２が放電することを許容する速度との両者を制御する。キャパシタ１５２が放電するためには、トランジスタ１４８、１５０は導通状態になければならない。これは、以下に示す回路１８３により与えられる信号ＤＮが他と比べて正の値を持つとき実現される。信号ＤＮが他と比べて負の値を持つときは、トランジスタ１４４および１４６を通して電流は流れず、キャパシタ１５２はトランジスタ１３６を流れる電流により充電される。以下に示すように、トランジスタ１４８、１５０が導通状態のときは、キャパシタ１５２は、これらのトランジスタが非導通状態のときこのキャパシタが充電するのと同じ速度で放電する。キャパシタ１５２の両端に現れる信号Ｃ１は、正に行く傾斜および負に行く傾斜を持つ三角波である。この信号は、差動コンパレータ１７５の１つの入力端子を形成するトランジスタ１７６に加えられる。コンパレータ１７５に対する他の入力端子は、トランジスタ１８０のゲート電極に設けられる。この入力端子に加えられる信号Ｎ１は、ヒステレシス回路１９９により与えられるヒステレシス信号である。回路１９９において、トランジスタ１８７により与えられる電流は、制御電位ＣＳ１に応答して、抵抗器１８９、１９１、１９５により形成される分圧器を通してヒステレシス信号Ｎ１を発生する。この分圧器においては、抵抗器１９５は、信号ＤＮに応答して抵抗器１８５により選択的に分路されるか、または制御信号ＣＶＣＯのレベルにより決定されるトランジスタ１９７を通しての抵抗と抵抗器１８５の組み合わせにより選択的に分路される。抵抗器１９５のこの選択的分路は、差動コンパレータに加えられる電位Ｎ１を、抵抗器１９５が要素１８５と１９７の組み合わせ抵抗により分路されるときの他と比べて正の電位から、抵抗器１９５が抵抗器１８５のみにより分路されるときの（つまり、トランジスタ１９８が導通しているとき）他と比べて負の値へ変化させる。信号ＤＮが論理ロウ（low）状態のときは、トランジスタ１９８は導通せず、分圧回路網の抵抗は、固定抵抗器１８９と１９１、抵抗器１８５の抵抗、およびトランジスタ１９７の可変抵抗と並列の抵抗器１９５の抵抗により決定される。上記のように、トランジスタ１９７の抵抗は制御信号ＣＶＣＯに反比例して変化する。発振器の周波数が増加するにつれ、トランジスタ１９７の抵抗が減少して、分圧回路網の抵抗を減少させ、従ってヒステレシス信号Ｎ１のより正の値を減少させる。信号ＤＮが論理ハイ（high）状態にあるときは、トランジスタ１９８は導通状態になり、分圧回路網の抵抗は、抵抗器１８９、１９１の組み合わせ抵抗、および抵抗器１９５と１８５の分路組み合わせとして決定される。これは信号Ｎ１の値を大きく減少させる。ヒステリシス信号Ｎ１は、キャパシタ１５２が他と比べて負の電位から他と比べて正の電位に充電されつつあるとき他と比べて高いレベルにあり、キャパシタ１５２が他と比べて正の電位から他と比べて負の電位に放電されつつあるとき他と比べて低いレベルにある。差動コンパレータ１７５の出力信号が、差動−シングルエンドレベルシフタ１８３に加えられる。この回路は、トランジスタ１８４、１８６およびトランジスタ１８８と１９０により形成される電流ミラーを備えた差動増幅器である。この増幅器の出力信号は、トランジスタ１９０と１８６のドレイン電極の接続部から取られる。この信号はインバータ１９２により反転され、信号ＤＮを形成する。更に、信号ＤＮは一対のインバータ１９４と１９６を通してバッファされ（buffered）、クロック信号ＣＬＫを波形成形する。図１に示した発振器の動作を図２に示した波形図を参照して説明する。この波形図において、出力信号ＣＬＫは７０ＭＨｚの周波数を持つ。時刻Ｔ１において、キャパシタ１５２の両端の電位である信号Ｃ１は、これが電位Ｎ１より大きくなるまでトランジスタ１３６により与えられる電流に応じて増加している。この時点で、差動出力信号Ｂは差動出力信号Ａより大きくなり、信号ＤＮが状態を変えることをもたらす。次に、信号ＤＮは、トランジスタ１４８と１５０を導通状態にし、キャパシタ１５２が電流ミラー１４５により決定される速度で放電することをもたらす。この放電は、時刻Ｔ１とＴ２の間の信号Ｃ１の負の傾斜により表される。電流ミラー１４５は、その出力支脈１４４と１４６に２つのトランジスタを有する。これらのトランジスタの各々は、トランジスタ１３６により与えられるのと同じ電流を通過させる。この構成によれば、トランジスタ１３６により与えられる電流が基準電位（例えば、接地）源に分路されることを許容し、等価な電流がキャパシタ１５２から流れ出る（drain）ことを許容する。更に、時刻Ｔ１において、信号ＤＮはトランジスタ１９８を導通状態にし、ヒステレシス回路１９９を形成する分圧器の下部要素の抵抗を縮小させる。これは、信号Ｎ１を約２．７ボルトから約２．２ボルトに減少させる。また、時刻Ｔ２において、信号Ｃ１の負の傾斜は２．２ボルトに達し、信号Ａ，Ｂの相対的な振幅が逆転することをもたらす。この逆転は回路１８３により検出され、この回路は、これに応じて信号ＤＮとＣＬＫが正から負に状態を変えることをもたらす。時刻Ｔ２の直ぐ後で、信号ＤＮは接地電位になり、トランジスタ１４８と１５０を非導通状態にする。これはキャパシタ１５２からの電流の流れ出しを停止させ、キャパシタがトランジスタ１３６を通して与えられる電流により再度充電されることを許容する。これは、時刻Ｔ２とＴ３の間で三角波Ｃ１の正に行くスロープをもたらす。また、信号ＤＮの状態変化は、トランジスタ１９８を非導通にしヒステレシス回路１９９の分圧回路網における抵抗を増加させる。この抵抗の増加は信号Ｎ１を２．２ボルトから２．７ボルトに増加させる。時刻Ｔ３では、信号Ｃ１が２．７ボルトまで充電し、プロセスが時刻Ｔ１を参照し上述したように再び始まる。図１に示した回路１２５は、一般に、電位ＣＶＣＯにおける増加に応じてトランジスタ１３６により与えられる充電電流を増加させる。同時に、信号ＣＶＣＯがトランジスタ１９７の導電率を増加させるとき、信号Ｎ１（すなわち、コンパレータに加えられるヒステレシス）の範囲は減少する。この増加する充電電流および放電電流と減少したヒステレシスとの組み合わせは、コンパレータ１７５の不均衡をより低い電位において与えるうちは、キャパシタ１５２がより迅速に充電、放電することをもたらす。これらの効果は組み合わされ、ＶＣＯにより与えられる信号の周波数の増加をもたらす。図１に示した発振器の周波数は、コンパレータ１７５から増幅器１８３への伝搬遅延、およびトランジスタ１４８、１５０へもどる伝搬遅延により制限される。図３は、この遅延が信号ＣＬＫの周波数を決定する際の重要な因子であるとき図１に示した回路の動作を示す波形図である。この図では、信号ＣＬＫは４２０ＭＨｚの周波数である。図３に示したように、信号Ｃ１の振幅範囲はＮ１の振幅範囲よりはるかに大きい。すなわち、信号Ｃ１は、（図１に示した）コンパレータ１７５の動作（acti on）に関係なく信号Ｎ１をオーバシュートさせる。この信号Ｃ１のオーバシュートは、増幅器１８３とインバータ１９２を通しての信号伝搬遅延によりもたらされる。信号Ｃ１が信号Ｎ１より大きいことをコンパレータ１７５が検出したときでも、信号Ｃ１が信号Ｎ１よりはるかに大きくなるまで、レベルシフタ１８３と遅延要素１９２と共にコンパレータ１７５は、この差を信号ＤＮの状態の変化へ伝達させることはできない。信号Ｎ１の振幅の振動量（swing）が更に減少するとより高い周波数が生成されるが、電位ＣＶＣＯの増加に応じて発振器の周波数が増加する速度はより低い周波数における増加速度よりはるかに低くなる。コンパレータ１７５とレベルシフタ１８３を通した伝搬遅延が作用し発振器から得られる最高周波数を制限するＶＣＯの挙動を図４に示す。図４の２つの曲線は、曲線４１２として図１の回路に対する最悪の挙動を示し、曲線４１０として予定通りの（nominal）挙動を示す。曲線４１２は４．５ボルトのＶＤＤと１２５℃の温度を想定し、曲線４１０は５ボルトのＶＤＤと２７℃の温度を想定する。図５は、図１によるＶＣＯを備えた位相ロックループである。図５に示したように、ＶＣＯ５１０は、パワーダウン信号ＰＤＶＣＯとバンドギャップ基準信号ＶＢＧを受け、出力信号ＣＬＫを供給する。信号ＣＬＫはインバータ５１１を通して、３個のトリガ形フリップ−フロップ５１６、５１８、５２０を備えたカウンタに加えられる。この回路は信号ＣＬＫを８で除し、出力信号ＣＬＫＤＩＶを生成する。この信号ＣＬＫＤＩＶは位相検出器５１２の一方の入力ポートに加えられ、その他方の入力はクロック基準信号ＣＬＫＲＥＦを受ける。図６Ａ，６Ｂ，６Ｃには、位相検出器５１２としての使用に適した回路を示す。図６Ａは，２個のＤ形フリップ−フロップ６２０、６２４を備え、これらのフリップ−フロップは、各フリップ−フロップの反転出力端子ＱＮが他方のフリップ−フロップのＤ入力端子に接続されるようにクロス結合される。フリップ−フロップ６２０のＱ出力信号は信号ＵＰＦＦであり、フリップ−フロップ６２４のＱ出力信号は信号ＤＮＦＦである。フリップ−フロップ６２０のクロック入力端子は信号ＣＬＫＲＥＦを受けるように結合されるが、フリップ−フロップ６２４のクロック入力端子は信号ＣＬＫＤＩＶを受けるように結合される。フリップ− フロップ６２０、６２４の各々は更にアクティブ・ロウ・リセット（active low r eset）入力端子ＲＮを備える。信号ＣＬＫＲＥＦおよびＣＬＫＤＩＶの正に行く遷移の際には、短い負のリセットパルスがそれそれフリップ−フロップ６２４、６２０の入力端子ＲＮに加えられる。このリセット状態では、出力信号ＵＰＦＦおよびＤＮＦＦは共に論理ロウ状態にある。しかし、フリップ−フロップ６２０と６２４の出力信号ＱＮは論理ハイ状態にある。信号ＣＬＫＲＥＦの正に行く遷移が信号ＣＬＫＤＩＶの対応する正に行く遷移の前に生じるときは、フリップ−フロップ６２０はクロック入力され（clocked ）、フリップ−フロップ６２０のＤ入力端子に加えられる論理ハイ信号が出力信号ＵＰＦＦに移送される。同時に、フリップ−フロップ６２０の信号ＱＮは論理ロウになる。後に、信号ＣＬＫＤＩＶの正に行く遷移が生じると、フリップ−フロップ６２４はクロック入力され、フリップ−フロップ６２４のＤ入力端子に加えられた論理ロウ信号を出力信号ＤＮＦＦとして移送する。信号ＣＬＫＤＩＶの正に行く遷移は、５個のインバータ６１０とＮＡＮＤゲート６１４によりパルスに変換される。このパルスの幅は、５個のインバータ６１０を通した結合遅延である。次に、このパルスは、フリップ−フロップ６２０のリセット入力端子に加えられる前に４個のインバータ６１８により遅延されると共に波形成形される。同様にして、信号ＣＬＫＲＥＦの正に行く遷移が５個のインバータ６１２とＮＡＮＤゲート６１６によりパルスに形成される。このパルスは、フリップ−フロップ６２４のリセット入力端子ＲＮに加えられる前に４個のインバータ６２２により遅延されると共に、波形成形される。このようにして、信号ＣＬＫＲＥＦが、信号ＣＬＫＤＩＶの対応する遷移の前に生じる遷移を持つとき、遷移の間の時間差に比例する幅を持つパルスが出力端子ＵＰＦＦに生成される。対応する解析によると、信号ＣＬＫＤＩＶの正に行く遷移が、信号ＣＬＫＲＥＦの対応する遷移に先行するとき、信号ＤＮＦＦは２つの遷移の間の遅延に比例する幅を持つパルスになる。図６Ｂおよび６Ｃは，信号ＵＰとＤＮの最大パルス幅を制限するために用いられる回路（circuitry）を示す。これらの回路は同一なので、図６Ｂには１つだけが示してある。信号ＵＰＦＦが５個のインバータ６２６と５個のキャパシタ６２８により形成された遅延線に加えられる。この遅延線からの出力信号は、ＮＡＮＤゲート６３０の１つの入力端子に加えられる。ＮＡＮＤゲート６３０の他方の入力端子は、信号ＵＰＦＦを直接受けるように結合される。ＮＡＮＤゲート６３０により与えられる出力信号は、インバータ６３２によりバッファされ、信号ＵＰを生成する。信号ＵＰＦＦの正に行く遷移が生じると、ＮＡＮＤゲート６３０に加えられる両入力信号は論理ハイになり、ＮＡＮＤゲート６３０により与えられる出力信号は論理ロウになる。これに応じて、インバータ６３２により与えられる信号ＵＰは論理ハイになる。信号ＵＰＦＦの正に行く遷移は、直列接続のインバータ６２６とキャパシタ６２８の作用を通して遅延される。キャパシタを集積回路上に形成できる精度のため、この遅延は比べれば固定の時間幅を持つ。ＵＰＦＦのパルス幅がこの遅延より大きいならば、遅延された論理ハイ遷移がＮＡＮＤゲート６３０に達するときこの遷移によってＮＡＮＤゲートの出力信号が論理ハイになることをもたらす。この論理ハイ信号は、インバータ６３２を通して反転されパルスＵＰの負に行く遷移を生成する。インバータ６２６とキャパシタ６２８の固定された遅延時間のため、信号ＵＰのパルスの最大幅は相対的に一定である。図６Ｃに示した回路は、信号ＤＮＦＦの正に行く遷移が受信されると、同様に動かしダウン・パルス信号を生成する。図５に戻ると、信号ＵＰとＤＮのパルスがチャージポンプ回路（charge pump circuitry）５１４に加えられる。回路５１４は信号ＵＰとＤＮのパルスを積分して、上記のように、信号ＣＬＫの周波数を変化させるためにＶＣＯ５１０を制御する制御信号ＣＶＣＯを生成する。図７はチャージポンプ５１４としての使用に適した回路の概略図である。この回路においては、信号ＵＰとＤＮがそれぞれトランジスタ７１４と７１８に加えられる。信号ＵＰのパルスは、それがＰチャネルトランジスタ７１４に加えられる前にインバータ７０８により反転されるが、信号ＤＮのパルスはＮチャネルトランジスタ７１８に直接に加えられる。この構成においては、信号ＵＰのパルスはトランジスタ７１４を導通状態にし、信号ＤＮのパルスはトランジスタ７１８を導通状態にする。トランジスタ７１４が導通状態にあるときは、信号ＣＳ１に応じてトランジスタ７１２により与えられる制御された電流がフィルタ回路７３１に加えられる。この回路は比較的小さな値を持つキャパシタ７２８を備え、このキャパシタは信号ＵＰとＤＮのパルスに応じて迅速に充、放電する。更に、この回路は抵抗器７３２とキャパシタ７３０を備え、この回路網は、キャパシタ７２８と並列に配列され、よりゆっくりと充、放電して、制御電位ＣＶＣＯに対して積分バラスト（ballast）を与える。上記のように、制御電位ＣＳ１はキャパシタ７２８と７３０を充電する電流を決定する。また、この同じ電位は、キャパシタの放電を制御するために用いられる。制御電位ＣＳ１は、安定な電流がトランジスタ７１０を通して流れることをもたらす。この電流は、トランジスタ７１６と電流ミラー構成をなすトランジスタ７２２に加えられる。この回路網は、トランジスタ７１８が信号ＤＮのパルスにより導通状態になされるときトランジスタ７１６を流れる電流を制御する。トランジスタ７２２のゲート電極は、更にキャパシタとして構成されるトランジスタ７２６に接続される。この構成において、トランジスタ７２６は回路内のノイズの効果を逓減するように動作する。図７に示した回路（circuitry）は、信号ＵＰの引き続くパルスに応じて信号ＣＶＣＯの電位を増加させ、信号ＤＮの引き続くパルスに応じて制御信号ＣＶＣＯの電位を減少させる。信号ＣＶＣＯは、図１を参照して上述したように、ＶＣＯ５１０の周波数を制御するように適用される。上記の発振器と位相ロックループは技術的に公知の０．６μｍＣＭＯＳ単一− ポリシリコン二重金属プロセスを用いて製造された。以下の表は、本発明の例示としての実施例で用いた抵抗器やキャパシタに対する典型的な値をリストしたものである。本発明は例示としての実施例により説明したが、本発明は添付した請求項の精神と範囲内で上記に概要を示したように実施されることが意図される。

Claims

【特許請求の範囲】１．出力信号を生成する可変周波数発振器であって、第一制御信号により規定される変化率を有する傾斜（ramp）信号を発生する傾斜回路を備え、前記傾斜回路は第一状態および第二状態にある第二制御信号に応答し、それぞれに正に行く傾斜と負に行く傾斜とを発生し、前記第一状態および前記第二状態にある前記第二制御信号に応じて、それぞれに他と比べて（relatively）高い値と他と比べて低い値とを有するヒステリシス信号を発生するヒステリシス回路を備え、前記他と比べて高い値と前記他と比べて低い値はヒステリシス範囲を規定し、前記ヒステリシス回路は前記第一制御信号に応答し前記ヒステリシス範囲を変化させ、前記傾斜信号を前記ヒステリシス信号と比較し、当該発振器の前記出力信号と前記第二制御信号を発生するコンパレータを備え、前記第二制御信号は前記傾斜信号が前記ヒステリシス信号より小さいとき前記第一状態にあり、前記傾斜信号が前記ヒステリシス信号より大きいとき前記第二状態にある、可変周波数発振器。２．前記傾斜回路は、前記第一制御信号の増加に応じて前記傾斜信号の前記変化率を大きさにおいて増加させ、かつ前記ヒステリシス回路は前記第一制御信号の増加に応じて前記ヒステリシス範囲を減少させる、請求項１に記載の可変周波数発振器。３．前記コンパレータは、第一入力端子で前記傾斜信号を受け、且つ第二入力端子で前記ヒステリシス信号を受けると共に、前記傾斜信号と前記ヒステリシス信号の間の増幅された差を表す第一出力信号および第二出力信号を生成する差動増幅器と、この差動増幅器により与えられる前記増幅された差をそれ以上に増幅し、前記第二制御信号を発生する差動−シングルエンド（single-ended）コンバータと、前記第二制御信号に応じ、当該発振器の前記出力信号を発生するバッファ回路と、を備える、請求項１に記載の可変周波数発振器。４．前記ヒステリシス回路は、前記ヒステリシス信号を発生するための、温度およびノイズによりほぼ影響されない基準電位に応答する、請求項１に記載の可変周波数発振器。５．出力信号を生成する可変周波数発振器であって、周波数制御信号に応答し、前記周波数制御信号に比例して大きさが変化する第一電流信号を与える制御された電流源、前記周波数制御信号に応答し、第二電流信号に対して基準電位源への経路を与える制御された電流シンク（sink）、前記制御された電流源から前記第一電流信号を受けると共に、前記制御された電流シンクに前記第二電流信号を与えるように結合されるキャパシタ、を有し、前記第一電流信号に応じて前記キャパシタの両端に現れる電位は正に行く傾斜信号を表し、前記第二電流信号に応じて前記キャパシタの両端に現れる電位は負に行く傾斜信号を表す、傾斜回路を備え、第一状態および第二状態にある第二制御信号に応じ、それぞれに他と比べて高い値と他と比べて低い値を有するヒステリシス信号を生成するヒステリシス回路を備え、前記他と比べて高い値と前記他と比べて低い値はヒステリシス範囲を規定し、前記ヒステリシス回路は第一制御信号に応じて前記ヒステレシス範囲を変化させ、前記傾斜信号を前記ヒステリシス信号と比較し、当該発振器の前記出力信号と前記第二制御信号を発生するコンパレータを備え、前記第二制御信号は前記傾斜信号が前記ヒステレシス信号より小さいとき前記第一状態にあり、前記傾斜信号が前記ヒステリシス信号より大きいとき前記第二状態にある、可変周波数発振器。６．前記コンパレータは、第一入力端子で前記傾斜信号を受け、第二入力端子で前記ヒステレシス信号を受けると共に、前記傾斜信号と前記ヒステリシス信号との間の増幅された差を表す第一出力信号および第二出力信号を生成する差動増幅器と、前記差動増幅器により与えられる前記増幅された差をそれ以上に増幅し、前記第二制御信号と当該可変周波数発振器の前記出力信号を発生する差動−シングルエンドコンバータと、前記第二制御信号に応じ、当該発振器の前記出力信号を発生するバッファ回路と、を備える請求項５に記載の発振器。７．位相ロックループであって、出力信号を生成する可変周波数発振器であって、第一制御信号により規定される変化率を有する傾斜信号を発生する傾斜回路を有し、前記傾斜回路は第一状態および第二状態にある第二制御信号に応じ、それぞれに正に行く傾斜と負に行く傾斜を発生し、前記第一状態および前記第二状態にある前記第二制御信号に応じ、それぞれに他と比べて高い値と他と比べて低い値を有する信号を発生するヒステリシス回路を有し、前記他と比べて高い値と前記他と比べて低い値はヒステレシス範囲を規定し、前記ヒステリシス回路は前記第一制御信号に応じ前記ヒステリシス範囲を変化させ、前記傾斜信号を前記ヒステリシス信号と比較し前記第二制御信号と当該発振器の前記出力信号を発生するコンパレータを有し、前記第二制御信号は前記傾斜信号が前記ヒステリシス信号より小さいとき前記第一状態にあり、前記傾斜信号が前記ヒステリシス信号より大きいとき前記第二状態にある、可変周波数発振回路と、基準信号と前記可変周波数発振器の前記出力信号を受けるように結合された位相比較器であって、前記位相比較器は前記出力信号が位相において前記基準信号に対し進む（lead）とき第一パルス信号を生成すると共に、前記基準信号が位相において前記出力信号に対し進むとき第二パルス信号を生成し、前記第一パルス信号および前記第二パルス信号に応じ、前記第一制御信号を生成するチャージポンプ手段と、を備える位相ロックループ。８．前記発振器は、バンドギャップ基準電位を受ける端子と、前記端子に結合され、前記バンドギャップ基準電位から制御電位を生成する手段であって、前記制御電位は当該発振器内部の電流源に加えられ、この電流源により与えられる電流量を制御する手段と、を有し、前記チャージポンプ手段は、キャパシタを含むフィルタ回路網と、前記制御電位に結合され、前記キャパシタに対して制御された充電電流を与える電流源と、前記制御電位に結合され、前記キャパシタに対して制御された放電電流を与える電流シンクと、前記第一パルス信号および前記第二パルス信号に結合され、前記電流源と前記電流シンクとの一方をフィルタ回路網に選択的に結合する手段と、を有する、請求項７に記載の位相ロックループ。