JPH10512084A - インターリーブド及び順次カウンタ - Google Patents

Abstract

(57)【要約】 幾つかの入力信号を受けて動作する第１のカウンタ（１）と、第１のカウンタから少なくとも第１の出力を受けて動作する第２のカウンタ（２）とを有するカウンタシステム。インターリーブドカウントシーケンスまたは順次カウントシーケンスの何れを使用するかを選択する選択信号が第２のカウンタへ入力される。

Description

【発明の詳細な説明】 インターリーブド及び順次カウンタ 発明の背景 本発明は、一般的にカウントするシステム及び方法に関する。より詳しくは、 本発明は、幾つかの異なるカウント計画を支援することができる簡易化されたカ ウンタに関する。 より高速なシステムを達成するために、製造者はより特殊化された電子成分部 品を製造している。例えば、中央処理ユニット（ＣＰＵ）は、線形バースト(lin ear burst)システム又はインターリーブドバースト(interleaved burst)メモリ システムの何れかと共に使用するように設計されている。線形バーストシステム においては、メモリアドレスは順番にアクセスされる。これに対してインターリ ーブドバーストメモリシステムは、メモリを非順次の、またはインターリーブド の技法でアドレスする。 一方、メモリ製造者は、インターリーブドバーストＣＰＵとだけ機能する、ま たは線形バーストＣＰＵとだけ機能するメモリシステムを開発し続けている。こ のアプローチは、幾つかの理由から望ましくはない。第１に、このアプローチに よればメモリシステム製造者は、比較的類似した２つのメモリシステムのための 異なる設計及びレイアウトを設計し、製造し、そして組立てる必要がある。また このアプローチによれば、製造者は異なるインベントリ及びこれらの成分のため の供給チャネルを維持することを余儀なくされ、そのため各成分に関連する総合 費用及びオーバヘッド(overhead)が増大する。 この問題の一つの解決法は、各メモリ成分上にインターリーブドカウントのた めの回路と、順次カウントのための回路とを統合することであろう。しかしなが ら、そのようにしなければメモリ容量または能力を増加させるために使用できる 貴重なサブストレート及びリードスペースを、使用されない付加的な回路が占有 するのでこの解決法も望ましいものではない。 従って、インターリーブド及び順次の両カウント計画を受入れる単一のカウン タシステムに対する要望が存在している。 発明の概要 本発明は、インターリーブドカウントまたは順次カウントの何れかを使用する デバイス内において使用することが可能であって、それにより単一のカウント計 画だけを生成するカウンタの設計、生産、インベントリ、及びカウンタ間の選択 の必要性を排除した単一のカウンタシステムを提供する。 本発明によるカウンタシステムは、幾つかの入力信号を受けて動作する第１の カウンタと、第１のカウンタから少なくとも第１の出力を受けて動作する第２の カウンタとを有している。インターリーブドカウントまたは順次カウントの何れ を使用するかを選択する選択信号が第２のカウンタへ入力される。一つの特定実 施例においては、第１のカウンタには、バースト長を表す信号を使用する開始信 号が供給される。これにより、同期ダイナミックランダムアクセスメモリ（ＳＤ ＲＡＭ）内にこのカウンタシステムを使用できるようになる。第１のカウンタは 、システムクロックサイクル毎に順次２進カウントを遂行する。これもまた２進 カウンタである第２のカウンタには第１のカウンタからの出力が供給され、イン ターリーブドカウントを生成する。順次カウンタとして機能させるために、第２ のカウンタにはクロック信号も印加することができる。 この結果、高速で動作することができ、そしてデバイスを（インターリーブド または順次の何れかのカウントＣＰＵと共に使用可能な）メモリのような応用に 対して最適にする適応可能なカウンタシステムが得られる。デバイスには、カウ ントをリセットするリセット機能を設けることができる。更に、遂行すべき特定 のカウント長を表す入力を供給することもできる。 以下に本発明をメモリシステムとの使用に関連して特定の実施例について説明 するが、当分野に精通していれば、本カウンタシステムはインターリーブドカウ ントモードまたは順次カウントモードの何れでもカウントする能力が要求される どのような応用にも使用できることが理解されよう。 本発明の本質及び長所をより完全に理解するために、添付図面に基づく以下の 説明を参照されたい。 図面の簡単な説明 図１は、本発明の一つの特定の実施例によるカウンタシステムのブロック線図 である。 図２は、図１のカウンタシステムに使用されているバースト長カウンタのより 詳細な図である。 図３は、図２のバースト長カウンタ内に使用されている１つの２進カウンタの 回路図である。 図４は、図１のカウンタシステムのｙアドレスカウンタの回路図である。 図５は、図４のｙアドレスカウンタの回路図である。 図６は、図２のバースト長カウンタのタイミング図のプロットである。 図７は、４のバースト長で順次カウントする場合の図４のｙアドレスカウンタ のタイミング図のプロットである。 図８は、８のバースト長でインターリーブドカウントする場合の図４のｙアド レスカウンタのタイミング図のプロットである。 好ましい実施例の説明 先ず、本発明のカウンタシステム１０を示している図１を参照して本発明の特 色を説明する。カウンタシステム１０は、ｙアドレスカウンタ２と共に動作する バースト長カウンタ１を含んでいる。２つのカウンタが一緒に動作して、ｙアド レス７を含む幾つかの出力信号を生成する。ｙアドレス７は、例えばＳＤＲＡＭ システム内のｙアドレスプレデコーダへ出力される。システム１０から出力され るｙアドレス７は、インターリーブドまたは順次の何れかで出力することができ る。システム１０は、バースト動作の完了を通知するのに使用される ybst end 信号も出力する。 特定の実施例では、バースト長カウンタ１は、カウントすべきバーストの特定 の長さを確立するようになっている４つの入力を含んでいる。これらの４つの入 力 BL1、BL2 、BL4 、及び BL8 は、例えばモードレジスタ等からカウンタシス テム１０へ供給することができる。以下に説明するように、４つの入力は、３ビ ット２進カウンタの最大カウントを確立するように機能する。より詳しくは、も し BL1 が「１」にセットされ、他の全ての入力が論理「０」であれば、バース ト長は１になる。もし BL2 が論理「１」であり、他の全ての入力が「０」であ れば、バースト長は２になる。BL4 入力が論理「１」であることは４カウントバ ースト長を表し、BL8 ライン上の「１」は８のカウント長を確立する。当分野に 精通していれば、所望のカウント長を表すために他の信号シーケンスを使用でき ることは明白であろう。更に、所望のカウント長を、特定の一定の長さとしてプ リセット、またはハードワイヤードすることができる。RESET 信号または他の手 段を使用してバースト長カウンタ１をリセットすることができる。 各カウンタ１、２は、システムクロックに同期しているカウントインクリメン ト信号 cntinc t0 によって制御される。ｙアドレスカウンタ２は、cntinc t0 信号の遅延バージョン(cntinc t2)によって制御される。特定の実施例では、カ ウントインクリメント信号 cntinc t0 は、２つのインバータ５、６を使用し て遅延させられる。遅延の量は、バースト長カウンタ１から信号 bcnt0 及び b cnt1 が出力されるのに要する時間とほぼ同一の量だけ、カウントインクリメン ト信号 bcnt2 を遅延させるように選択されている。従って、図１に示す実施例 では、カウンタ２にはバースト長カウンタ１から２つの信号出力が印加され、カ ウンタ２は始動する。以上のように、カウンタシステム１０は外部の源（モード レジスタのような）から供給される１つの２進カウンタと、第１のカウンタから の出力信号を受けて動作する第２の２進カウンタとを使用している。 ｙアドレスカウンタ２は、他にも幾つかの入力を有している。seq int# 信号 は、使用すべきカウント計画の型を決定する。例えば、一実施例では、seq int# が高に表明された時は順次（２進）カウント計画を指示し、一方信号が低に表明 された時はインターリーブドカウント計画の使用を指示する。バースト長カウン タ１へのバースト長入力と同様に、seq int# 信号もモードレジスタ等から入力 することができる。 LATCH 信号もｙアドレスカウンタ２へ入力される。後述するように、LATCH 信 号は、ｙアドレスカウンタ２内に含まれているラッチ内に開始アドレスをラッチ するのに使用される。図示の特定実施例では、バーストアクセスが開始されるメ モリ位置のｙアドレスが、ｙアドレスカウンタ２に入力される。高度に簡易化さ れた例として、もしバーストをアドレス番号 0000 から開始させるのであれば、 0000 がｙアドレスラインを通してｙアドレスカウンタ２へ入力される。当分野 に精通していれば、どのようなサイズのアドレスも本発明に採用できることが理 解されよう。更に、当分野に精通していれば、メモリアドレス以外のデータを使 用して本発明のカウンタを始動させることができることも理解されよう。 LATCH 信号が（バーストサイクルの始まりに）表明されると、アドレスライン ya[０：n]上に指示されたアドレスがｙアドレスカウンタ２内にラッチされる。 以下に説明するように、開始ｙアドレスは出力ラインへ伝播する。アドレスライ ンを選択するために、マルチプレクサ３、４を使用することができる。即ち、あ るバーストの開始アドレスの場合、マルチプレクサ４を選択して開始アドレスを アドレスライン７へ直接伝播させることができる。そのバーストの爾後のカウン トについては、マルチプレクサ３を選択してｙアドレスカウンタ２が生成したア ドレスを通過させることができる。 図２を参照してバースト長カウンタ２の動作及び構成を詳細に説明する。８ま でのバースト長を支援する一つの特定実施例では、バースト長カウンタ２は、縦 列接続された３つの２進カウンタ１１−１３を含んでいる。カウンタ１１、１２ 、及び１３はリセット可能な２進カウンタであり、カウントインクリメント制御 信号 cntinc t0 の各立ち下がりエッジで出力信号（A1 −A3）を変化させる。 各カウンタは３つの入力、即ち cntinc t0 信号、先行カウンタ段の状態を表す 信号 facA1−3 、及び RESET 信号を受けている。facA1 −3 信号は各先行カウ ンタ１１−１３の出力の状態を表している。 カウンタ１１は３つのカウンタの最初である（即ち、先行カウンタは存在しな い）ので、信号 facA1 はＶ_DDに接続されている。カウンタ１２への信号 facA2 入力は、先行カウンタであるカウンタ１１の出力 A1 に接続されている。カウン タ１３への入力である facA3 は、カウンタ１１の出力(facA1)とカウンタ１２ の出力(facA2)の論理的ＡＮＤの結果である。以上のようにして、000 から 111 までをカウントする３ビット２進カウンタが得られる。このようなカウンタ１ １−１３の結合は、全てのカウンタ段が状態をスイッチするために必要と する時間遅延を減少させる。詳しく述べると、各カウンタ１１−１３は、それら への入力 facA1−3 が論理「１」である時に、（この特定実施例では、カウント インクリメント信号 cntinc t0 の立ち下がりから測定して）同一量の遅延の後 に、それらの状態をスイッチさせる。これにより、簡単な２進カウントを極めて 高いクロック周波数で、例えば 60 ＭＨｚ程度またはそれ以上で遂行する能力が 得られる。 各カウンタ１１−１３の構成は類似しており、図３から理解されよう。各カウ ンタは、facAn 入力信号も論理「１」である時に、cntinc t0 信号の立ち下が りでインクリメント、即ち論理「１」を出力する。各カウンタには、カウンタの 出力 An を論理「０」にリセットできる回路も設けられている。各カウンタ１１ −１３において、RESET 信号ラインはＰＭＯＳトランジスタ６３に接続されてい る。RESET 信号が表明されるとＰＭＯＳトランジスタ６３がターンオンし、ノー ド５３は論理「１」まで充電できるようになる。RESET 信号は、cntinc t0 信 号が論理「０」である時にだけ表明される。その時点には、ＭＯＳトランジスタ ７０、７１によって形成された伝送ゲートがオン状態にある。伝送ゲートは、ノ ード５３の信号をインバータ６８、７４及び７６を通して反転させ、それによっ てカウンタをリセットさせて出力 An に安定な論理「０」を発生させる。このリ セット機能は、バースト COMMAND と共に発生するように時間的に関係付けられ ており、それによって全てのカウンタ段が適切にリセットされるようになってい る。 バースト長カウンタ１の一般的な機能及び動作のタイミングを、図６のタイミ ング図に示す。図６の例では、４のバースト長が使用されている。即ち、モード レジスタ等が入力ライン BL4 を高にセットしており、BL1 、BL2 、及び BL8 はそれぞれ論理「０」にセットされている。BL4 が論理「１」である時には、図 ２のトランジスタ３６がターンオンし、トランジスタ３２、３４、及び４４はそ れぞれターンオフしている。バースト長カウンタ１が４クロックサイクルに到達 すると、bcnt0（カウンタ１１からの出力）はbcnt1(カウンタ１２からの出力)と 共に高になる。bcnt0 及び bcnt0 信号はＡＮＤゲート３７において論理的に ＡＮＤされて論理「０」にされ、更にインバータ３８によって反転されて論理 「１」にされるので、トランジスタ３５をターンオンさせる。これにより、ノー ド２１を接地へ放電させることができる。次の cntinc t0 は、最終的にトラン ジスタ４２をターンオンさせ、ノード２２を論理「０」にさせる。この信号はイ ンバータ４５によって反転され、４カウントバースト長の終わりを通知する ybst end 信号になる。 バーストサイクルの終わりを通知する信号を発生するのに加えて、バースト長 カウンタ１は、ｙアドレスカウンタ２へ入力される２つの信号をも発生する。詳 しく説明すれば、中間カウントビット bcnt0 及び bcnt0 がｙアドレスカウン タ２へ供給される。図４に示すように、一実施例のｙアドレスカウンタ２は、少 なくとも３つのカウンタ段７７、７８、７９と、アドレスラッチ８０とからなっ ている。アドレスラインの３つの最下位ビットはそれぞれ ya0、ya1 、及び ya2 としてカウンタ７７、７８、及び７９へ入力される。残余のアドレスビット ya[ 3 ：n ]はラッチ８０内に格納される。３つのカウンタ７７−７９を使用するこ とによって、８までのバーストカウント（即ち、000 乃至 111）が可能になる。 当分野に精通していれば、本明細書から、バースト長カウンタ１及びｙアドレス カウンタ２の両方の中のカウンタの数をより多くすることによって、より長いバ ースト長に本発明を適用できることが理解されよう。 各カウンタ７７−７９は、図５に示す構成を有している。カウンタは、セット 手段１３１、インターリーブド型カウント制御手段１３２、順次型カウント制御 手段１３３、及び基本カウンタ手段１３４を含んでいる。基本カウンタ手段１３ ４は、バースト長カウンタ１内に含まれているカウンタと類似している。セット 手段１３１は、ノード９７への開始ｙアドレスをＣＭＯＳ伝送ゲート１０２を通 してセットするのに使用される。バーストカウントシーケンスの始まりに、 bcn t0 及び bcnt0 が低状態にリセットされ、また cntinc t2 も低状態にあるの で、伝送ゲート１１７がターンオンする。従って、ＮＯＲゲート１１１は論理「 １」を出力し、これをインバータ１１２が反転して論理「０」にし、伝送ゲート １１７をターンオンさせる。これにより、ノード９７上の開始ｙアドレスは、yc nt[ n ]として出力ラインへ伝播することができる。簡単な例として、開始ｙア ドレスが 0000 である場合、ycnt0 −ycnt2 は全て初期ｙアドレスとして「０」 を出力する。また「０」がラッチ８０内にラッチされ、初期ｙアドレスの最上位 ビットとしてラッチ８０から出力される。 バースト動作の初期サイクルの後に、選択されたカウントモードに依存して、 インターリーブドカウントまたは順次カウントの何れかからなるｙアドレス信号 が各カウンタ７７−７９から出力される。使用されるカウントモードは、seq-in t# 信号の表明または非表明によって選択される。一つの特定実施例では、seq- int# が論理「１」である時には順次カウントモードが選択される。これはイン バータ１０６に論理「０」を出力させ、伝送ゲート１０４をターンオフさせてノ ード９１を低状態にするので、本質的にインターリーブドカウント制御手段１３ ２を動作不能にする。 順次カウント制御手段１３３は、伝送ゲート１０７及びＮＭＯＳトランジスタ １０８を含んでいる。各カウンタ７７−７９は、ｙアドレスカウンタ２が確立さ れたバースト長によって決定された範囲を超えてカウントするのを防ぐために使 用される cnt en 入力を含んでいる。詳しく述べれば、もしバースト長が２ま たはそれより小さければカウンタ７８が動作不能にされ、もしバースト長が４ま たはそれより小さければカウンタ７９が動作不能にされる。これは、BL2 及び B L4 バースト長入力ラインをカウンタ７８及び７９の cnt en 入力に適切に結 合することによってなされる。例えば、BL2 はインバータ８１を介してカウンタ ７８へ入力されている。従って、もしカウント長が２であれば、BL2 は論理「１ 」になり、カウンタ７８への反転された信号入力は論理「０」になるので、カウ ンタはカウントすることを禁止される。しかしながら、たとえカウンタがカウン トしないとしても、それはまだアドレスラッチとして機能しているので、入力ア ドレスは出力ライン ycnt[ n ] へ伝播することができる。これは、カウント機 能が動作不能にされていても、伝送ゲート１１７をオンに維持することによって 達成される。 バースト長が例えば４である順次カウント動作のタイミング図を図７に示す。 ４のバースト長を使用する場合、入力ライン BL4 が高にセットされ、BL1 、BL 2 、及び BL8 は低にセットされる。カウンタ７７、７８だけがカウントするこ とが可能であり、BL4 がＮＯＲゲート８２を通して表明されるのでカウンタ ７９は動作不能にされる。図７に示す例では、バースト COMMAND はクロック期 間 T3 中に発せられる。ラッチ信号も、この時間に生成される。これは、開始ｙ アドレスの３つの最下位ビットをカウンタ７７−７９内にラッチさせ、ｙアドレ スの残余のビット( n −1 )をラッチ８０内へラッチさせる。毎クロック期間に cntinc t2 が生成される。各 cntinc t2 信号の立ち下がりエッジでカウンタ ７７及び７８は順次カウントを遂行し、４番目の cntinc t2 信号が生成される までｙアドレスの２つの最下位ビットが順次に変化する。このようにして、本シ ステムは順次カウントモードで動作する。 今度は、本発明のインターリーブドカウント動作を説明する。一つの特定実施 例では、本発明は seq-int# 信号が低に表明されると、インターリーブドモード でカウントする。インターリーブド型カウント制御手段１３２は、ＣＭＯＳ伝送 ゲート１０４及びＮＭＯＳトランジスタ１０５を備えている。伝送ゲート１０４ は、seq-int# 信号が低に表明されるとターンオンする。順次型カウント制御手 段１３３の伝送ゲート１０７は、seq-int#、cnt en、または facAn 信号ライン の何れかが論理「０」になることよって動作不能にされる。順次型カウント制御 手段１３３が動作不能にされると、cntinc t2 信号はカウンタ７７−７９の何 れの動作にも何等の影響も与えない。その代わりに、入力 bcnt 、bcnt0 、及び bcnt1 が各カウンタ７７−７９のカウントを制御する。信号 bcnt0 は、バー スト長カウンタ１の最下位ビットであり、bcnt1 はバースト長カウンタ１の第２ 最下位ビットである。 今日のプロセッサの多くは、一般に「インテル・インターリービング」と呼ば れるインターリーブドカウントシーケンスを使用している。このシーケンスは、 表Ｉに示すようなフォーマットを有している。 このシーケンスから、最下位ビットが各クロックサイクル（２⁰）毎にトグル していることが分かる。このビットはカウンタ７７が生成する ycnt0 信号に対 応している。第２の最下位ビットは１つおきのクロックサイクル毎に（即ち２¹ サイクル毎に）トグルし、第３の最下位ビットは２²サイクル毎にトグルしてい る。第２の最下位ビットはカウンタ７８が生成する ycnt1 信号に対応し、第３ の最下位ビットはカウンタ７９が生成する ycnt2 信号に対応している。 バースト長が８のインターリーブド型カウントモードを使用する本発明の動作 を、図８のタイミング図に示す。即ち、ビット BL8 が「１」にセットされ（例 えば、モードレジスタから）、ビット BL1、BL2、及び BL4 は「０」にセット される。これにより、バースト長カウンタ１内の全てのカウンタ段１１−１３が 動作可能になる。図８に示す動作例では、開始アドレスは１₁₀であり、バースト COMMAND はクロック期間 T3 中に発せられる。LATCH 信号も期間 T3 中に表明 される。これは、開始ｙアドレスの最下位ビットをｙアドレスカウンタ２のラッ チ８０内にラッチさせる。クロックの各サイクルに、カウントインクリメント信 号 cntinc t0 及び cntinc t2 が生成される。cntinc t0 信号はバースト長 カウンタ１内のカウンタ１１−１３を駆動してカウント信号 bcnt0−bcnt2 を生 成させる。この信号は、インクリメンタル２進カウントである。 クロック期間 T3 中に LATCH 信号が表明されると、ｙアドレスカウンタ２へ の開始ｙアドレス入力が出力ラインへ伝播する。開始アドレスが１₁₀であるので 、出力アドレスの最下位ビットだけが表明される（即ち、ycnt0 が論理「１」に なり、ycnt1 及び ycnt2 は論理「０」になる）。cntinc t2 信号の次の立ち 下がりエッジで、カウンティングが開始される（期間 T3 中）。ycnt0 信号はク ロック毎に「１」と「０」との間をトグルし、一方 ycnt1 信号は１つおきのク ロックサイクル毎にトグルする。bcnt1 信号によって作られる ycnt2 信号は３ 周期おきにトグルする。この結果が、ｙアドレスの３つの下位ビットのインター リーブされたカウントシーケンスである。８カウントに到達すると、バースト長 カウンタ１は ybst end 信号を発してバーストを終了させる。これで、システム は次のバーストシーケンスに備えてリセットすることができる。 結論として、本発明は、順次カウント及びインターリーブドカウントを要求す る応用に使用する単一の統合されたカウンタを提供する。このシステムは、最小 の伝播遅延でカウントを遂行し、デバイスを（同期ダイナミックランダムアクセ スメモリのような）高速カウントを必要とする要求に適するようにする。当分野 に精通していれば、このカウンタシステムがインターリーブド及び順次応用を要 求するどのような応用にも使用できることが理解できたであろう。更に、このシ ステムは、上述した特定の実施例に適当な変更を施すことによって、どのような 長さのカウントにも使用可能である。 従って、以上の本発明の開示は単なる例示に過ぎず、請求の範囲に記載の本発 明の範囲を限定するものではない。

Claims (1)

1. 【特許請求の範囲】 (1) 第１のカウンタと、 上記第１のカウンタからの少なくとも第１の出力に結合され、出力カウント を生成する第２のカウンタと、 インタリーブド出力カウントと順次出力カウントとの間を選択させるために 上記第２のカウンタへ入力される選択信号と、 を備えていることを特徴とするカウンタシステム。 (2) 上記第２のカウンタは、ラッチを更に備えている請求項(1)に記載のカウン タシステム。 (3) 上記第１のカウンタは、カウント長を限定する少なくとも第１の入力ライン を更に備えている請求項(1)に記載のカウンタシステム。 (4) 上記第１のカウンタは、上記第１のカウンタをリセットするリセットライン を更に備えている請求項(1)に記載のカウンタシステム。 (5) 上記第１及び上記第２のカウンタは３ビット２進カウンタである請求項(1) に記載のカウンタシステム。 (6) 上記第１のカウンタは３ビット２進カウントを発生し、上記第２のカウンタ は上記３ビット２進カウントの２つの最下位ビットに結合されている請求項(1) に記載のカウンタシステム。 (7) ディジタルシステムにおいてカウントシーケンスを生成する方法であって、 第１のカウンタにおいて、第１の順次２進カウントを生成する段階と、 上記第１の順次２進カウントの少なくとも１つの最下位ビットを第２のカウ ンタ内へ入力する段階と、 上記第２のカウンタのための出力カウントフォーマットを選択する段階と、 上記選択されたカウントフォーマットに基づいて第２の出力カウントを生成 する段階と、 を備えていることを特徴とする方法。 (8) 上記選択される出力カウントフォーマットは順次カウントである請求項(7) に記載の方法。 (9) 上記選択される出力カウントフォーマットは、インターリーブドカウントで ある請求項(7)に記載の方法。 (10)バーストカウント長を上記第１のカウンタ内へ入力する段階と、 上記第１の出力カウント及び上記第２の出力カウントを生成する上記段階を 上記バースト長に到達するまで繰り返す段階と、 を更に備えている請求項(7)に記載の方法。 (11)ｎビット開始アドレス入力を有し、一連のｎビットアドレス信号を発生する バースト長カウンタシステムであって、 リセット可能なカウント長を有し、入力クロック信号の各サイクルをカウン トして出力カウントを発生する第１の２進カウンタと、 上記第１の２進カウンタからの上記出力ウントの最下位ビットに結合され、 上記開始アドレスの少なくとも３つの最下位ビットを更に受け、出力アドレスの 少なくとも３ビット部分を発生する第２の２進カウンタと、 上記第２の２進カウンタに結合され、上記カウンタシステムのための出力カ ウントフォーマットを選択する選択手段と、 上記開始アドレスの最上位ビットを受けているラッチング手段と、 上記出力アドレスの上記３ビット部分と、上記開始アドレスの上記最上位ビ ットとを組合わせてｎビット出力アドレスを発生する組合わせ手段と、 を備え、 上記第２の２進カウンタは、上記選択手段によって選択された出力カウント フォーマットに基づいて出力カウントを発生する ことを特徴とするカウンタシステム。 (12)上記リセット可能なカウント長は、８に等しい請求項(11)に記載のカウンタ システム。