JPH1051253A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- JPH1051253A JPH1051253A JP24926496A JP24926496A JPH1051253A JP H1051253 A JPH1051253 A JP H1051253A JP 24926496 A JP24926496 A JP 24926496A JP 24926496 A JP24926496 A JP 24926496A JP H1051253 A JPH1051253 A JP H1051253A
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【課題】 入力信号の遅延時間を短くしてエコーを防止
し、アタック時間を長くする。 【解決手段】 デジタルオーディオ信号のレベルに基づ
きコンプレス／リミット用のゲインを生成するゲイン生
成回路４と、ゲイン生成回路により出力されたコンプレ
ス／リミット用のゲインに時定数を付与するスムーズフ
ィルタ５を設けている。スムーズフィルタ５は付与され
た時定数でゲインを従来例より比較的急峻に下げ、スム
ーズフィルタ５により付与されるゲインの時定数が時定
数延長部６により延長され、ゲイン調整用アンプ２に設
定される。
し、アタック時間を長くする。 【解決手段】 デジタルオーディオ信号のレベルに基づ
きコンプレス／リミット用のゲインを生成するゲイン生
成回路４と、ゲイン生成回路により出力されたコンプレ
ス／リミット用のゲインに時定数を付与するスムーズフ
ィルタ５を設けている。スムーズフィルタ５は付与され
た時定数でゲインを従来例より比較的急峻に下げ、スム
ーズフィルタ５により付与されるゲインの時定数が時定
数延長部６により延長され、ゲイン調整用アンプ２に設
定される。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルオーディ
オ信号のレベルをコンプレス（圧縮）、リミット（制
限）するデジタル信号処理装置に関し、特に信号レベル
が急峻に立ち上がる場合にその立ち上がり時からなだら
かに減衰させて聴感を向上させるデジタル信号処理装置
に関する。
オ信号のレベルをコンプレス（圧縮）、リミット（制
限）するデジタル信号処理装置に関し、特に信号レベル
が急峻に立ち上がる場合にその立ち上がり時からなだら
かに減衰させて聴感を向上させるデジタル信号処理装置
に関する。
【０００２】
【従来の技術】従来のコンプレス／リミット回路として
は、例えば特開平３−１９８４１３号公報、特開平６−
１６４２７５号公報などに示されるものがある。図８は
かかる従来のコンプレス／リミット回路を模式的に示
し、また、図９（ａ）は遅延回路１及びレベル検出回路
３に入力される信号、図９（ｂ）は遅延回路１により遅
延された信号、図９（ｃ）はスムーズフィルタ５により
ゲイン調整用アンプ２に設定されるゲイン曲線Ｇ、図９
（ｄ）はゲイン調整用アンプ２の出力信号の一例を示し
ている。図８においてデジタルオーディオ信号は遅延回
路１により時間ｔ1の分だけ遅延され、次いでゲイン調
整用アンプ２によりゲイン制御信号Ｇに基づいてゲイン
が調整される。この場合、ゲインＧは通常時には「１」
に設定され、コンプレス／リミット機能が設定されてい
る場合には信号レベルが急峻に立ち上がる場合に、その
立ち上がり時からなだらかに減衰するように「１」から
徐々に低下する値に設定される。
は、例えば特開平３−１９８４１３号公報、特開平６−
１６４２７５号公報などに示されるものがある。図８は
かかる従来のコンプレス／リミット回路を模式的に示
し、また、図９（ａ）は遅延回路１及びレベル検出回路
３に入力される信号、図９（ｂ）は遅延回路１により遅
延された信号、図９（ｃ）はスムーズフィルタ５により
ゲイン調整用アンプ２に設定されるゲイン曲線Ｇ、図９
（ｄ）はゲイン調整用アンプ２の出力信号の一例を示し
ている。図８においてデジタルオーディオ信号は遅延回
路１により時間ｔ1の分だけ遅延され、次いでゲイン調
整用アンプ２によりゲイン制御信号Ｇに基づいてゲイン
が調整される。この場合、ゲインＧは通常時には「１」
に設定され、コンプレス／リミット機能が設定されてい
る場合には信号レベルが急峻に立ち上がる場合に、その
立ち上がり時からなだらかに減衰するように「１」から
徐々に低下する値に設定される。
【０００３】例えば図９（ａ）に示すように急峻に立ち
上がる信号Ａ、例えば１ｋＨｚのバースト波が入力した
場合、この入力信号のレベルａがレベル検出回路３によ
り検出される。検出されたレベルがコンプレス／リミッ
ト用の閾値Ｖthと比較され、ゲイン生成回路４はこの閾
値Ｖthを超えると、この差分Δ（＝ａ−Ｖth）に応じた
コンプレスゲインｇ（Δ）を生成し、これをスムーズフ
ィルタ５に出力する。スムーズフィルタ５は係数乗算
器、遅延器、加算器より成るＩＩＲフィルタ（ローパス
フィルタ）で構成され、設定係数に応じた時定数で図９
（ｃ）の曲線で示すように「１」から徐々に低下するゲ
インＧをゲイン調整用アンプ２に設定する。
上がる信号Ａ、例えば１ｋＨｚのバースト波が入力した
場合、この入力信号のレベルａがレベル検出回路３によ
り検出される。検出されたレベルがコンプレス／リミッ
ト用の閾値Ｖthと比較され、ゲイン生成回路４はこの閾
値Ｖthを超えると、この差分Δ（＝ａ−Ｖth）に応じた
コンプレスゲインｇ（Δ）を生成し、これをスムーズフ
ィルタ５に出力する。スムーズフィルタ５は係数乗算
器、遅延器、加算器より成るＩＩＲフィルタ（ローパス
フィルタ）で構成され、設定係数に応じた時定数で図９
（ｃ）の曲線で示すように「１」から徐々に低下するゲ
インＧをゲイン調整用アンプ２に設定する。
【０００４】したがって、遅延回路１により遅延された
信号ｂは、立ち上がり時点近傍から「１」から例えば
０．２になだらかに低下するゲインＧにより減衰され、
また、ゲインＧの減衰率（時定数）は設定係数に応じた
値となる。ここで、信号ｂのゲインＧの減衰が開始され
る時点をアタックポイント、減衰される時間をアタック
時間といい、遅延時間ｔ1はアタック時間ｔ2の２倍程度
又はそれ以上が必要とされている。
信号ｂは、立ち上がり時点近傍から「１」から例えば
０．２になだらかに低下するゲインＧにより減衰され、
また、ゲインＧの減衰率（時定数）は設定係数に応じた
値となる。ここで、信号ｂのゲインＧの減衰が開始され
る時点をアタックポイント、減衰される時間をアタック
時間といい、遅延時間ｔ1はアタック時間ｔ2の２倍程度
又はそれ以上が必要とされている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の回路では、信号レベルの減衰がなだらかになるよう
にアタック時間ｔ2を長くしようとすると、入力信号の
遅延時間ｔ1を長くしなければならないので、出力信号
は時間遅れが長いエコーのような信号となって却って耳
障りになるという問題点がある。なお、エコーの問題を
解決するために入力信号の遅延時間ｔ1を短くすると、
ｔ1 ≧ ２ｔ2の関係により、アタック時間ｔ2を長く
することができないという問題点がある。
来の回路では、信号レベルの減衰がなだらかになるよう
にアタック時間ｔ2を長くしようとすると、入力信号の
遅延時間ｔ1を長くしなければならないので、出力信号
は時間遅れが長いエコーのような信号となって却って耳
障りになるという問題点がある。なお、エコーの問題を
解決するために入力信号の遅延時間ｔ1を短くすると、
ｔ1 ≧ ２ｔ2の関係により、アタック時間ｔ2を長く
することができないという問題点がある。
【０００６】本発明は上記従来の問題点に鑑み、入力信
号の遅延時間を短くしてエコーを防止することができる
とともにアタック時間を長くすることができるデジタル
信号処理装置を提供することを第１の目的とする。本発
明はまた、複数系統の信号に対してコンプレス／リミッ
ト特性処理を行うにあたり、複数系統の信号レベルのバ
ランスを図りつつ入力信号の遅延時間を短くしてエコー
を防止することができるとともにアタック時間を長くす
ることができるデジタル信号処理装置を提供することを
第２の目的とする。本発明はまた、マルチチャンネル再
生のための複数系統の信号に対してコンプレス／リミッ
ト特性処理を行うにあたり、デコード前の少ない系統の
信号から共通レベルを検出することにより、マルチチャ
ンネルの信号レベルのバランスを図りつつ入力信号の遅
延時間を短くしてエコーを防止することができるととも
にアタック時間を長くすることができるデジタル信号処
理装置を提供することを第３の目的とする。
号の遅延時間を短くしてエコーを防止することができる
とともにアタック時間を長くすることができるデジタル
信号処理装置を提供することを第１の目的とする。本発
明はまた、複数系統の信号に対してコンプレス／リミッ
ト特性処理を行うにあたり、複数系統の信号レベルのバ
ランスを図りつつ入力信号の遅延時間を短くしてエコー
を防止することができるとともにアタック時間を長くす
ることができるデジタル信号処理装置を提供することを
第２の目的とする。本発明はまた、マルチチャンネル再
生のための複数系統の信号に対してコンプレス／リミッ
ト特性処理を行うにあたり、デコード前の少ない系統の
信号から共通レベルを検出することにより、マルチチャ
ンネルの信号レベルのバランスを図りつつ入力信号の遅
延時間を短くしてエコーを防止することができるととも
にアタック時間を長くすることができるデジタル信号処
理装置を提供することを第３の目的とする。
【０００７】
【課題を解決するための手段】本発明は上記第１の目的
を達成するために、スムーズフィルタにより出力された
ゲインの時定数を延長するようにしている。すなわち本
発明によれば、デジタル入力信号を遅延する遅延手段
と、前記遅延手段により遅延された前記デジタル信号を
可変のゲインで減衰する減衰手段と、前記デジタル入力
信号のレベルを検出するレベル検出手段と、前記レベル
検出手段により検出されたレベルと所定値との差分を検
出するゲイン生成手段と、前記ゲイン生成手段により前
記デジタル入力信号のレベルが前記所定値以上と判定さ
れた場合に、前記差分に応じた時定数で１から徐々に低
下するゲインを出力するスムーズフィルタと、前記スム
ーズフィルタにより出力されたゲインの時定数を延長
し、前記減衰手段に印加する時定数延長手段とを、有す
るデジタル信号処理装置が提供される。
を達成するために、スムーズフィルタにより出力された
ゲインの時定数を延長するようにしている。すなわち本
発明によれば、デジタル入力信号を遅延する遅延手段
と、前記遅延手段により遅延された前記デジタル信号を
可変のゲインで減衰する減衰手段と、前記デジタル入力
信号のレベルを検出するレベル検出手段と、前記レベル
検出手段により検出されたレベルと所定値との差分を検
出するゲイン生成手段と、前記ゲイン生成手段により前
記デジタル入力信号のレベルが前記所定値以上と判定さ
れた場合に、前記差分に応じた時定数で１から徐々に低
下するゲインを出力するスムーズフィルタと、前記スム
ーズフィルタにより出力されたゲインの時定数を延長
し、前記減衰手段に印加する時定数延長手段とを、有す
るデジタル信号処理装置が提供される。
【０００８】本発明は上記第２の目的を達成するため
に、複数系統のデジタル入力信号のレベルを検出するレ
ベル検出手段と、検出されたレベルの平均あるいは最大
値を検出する共通レベル検出手段とを設けている。すな
わち本発明によれば、複数系統のデジタル入力信号をそ
れぞれ遅延する遅延手段と、前記遅延手段により遅延さ
れた前記複数系統のデジタル信号を可変のゲインで減衰
する減衰手段と、前記複数系統のデジタル入力信号のレ
ベルを検出するレベル検出手段と、前記レベル検出手段
により検出されたレベルの平均あるいは最大値を検出す
る共通レベル検出手段と、前記共通レベル検出手段によ
り検出されたレベルに基づきコンプレス／リミット用の
ゲインを生成するゲイン生成手段と、前記ゲイン生成手
段により出力されたコンプレス／リミット用のゲインに
時定数を付与するスムーズフィルタと、前記スムーズフ
ィルタにより出力されたゲインの時定数を延長し、前記
減衰手段に印加する時定数延長手段とを、有するデジタ
ル信号処理装置が提供される。
に、複数系統のデジタル入力信号のレベルを検出するレ
ベル検出手段と、検出されたレベルの平均あるいは最大
値を検出する共通レベル検出手段とを設けている。すな
わち本発明によれば、複数系統のデジタル入力信号をそ
れぞれ遅延する遅延手段と、前記遅延手段により遅延さ
れた前記複数系統のデジタル信号を可変のゲインで減衰
する減衰手段と、前記複数系統のデジタル入力信号のレ
ベルを検出するレベル検出手段と、前記レベル検出手段
により検出されたレベルの平均あるいは最大値を検出す
る共通レベル検出手段と、前記共通レベル検出手段によ
り検出されたレベルに基づきコンプレス／リミット用の
ゲインを生成するゲイン生成手段と、前記ゲイン生成手
段により出力されたコンプレス／リミット用のゲインに
時定数を付与するスムーズフィルタと、前記スムーズフ
ィルタにより出力されたゲインの時定数を延長し、前記
減衰手段に印加する時定数延長手段とを、有するデジタ
ル信号処理装置が提供される。
【０００９】本発明は上記第３の目的を達成するため
に、複数系統のデジタル入力信号のレベルを検出するレ
ベル検出手段と、検出されたレベルの平均あるいは最大
値を検出する共通レベル検出手段と、複数系統のデジタ
ル入力信号に応答するデコード手段で得られた前記多系
統の信号のそれぞれを減衰させる可変ゲイン手段とを設
けている。すなわち本発明によれば、複数系統のデジタ
ル入力信号のレベルを検出するレベル検出手段と、前記
レベル検出手段により検出されたレベルの平均又は最大
値を共通レベルとして検出する共通レベル検出手段と、
前記複数系統のデジタル入力信号をデコードして、さら
に多系統の信号とするデコード手段と、前記共通レベル
検出手段により検出された共通レベルに基づきコンプレ
ス／リミット用のゲインを生成するゲイン生成手段と、
前記ゲイン生成手段により出力されたコンプレス／リミ
ット用のゲインの時定数を延長し、これによって前記デ
コード手段で得られた前記多系統の信号のそれぞれを減
衰させる可変ゲイン手段とを、有するデジタル信号処理
装置が提供される。
に、複数系統のデジタル入力信号のレベルを検出するレ
ベル検出手段と、検出されたレベルの平均あるいは最大
値を検出する共通レベル検出手段と、複数系統のデジタ
ル入力信号に応答するデコード手段で得られた前記多系
統の信号のそれぞれを減衰させる可変ゲイン手段とを設
けている。すなわち本発明によれば、複数系統のデジタ
ル入力信号のレベルを検出するレベル検出手段と、前記
レベル検出手段により検出されたレベルの平均又は最大
値を共通レベルとして検出する共通レベル検出手段と、
前記複数系統のデジタル入力信号をデコードして、さら
に多系統の信号とするデコード手段と、前記共通レベル
検出手段により検出された共通レベルに基づきコンプレ
ス／リミット用のゲインを生成するゲイン生成手段と、
前記ゲイン生成手段により出力されたコンプレス／リミ
ット用のゲインの時定数を延長し、これによって前記デ
コード手段で得られた前記多系統の信号のそれぞれを減
衰させる可変ゲイン手段とを、有するデジタル信号処理
装置が提供される。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態をその実施例によって説明する。図１は本発明
に係るデジタル信号処理装置の第１実施例を示すブロッ
ク図、図２は図１のデジタル信号処理装置を備えた全体
構成を示すブロック図、図３は図１のデジタル信号処理
装置の主要信号を示す波形図、図４は図１のスムーズフ
ィルタ及び時定数延長部の一例を詳細に示すブロック図
である。
施の形態をその実施例によって説明する。図１は本発明
に係るデジタル信号処理装置の第１実施例を示すブロッ
ク図、図２は図１のデジタル信号処理装置を備えた全体
構成を示すブロック図、図３は図１のデジタル信号処理
装置の主要信号を示す波形図、図４は図１のスムーズフ
ィルタ及び時定数延長部の一例を詳細に示すブロック図
である。
【００１１】図１に示すデジタル信号処理装置１３は図
２に示すＤＳＰ（デジタル・シグナル・プロセッサ）１
０により構成され、操作部１１のコンプレッサ／リミッ
タキー１１ａが操作された場合にＣＰＵ１２の制御によ
り入力信号についてコンプレス／リミット処理を行う。
上記操作部１１は図示省略の各別の選択キーによってア
タック時間ｔ2、コンプレス開始閾値Ｖth、ゲインＧの
圧縮の度合いなどがそれぞれ指定できるようになってい
る。また、図２に示すように、操作部１１からの信号は
ＣＰＵ１２を介して所定のパラメータに変換されてＤＳ
Ｐ１０に供給され所定の演算回路の係数を切り換えるよ
うに構成される。さて、図１において、入力デジタルオ
ーディオ信号は遅延回路１により時間ｔ1だけ遅延さ
れ、次いでゲイン調整用アンプ２によりゲイン制御信号
に基づいてゲインＧが調整される。ゲインＧは通常時に
は「１」に設定され、コンプレス／リミット機能が設定
されている場合には信号レベルが急峻に立ち上がる場合
にその立ち上がり時からなだらかに減衰するように
「１」から徐々に低下する値に設定される。
２に示すＤＳＰ（デジタル・シグナル・プロセッサ）１
０により構成され、操作部１１のコンプレッサ／リミッ
タキー１１ａが操作された場合にＣＰＵ１２の制御によ
り入力信号についてコンプレス／リミット処理を行う。
上記操作部１１は図示省略の各別の選択キーによってア
タック時間ｔ2、コンプレス開始閾値Ｖth、ゲインＧの
圧縮の度合いなどがそれぞれ指定できるようになってい
る。また、図２に示すように、操作部１１からの信号は
ＣＰＵ１２を介して所定のパラメータに変換されてＤＳ
Ｐ１０に供給され所定の演算回路の係数を切り換えるよ
うに構成される。さて、図１において、入力デジタルオ
ーディオ信号は遅延回路１により時間ｔ1だけ遅延さ
れ、次いでゲイン調整用アンプ２によりゲイン制御信号
に基づいてゲインＧが調整される。ゲインＧは通常時に
は「１」に設定され、コンプレス／リミット機能が設定
されている場合には信号レベルが急峻に立ち上がる場合
にその立ち上がり時からなだらかに減衰するように
「１」から徐々に低下する値に設定される。
【００１２】例えば図３（ａ）に示すように急峻に立ち
上がる信号Ａが入力した場合、図３（ｂ）に示すように
遅延回路１により、従来例より比較的短い時間ｔ1だけ
遅延されてゲイン調整用アンプ２に印加される。ここ
で、ゲイン調整用アンプ２の入力信号ＡのゲインＧの減
衰が開始される時点をアタックポイント、減衰される時
間をアタック時間といい、遅延時間ｔ1はアタック時間
ｔ2の２倍程度が好適とされている。
上がる信号Ａが入力した場合、図３（ｂ）に示すように
遅延回路１により、従来例より比較的短い時間ｔ1だけ
遅延されてゲイン調整用アンプ２に印加される。ここ
で、ゲイン調整用アンプ２の入力信号ＡのゲインＧの減
衰が開始される時点をアタックポイント、減衰される時
間をアタック時間といい、遅延時間ｔ1はアタック時間
ｔ2の２倍程度が好適とされている。
【００１３】デジタルオーディオ信号のレベルａがレベ
ル検出回路３により検出され、ゲイン生成回路４に与え
られる。ここで、検出されたレベルａはゲイン生成回路
４でコンプレス／リミット用の閾値Ｖthと比較され、こ
の閾値Ｖthを超えると、この差分Δ（＝ａ−Ｖth）に応
じたコンプレスゲインｇ（Δ）を生成し、これがスムー
ズフィルタ５に与えられる。コンプレスゲインｇ（Δ）
は、例えば、
ル検出回路３により検出され、ゲイン生成回路４に与え
られる。ここで、検出されたレベルａはゲイン生成回路
４でコンプレス／リミット用の閾値Ｖthと比較され、こ
の閾値Ｖthを超えると、この差分Δ（＝ａ−Ｖth）に応
じたコンプレスゲインｇ（Δ）を生成し、これがスムー
ズフィルタ５に与えられる。コンプレスゲインｇ（Δ）
は、例えば、
【００１４】
【数１】 ｇ（Δ）＝１−Ｐｉ（ＫｉΔ2＋Δ）／ａ （式１） のように表される差分Δの関数である。ただし、ａはレ
ベル、Ｐｉ及びＫｉはゲインＧの圧縮の度合いによって
決められる定数である。
ベル、Ｐｉ及びＫｉはゲインＧの圧縮の度合いによって
決められる定数である。
【００１５】スムーズフィルタ５はローパスフィルタで
構成され、図３（ｃ）の曲線（立ち上がり時点Ｐｉ→ア
タックポイントＰｔ→減衰点Ｐｕ）で示すように、設定
係数に応じた時定数でゲインを従来例より比較的急峻に
下げる。
構成され、図３（ｃ）の曲線（立ち上がり時点Ｐｉ→ア
タックポイントＰｔ→減衰点Ｐｕ）で示すように、設定
係数に応じた時定数でゲインを従来例より比較的急峻に
下げる。
【００１６】そして、本実施例では、スムーズフィルタ
５により設定されるゲインの時定数を時定数延長部６に
より、図３（ｃ）の曲線｛立ち上がり時点Ｐｉ→アタッ
クポイントＰｔ→減衰点ｃｃ（＞Ｐｕ）｝で示すように
延長し、ゲイン調整用アンプ２に設定する。したがっ
て、ゲインを時定数延長部６により延長しない構成で
は、遅延時間ｔ1を短くすると出力信号ｄは図３（ｄ）
の破線で示すように急峻に立ち下がってアタック時間を
長くすることができないが、本実施例では、ゲインＧを
時定数延長部６により延長するので、出力信号ｄは図３
（ｄ）の実線で示すようになだらかに低下し、したがっ
て、アタック時間を長くすることができる。また、入力
信号の遅延時間を短くするので、エコーを防止すること
ができる。
５により設定されるゲインの時定数を時定数延長部６に
より、図３（ｃ）の曲線｛立ち上がり時点Ｐｉ→アタッ
クポイントＰｔ→減衰点ｃｃ（＞Ｐｕ）｝で示すように
延長し、ゲイン調整用アンプ２に設定する。したがっ
て、ゲインを時定数延長部６により延長しない構成で
は、遅延時間ｔ1を短くすると出力信号ｄは図３（ｄ）
の破線で示すように急峻に立ち下がってアタック時間を
長くすることができないが、本実施例では、ゲインＧを
時定数延長部６により延長するので、出力信号ｄは図３
（ｄ）の実線で示すようになだらかに低下し、したがっ
て、アタック時間を長くすることができる。また、入力
信号の遅延時間を短くするので、エコーを防止すること
ができる。
【００１７】次に、図４を参照してスムーズフィルタ５
と時定数延長部６の一例を説明する。図４に示すスムー
ズフィルタ５は１次のＩＩＲ（無限インパルス応答）フ
ィルタを縦列接続したものであり、３段分の加算器５
１、遅延器５２、５３及び係数乗算器５４〜５６を有す
る。係数乗算器５４〜５６には図２に示すＣＰＵ１２に
よりゲインＧを１未満に設定するための係数が印加さ
れ、図３（ｃ）の曲線（立ち上がり時点Ｐｉ→アタック
ポイントＰｔ→減衰点Ｐｕ）で示すように時定数が急峻
に低下するゲインＧがスムーズフィルタ５から出力され
る。時定数延長部６はスイッチＳＷ、遅延器６１及び係
数乗算器６２により構成され、ゲインＧの時定数を延長
するための係数Ｋａ（＜１）がＣＰＵ１２により係数乗
算器６２に設定される。
と時定数延長部６の一例を説明する。図４に示すスムー
ズフィルタ５は１次のＩＩＲ（無限インパルス応答）フ
ィルタを縦列接続したものであり、３段分の加算器５
１、遅延器５２、５３及び係数乗算器５４〜５６を有す
る。係数乗算器５４〜５６には図２に示すＣＰＵ１２に
よりゲインＧを１未満に設定するための係数が印加さ
れ、図３（ｃ）の曲線（立ち上がり時点Ｐｉ→アタック
ポイントＰｔ→減衰点Ｐｕ）で示すように時定数が急峻
に低下するゲインＧがスムーズフィルタ５から出力され
る。時定数延長部６はスイッチＳＷ、遅延器６１及び係
数乗算器６２により構成され、ゲインＧの時定数を延長
するための係数Ｋａ（＜１）がＣＰＵ１２により係数乗
算器６２に設定される。
【００１８】スムーズフィルタ５の出力信号はスイッチ
ＳＷを介して遅延器６１、係数乗算器６２を介してスイ
ッチＳＷにフィードバックされ、比較器でスムーズフィ
ルタ５の出力信号と係数乗算器６２の出力信号を比較し
て大きい方をスイッチＳＷにより選択することにより、
曲線Ｐｉ（立ち上がり時点）→Ｐｔ（アタックポイン
ト）の区間ではスムーズフィルタ５の出力信号を選択
し、Ｐｔ（アタックポイント）以降の区間では係数乗算
器６２の出力信号、すなわちゆるやかな低下率のゲイン
ｃｃを選択する。
ＳＷを介して遅延器６１、係数乗算器６２を介してスイ
ッチＳＷにフィードバックされ、比較器でスムーズフィ
ルタ５の出力信号と係数乗算器６２の出力信号を比較し
て大きい方をスイッチＳＷにより選択することにより、
曲線Ｐｉ（立ち上がり時点）→Ｐｔ（アタックポイン
ト）の区間ではスムーズフィルタ５の出力信号を選択
し、Ｐｔ（アタックポイント）以降の区間では係数乗算
器６２の出力信号、すなわちゆるやかな低下率のゲイン
ｃｃを選択する。
【００１９】図５は他の例の時定数延長部６ａを示して
いる。図５において、スムーズフィルタ５は同一の構成
であり、時定数延長部６ａはスイッチＳＷ、遅延器６
１、係数乗算器６２、減算器６３及び加算器６４により
構成され、同様に、時定数を延長するための係数Ｋａが
ＣＰＵ１２により係数乗算器６２に設定される。また、
減算器６３において遅延器６１の出力からスムーズフィ
ルタ５の遅延器５２の出力が減算されて係数乗算器６２
に印加され、加算器６４において係数乗算器６２の出力
とスムーズフィルタ５の遅延器５２の出力が加算されて
スイッチＳＷにフィードバックされる。この場合にも同
様に、比較器でスムーズフィルタ５の出力信号と加算器
６４の出力信号を比較することにより、Ｐｔ（アタック
ポイント）以降の区間では加算器６４の出力信号、すな
わちゲインｃｃをスイッチＳＷにより選択する。このよ
うにスムーズフィルタ５の入力信号が時定数延長部６ａ
の出力信号から減算されたものに係数Ｋａを乗算するよ
うにしているため、図３（Ｃ）で０．２によって示すゲ
インに向って減衰曲線ｃｃが収束するように形成され
る。このような時定数延長部６、６ａでは、例えば延長
前のアタック時間ｔ2＝４ｍｓから１００ｍｓに延長さ
れるように、減衰がなだらかにされる。
いる。図５において、スムーズフィルタ５は同一の構成
であり、時定数延長部６ａはスイッチＳＷ、遅延器６
１、係数乗算器６２、減算器６３及び加算器６４により
構成され、同様に、時定数を延長するための係数Ｋａが
ＣＰＵ１２により係数乗算器６２に設定される。また、
減算器６３において遅延器６１の出力からスムーズフィ
ルタ５の遅延器５２の出力が減算されて係数乗算器６２
に印加され、加算器６４において係数乗算器６２の出力
とスムーズフィルタ５の遅延器５２の出力が加算されて
スイッチＳＷにフィードバックされる。この場合にも同
様に、比較器でスムーズフィルタ５の出力信号と加算器
６４の出力信号を比較することにより、Ｐｔ（アタック
ポイント）以降の区間では加算器６４の出力信号、すな
わちゲインｃｃをスイッチＳＷにより選択する。このよ
うにスムーズフィルタ５の入力信号が時定数延長部６ａ
の出力信号から減算されたものに係数Ｋａを乗算するよ
うにしているため、図３（Ｃ）で０．２によって示すゲ
インに向って減衰曲線ｃｃが収束するように形成され
る。このような時定数延長部６、６ａでは、例えば延長
前のアタック時間ｔ2＝４ｍｓから１００ｍｓに延長さ
れるように、減衰がなだらかにされる。
【００２０】さて、上記第１実施例では、信号レベルの
減衰をなだらかにしてアタック時間を長くするようにし
たが、減衰がなだらか過ぎると、音のクリア感、歯切れ
感と呼ばれるアタック感が無くなる場合がある。図６及
び図７は信号レベルの減衰をなだらかにしてアタック時
間を長くするとともにアタック感を強調する第２実施例
を示している。ここで、遅延回路１による遅延時間は図
７（ａ）に示すように第１実施例の遅延時間ｔ2よりΔ
ｔだけ短い。図６は第２実施例のスムーズフィルタ５ａ
及び時定数延長部６ｂを示し、スムーズフィルタ５ａは
５段ＩＩＲフィルタである。そして、この実施例の時定
数延長部６ｂでは、図５に示す加算器６４の出力ゲイン
（＜１）を二乗するための乗算器６５が追加されてい
る。
減衰をなだらかにしてアタック時間を長くするようにし
たが、減衰がなだらか過ぎると、音のクリア感、歯切れ
感と呼ばれるアタック感が無くなる場合がある。図６及
び図７は信号レベルの減衰をなだらかにしてアタック時
間を長くするとともにアタック感を強調する第２実施例
を示している。ここで、遅延回路１による遅延時間は図
７（ａ）に示すように第１実施例の遅延時間ｔ2よりΔ
ｔだけ短い。図６は第２実施例のスムーズフィルタ５ａ
及び時定数延長部６ｂを示し、スムーズフィルタ５ａは
５段ＩＩＲフィルタである。そして、この実施例の時定
数延長部６ｂでは、図５に示す加算器６４の出力ゲイン
（＜１）を二乗するための乗算器６５が追加されてい
る。
【００２１】図７を参照してこの第２実施例を説明する
と、例えば図７（ａ）に示すように急峻に立ち上がる信
号Ａが入力された場合、図７（ｂ）に示すように遅延回
路１により、従来例より比較的短い時間（ｔ1−Δｔ）
だけ遅延されてゲイン調整用アンプ２に印加される。ま
た、デジタルオーディオ信号のレベルａがレベル検出回
路３により検出され、ゲイン生成回路４に供給される。
ここで、コンプレス／リミット用の閾値Ｖthと比較さ
れ、この閾値Ｖthを超えると、この差分Δ（＝ａ−Ｖt
h）に応じたコンプレスゲインｇ（Δ）を生成し、これ
をスムーズフィルタ５に出力する。コンプレスゲインｇ
（Δ）は例えば式１に示したものが用いられる。
と、例えば図７（ａ）に示すように急峻に立ち上がる信
号Ａが入力された場合、図７（ｂ）に示すように遅延回
路１により、従来例より比較的短い時間（ｔ1−Δｔ）
だけ遅延されてゲイン調整用アンプ２に印加される。ま
た、デジタルオーディオ信号のレベルａがレベル検出回
路３により検出され、ゲイン生成回路４に供給される。
ここで、コンプレス／リミット用の閾値Ｖthと比較さ
れ、この閾値Ｖthを超えると、この差分Δ（＝ａ−Ｖt
h）に応じたコンプレスゲインｇ（Δ）を生成し、これ
をスムーズフィルタ５に出力する。コンプレスゲインｇ
（Δ）は例えば式１に示したものが用いられる。
【００２２】そして、第２実施例では、スムーズフィル
タ５により設定されるゲインの時定数を時定数延長部６
ｂにより、図７（ｃ）の曲線｛立ち上がり時点Ｐｉ→ア
タックポイントＰｔ→ｃｃ’（Ｐｕ＜減衰点ｃｃ’＜ｃ
ｃ）｝で示すように延長する。この場合、比較器がスム
ーズフィルタ５の出力信号と乗算器６５の出力信号を比
較して大きい方をスイッチＳＷにより選択すると、図７
（ｃ）に示すように立ち上がり時点Ｐｉ、アタックポイ
ントＰｔ、第１実施例の場合のアタックポイントＰｔ’
の区間ではスムーズフィルタ５の急峻なゲインが選択さ
れるので、図７（ｄ）に示すようにＰｔ−Ｐｔ’区間で
出力信号が急峻に立ち下がり、したがって、アタック感
を強調することができる。また、第１実施例の場合のア
タックポイントＰｔ’以降ではなだらかな曲線ｃｃ’の
ゲインが選択されるので、信号レベルの減衰をなだらか
にしてアタック時間を延長することができる。
タ５により設定されるゲインの時定数を時定数延長部６
ｂにより、図７（ｃ）の曲線｛立ち上がり時点Ｐｉ→ア
タックポイントＰｔ→ｃｃ’（Ｐｕ＜減衰点ｃｃ’＜ｃ
ｃ）｝で示すように延長する。この場合、比較器がスム
ーズフィルタ５の出力信号と乗算器６５の出力信号を比
較して大きい方をスイッチＳＷにより選択すると、図７
（ｃ）に示すように立ち上がり時点Ｐｉ、アタックポイ
ントＰｔ、第１実施例の場合のアタックポイントＰｔ’
の区間ではスムーズフィルタ５の急峻なゲインが選択さ
れるので、図７（ｄ）に示すようにＰｔ−Ｐｔ’区間で
出力信号が急峻に立ち下がり、したがって、アタック感
を強調することができる。また、第１実施例の場合のア
タックポイントＰｔ’以降ではなだらかな曲線ｃｃ’の
ゲインが選択されるので、信号レベルの減衰をなだらか
にしてアタック時間を延長することができる。
【００２３】次に複数系統の信号レベルのバランスを図
りつつコンプレス／リミット特性処理を行うことが可能
な本発明の第３実施例について説明する。 図１０は第
３実施例を示すブロック図である。第３実施例は図１の
第１実施例と次の点で異なる。すなわち、第１実施例が
１系統（１チャンネル）の信号用に構成されているのに
対し、図１０の第３実施例は２系統（２チャンネル）の
信号用に構成されている。具体的にはＬチャンネルの信
号は遅延回路１とレベル検出回路３へ入力され、Ｒチャ
ンネルの信号は遅延回路２１とレベル検出回路２３へ入
力される。２つのレベル検出回路３、２３の出力信号は
それぞれ共通レベル検出回路７へ与えられる。共通レベ
ル検出回路７は２つの入力信号のうち、大きいレベルの
信号（最大レベル信号）を選択する。選択された信号は
ゲイン生成回路４へ与えられる。ゲイン生成回路４以下
の構成は２つのゲイン調整用アンプ２、２２が２系統用
に設けられ、時定数延長部６の出力信号がこれらのゲイ
ン調整用アンプ２、２２に与えられている点を除き、基
本的に第１実施例と同様である。
りつつコンプレス／リミット特性処理を行うことが可能
な本発明の第３実施例について説明する。 図１０は第
３実施例を示すブロック図である。第３実施例は図１の
第１実施例と次の点で異なる。すなわち、第１実施例が
１系統（１チャンネル）の信号用に構成されているのに
対し、図１０の第３実施例は２系統（２チャンネル）の
信号用に構成されている。具体的にはＬチャンネルの信
号は遅延回路１とレベル検出回路３へ入力され、Ｒチャ
ンネルの信号は遅延回路２１とレベル検出回路２３へ入
力される。２つのレベル検出回路３、２３の出力信号は
それぞれ共通レベル検出回路７へ与えられる。共通レベ
ル検出回路７は２つの入力信号のうち、大きいレベルの
信号（最大レベル信号）を選択する。選択された信号は
ゲイン生成回路４へ与えられる。ゲイン生成回路４以下
の構成は２つのゲイン調整用アンプ２、２２が２系統用
に設けられ、時定数延長部６の出力信号がこれらのゲイ
ン調整用アンプ２、２２に与えられている点を除き、基
本的に第１実施例と同様である。
【００２４】図１１は図１０の共通レベル検出回路７と
ゲイン生成回路４の具体的構成を示すブロック図であ
る。共通レベル検出回路７はコンパレータ（ＣＯＭＰ）
２５とＮＯＴ回路２７と２つのスイッチ２６、２８を有
している。コンパレータ２５はＬチャンネルの入力信号
レベルがＲチャンネルの入力信号レベルより大きいと
き、Ｈレベルの信号を出力し、よってスイッチ２６がオ
ンとなりスイッチ２８はオフとなる。一方、Ｒチャンネ
ルの入力信号レベルがＬチャンネルの入力信号レベルよ
り大きいとき、Ｌレベルの信号を出力し、よってスイッ
チ２６がオフとなりスイッチ２８はオンとなる。こうし
て、２つの系統の一方が選択される。この例では２系統
であるが、入力信号が３系統ある場合も、同様に最大レ
ベルの信号が選択される。
ゲイン生成回路４の具体的構成を示すブロック図であ
る。共通レベル検出回路７はコンパレータ（ＣＯＭＰ）
２５とＮＯＴ回路２７と２つのスイッチ２６、２８を有
している。コンパレータ２５はＬチャンネルの入力信号
レベルがＲチャンネルの入力信号レベルより大きいと
き、Ｈレベルの信号を出力し、よってスイッチ２６がオ
ンとなりスイッチ２８はオフとなる。一方、Ｒチャンネ
ルの入力信号レベルがＬチャンネルの入力信号レベルよ
り大きいとき、Ｌレベルの信号を出力し、よってスイッ
チ２６がオフとなりスイッチ２８はオンとなる。こうし
て、２つの系統の一方が選択される。この例では２系統
であるが、入力信号が３系統ある場合も、同様に最大レ
ベルの信号が選択される。
【００２５】図１０のゲイン生成回路４は、図１１に示
すようにコンパレータ２９、閾値発生回路３０、加算器
３１、３６、３９、乗算器３４、３５、３８、４１、４
２、除算器３７、所定値発生回路３３、４０、スイッチ
回路３２を有している。図中、Δは共通レベル検出回路
７の出力信号と閾値発生回路３０からの閾値Ｖthとの差
分を示す。共通レベル検出回路７からの最大レベル信号
のレベルが閾値Ｖthより大きいとき、コンパレータ２９
の出力信号によってスイッチ回路３２を介して減算器と
して動作する加算器３１の出力信号が差分Δとして加算
器３６と乗算器３４、４２に与えられる。ＫｉとＰｉは
係数である。所定値発生回路３３は論理”０”に相当す
る電圧を発生し、所定値発生回路４０は論理”１”に相
当する電圧を発生する。よって、共通レベル検出回路７
からの最大レベル信号のレベルが閾値Ｖthより大きくな
いときは、加算器３６の出力は０となり、出力信号ｇ
（Δ）は１となる。
すようにコンパレータ２９、閾値発生回路３０、加算器
３１、３６、３９、乗算器３４、３５、３８、４１、４
２、除算器３７、所定値発生回路３３、４０、スイッチ
回路３２を有している。図中、Δは共通レベル検出回路
７の出力信号と閾値発生回路３０からの閾値Ｖthとの差
分を示す。共通レベル検出回路７からの最大レベル信号
のレベルが閾値Ｖthより大きいとき、コンパレータ２９
の出力信号によってスイッチ回路３２を介して減算器と
して動作する加算器３１の出力信号が差分Δとして加算
器３６と乗算器３４、４２に与えられる。ＫｉとＰｉは
係数である。所定値発生回路３３は論理”０”に相当す
る電圧を発生し、所定値発生回路４０は論理”１”に相
当する電圧を発生する。よって、共通レベル検出回路７
からの最大レベル信号のレベルが閾値Ｖthより大きくな
いときは、加算器３６の出力は０となり、出力信号ｇ
（Δ）は１となる。
【００２６】図１１に示した例では、Ｌｃｈの信号がＲ
ｃｈの信号より大きい場合が表示されていて、Ｌｃｈの
信号に関し、係数Ｑｉ、Ｋｉ、Ｐｉが閾値Ｖthに対して
曲線特性を決定する様子を示している。すなわち、出力
信号ｇ（Δ）は、
ｃｈの信号より大きい場合が表示されていて、Ｌｃｈの
信号に関し、係数Ｑｉ、Ｋｉ、Ｐｉが閾値Ｖthに対して
曲線特性を決定する様子を示している。すなわち、出力
信号ｇ（Δ）は、
【００２７】
【数２】 Ｋａ＝１−Ｐｉ（ＱｉΔ3＋ＫｉΔ2＋Δ）／Ｌｉｎ （式２） となり、この値でコンプレス／リミットゲインとなる。
ただし、Ｐｉ、Ｑｉ、ＫｉはゲインＧの圧縮の度合いに
よって決まる定数、Ｌｉｎは最大レベルである。
ただし、Ｐｉ、Ｑｉ、ＫｉはゲインＧの圧縮の度合いに
よって決まる定数、Ｌｉｎは最大レベルである。
【００２８】また、式（１）と比べて式（２）は係数Ｑ
ｉの３次の項を持つため、曲線特性の設計自由度が向上
する。ゲイン生成回路４において、入力レベル（上記例
ではＬｉｎ）により除算しているのは、Ｌｉｎ＝１に正
規化するためである。ゲイン生成回路４の出力信号はス
ムーズフィルタ５、時定数延長部６にて上記実施例と同
様に処理され、ゲイン調整用アンプ２、２２にゲインＧ
としてそれぞれ与えられる。よって、アタック時にはさ
らに時定数の作用により曲線特性が形成される。すなわ
ち、Ｌｃｈについて見ると遅延回路１における時定数ｄ
ＩＮと、スムーズフィルタ５の時定数τｆを用いて、ア
タック時間τａは、
ｉの３次の項を持つため、曲線特性の設計自由度が向上
する。ゲイン生成回路４において、入力レベル（上記例
ではＬｉｎ）により除算しているのは、Ｌｉｎ＝１に正
規化するためである。ゲイン生成回路４の出力信号はス
ムーズフィルタ５、時定数延長部６にて上記実施例と同
様に処理され、ゲイン調整用アンプ２、２２にゲインＧ
としてそれぞれ与えられる。よって、アタック時にはさ
らに時定数の作用により曲線特性が形成される。すなわ
ち、Ｌｃｈについて見ると遅延回路１における時定数ｄ
ＩＮと、スムーズフィルタ５の時定数τｆを用いて、ア
タック時間τａは、
【００２９】
【数３】τａ＝τｆ−ｄＩＮ （式３）
【００３０】として与えられる。Ｒｃｈについても同様
であり、ゲイン調整用アンプ２、２２からはコンプレス
／リミットゲインがバランスよく調整された出力信号
ｄ、ｅがそれぞれ得られる。
であり、ゲイン調整用アンプ２、２２からはコンプレス
／リミットゲインがバランスよく調整された出力信号
ｄ、ｅがそれぞれ得られる。
【００３１】なお、上記各実施例においてアタック時間
を長い方に切り換えた場合には、時定数延長部６、６ａ
の係数Ｋａを０から１の間で連続的に変化させることで
連続的な時間変化を与えることができるとともに、アタ
ック時間を短い方に切り換えた場合には、係数Ｋａを０
にした状態でスムーズフィルタ５の時定数のみを連続的
に変化させることで連続的な時間変化を与えることがで
きる。したがって、アタック時間の短い方から十分に長
い方まで連続的に途切れることなく良好に実施される。
を長い方に切り換えた場合には、時定数延長部６、６ａ
の係数Ｋａを０から１の間で連続的に変化させることで
連続的な時間変化を与えることができるとともに、アタ
ック時間を短い方に切り換えた場合には、係数Ｋａを０
にした状態でスムーズフィルタ５の時定数のみを連続的
に変化させることで連続的な時間変化を与えることがで
きる。したがって、アタック時間の短い方から十分に長
い方まで連続的に途切れることなく良好に実施される。
【００３２】また、上記各実施例のゲイン生成回路４は
差分Δに基づきコンプレス／リミット用のゲインｇ
（Δ）を生成する例で説明したが、これに限るものでは
なく、レベルに応じたコンプレス／リミット用のゲイン
ｇを生成するものであれば適用することができる。
差分Δに基づきコンプレス／リミット用のゲインｇ
（Δ）を生成する例で説明したが、これに限るものでは
なく、レベルに応じたコンプレス／リミット用のゲイン
ｇを生成するものであれば適用することができる。
【００３３】上記第３実施例では共通レベル検出回路７
で複数の入力信号中の最大レベル信号を選択している
が、最大レベル信号を選択する代わりに複数の入力信号
のレベルの平均を演算するものであってもよい。
で複数の入力信号中の最大レベル信号を選択している
が、最大レベル信号を選択する代わりに複数の入力信号
のレベルの平均を演算するものであってもよい。
【００３４】次にサラウンドオーディオ用の複数系統の
信号レベルのバランスを図りつつコンプレス／リミット
特性処理を行うことが可能な本発明の第４実施例につい
て説明する。まず、サラウンドオーディオ用のエンコー
ダについて説明する。図１３はサラウンドオーディオ用
のエンコーダを示すブロック図である。この例では、ド
ルビーサラウンド方式の４系統、すなわちＬ、Ｃ、Ｓ、
Ｒの４系統の信号からなるマルチチャンネル信号をエン
コードしてＬｔ、Ｒｔの２チャンネルの信号とするエン
コーダが示されている。このエンコーダは加算器９１、
９３、９７、１００と、減衰器９２、９４と、ＢＰＦ９
５と、ノイズリダクションエンコーダ９６と、移相器９
８、９９とを有している。減衰器９２、９４は３ｄＢ減
衰させるものであり、ＢＰＦ９５のパスバンドは１００
Ｈｚ〜７ｋＨｚである。また、移相器９８は９０°進相
（＋９０°）させるものであり、一方、移相器９９は９
０°遅相（−９０°）させるものである。
信号レベルのバランスを図りつつコンプレス／リミット
特性処理を行うことが可能な本発明の第４実施例につい
て説明する。まず、サラウンドオーディオ用のエンコー
ダについて説明する。図１３はサラウンドオーディオ用
のエンコーダを示すブロック図である。この例では、ド
ルビーサラウンド方式の４系統、すなわちＬ、Ｃ、Ｓ、
Ｒの４系統の信号からなるマルチチャンネル信号をエン
コードしてＬｔ、Ｒｔの２チャンネルの信号とするエン
コーダが示されている。このエンコーダは加算器９１、
９３、９７、１００と、減衰器９２、９４と、ＢＰＦ９
５と、ノイズリダクションエンコーダ９６と、移相器９
８、９９とを有している。減衰器９２、９４は３ｄＢ減
衰させるものであり、ＢＰＦ９５のパスバンドは１００
Ｈｚ〜７ｋＨｚである。また、移相器９８は９０°進相
（＋９０°）させるものであり、一方、移相器９９は９
０°遅相（−９０°）させるものである。
【００３５】図１３に示したエンコーダなどにより２系
統の信号とされ、記録あるいは伝送されたものをデコー
ドして元のマルチチャンネル信号（本例では４チャンネ
ル）とするサラウンドオーディオ用デコーダとしては、
従来図１４に示す構成のものが知られている。図１４の
従来のサラウンドオーディオ用デコーダは、入力２チャ
ンネル信号をデコードして４チャンネル化した後、これ
らの４チャンネルの各信号（Ｌｔ、Ｒｔ、Ｌｔ＋Ｒｔ、
Ｌｔ−Ｒｔ）のレベル変化をコントロール回路７８で監
視して、いずれか１つの信号レベルが著しく大きくなっ
た場合には、他の３チャンネルの信号レベルを減衰・低
下させるよう、対応するアンプ７４〜７７のゲインを制
御する。信号ＧL、ＧR、ＧC、ＧSはコントロール回路７
８から各アンプ７４〜７７に与えられるゲイン制御信号
である。このゲイン制御により、サラウンドオーディオ
のリスナーに、より明確な方向感のある音場を提供して
いる。このため、コントロール回路７８は各アンプのゲ
インを０〜３０ｄＢ減衰させるような出力信号を供給す
る構成となっている。
統の信号とされ、記録あるいは伝送されたものをデコー
ドして元のマルチチャンネル信号（本例では４チャンネ
ル）とするサラウンドオーディオ用デコーダとしては、
従来図１４に示す構成のものが知られている。図１４の
従来のサラウンドオーディオ用デコーダは、入力２チャ
ンネル信号をデコードして４チャンネル化した後、これ
らの４チャンネルの各信号（Ｌｔ、Ｒｔ、Ｌｔ＋Ｒｔ、
Ｌｔ−Ｒｔ）のレベル変化をコントロール回路７８で監
視して、いずれか１つの信号レベルが著しく大きくなっ
た場合には、他の３チャンネルの信号レベルを減衰・低
下させるよう、対応するアンプ７４〜７７のゲインを制
御する。信号ＧL、ＧR、ＧC、ＧSはコントロール回路７
８から各アンプ７４〜７７に与えられるゲイン制御信号
である。このゲイン制御により、サラウンドオーディオ
のリスナーに、より明確な方向感のある音場を提供して
いる。このため、コントロール回路７８は各アンプのゲ
インを０〜３０ｄＢ減衰させるような出力信号を供給す
る構成となっている。
【００３６】本発明の第４実施例はかかる従来のサラウ
ンドオーディオ用デコーダに対してわずかな追加・変更
を行うことによって４系統などのマルチチャンネルでの
コンプレス／リミット特性処理を実現することの可能な
デジタル信号処理装置である。図１２はかかる第４実施
例の構成を示すブロック図である。換言すれば、第４実
施例は図１０に示す第３実施例と図１４の従来のサラウ
ンドオーディオ用デコーダを組み合わせた形のものであ
る。すなわち、図１２のデジタル信号処理装置は図１４
のコントロール回路７８からのゲイン制御信号ＧL、
ＧR、ＧC、ＧSを、入力の２チャンネルの信号レベルの
平均あるいは最大値から得られる共通信号レベルＧによ
って調整・制御して、制御されたゲイン制御信号ＧL *、
ＧR *、ＧC *、ＧS *を各アンプ７４〜７８に与えるもので
ある。２チャンネルの信号レベルの平均あるいは最大値
から共通信号レベルＧを得るための構成は図１０に示さ
れたものと実質的に同じであり、図１２中の処理部８３
の回路番号が図１０と同一のものは図１０と対応してい
る。
ンドオーディオ用デコーダに対してわずかな追加・変更
を行うことによって４系統などのマルチチャンネルでの
コンプレス／リミット特性処理を実現することの可能な
デジタル信号処理装置である。図１２はかかる第４実施
例の構成を示すブロック図である。換言すれば、第４実
施例は図１０に示す第３実施例と図１４の従来のサラウ
ンドオーディオ用デコーダを組み合わせた形のものであ
る。すなわち、図１２のデジタル信号処理装置は図１４
のコントロール回路７８からのゲイン制御信号ＧL、
ＧR、ＧC、ＧSを、入力の２チャンネルの信号レベルの
平均あるいは最大値から得られる共通信号レベルＧによ
って調整・制御して、制御されたゲイン制御信号ＧL *、
ＧR *、ＧC *、ＧS *を各アンプ７４〜７８に与えるもので
ある。２チャンネルの信号レベルの平均あるいは最大値
から共通信号レベルＧを得るための構成は図１０に示さ
れたものと実質的に同じであり、図１２中の処理部８３
の回路番号が図１０と同一のものは図１０と対応してい
る。
【００３７】図１２中、遅延回路７０、７１は２系統の
入力信号Ｌｔ、Ｒｔを遅延させるものであり、図１０中
の遅延回路１、２１にそれぞれ対応している。乗算器７
９、８０、８１、８２はコントロール回路７８からの４
つのゲイン制御信号ＧL、ＧR、ＧC、ＧSを、処理回路８
３からの共通信号レベルＧによって調整・制御して、制
御されたゲイン制御信号ＧL *、ＧR *、ＧC *、ＧS *を各ア
ンプ７４〜７７に与えるものである。処理回路８３中の
ブロック３〜７及び２３は図１０の対応ブロックと同一
であるので説明を省略する。かかる構成により、２系統
の遅延回路を用いて４チャンネルのコンプレス／リミッ
ト特性処理を実現することができる。
入力信号Ｌｔ、Ｒｔを遅延させるものであり、図１０中
の遅延回路１、２１にそれぞれ対応している。乗算器７
９、８０、８１、８２はコントロール回路７８からの４
つのゲイン制御信号ＧL、ＧR、ＧC、ＧSを、処理回路８
３からの共通信号レベルＧによって調整・制御して、制
御されたゲイン制御信号ＧL *、ＧR *、ＧC *、ＧS *を各ア
ンプ７４〜７７に与えるものである。処理回路８３中の
ブロック３〜７及び２３は図１０の対応ブロックと同一
であるので説明を省略する。かかる構成により、２系統
の遅延回路を用いて４チャンネルのコンプレス／リミッ
ト特性処理を実現することができる。
【００３８】
【発明の効果】以上説明したように本発明によれば、ス
ムーズフィルタにより出力されたゲインの時定数を延長
するようにしたので、入力信号の遅延時間を短くしてエ
コーを防止することができるとともにアタック時間を長
くすることができる。また、本発明によれば、スムーズ
フィルタにより出力されたゲインと、減衰手段により出
力されたゲインを比較し、大きい方のゲインを減衰手段
に印加するので、エコーを防止してアタック時間を長く
することができるとともに、アタック感を強調すること
ができる。また、複数系統の信号に対してコンプレッサ
／リミッタのアタック時における過大をバランスよく確
実に抑えつつ、時定数を長く設定することができる。ま
た、マルチチャンネル信号に対してバランスと時定数の
設定の際にコンプレス／リミット特性処理を小規模の回
路構成で実現することができる。
ムーズフィルタにより出力されたゲインの時定数を延長
するようにしたので、入力信号の遅延時間を短くしてエ
コーを防止することができるとともにアタック時間を長
くすることができる。また、本発明によれば、スムーズ
フィルタにより出力されたゲインと、減衰手段により出
力されたゲインを比較し、大きい方のゲインを減衰手段
に印加するので、エコーを防止してアタック時間を長く
することができるとともに、アタック感を強調すること
ができる。また、複数系統の信号に対してコンプレッサ
／リミッタのアタック時における過大をバランスよく確
実に抑えつつ、時定数を長く設定することができる。ま
た、マルチチャンネル信号に対してバランスと時定数の
設定の際にコンプレス／リミット特性処理を小規模の回
路構成で実現することができる。
【図１】本発明に係るデジタル信号処理装置の第１実施
例を示すブロック図である。
例を示すブロック図である。
【図２】図１のデジタル信号処理装置を備えた全体構成
を示すブロック図である。
を示すブロック図である。
【図３】図１のデジタル信号処理装置の主要信号を示す
波形図である。
波形図である。
【図４】図１のスムーズフィルタ及び時定数延長部の一
例を詳細に示すブロック図である。
例を詳細に示すブロック図である。
【図５】図１のスムーズフィルタ及び時定数延長部の他
の例を詳細に示すブロック図である。
の例を詳細に示すブロック図である。
【図６】第２実施例のスムーズフィルタ及び時定数延長
部を詳細に示すブロック図である。
部を詳細に示すブロック図である。
【図７】図６のデジタル信号処理装置の主要信号を示す
波形図である。
波形図である。
【図８】従来のデジタル信号処理装置を示すブロック図
である。
である。
【図９】図８のデジタル信号処理装置の主要信号を示す
波形図である。
波形図である。
【図１０】本発明に係るデジタル信号処理装置の第３実
施例を示すブロック図である。
施例を示すブロック図である。
【図１１】図１０中の共通レベル検出回路とゲイン生成
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図１２】本発明に係るデジタル信号処理装置の第４実
施例を示すブロック図である。
施例を示すブロック図である。
【図１３】サラウンドオーディオ用エンコーダを示すブ
ロック図である。
ロック図である。
【図１４】従来のサラウンドオーディオ用デコーダを示
すブロック図である。
すブロック図である。
１、２１、７０、７１ 遅延回路（遅延手段） ２、２２ ゲイン調整用アンプ（減衰手段） ３、２３ レベル検出回路（レベル検出手段） ４ ゲイン生成回路（ゲイン生成手段） ５、５ａ スムーズフィルタ ６、６ａ、６ｂ 時定数延長部（時定数延長手段） ７ 共通レベル検出回路（共通レベル検出手段） １０ ＤＳＰ １１ 操作部 １１ａ コンプレッサ／リミッタキー １２ ＣＰＵ １３、１３Ａ デジタル信号処理装置 ２５、２９ コンパレータ ２６、２８ スイッチ ２７ ＮＯＴ回路 ３０ 閾値発生回路 ３１、３６、３９、５１、６３、６４、９１、９７、１
００ 加算器又は減算器 ３２ スイッチ回路 ３３、４０ 所定値発生回路 ３４、３５、３８、４１、４２、６５ 乗算器 ３７ 除算器 ５２、５３、６１ 遅延器 ５４、５５、５６、６２、７９、８０、８１、８２ 係
数乗算器 ７２ 加算器（遅延回路７０、７１及び減算器７３と共
にデコード手段を構成する） ７３ 減算器 ７４、７５、７６、７７ ゲイン調整用アンプ（スムー
ズフィルタ５、時定数延長部６、コントロール回路７
８、乗算器７９〜８２と共に可変ゲイン手段を構成す
る） ７８ コントロール回路 ８３ 処理部 ９２、９４ 減衰器 ９５ ＢＰＦ ９６ ノイズリダクションエンコーダ ９８、９９ 移相器
００ 加算器又は減算器 ３２ スイッチ回路 ３３、４０ 所定値発生回路 ３４、３５、３８、４１、４２、６５ 乗算器 ３７ 除算器 ５２、５３、６１ 遅延器 ５４、５５、５６、６２、７９、８０、８１、８２ 係
数乗算器 ７２ 加算器（遅延回路７０、７１及び減算器７３と共
にデコード手段を構成する） ７３ 減算器 ７４、７５、７６、７７ ゲイン調整用アンプ（スムー
ズフィルタ５、時定数延長部６、コントロール回路７
８、乗算器７９〜８２と共に可変ゲイン手段を構成す
る） ７８ コントロール回路 ８３ 処理部 ９２、９４ 減衰器 ９５ ＢＰＦ ９６ ノイズリダクションエンコーダ ９８、９９ 移相器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 17/00 ６１１ Ｈ０４Ｓ 1/00 Ｋ Ｈ０４Ｓ 1/00 Ｇ１０Ｋ 15/00 Ｂ
Claims (5)
- 【請求項１】 デジタル入力信号を遅延する遅延手段
と、 前記遅延手段により遅延された前記デジタル信号を可変
のゲインで減衰する減衰手段と、 前記デジタル入力信号のレベルを検出するレベル検出手
段と、 前記レベル検出手段により検出されたレベルに基づきコ
ンプレス／リミット用のゲインを生成するゲイン生成手
段と、 前記ゲイン生成手段により出力されたコンプレス／リミ
ット用のゲインに時定数を付与するスムーズフィルタ
と、 前記スムーズフィルタにより出力されたゲインの時定数
を延長し、前記減衰手段に印加する時定数延長手段と
を、 有するデジタル信号処理装置。 - 【請求項２】 複数系統のデジタル入力信号をそれぞれ
遅延する遅延手段と、 前記遅延手段により遅延された前記複数系統のデジタル
信号を可変のゲインで減衰する減衰手段と、 前記複数系統のデジタル入力信号のレベルを検出するレ
ベル検出手段と、 前記レベル検出手段により検出されたレベルの平均ある
いは最大値を検出する共通レベル検出手段と、 前記共通レベル検出手段により検出されたレベルに基づ
きコンプレス／リミット用のゲインを生成するゲイン生
成手段と、 前記ゲイン生成手段により出力されたコンプレス／リミ
ット用のゲインに時定数を付与するスムーズフィルタ
と、 前記スムーズフィルタにより出力されたゲインの時定数
を延長し、前記減衰手段に印加する時定数延長手段と
を、 有するデジタル信号処理装置。 - 【請求項３】 前記スムーズフィルタにより出力された
ゲインと、前記減衰手段により出力されたゲインを比較
し、大きい方のゲインを前記減衰手段に印加する比較手
段を更に有することを特徴とする請求項１又は２記載の
デジタル信号処理装置。 - 【請求項４】 前記時定数延長手段は、１サンプル前の
ゲインに１以下の係数を乗算する係数乗算器と、前記係
数乗算器の出力を二乗する乗算器を有することを特徴と
する請求項１ないし３のいずれか１つに記載のデジタル
信号処理装置。 - 【請求項５】 複数系統のデジタル入力信号のレベルを
検出するレベル検出手段と、 前記レベル検出手段により検出されたレベルの平均又は
最大値を共通レベルとして検出する共通レベル検出手段
と、 前記複数系統のデジタル入力信号をデコードして、さら
に多系統の信号とするデコード手段と、 前記共通レベル検出手段により検出された共通レベルに
基づきコンプレス／リミット用のゲインを生成するゲイ
ン生成手段と、 前記ゲイン生成手段により出力されたコンプレス／リミ
ット用のゲインの時定数を延長し、これによって前記デ
コード手段で得られた前記多系統の信号のそれぞれを減
衰させる可変ゲイン手段とを、 有するデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24926496A JP3991372B2 (ja) | 1995-08-30 | 1996-08-30 | デジタル信号処理装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24552495 | 1995-08-30 | ||
| JP8-158919 | 1996-05-30 | ||
| JP15891996 | 1996-05-30 | ||
| JP7-245524 | 1996-05-30 | ||
| JP24926496A JP3991372B2 (ja) | 1995-08-30 | 1996-08-30 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1051253A true JPH1051253A (ja) | 1998-02-20 |
| JP3991372B2 JP3991372B2 (ja) | 2007-10-17 |
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ID=27321438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24926496A Expired - Fee Related JP3991372B2 (ja) | 1995-08-30 | 1996-08-30 | デジタル信号処理装置 |
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|---|---|
| JP (1) | JP3991372B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8045731B2 (en) | 2005-06-06 | 2011-10-25 | Yamaha Corporation | Sound quality adjustment device |
| JP2011530843A (ja) * | 2008-08-08 | 2011-12-22 | クロン・グンナー | マルチチャンネル音響システムにおけるマルチチャンネル処理方法 |
| JP2012508489A (ja) * | 2008-11-11 | 2012-04-05 | インスティテュート フューア ランドファンクテクニック ゲーエムベーハー | 下位音声形式を生成する方法 |
-
1996
- 1996-08-30 JP JP24926496A patent/JP3991372B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8045731B2 (en) | 2005-06-06 | 2011-10-25 | Yamaha Corporation | Sound quality adjustment device |
| JP2011530843A (ja) * | 2008-08-08 | 2011-12-22 | クロン・グンナー | マルチチャンネル音響システムにおけるマルチチャンネル処理方法 |
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| KR101575185B1 (ko) * | 2008-11-11 | 2015-12-08 | 인스티튜트 퓌어 룬트퐁크테크닉 게엠베하 | 하향 사운드 포맷을 생성하기 위한 방법 |
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| Publication number | Publication date |
|---|---|
| JP3991372B2 (ja) | 2007-10-17 |
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