JPH10512718A

JPH10512718A - シリコン・オン・インシュレータ型集積回路のｅｓｄ保護を与える方法及び構造体

Info

Publication number: JPH10512718A
Application number: JP8522290A
Authority: JP
Inventors: ディヴィッドアールスターブ; ショースーイリー
Original assignee: ペラグリンセミコンダクターコーポレイション
Priority date: 1995-01-20
Filing date: 1996-01-04
Publication date: 1998-12-02
Also published as: WO1996022613A1; US5610790A

Abstract

(57)【要約】シリコン・オン・インシュレータ（ＳＯＩ）集積回路のためのＥＳＤ保護を与える方法及び構造体が提供される。ＥＳＤ保護回路は、絶縁層の上に形成された導電性パッド及び第１導体セグメントを備えている。第１導体セグメントは、介在する入力抵抗をもたずに、パッドを第１ノードに直結する。第１ダイオードが絶縁層上に形成され、そして第１ノードと第１電源レールとの間に接続される。同様に、第２ダイオードが絶縁層上に形成され、そして第１ノードと第２電源レールとの間に接続される。各ダイオードと直列にバラスト抵抗を含むことができる。これも又絶縁層の上に形成される交差電源クランプは、第１電源レールと、第２電源レールとの間に接続される。ＥＳＤ保護回路の第１ノードは、保護されるべきＳＯＩ集積回路に接続される。ＥＳＤ保護回路は、局部的な熱の発散を改善するために、最小数のシリコン島部に形成することができる。ＳＯＩ集積回路の入力、出力及びＩ／Ｏピンに改善されたＥＳＤ保護が与えられる一方、これらピンと集積回路との間の高速信号トラフィックが促進される。

Description

【発明の詳細な説明】シリコン・オン・インシュレータ型集積回路のＥＳＤ保護を与える方法及び構造体発明の分野本発明は、集積回路のための静電気放電保護に係り、より詳細には、シリコン・オン・インシュレータ(silicon on insulator)技術に基づいて製造された集積回路のためのＥＳＤ保護を与える方法及び構造体に係る。先行技術の説明図１は、入力パッド１０１と集積回路型ロジック回路１０２との間に接続された従来の集積回路用静電気放電（ＥＳＤ）デバイス１００を示す回路図である。ＥＳＤデバイス１００は、入力パッド１０１とＶ_ss電源端子１０５との間に直列に接続された抵抗１０３及びｎチャンネル電界効果トランジスタ１０４を備えている。Ｖ_dd電源端子１０６は、トランジスタ１０４が製造された基体に接続されて、Ｖ_dd電源端子１０６とＶ_ss電源端子１０５との間にダイオード１０７を形成する。ＥＳＤデバイス１００は、正又は負の高い電圧（Ｖ_ss及びＶ_dd電源端子１０５、１０６の通常の動作電圧に対して）が入力パッド１０１、Ｖ_ss電源端子１０５、又はＶ_dd電源端子１０６に存在するときに、トランジスタ１０４及びダイオード１０７を通る電流路を形成することにより集積回路型ロジック回路１０２を保護する。図２は、ｐ−型基体２００と、ｎ型ドレイン領域２０１と、ｎ型ソース領域２０２と、ゲート酸化物２０３と、ゲート電極２０４と、ｐ型基体接触領域２０５と、ｎ型拡散接触領域２０７とを含むトランジスタ１０４の断面図である。トランジスタ１０４は、バルクシリコン（即ち基体２００）に形成されるので、基体２００とドレイン領域２０１との間には寄生的Ｐ／Ｎ接合が存在する。従って、Ｖ_ss電源端子１０５に高い電圧が印加された場合には（入力パッド１０１に印加される電圧に対して）、Ｖ_ss電源端子１０５と入力パッド１０１との間に、この寄生的Ｐ／Ｎ接合及び抵抗１０３を経て導電路が形成される。この導電路は、ロジック回路１０２にダメージを及ぼすことなくＶ_ss電源端子１０５と入力パッド１０１との間に大きな電流を通流させることができる。又、これらの状態の間にトランジスタ１０４がターンオンされて、Ｖ_ss電源端子１０５と入力パッド１０１との間に別の経路を形成する。更に、Ｖ_dd電源レール１０６に高い電圧が印加された場合には（入力パッド１０１に印加される電圧に対して）、ｎ型領域２０７からｐ−型基体２００を経てｎ型領域２０１へ電流が流れる（領域２０７及び基体２００により形成されるＰ／Ｎ接合は、逆ブレークダウンモードで動作する）。同様に、入力パッド１０１に高い電圧が印加された場合には（Ｖ_dd電源レール１０６に印加される電圧に対して）、ｎ型領域２０１からｐ−型基体２００を経てｎ型領域２０７へ電流が流れる（領域２０１及び基体２００により形成されるＰ／Ｎ接合は、逆ブレークダウンモードで動作する）。従って、バルクシリコンに形成されたデバイス（以下、バルクデバイスと称する）に形成された寄生的Ｐ／Ｎ接合は、集積回路の入力端子にＥＳＤ保護を与えるのに有用である。しかしながら、寄生的Ｐ／Ｎ接合を用いてＥＳＤ保護を与えるときには、回路内に存在する全ての寄生的Ｐ／Ｎ接合間の関係を回路設計者が理解できないので、予想し得ない結果が時々生じる。図３は、従来のシリコン・オン・インシュレータ（ＳＯＩ）技術に従って形成されたｎチャンネルトランジスタ３００（以下、ＳＯＩトランジスタ又はＳＯＩデバイスと称する）の断面図である。ＳＯＩトランジスタ３００は、絶縁基体３０６を備え、その上にシリコンの薄い層３１０が形成される。ｎ型ドレイン領域３０１、ｐ−型チャンネル領域３０２及びｎ型ソース領域３０３がシリコン層３１０に形成される。ゲート酸化物３０４及びゲート電極３０５がシリコン層３１０の上に形成される。絶縁基体３０６は、一般に、サファイア又は二酸化シリコン（ＳｉＯ₂）である。トランジスタ３００は、絶縁基体３０６上に形成されるので、トランジスタ３００には寄生的Ｐ／Ｎ接合は存在しない。ＳＯＩトランジスタ３００に寄生的Ｐ／Ｎ接合が存在しないことは、ＳＯＩトランジスタ３００がＥＳＤデバイス１００（図１及び２）と同様に動作してＥＳＤ保護を与えることを阻止する。ＳＯＩデバイスは、薄いシリコン層（例えば、シリコン層３１０）の隣接領域（例えば、領域３０１及び３０２）間に形成された横方向Ｐ／Ｎ接合を有する。所与のシリコン表面積に対して、これら横方向Ｐ／Ｎ接合は、一般的に、横方向及び垂直方向の両方に導通する従来の垂直型Ｐ／Ｎ接合よりも面積が非常に小さい。その結果、横方向Ｐ／Ｎ接合は、一般的に、同じシリコン表面積に対して、垂直型Ｐ／Ｎ接合と同じ量の電流を搬送することができない。ＳＯＩ技術のこの固有の制約は、ＳＯＩデバイスに対してＥＳＤ保護を与えるという問題に寄与している。ＳＯＩデバイスに対して充分なＥＳＤ保護を与えるために多数の代替え手法が試みられている。１つの代替え手法においては、バルクシリコン基体の上面に沿ってＳｉＯ₂の絶縁層が形成される。次いで、ＳｉＯ₂層の上にＳＯＩデバイスが形成される。ＳｉＯ₂層に開口が形成され、そして従来のＥＳＤ保護デバイスがその下のバルクシリコンに形成される。（例えば、チャン氏等の「ＳＯＩ及びバルクＣＭＯＳ出力バッファのＥＳＤ保護能力の比較(Comparison of ESD Protect ion Capability of SOI and BULK CMOS Output Buffers）」、１９９４ＩＥＥＥインターナショナル・リライアビリティ・フィジックス・プロシーディングズ、第２９２−２９８ページを参照されたい。）この代替え手法は、不都合なことに、下に横たわるシリコン基体の使用を必要とし、そして付加的な処理段階を導入し、これにより、製造コストを増加させる。図４は、別の従来のＳＯＩＥＳＤ保護回路４００を示している。（例えば、Ｊ．Ｐ．ホワイトヘッド及びＮ．Ｎ．ダンカン氏の「ＣＭＯＳ−ＳＯＳオンチップ入力保護回路の設計及び評価(Design and Evaluation of CMOS-SOS On-Chip I nput Protection Circuits）」、エレクトロスタティック・ディスチャージ・ダメージ・イン・エレクトリニックス − セミナープロシーディングズ（１９８６年）Ｐ．４．２／１−１０を参照されたい。）保護回路４００は、入力抵抗４０２と、保護ダイオード４０３及び４０４と、スパークギャップ回路４０９とを備えている。ｐ−チャンネル電界効果トランジスタ４０７及びｎ−チャンネル電界効果トランジスタ４０８が回路４１１への入力バッファ（即ちインバータ）を形成する。トランジスタ４０７及び４０８の各々は、ＳＯＩデバイスである。この回路４００の入力パッド４０１とノード４１０との間に配置された入力抵抗４０２は、一般に、ＥＳＤ事象の間に電力消費を確保すると共に、ノード４１０に与えられる電圧を減少するために、１０００Ω以上の抵抗値を有している。その結果、トランジスタ４０７及び４０８のゲート酸化物並びに回路４１１における電圧ストレスが減少される。（例えば、コーエン及びカスウェル氏の「ＣＭＯＳ／ＳＯＳアレーに対する改良された入力保護回路(An Improved Input Protectio n Circuit for CMOC/SOS Arrays)、ＩＥＥＥトランザクションズ・オン・エレクトロンデバイシス、第ＥＤ２５巻、第８号、１９７８年８月、第９２６−９３３ページ；並びにＷ．パルボ及びＭ．Ｐ．デュガン氏の「Ｃ−ＭＯＳ／ＳＯＳアプリケーション用の入力保護ネットワークの設計及び特性(Design and Characteri zation of Input Protection Networks for C-MOS/SOS Applications)」、１９８６エレクトリカル・オーバーストレス／エレクトロスタティック・ディスチャージ・シンポジウム・プロシーディングズ（１９８６年）、第１８２−１８７ページを参照されたい。）入力抵抗４０２は、一般に、ＳｉＯ₂の２つの層間に形成されたポリシリコン抵抗器である。ＳｉＯ₂は熱伝導率が低いので、ポリシリコンの入力抵抗４０２によって搬送される高い電流は、抵抗にダメージを及ぼすような過熱を生じる。従って、この入力抵抗４０２は、Ｓ０ＩＥＳＤ保護回路４００の共通の欠点となる。更に、入力抵抗４０２は、トランジスタ４０７及び４０８のゲートに直列に接続されているので、回路４１１の通常の動作中に入力パッド４０１に付与される入力信号に対してＲＣ時間遅延を導入する。このようなＲＣ時間遅延は、高速の回路では望ましくない。スパークギャップ回路４０９は、ＥＳＤ電流を入力パッド４０１からスパークギャップ４０９を経て接地電源レール４０６へとアーク発生させることにより、ＥＳＤ事象の過渡エネルギーの一部分を消散する。スパークギャップ回路４０９は、一般に、自由空間により分離された一対の金属電極を含み、これら電極は、二酸化シリコン（ＳｉＯ₂）の層により実質的に取り巻かれている。ＳｉＯ₂は熱伝導率が低いので、ＥＳＤ事象の間にスパークギャップ回路４０９のまわりに過剰な熱が蓄積し、スパークギャップ回路４０９にダメージを生じさせることがある。スパークギャップ回路４０９は、最適なギャップ間隔及び形状を決定することが困難であるので、理想的な素子ではない。更に、アークは、スパークギャップ回路４０９を少なくとも部分的に破壊し、次々のＥＳＤ事象の間にスパークギャップ回路４０９の有効性を低減する。スパークギャップ回路４０９のこれら欠点にも関わらず、ＳＯＩデバイスのＥＳＤ保護は、歴史的にも非常に厄介で、スパークギャップ回路を設計しそしてそれを含ませることに相当の関心が集められている（例えば、パルボ氏の「集積回路用アークギャップ(Arc Gap for Integ rated Circuits）」と題する米国特許第４，７９４，４３７号を参照されたい。保護ダイオード４０３及び４０４は、ゲート式又は非ゲート式の横方向ダイオードである。図５は、絶縁層５０１上に形成されたシリコン層５１０を含む非ゲート式の横方向ＳＯＩダイオード５００を例示する。シリコン層５１０は、ｐ型領域５０２と、ｎ型領域５０３と、中央領域５０４を含む。中央領域５０４は、ｎ−領域でも、ｐ−領域でも、又は非ドープ領域でもよい。図６は、絶縁層６０１上に形成されたシリコン層６１０を含むゲート式ダイオード６００を例示する。シリコン層６１０は、ｐ型領域６０２と、ｎ−型領域６０３と、中央領域６０４とを含む。中央領域６０４は、ｎ−領域、ｐ−領域又は非ドープ領域である。シリコン層６１０の上には、図示されたように、ゲート酸化物６０５及びゲート電極６０６が形成される。ゲート電極６０６は、ｎ型領域６０３に接続される（図示されたように）か、ｐ型領域６０２に接続されるか、又は別の回路ノードに接続される。ゲート式横方向ダイオード６００が、保護回路４００のダイオード４０３及び４０４（図４）として使用される場合には、ゲート電極６０６が入力パッド４０１に容量性負荷を与える。又、ダイオード６００の横方向Ｐ／Ｎ接合は、入力パッド４０１に小さな容量性負荷を与える。（非ゲート式横方向ダイオード５００の横方向Ｐ／Ｎ接合も同様に小さな容量性負荷を与える。）従って、この容量性負荷に直列に接続される入力抵抗４０２は、入力パッド４０１に付与される信号にＲＣ遅延を導入し、従って、ＥＳＤ保護回路４００に接続される回路の性能を低下させる。保護回路４００の実施においては、保護ダイオード４０３及び４０４に与えられる面積に比して、スパークギャップ回路４０９及び入力抵抗４０２に比較的大きな面積が与えられる。スパークギャップ回路４０９及び入力抵抗４０２の各々は、一般に、ダイオード４０３及び４０４のほぼ２倍の面積を占有する。回路４００の面積を最小にすると共に、保護ダイオード４０３及び４０４に関連した容量性負荷を最小にするために、横方向ダイオード４０３及び４０４のサイズは、比較的小さく保たれ、一般的には、横方向巾が２００μｍ以下とされる。ある公知のＳＯＩＥＳＤ保護回路は、Ｖ_dd電源レールとＶ_ss電源レールとの間に直列に接続された多数のツェナーダイオードを有している。（例えば、コーエン及びカスウェル氏の「Ｃ−ＭＯＳ／ＳＯＳアレーのための改良された入力保護回路(An Improved Input Protection Circuit for C-MOS/SOS Arrays)」、ＩＥＥＥトランザクションズ・オン・エレクトロンデバイシス、第ＥＤ２５巻、第８号、１９７８年８月、第９２８ページを参照されたい。）５つの直列のツェナーダイオードが、当該ＥＳＤ事象の間に逆ブレークダウンモードで導通するように接続される。５つの直列のツェナーダイオードは、同じ電圧降下で同じ電流搬送容量を与えるためには、単一の保護ダイオードより５倍も巾が広くなければならない。それ故、ツェナーダイオードは相当の配置面積を占有し、従って、分散形態でＩＣ上に実施するには経費高となる。バルクデバイスにおいては、出力ピン及び入力／出力（Ｉ／Ｏ）ピンが幾分か自己保護性となる。というのは、バルクデバイスの出力バッファに寄生的Ｐ／Ｎ接合が存在するからである。これらの出力バッファに存在する寄生的Ｐ／Ｎ接合は、図１及び２に関連して上記したのと同様に出力バッファを保護するように働く。ＳＯＩデバイスの出力ピン及びＩ／Ｏピンは、一般に、これらＳＯＩデバイスの出力バッファが寄生的Ｐ／Ｎ接合に欠けるので、自己保護性にはならない。更に、ＳＯＩデバイスは、バルクデバイスよりも潜在的に高いトランジスタドレイン／ソースブレークダウン電圧を有する（バルクデバイスに一般に得られる深いチャンネルブレークダウン路がＳＯＩデバイスには存在しないので）。これにも関わらず、公知のＳＯＩデバイスに対する出力バッファＥＳＤ保護機構は教示されていない。それ故、（１）ＳＯＩ集積回路を高電圧に関連したストレスから効果的に保護し、（２）付加的なプロセスの複雑さを最小にし、（３）ＥＳＤ保護レベルの低下を最小にして一連のＥＳＤ事象に耐えられるようにし、（４）入力、出力及びＩ／Ｏピン経路の遅延を最小にし、（５）ＥＳＤ事象中の局部的な加熱のダメージ作用を最小にし、（６）過剰な物理的面積の要求を回避し、（７）電源レールにわたって発生するＥＳＤ事象に対して保護を与え、そして（８）バルクＭＯＳＥＳＤ保護回路の性能（即ち、従来の人体モデルテストでは約２０００ボルト）に等しいか又はそれを越えるようにし、しかも、バルク寄生素子を用いることによりしばしば生じる予想不能な結果についての設計上の危険性を被らないようなＳＯＩＥＳＤ保護回路の必要性が生じている。イートン二世の米国特許第４，０３７，１４０号は、ダイオード及びダイオード手段を用いてＥＳＤ保護を与える絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴＳ）用の保護回路を開示している。ダイオード手段は、２つの端子間の電位をクランプする。イプリ氏の米国特許第４，２８２，５５６号は、動作電位源と、保護されるべき回路の入力との間に直列に接続された導通路を有する少なくとも一対のＭＳＯＦＥＴを使用した絶縁ゲート電界効果トランジスタ用の入力保護デバイスを開示している。ルー氏の米国特許第４，９８９，０５７号は、ＳＯＩ回路のためのＥＳＤ保護を開示している。ルー氏の場合には、定められたブレークダウン電圧と、低い保持電圧とを有する浮動体電界効果トランジスタが、静電気放電電圧を低い電圧レベルにクランプするように働き、これにより、セミコンダクタ・オン・インシュレータ回路の薄い半導体層内の熱電力消散を最小にする。発明の要旨従って、本発明は、上記効果を有するＳＯＩＥＳＤ保護回路を提供する。本発明によるＥＳＤ保護回路は、絶縁層上に形成された導電性パッド及び第１導体セグメントを備えている。第１導体セグメントは、入力抵抗を介在せずにパッドを第１ノードに直結する。第１ダイオードが絶縁層上に形成され、そして第１ノードとＶ_dd電源レールとの間に接続され、この第１ダイオードは、Ｖ_dd電源レールの電圧に対して第１ノードに印加される正の電圧により順方向にバイアスされる。同様に、第２ダイオードが絶縁層上に形成され、そして第１ノードとＶ_ss電源レールとの間に接続され、この第２ダイオードは、第１ノードの電圧に対してＶ_ss電源レールに印加される正の電圧により順方向にバイアスされる。第１ノードから第１及び第２ダイオードと直列にバラスト抵抗を含ませることができる。これも又絶縁層上に形成された交差電源クランプが第１電源レールと第２電源レールとの間に接続される。この交差電源クランプは、例えば、複数のｎ−チャンネルトランジスタを含むことができ、各トランジスタのソース及びゲート電極は、Ｖ_ss電源レールに接続され、そしてそのドレインは、Ｖ_dd電源レールに接続される。又、交差電源クランプは、他の構成のｎ−チャンネルトランジスタ、ｐ −チャンネルトランジスタ及びダイオードを含むこともできる。１つの実施形態において、ＥＳＤ保護回路の第１ノードは、保護されるべきＳＯＩ集積回路の入力バッファに直結される。これは、好都合にも、パッドと保護される集積回路との間の信号路から入力抵抗を排除する。その結果、この経路に沿ったＲＣ遅延が相当に減少される。別の実施形態では、ＥＳＤ保護回路は、第１ノードと、保護されるべき集積回路の入力バッファとの間に接続された抵抗を備えている。抵抗と入力バッファとの間に第２ノードが配置される。第２ノードとＶ_dd電源レールとの間に第３ダイオードが接続され、そして第２ノードとＶ_ss電源レールとの間に第４ダイオードが接続される。このＥＳＤ保護回路に使用される抵抗は、従来の入力抵抗よりも抵抗値が小さい。その結果、パッドから入力バッファへ伝達される信号のＲＣ遅延が非常に減少される。更に別の実施形態では、ＥＳＤ保護回路の第１ノードが、１つ以上の抵抗を経て集積回路の出力バッファに接続され、これにより、集積回路の出力バッファの保護を与える。更に別の実施形態では、ＥＳＤ保護回路の第１ノードが、（１）集積回路の入力バッファに接続されると共に、（２）１つ以上の抵抗を経て集積回路の出力バッファに接続される。これは、入力バッファ、出力バッファ及び集積回路にＥＳＤ保護を与える。上記のＥＳＤ保護回路は、電源レールにまたがって生じるＥＳＤ事象を含むＥＳＤ事象に対して高電圧に関連したストレスからＳＯＩ集積回路を効果的に保護する。ＥＳＤ保護回路の素子は、ＳＯＩ技術に基づき絶縁層上に形成されるので、ＥＳＤ保護回路を形成するのに必要なプロセスの複雑さが増大することはない。更に、ＳＯＩデバイスに関連した配置面積が比較的小さいために、ＥＳＤ保護回路の物理的な配置要求が過剰になることはない。更に、スパークギャップ回路が必要とされないので、ＥＳＤ保護回路は、ＥＳＤ保護レベルの低下を最小として一連のＥＳＤ事象に耐えることができる。１つの実施形態において、ＥＳＤ保護回路の素子は、絶縁層上の単一シリコン島部に形成されるか、又は局部的な熱の発散を改善するために最小数の別々のシリコン島部（アイランド）に分配される。最小数の別々のシリコン島部上のＥＳＤ保護回路の素子を結合することにより、ＥＳＤ事象の間の局部的加熱のダメージ作用が最小とされる。又、本発明は、ＳＯＩ集積回路のためのＥＳＤ保護を与える方法も提供する。この方法は、（１）入力パッドをＳＯＩ集積回路の入力バッファに直接的に接続し、（２）入力パッドに印加された電圧が、第１電源レールに印加された電圧に対して正であるときには、順方向にバイアスされたＳＯＩダイオードを経て入力パッドから第１電源レールに電流を導通し、（３）入力パッドに印加された電圧が、第２電源レールに印加された電圧に対して負であるときには、順方向にバイアスされたＳＯＩダイオードを経て第２電源レールから入力パッドへ電流を導通し、（４）入力パッドに印加された電圧が、第１電源レールに印加された電圧に対して負である（そして通常の動作電圧より高い）ときには、第１電源レールから交差電源クランプを経て第２電源レールへ電流を導通し、そして（５）入力パッドに印加された電圧が、第２電源レールに印加された電圧に対して正であるときには、第１電源レールから交差電源クランプを経て第２電源レールへ電流を導通するという段階を備えたことを特徴とする。図面の簡単な説明以下、添付図面を参照して、本発明を詳細に説明する。図１は、従来のＥＳＤ保護回路の回路図である。図２は、図１のＥＳＤ保護回路の断面図である。図３は、従来のｎ−チャンネルＳＯＩトランジスタの断面図である。図４は、従来のＳＯＩＥＳＤ保護回路の回路図である。図５及び６は、従来のＳＯＩ横方向ダイオードの断面図である。図７は、本発明によるＳＯＩＥＳＤ保護回路の回路図である。図８ａは、図７のＥＳＤ保護回路の一実施形態を例示する断面／部分回路図である。図８ｂは、別のＥＳＤ保護回路の一実施形態を例示する断面／部分回路図である。図９は、８個の並列なダイオードで形成された保護ダイオードを示す断面／部分回路図である。図１０ａないし１０ｊは、本発明による交差電源クランプの回路図である。図１１は、本発明の別の実施形態によるＳＯＩＥＳＤ保護回路の回路図である。図１２及び１３は、本発明の別の実施形態によるＩ／ＯピンのためのＳＯＩＥＳＤ保護回路の回路図である。好ましい実施形態の詳細な説明図７は、本発明によるＳＯＩＥＳＤ保護回路７００の一実施形態を示す図であり、この回路は、導電性の入力パッド７０１と、一次のゲートダイオード７０２及び７０３と、ダイオードアノードバラスト抵抗７１２及び７１３と、Ｖ_dd電源レール７０５と、Ｖ_ss電源レール７０６と、交差電源クランプ７０９とを備えている。これらの全ての素子は、ＳＯＩ技術に基づいて形成される（即ち、ＳＯＩデバイス）。バラスト抵抗７１２及び７１３は、本発明の他の実施形態には含ませる必要のない任意の素子である。Ｖ_dd及びＶ_ss電源レールは、異なる回路の異なる電圧に保持されるが、この実施形態では、Ｖ_dd電源レール７０５は、５ボルトに保持され、そしてＶ_ss電源レール７０６は、回路７００の通常の動作中は接地される。入力パッド７０１はノード７１５に直結され、このノードは、次いで、バラスト抵抗７１２及びダイオード７０２を経てＶ_dd電源レール７０５に接続される。ダイオード７０２のカソードがＶ_dd電源レール７０５に接続されることに注意されたい。又、ノード７１５は、バラスト抵抗７１３及びダイオード７０３を経てＶ_ss電源レール７０６に接続され、この場合に、ダイオード７０３のカソードがノード７１５に接続される。又、ノード７１５は、インバータ７０８の入力端子に直結され、該インバータは、ｐ−チャンネルトランジスタ７２１及びｎ−チャンネルトランジスタ７２２を備えている。バッファ７０８の出力端子は、回路７００により保護されるべき他のＳＯＩ回路７１１に接続される。図７において、交差電源クランプ７０９は、Ｖ_dd電源レール７０５に接続されたドレインＤと、Ｖ_ss電源レール７０６に接続されたソースＳ及びゲートＧとを有するｎ−チャンネルＳＯＩトランジスタ７１６として示されている。説明上、単一のトランジスタとして示されているが、交差電源クランプ７０９は、通常、複数の並列なトランジスタを含む。１つの実施形態では、２０ないし１００個の並列なｎ−チャンネルＳＯＩトランジスタを用いて、交差電源クランプ７０９が形成される。並列なトランジスタの数を増加すると、交差電源クランプ７０９の電流搬送容量が高くなる。ＥＳＤ保護回路７００の動作について、以下に説明する。ＥＳＤ事象に伴いＶ_dd電源レール７０５に対して入力パッド７０１に正の電圧が印加されるときには、ダイオード７０２が順方向バイアスされるが、ダイオード７０３は、Ｖ_ss電源レール７０６が浮動であるためにアクティブにならない。その結果、それに関連するＥＳＤ電流が、ダイオード７０２及びバラスト抵抗７１２を経てＶ_dd電源レール７０５へ放電する。入力パッド７０１とＶ_dd電源レール７０５との間の電圧降下は、ダイオード７０２の順方向「ターンオン」（即ちスレッシュホールド）電圧（通常は１．０ボルト未満）、ダイオード７０２の順方向オン抵抗（約１ないし２Ω）、及びバラスト抵抗７１２の抵抗値（約２Ω）によって制限される。同様に、ＥＳＤ事象に伴いＶ_ss電源レール７０６に対して入力パッド７０１に負の電圧が印加されるときには、ダイオード７０３が順方向バイアスされるが、ダイオード７０２は、Ｖ_dd電源レール７０５が浮動であるためにアクティブにならない。ＥＳＤ電流は、ダイオード７０３及び抵抗７１３を経てＶ_ss電源レール７０６へ放電する。それ故、入力パッド７０１とＶ_ss電源レール７０６との間の電圧降下は、ダイオード７０３の順方向「ターンオン」電圧（約０．７ボルト）と、ダイオード７０３の順方向オン抵抗（約１ないし２Ω）と、バラスト抵抗７１３の抵抗値（約２Ω）とによって制限される。ＥＳＤ事象に伴いＶ_dd電源レール７０５に対して負の電圧が入力パッド７０１に印加されるときには、ダイオード７０２が逆バイアスされる。ダイオード７０２の逆ブレークダウン電圧（この実施形態では約５０ボルト）は、入力バッファ７０８のトランジスタ７２１及び７２２並びに被保護回路７１１内の素子のゲート酸化物がダメージを受ける電圧（以下、ゲート酸化物ブレークダウン電圧と称する）よりも一般的に高い。説明上、ゲート酸化物ブレークダウン電圧を約１５ボルトと仮定する。ダイオード７０２の逆ブレークダウン電圧は、ゲート酸化物ブレークダウン電圧より高いので、交差電源クランプ７０９は、このＥＳＤ事象の間に電圧を制限するのに使用される。Ｖ_ss電源レール７０６は浮動であるから、Ｖ_ss電源レール７０６の電圧は、入力パッド７０１に印加される負の電圧に実質的に従う。ダイオード７０３の順方向「ターンオン」電圧及び順方向オン抵抗と、バラスト抵抗７１３の抵抗値とにより、Ｖ_ss電源レール７０６と入力パッド７０１との間には若干の電圧差が存在する。Ｖ_ss電源レール７０６の負の電圧は、ｎ−チャンネルＳＯＩトランジスタ７１６をターンオフさせる。しかしながら、Ｖ_dd及びＶ_ss電源レール７０５及び７０６にまたがる電圧が、トランジスタ７１６がブレークダウンモードで動作し始める（即ち、電子なだれブレークダウンにより電流が流れる）ところの電圧を越えるときに、トランジスタ７１６に電流が流れる。トランジスタ７１６は、通常、ブレークダウンモードで動作することによりダメージを受けない。トランジスタ７１６のブレークダウン電圧は、ゲート酸化物のブレークダウン電圧（例えば、１５ボルト）より低く且つ通常の動作状態の間にＶ_dd及びＶ_ss電源レール７０５及び７０６にまたがって印加される電圧より高くなるように選択される。１つの実施形態では、トランジスタ７１６のブレークダウン電圧は、約７ボルトである。従って、Ｖ_dd及びＶ_ss電源レール７０５及び７０６にまたがる電圧が７ボルトを越えると、トランジスタ７１６にＥＳＤ電流が流れる。上記ＥＳＤ事象の間に（即ち、Ｖ_dd電源レール７０５に対して負の電圧が入力パッド７０１に印加されたときに）、交差電源クランプ７０９と順方向バイアスされたダイオード７０３との直列組合体を経てＥＳＤ電流が送られる。従って、交差電源クランプ７０９は、ダイオード７０３が順方向バイアス状態において導通できるのと同程度の電流を導通することができねばならない。ＥＳＤ事象に伴いＶ_ss電源レール７０６に対して正の電圧が入力パッド７０１に印加されたときは、ダイオード７０３が逆方向バイアスされる。ダイオード７０３の逆ブレークダウン電圧（この実施形態では約５０ボルト）は、ゲート酸化物ブレークダウン電圧より高いので、交差電源クランプ７０９は、このＥＳＤ事象の間に電圧を制限するのに使用される。Ｖ_dd電源レール７０５は、このＥＳＤ事象の間は浮動であるから、レール７０５の電圧は、入力パッド７０１に印加される正の電圧に実質的に従う。ダイオード７０２の順方向「ターンオン」電圧及び順方向オン抵抗と、バラスト抵抗７１２の抵抗値とにより、Ｖ_dd電源レール７０５と入力パッド７０１との間には若干の電圧差が存在する。Ｖ_ss電源レール７０６の負の電圧は、ｎ−チャンネルＳＯＩトランジスタ７１６をターンオフさせる。しかしながら、Ｖ_dd及びＶ_ss電源レール７０５及び７０６にまたがる電圧がトランジスタ７１６のブレークダウン電圧（即ち、７ボルト）を越えるときに、トランジスタ７１６に電流が流れる。上記ＥＳＤ事象の間に（即ち、Ｖ_ss電源レール７０６に対して正の電圧が入力パッド７０１に印加されたときに）、交差電源クランプ７０９と順方向バイアスされたダイオード７０２との直列組合体を経てＥＳＤ電流が送られる。従って、交差電源クランプ７０９は、ダイオード７０２が順方向バイアス状態において導通できるのと同程度の電流を導通することができねばならない。図８ａは、ＥＳＤ保護回路７００の１つの実施形態を示す断面／部分回路図である。ＥＳＤ保護回路７００の素子は、絶縁層８０１上に形成される。絶縁層８０１は、基体（図示せず）上に形成される。多数のシリコン島部（アイランド）８０２ないし８０４が従来のシリコン処理技術を用いて絶縁層８０１上に形成される。ダイオード７０２及び抵抗７１２は、島部８０２に形成され、ダイオード７０３及び抵抗７１３は、島部８０３に形成され、そしてトランジスタ７１６は島部８０４に形成される。簡単化のために、この断面図には図７の全ての素子が示されておらず、それらは全て従来のシリコン処理技術を用いて形成されることを理解されたい。ゲート酸化物層８４０は、島部８０２ないし８０４上に形成され、そしてこのゲート酸化物層８４０の上にゲート電極８５０ないし８５４が形成される。シリコン島部８０２ないし８０４は、従来のシリコン処理技術を用いてドープされ、ｎ型領域８１０−８１４、ｐ型領域８２０−８２２、ｐ−チャンネル領域８２３及び中央領域８３０−８３３が形成される。中央領域８３０−８３３は、ｎ型であっても、ｐ型であっても、又は非ドープであってもよい。１つの実施形態においては、パッド７０１は、第２レベル金属層の一部分であり、そしてパッド７０１をノード７１５に接続する導体セグメントは、第１レベル金属層の一部分である。第１及び第２レベル金属層（図示せず）は、図８ａの断面図に示された素子上に形成される。ｎ型領域８１３−８１４、ｐ−型領域８２３、及びゲート電極８５４を含むｎ −チャンネルトランジスタ７１６は、交差電源クランプ７０９（図７）を形成する。ｎ型領域８１３は、Ｖ_dd電源レール７０５（これは従来型であり、簡単化のためにここでは概略的に示すだけである）に接続される。１つの実施形態では、Ｖ_dd電源レール７０５は、第２レベル金属層の一部分であってもよい。ｎ型領域８１４及びゲート電極８５４は、Ｖ_ss電源レール７０６（これも概略的に示すだけである）荷接続される。Ｖ_ss電源レール７０６も、第２レベル金属層の一部分であってもよい。本発明の他の実施形態について既に述べたように、交差電源クランプ７０９（図７）は、複数の並列接続されたトランジスタセルを含む。１つの実施形態では、ｎ型領域８１３及び８１４のドーピングは、領域８１３及び／又は領域８１４が電気的に抵抗性となるように制御され、これにより、交差電源クランプ７０９の各側にバラスト抵抗が形成される。図８ａにおいて、ダイオード７０２は、ノード７１５とＶ_dd電源レール７０５との間に並列に接続された２つのダイオードによって形成される。これらダイオードの一方は、ｐ型領域８２０、中央領域８３０、ｎ型領域８１０及びゲート電極８５０により形成される。他方のダイオードは、ｐ型領域８２０、中央領域８３１、ｎ型領域８１１及びゲート電極８５１により形成される。ｐ型領域８２０のドーピングは、領域８２０が電気的に抵抗性となるように制御される。その結果、領域８２０は、抵抗器７１２（図７）を形成する。同様に、ｎ型領域８１２は、抵抗器７１３（図７）を形成する。別の実施形態においては、ｎ型領域８１０及び８１１は、これらの領域が電気的に抵抗性となるようにドープされる。これは、ダイオード７０２とＶ_dd電源レール７０５との間にバラスト抵抗を効果的に配置する。同様に、ｐ型領域８２１及び８２２は、これらの領域が電気的に抵抗性となるようにドープされ、これにより、ダイオード７０３とＶ_ss電源レール７０６との間にバラスト抵抗を形成することができる。更に別の形態では、ｎ型領域８１０−８１４及びｐ型領域８２０−８２２の抵抗値が、これら領域の巾を調整することにより制御される。ゲートダイオード７０２及び７０３は、特定のゲート接続（図７）で示されているが、他のゲート接続も考えられる。例えば、ダイオード７０２のゲートは、ノード７１５又はＶ_ss電源レール７０６に接続することができる。同様に、ダイオード７０３のゲートは、Ｖ_dd電源レール７０５又はノード７１５に接続することができる。本発明の他の実施形態は、異なる数のダイオードを使用する。例えば、別の実施形態では、ダイオード７０２は単一のダイオードである。図９は、ダイオード７０２が８個の並列接続ダイオードを含む実施形態を示している。ダイオード７０２は、絶縁層９０１、ｎ型領域９１０−９１４、ｐ型領域９２０−９２３、チャンネル領域９４０−９４７、ゲート酸化物層９０２、及びゲート電極９５０− ９５７を備えている。ｎ型領域９１１−９１３は、隣接ダイオード間に共用される。従って、８個の並列接続ダイオードの１つは、ｐ型領域９２０、チャンネル領域９４１及びｎ型領域９１１によって形成され、そして隣接ダイオードは、ｎ型領域９１１、チャンネル領域９４２及びｐ型領域９２１によって形成される。ｐ型領域９２０−９２３は、パッド７０１とＶ_dd電源レール７０５との間に並列に接続され（種々の他の領域を経て）、抵抗７１２（図７）を形成する。図７のダイオード７０３及び抵抗７１３は、図９に示されたのと同様に形成される。ダイオード７０２及び７０３は、ＳＯＩＥＳＤ保護回路に通常使用されている通常２００μｍ巾のダイオードより大きい。更に、バラスト抵抗７１２及び７１３は、ＳＯＩＥＳＤ保護回路に通常使用される入力抵抗（一般に１０００Ω 程度の抵抗値を有する）よりも小さい（即ち、抵抗値か低い）。更に、バラスト抵抗７１２及び７１３は、入力パッド７０１と、トランジスタ７２１及び７２２のゲートとの間に直列に接続されない。１つの実施形態において、ダイオード７０２及びバラスト抵抗７１２（又はダイオード７０３及びバラスト抵抗７１３）は、８個の並列ダイオード／バラスト抵抗対で形成される（図９）。各ダイオード／バラスト抵抗対は、約７０μｍ巾で、バラスト抵抗値は約１６Ωである。その結果、ダイオード７０２（図９に示す実施形態）は、約５６０μｍの巾を有する集合ダイオードであり、そしてバラスト抵抗７１２は、約２．０Ωの抵抗値を有する集合抵抗である。本発明の範囲内で他の寸法も考えられる。ダイオード７０２及び７０３は、ゲート付きの横方向ＳＯＩダイオードとして示されているが、他の実施形態では、これらダイオード（及び本発明に関連して説明する他の全てのダイオード）は、非ゲート付き横方向ＳＯＩダイオードである。図８ｂは、非ゲート付き横方向ダイオードを使用する本発明の別の実施形態を示す。ダイオード７０２及び抵抗７１２は、ｎ型領域８６０−８６１、ｐ型領域８６４及び中央領域８８１−８８２によって形成される。ダイオード７０３及び抵抗７１３は、ｎ型領域８６２、ｐ型領域８６５−８６６及び中央領域８８３ −８８４によって形成される。中央領域８８１−８８４は、ｎ−領域、ｐ−領域又は非ドープ領域である。ｎ−チャンネルトランジスタ７１６は、ｎ型領域８６３−８６４、ｐ−型領域８６７、ゲート酸化物８７４及びゲート電極８７３によって形成される。ｎ型領域８６０−８６２及びｐ型領域８６４−８６６は、絶縁層８９０の上に横たわる単一シリコン島部８８０に形成される（ｐ型領域８６４及びｎ型領域８６２は、図８ｂに示された断面の平面の外側で接合される）。ダイオード７０２、７０３及び７１６は、シリコン島部８８０内においてＳｉＯ₂ 領域８７６及び８７７によって分離される。ｎ型領域８６３−８６４及びｐ−領域８６７は、絶縁層８９０の上に横たわる個別のシリコン島部に形成される。図８ｂに示されたＳＯＩ横方向ダイオード７０２及び７０３は、ゲート電極をもたないので、これらダイオード７０２及び７０３は、ゲート電極により導入される容量性結合に欠け、それ故、図８ａに示されたゲート付き横方向ダイオード７０２及び７０３に対して低いキャパシタンスを有する。このため、非ゲート付き横方向ＳＯＩダイオードは、高周波（ＲＦ）通信において一般的な高周波デバイスピンに対するＥＳＤ保護を与えるのに使用することができる。バラスト抵抗７１２及び７１３は、ダイオード７０２及び７０３のゲート電極及びチャンネルを「ホットスポット」の形成から保護するに充分なほど電力を消散する。ホットスポットの形成は、ダイオード７０２及び７０３の物理的な非均一性から生じる。これらの物理的な非均一性は、ダイオード７０２及び７０３内に非均一な抵抗を形成し、これは、ＥＳＤ電流をＥＳＤ事象の間に高電流の「フィラメント」へとつぶすようにする。これらの高電流の「フィラメント」は、ダイオード７０２及び７０３の局部が著しい加熱を受けて、ダイオードの構造欠陥を招くようにさせる。「ホットスポット」の形成を防止するために、バラスト抵抗７１２及び７１３の値は、ダイオード７０２及び７０３の低い順方向オン抵抗と妥協することなくダイオード７０２及び７０３内に均一な電流分布を与えるに必要な最小の抵抗を有するように選択される。「ホットスポット」形成及びバラスト抵抗７１２及び７１３の以上の説明は、ゲート付き及び非ゲート付きの両方の横方向ダイオードに適用できると共に、バラスト抵抗を含む交差電源クランプ７０９の実施形態にも適用できる。又、バラスト抵抗は、「ホットスポット」形成を回避するために本発明により出力バッファに含ませることもできる。バラスト抵抗７１２及び７１３は、入力パッド７０１から被保護回路７１１へ至る信号路に直列に接続されない。従って、バラスト抵抗７１２及び７１３は、入力パッド７０１と回路７１１との間に送信される信号にＲＣ遅延を導入しない（図４の入力抵抗４０２と比較したときに）。本発明は、公知のＥＳＤ保護回路の高抵抗の入力抵抗４０２（図４）を排除することにより、公知のＥＳＤ保護回路における共通の欠陥点を排除する。図１０ａは、Ｖ_dd電源レール７０５とＶ_ss電源レール７０６との間に並列接続された複数のｎ−チャンネルトランジスタ１０００−１００２を備えた交差電源クランプ７０９の一実施形態を示す。トランジスタ１０００−１００２は、それらのブレークダウン電圧が交差電源クランプ７０９について上記した基準に合致するように選択され、即ちトランジスタ１０００−１００２のブレークダウン電圧は、ダイオード７０２及び７０３の逆ブレークダウン電圧より低く、ゲート酸化物のブレークダウン電圧より低く、且つ通常の動作状態の間にレール７０５と７０６にまたがって印加される電圧より大きい。１つの実施形態において、トランジスタ１０００−１００２のブレークダウン電圧は、約７ボルトである。従って、Ｖ_dd及びＶ_ss電源レール７０５及び７０６にまたがる電圧が７ボルトを越えるときは（Ｖ_dd電源レール７０５の電圧がＶ_ss電源レール７０６の電圧に対して正の状態で）、トランジスタ１０００−１００２のブレークダウン電流及びＥＳＤ電流がこれらトランジスタに流れる。トランジスタ１０００−１００２のスレッシュホールド電圧は、Ｖ_ss電源レール７０６の電圧がＶ_dd電源レール７０５の電圧をトランジスタ１０００−１００２のスレッシュホールド電圧（通常は０．７ボルト）だけ越えるときに、トランジスタ１０００−１００２がオンになってＥＳＤ電流を導通するように選択される。図１０ａには３つのトランジスタが示されているが、他の実施形態では、他の数のトランジスタが使用される。図７及び１０ａに関連して上記した交差電源クランプ７０９の実施形態は、ｐ −チャンネルトランジスタで実施することもできる。従って、図１０ｂ及び１０ｃに示すように、交差電源クランプ７０９は、各々、ｐ−チャンネルトランジスタ１００５（図１０ｂ）又は複数の並列なｐ−チャンネルトランジスタ１００６ −１００８（図１０ｃ）を含むことができる。各トランジスタ１００５−１００８は、Ｖ_dd電源レール７０５に接続されたゲートＧ及びソースＳと、Ｖ_ss電源レール７０６に接続されたドレインＤとを有する。トランジスタ１００５及び並列トランジスタ１００６−１００８のブレークダウン電圧は、交差電源クランプ７０９について既に述べた基準に合致する。図１０ｄは、交差電源クランプ７０９の別の実施形態の回路図である。Ｖ_dd電源レール７０５とＶ_ss電源レール７０６との間に接続されたダイオード１００９は、交差電源クランプ７０９について上記した基準に合致する逆ブレークダウン電圧を有する。このような逆ブレークダウン電圧を得るために、ダイオード１００９は、一次のダイオード７０２及び７０３とは異なるチャンネル長さ、異なるドーピングプロファイル及び／又は異なるドーパンド種を有している。ダイオード１００９は、ゲートダイオード又は非ゲートダイオードのいずれかである。図１０ｅは、複数のツェナーダイオード１０１０−１０１４がＶ_dd電源レール７０５とＶ_ss電源レール７０６との間に直列に接続されて、交差電源クランプ７０９を形成するような別の実施形態を示している。ツェナーダイオード１０１０ −１０１４の逆ブレークダウン電圧は、交差電源クランプ７０９について上記した基準に合致する。しかしながら、この実施形態は、ある関連する面積ペナルティを有することに注意されたい。図１０ｆないし１０ｊは、交差電源クランプ７０９の別の実施形態を示す。図１０ｆないし１０ｊに示された交差電源クランプ７０９の各々は、Ｖ_dd電源レール７０５の電圧がＶ_ss電源レール７０６の電圧を所定電圧だけ越えたときにＶ_dd 電源レール７０５からＶ_ss電源レール７０６へＥＳＤ電流を導通する第１の素子（１つ又は複数）を備え、上記所定電圧は、通常の動作状態中のレール７０５と７０６との電圧差より大きいが、ゲート酸化物のブレークダウン電圧よりは小さい。図１０ｆないし１０ｊに示された実施形態では、この所定の電圧は、約７ボルトと仮定するが、他の電圧も考えられる。又、図１０ｆないし１０ｊに示された交差電源クランプ７０９は、レール７０６の電圧がレール７０５の電圧を越えるときにＶ_ss電源レール７０６からＶ_dd電源レール７０５へ電流を導通する第２の素子１０９９も備えている。この第２の素子１０９９は、図７及び１０ａ−１０ｅに関連して上記したいずれかのデバイスを含むことができる。例えば、第２の素子１０９９は、図１０ｄに示されたダイオード１００９を含むことができる。図１０ｆにおいて、交差電源クランプ７０９は、第１の複数の直列接続されたｎ−チャンネルトランジスタ１０２０−１０２９と、第２の複数の直列接続されたｎ−チャンネルトランジスタ１０３０−１０３９とを備え、その各々は、Ｖ_dd 電源レール７０５とＶ_ss電源レール７０６との間に接続されている。トランジスタ１０２０−１０３９の各々のゲート電極は、その対応するドレインに接続される。図示された実施形態において、トランジスタ１０２０−１０３９の各々は、約０．７ボルトのスレッシュホールド電圧を有する。従って、Ｖ_dd電源レール７０５の電圧がＶ_ss電源レール７０６の電圧を７ボルト（即ち所定の電圧）だけ越えたときに、トランジスタ１０２０−１０３９がオンになり、これら電源レール７０５と７０６との間に電流を導通する。他の実施形態では、他の個数のトランジスタ及び他のトランジスタスレッシュホールド電圧も考えられる。更に、他の個数の並列経路（例えは、１、３、４等）をレール７０５と７０６との間に形成することもできる。図１０ｇは、交差電源クランプ７０９が第１の複数の直列接続されたｐ−チャンネルトランジスタ１０４０−１０４９と、第２の複数の直列接続されたｐ−チャンネルトランジスタ１０５０−１０５９とを備え、その各々が、Ｖ_dd電源レール７０５とＶ_ss電源レール７０６との間に接続された実施形態を示している。これらｐ−チャンネルトランジスタ１０４０−１０５９の各々のゲート電極は、その対応するドレインに接続される。図１０ｇに示された交差電源クランプ７０９は、図１０ｆの交差電源クランプ７０９と同様に動作する。この場合も、他の実施形態において、他の個数のトランジスタ、他のトランジスタスレッシュホールド電圧及び他の個数の並列経路も考えられる。図１０ｈは、第１の複数の直列接続されたダイオード１０６０−１０６９と、第２の複数の直列接続されたダイオード１０７０−１０７９がレール７０５と７０６との間に並列に接続されて、交差電源クランプ７０９を形成するような別の実施形態を示している。これらダイオード１０６０−１０７９の各々は、約０．７ボルトの順方向ターンオン電圧を有している。従って、レール７０５の電圧がレール７０６の電圧よりも７ボルト以上大きいときに、ダイオード１０６０−１０７９がターンオンして、Ｖ_dd電源レール７０５からＶ_ss電源レール７０６へと導通する。他の個数の直列接続されたダイオード及び他の個数の並列ダイオード経路も本発明の範囲内で考えられる。図１０ｉでは、交差電源クランプ７０９は、ｎ−チャンネルトランジスタ１０８０及び第２の素子１０９９を備えている。トランジスタ１０８０は、Ｖ_dd及びＶ_ss電源レール７０５と７０６とにまたがって通常印加される電圧より大きなスレッシュホールド電圧を有している。図示された実施形態では、トランジスタ１０８０のスレッシュホールド電圧が約７ボルトである。従って、Ｖ_dd電源レール７０５の電圧がＶ_ss電源レール７０６の電圧を７ボルトだけ越えたときに、ｎ− チャンネルトランジスタ１０８０がＶ_dd電源レール７０５からＶ_ss電源レール７０６へ順方向に導通する。図１０ｊは、図１０ｉに示す交差電源クランプ７０９の別の実施形態である。この実施形態では、交差電源クランプ７０９は、ｐ−チャンネルトランジスタ１０８１と、第２の素子１０９９とを備えている。トランジスタ１０８１は、Ｖ_dd 及びＶ_ss電源レール７０５と７０６とにまたがって通常印加される電圧より大きなスレッシュホールド電圧を有している。従って、ｐ−チャンネルトランジスタ１０８１が７ボルトのスレッシュホールド電圧を有する場合には、Ｖ_dd電源レール７０５の電圧がＶ_ss電源レール７０６の電圧を７ボルトだけ越えたときに、トランジスタ１０８１は、Ｖ_dd電源レール７０５からＶ_ss電源レール７０６へ順方向に導通する。上記実施形態の変形においては、交差電源クランプ７０９及びダイオード７０２、７０３のブレークダウン電圧は、交差電源クランプ７０９と、逆ブレークダウン状態で導通するダイオード７０２及び７０３の一方とを経てＥＳＤ電流が送られるように選択することができる。図１１は、本発明の別の実施形態によるＥＳＤ保護回路１１００を示す。このＥＳＤ保護回路１１００は、入力パッド１１０１と、一次のダイオード１１０２及び１１０３と、ダイオードアノードバラスト抵抗１１１２及び１１１３と、Ｖ_dd 電源レール１１０５と、Ｖ_ss電源レール１１０６と、交差電源クランプ１１０９と、入力抵抗１１２０と、二次のダイオード１１３１及び１１３２と、二次のバラスト抵抗１１３３及び１１３４とを備えている。バラスト抵抗１１１２、１１１３、１１３３及び１１３４は、本発明の他の実施形態では包含する必要のない任意の素子である。入力パッド１１０１、一次のダイオード１１０２１１０３、バラスト抵抗１１１２−１１１３、及び交差電源クランプ１１０９は、ＥＳＤ保護回路７００（図７、８ａ及び８ｂ）に関連して既に述べた対応素子と同様に形成されそして接続される。交差電源クランプ１１０９は、Ｖ_dd電源レール１１０５とＶ_ss電源レール１１０６との間に接続されたｎ−チャンネルＳＯＩトランジスタ１１１６として示されているが、このクランプ１１０９は、図１０ａ−１０ｊについて述べたように構成することもできる。更に、ノード１１１５は、入力抵抗１１２０を経てノード１１１７に接続される。ノード１１１７は、バラスト抵抗１１３３及び二次のダイオード１１３１を経てＶ_dd電源レール１１０５に接続され、バラスト抵抗１１３４及びダイオード１１３２を経てＶ_ss電源レール１１０６に接続され、そして入力バッファ１１０８の入力端子に接続される。入力バッファ１１０８の出力端子は、ＳＯＩ回路１１１１に接続される。入力抵抗１１２０及び二次ダイオード１１３１−１１３２は、更に、ＥＳＤ事象の間に入力バッファ１１０８に与えられる電圧をクランプする。入力抵抗１１２０、及び該抵抗１１２０の電圧降下は、二次ダイオード１１３１及び１１３２の電流搬送要件を定義する。入力抵抗１１２０の抵抗値、及びダイオード１１０２、１１０３、１１３１及び１１３２のサイズは、二次ダイオード１１３１及び１１３２の電流密度が一次ダイオード１１０２及び１１０３の電流密度より小さくなるように選択される。その結果、二次ダイオード１１３１及び１１３２にまたがる電圧は、一次ダイオード１１０２及び１１０３にまたがる電圧よりも小さくなる。１つの実施形態において、入力抵抗１１２０の抵抗値は、１５０Ωであり、そして一次ダイオード１１０２−１１０３及びバラストダイオード１１１２−１１１３は、図９について既に述べたように、８個の並列ダイオード／バラスト抵抗対で形成される。二次ダイオード１１３１及びバラスト抵抗１１３３（又は二次ダイオード１１３２及びバラスト抵抗１１３４）は、単一の並列ダイオード／バラスト抵抗対で形成される。各々の二次ダイオード／バラスト抵抗対は、約７０ μｍ巾であり、約１６Ωのバラスト抵抗値を有し、そして約１６Ωの順方向オン抵抗値を有する。ダイオード１１０２、１１０３、１１３１及び１１３２、並びにバラスト抵抗１１１２、１１１３、１１３３及び１１３４の他の大きさも本発明の範囲内で考えられる。同様に、入力抵抗１１２０の他の値も本発明の範囲内で考えられる。上記の実施形態において、一次ダイオード１１０２（又は１１０３）に流れる電流は、二次ダイオード１１３１（又は１１３２）に流れる電流より約４５倍も大きい。一次ダイオード１１０２及び１１０３は、二次ダイオード１１３１及び１１３２より８倍も巾が広いので、一次ダイオード１１０２及び１１０３の電流密度は、二次ダイオード１１３１及び１１３２の電流密度より約５．６倍も大きい。二次ダイオード１１３１及び１１３２並びにバラスト抵抗１１３３及び１１３４にまたがる電圧降下は、一次ダイオード１１０２及び１１０３並びにバラスト抵抗１１１２及び１１１３にまたがる電圧降下の約５．６分の１である。入力抵抗１１２０は、公知の入力抵抗（通常は抵抗値が１０００Ω）より抵抗値が小さく、そして二次ダイオード１１３１及び１１３２は、比較的小さなキャパシタンスを有するので、入力抵抗１１２０により導入されるＲＣ遅延は、公知のＥＳＤ保護回路において経験するＲＣ遅延より小さい。本発明の別の特徴によれば、一次ダイオード１１０２−１１０３、二次ダイオード１１３１−１１３２、バラスト抵抗１１１２−１１１３及び１１３３−１１３４、並びに交差電源クランプ１１０９は、１つ以上のシリコン「島部」に形成される。シリコンは、その下の絶縁体（例えば、サファイア又はＳｉＯ₂）よりも熱伝導率が優れているので、シリコン島部内に熱が発散され、従って、放熱を促進する。１つの実施形態では、一次ダイオード１１０２、二次ダイオード１１３１、及びバラスト抵抗１１１２、１１３３が１つのシリコン島部に形成され、一次ダイオード１１０３、二次ダイオード１１３２及びバラスト抵抗１１１３、１１３４が別のシリコン島部に形成され、そして交差電源クランプ１１０９を構成するデバイスを複数の個別のシリコン島部又は単一のシリコン島部に形成することができる。別の実施形態では、一次ダイオード１１０２−１１０３、二次ダイオード１１３１−１１３２、並びにバラスト抵抗１１１２−１１１３及び１１３３−１１３４が単一のシリコン島部に形成され、そして交差電源クランプ１１０９を構成する素子を複数の個別のシリコン島部又は単一のシリコン島部に形成することができる。この技術は、バルクＭＯＳ回路に慣習的に使用される技術で、ラッチ作用及び不所望な寄生電流路を回避するためにＥＳＤ素子を意図的に分離する技術とは対照的であることに注意されたい。又、ＥＳＤ保護回路７００（図７）及び１１００（図１１）は、出力パッド及び入力／出力（Ｉ／Ｏ）パッドのためのＥＳＤ保護を与えるのにも使用される。図１２は、（入力バッファ７０８に加えて）出力バッファ１２３１のためのＥＳＤ保護を与えるようにＥＳＤ保護回路７００をいかに変更できるか示している。出力バッファ１２３１の入力端子は、回路７１１に接続される。出力バッファ１２３１の出力端子は、出力抵抗１２２０を経てノード７１５に接続される。出力抵抗１２２０は、本発明の他の実施形態には包含する必要のない任意の素子である。出力バッファ１２３１は、一般に、ｐ−チャンネルトランジスタ１２３２及びｎ−チャンネルトランジスタ１２３３を備えている。これらトランジスタ１２３２及び１２３３は、ＳＯＩデバイスであるから、出力バッファ１２３１は、寄生的Ｐ／Ｎ接合（これは、ＥＳＤ事象の間に電力を消散するよう助成する）を含まない。しかしながら、ＥＳＤ保護回路７００は、前記のように動作して、入力バッファ７０８及び出力バッファ１２３１にＥＳＤ保護を与える。通常は１０Ω （集合的に）の抵抗値を有する出力抵抗１２２０は、ＥＳＤ事象の間に出力バッファ１２３１への電流を更に制限する。又、保護回路７００は、入力バッファ７０８が存在しない場合（即ち、パッド１２０１が出力パッドである場合）にも、出力バッファ１２３１を保護する。図１３は、Ｉ／Ｏ回路の出力バッファ１３３１を保護するのに使用されるＥＳＤ保護回路１１００を示す。出力バッファ１３３１の入力端子は、回路１１１１に接続される。出力バッファ１３３１の出力端子は、ノード１１１５に直結される。他の実施形態では、出力バッファ１３３１の出力端子は、出力抵抗１２２０（図１２）と同様の出力抵抗を経てノード１１１５に接続される。出力バッファ１３３１は、ｐ−チャンネルトランジスタ１３３２及びｎ−チャンネルトランジスタ１３３３を備えている。ＥＳＤ保護回路１１００は、実質的に図１１について上記したように動作し、入力バッファ１１０８及び出力バッファ１３３１にＥＳＤ保護を与える。別の実施形態では、出力バッファ１１３１の出力端子とノード１１１５との間に出力抵抗（図示せず）を接続して、ＥＳＤ事象の間に出力バッファ１３３１への電流を更に制限することができる。出力バッファ１２３１（図１２）及び１３３１（図１３）は、通常、一次ダイオード、二次ダイオード及び／又は交差電源クランプと同じシリコン島部に形成される。１つの実施形態においては、一次ダイオード１１０２、バラスト抵抗１１１２、二次ダイオード１１３１、バラスト抵抗１１３３、及びトランジスタ１３３２（出力バッファ１３３１の）は、１つのシリコン島部に形成され、そして一次ダイオード１１０３、バラスト抵抗１１１３、二次ダイオード１１３２、バラスト抵抗１１３４及びトランジスタ１３３３（出力バッファ１３３１の）は、別のシリコン島部に形成される。交差電源クランプ１１０９は、シリコン島部のいずれか又は両方に形成することができる。本発明によるＥＳＤ保護回路は、参考としてここに取り上げるバージェンガー及びリーディ氏の１９９３年７月１２日付の「サファイアウェハ上の超薄型シリコン上に形成された最小電荷ＦＥＴ(Minimum Charge FET Fabricated on an Ult rathin Silicon on Sapphire Wafer)」と題する米国特許出願第０８／０９０，４００号に開示されたＳＯＩ回路において６０００ボルト以上の反復可能な人体モデル（ＨＢＭ）ＥＳＤ保護を立証した。本発明の特定の実施形態においては、図７ないし１３を参照して述べたＥＳＤ保護回路は、上記特許出願に開示された超薄型シリコン・オン・サファイアプロセスに基づいて製造される。図１２及び１３に示されたＥＳＤ保護回路は（バラスト抵抗１１１２、１１１３、１１３３及び１１３４を含むものも含まないものも）、６０００ボルト以上のＥＳＤ保護を与える。又、これらの保護回路は、一次ダイオード１１０２及び１１０３並びに二次ダイオード１１３１及び１１３２の異なるゲート接続に対しても（例えば、ダイオード１１０２のゲートがノード１１１５に接続されるか、又はダイオード１１０３のゲートがＶ_ss電源レール１１０６に接続される）このレベルの保護を与える。既存のＳＯＩＥＳＤ保護回路は、２０００ボルトのＨＢＭ保護を示すのも稀である。本発明によるＳＯＩＥＳＤ保護回路は、３５００ボルトＥＳＤ保護という定格のバルクＣＭＯＳＥＳＤ入力保護回路に一般に必要とされる面積に等しい面積において実施された。多数の実施形態について本発明を説明したが、本発明は、これらの実施形態に限定されるものではなく、種々の変更がなされ得ることが当業者に明らかであろう。従って、本発明は、請求の範囲のみによって限定されるものとする。

Claims

【特許請求の範囲】１．絶縁層の上に形成されたシリコン・オン・インシュレータ（ＳＯＩ）集積回路を保護するための静電気放電（ＥＳＤ）保護回路において、絶縁層の上に形成された導電性パッドと、絶縁層の上に形成され、上記パッドを第１ノードに直結する第１導体セグメントと、絶縁層の上に形成された第１電源レールと、絶縁層の上に形成された第２電源レールと、絶縁層の上に形成され、上記第１ノードと第１電源レールとの間に接続された第１ダイオードと、絶縁層の上に形成され、上記第１ノードと第２電源レールとの間に接続された第２ダイオードと、絶縁層の上に形成され、上記第１電源レールと第２電源レールとの間に接続された交差電源クランプとを備え、ＥＳＤ保護回路の上記第１ノードは、上記集積回路の一部分に接続されることを特徴とするＥＳＤ保護回路。２．上記第１ノードは、上記集積回路の入力バッファに直結される請求項１に記載のＥＳＤ保護回路。３．上記第１ノードは、抵抗器を経て上記集積回路の出力バッファに接続される請求項２に記載のＥＳＤ保護回路。４．上記第１ノードは、抵抗器を経て上記集積回路の出力バッファに接続される請求項１に記載のＥＳＤ保護回路。５．上記第１ノードは、上記集積回路の出力バッファに直結される請求項１に記載のＥＳＤ保護回路。６．絶縁層の上に形成され、上記第１ノードと第１電源レールとの間で第１ダイオードに直列に接続された第１抵抗器と、絶縁層の上に形成され、上記第１ノードと第２電源レールとの間で第２ダイオードに直列に接続された第２抵抗器とを更に備えた請求項１に記載のＥＳＤ保護回路。７．絶縁層の上に形成され、上記第１ノードと上記集積回路の入力バッファとの間に接続された抵抗器と、上記抵抗器と入力バッファとの間に配置された第２ノードと、絶縁層の上に形成され、上記第２ノードと第１電源レールとの間に接続された第３ダイオードと、絶縁層の上に形成され、上記第２ノードと第２電源レールとの間に接続された第４ダイオードとを更に備えた請求項１に記載のＥＳＤ保護回路。８．上記第１及び第２ダイオードは、上記第３及び第４ダイオードよりも電流搬送容量が大きい請求項７に記載のＥＳＤ保護回路。９．上記第１ノードは、絶縁層上に形成された抵抗器を経て上記集積回路の出力バッファに接続される請求項７に記載のＥＳＤ保護回路。１０．上記第１ノードは、上記集積回路の出力バッファに直結される請求項７に記載のＥＳＤ保護回路。１１．絶縁層の上に形成され、上記第２ノードと第１電源レールとの間で第３ダイオードに直列に接続された第１抵抗器と、絶縁層の上に形成され、上記第２ノードと第２電源レールとの間で第４ダイオードに直列に接続された第２抵抗器とを更に備えた請求項７に記載のＥＳＤ保護回路。１２．上記第１及び第２ダイオードは、ゲート付き横方向ダイオードである請求項１に記載のＥＳＤ保護回路。１３．上記第１及び第２ダイオードの少なくとも一方は、そのゲートが第１ノードに接続される請求項１２に記載のＥＳＤ保護回路。１４．上記第１ノードは、そのゲートが第１電源レールに接続される請求項１２に記載のＥＳＤ保護回路。１５．上記第１及び第２ダイオードは、非ゲート付き横方向ダイオードである請求項１に記載のＥＳＤ保護回路。１６．上記第１及び第２ダイオードの各々は、ゲート付き及び非ゲート付き横方向ダイオードの組み合わせを含む請求項１に記載のＥＳＤ保護回路。１７．上記集積回路は、絶縁層の上に形成されたゲート酸化物層を含み、このゲート酸化物層は、ゲート酸化物ブレークダウン電圧を有し、上記第１及び第２ダイオードは、逆ブレークダウン電圧を有し、そして上記交差電源クランプは、上記第１及び第２ダイオードの逆ブレークダウン電圧及び上記ゲート酸化物ブレークダウン電圧以下のブレークダウン電圧を有する請求項１に記載のＥＳＤ保護回路。１８．上記交差電源クランプは、絶縁層の上に形成されたｎ−チャンネルトランジスタを含み、該トランジスタは、上記第１電源レールに接続されたドレインと、上記第２電源レールに接続されたソース及びゲート電極とを有する請求項１に記載のＥＳＤ保護回路。１９．上記交差電源クランプは、絶縁層の上に形成された複数のｎ−チャンネルトランジスタを含み、各トランジスタは、上記第１電源レールに接続されたドレインと、上記第２電源レールに接続されたソース及びゲート電極とを有する請求項１に記載のＥＳＤ保護回路。２０．上記交差電源クランプは、絶縁層の上に形成されたｐ−チャンネルトランジスタを含み、該トランジスタは、上記第１電源レールに接続されたソース及びゲート電極と、上記第２電源レールに接続されたドレインとを有する請求項１に記載のＥＳＤ保護回路。２１．上記交差電源クランプは、絶縁層の上に形成された複数のｐ−チャンネルトランジスタを含み、各トランジスタは、上記第１電源レールに接続されたソース及びゲート電極と、上記第２電源レールに接続されたドレインとを有する請求項１に記載のＥＳＤ保護回路。２２．上記交差電源クランプは、絶縁層の上に形成された複数のツェナーダイオードを含み、これらツェナーダイオードは、上記第１と第２の電源レールの間に直列に接続される請求項１に記載のＥＳＤ保護回路。２３．上記交差電源クランプは、絶縁層の上に形成された第１の複数のダイオードを含み、これらダイオードは、上記第１と第２の電源レールの間に直列に接続される請求項１に記載のＥＳＤ保護回路。２４．上記交差電源クランプは、絶縁層の上に形成された少なくとも１つの付加的な複数のダイオードを更に含み、これらダイオードは、上記第１と第２の電源レールの間に直列に接続され、上記第１の複数のダイオードは、この少なくとも１つの付加的な複数のダイオードと並列に接続される請求項２３に記載のＥＳＤ保護回路。２５．上記交差電源クランプは、絶縁層の上に形成されたｎ−チャンネルトランジスタを含み、該トランジスタは、上記第１電源レールに接続されたドレイン及びゲート電極と、上記第２電源レールに接続されたソースとを有し、そして該ｎ−チャンネルトランジスタのスレッシュホールド電圧は、上記集積回路の通常の動作中に上記第１及び第２の電源レールにまたがって印加される電圧より大きい請求項１に記載のＥＳＤ保護回路。２６．上記交差電源クランプは、絶縁層の上に形成されたｐ−チャンネルトランジスタを含み、このトランジスタは、上記第１電源レールに接続されたソースと、上記第２電源レールに接続されたドレイン及びゲート電極とを有し、そしてこのｐ−チャンネルトランジスタのスレッシュホールド電圧は、上記集積回路の通常の動作中に上記第１及び第２の電源レールにまたがって印加される電圧より大きい請求項１に記載のＥＳＤ保護回路。２７．上記交差電源クランプは、絶縁層の上に形成された第１の複数のｎ−チャンネルトランジスタであって、上記第１及び第２の電源レールの間に直列に接続されたｎ−チャンネルトランジスタを備え、各ｎ−チャンネルトランジスタのゲート電極は、それに対応するｎ−チャンネルトランジスタのドレインに接続される請求項１に記載のＥＳＤ保護回路。２８．絶縁層の上に形成され、上記第１及び第２の電源レールの間に直列に接続された少なくとも１つの付加的な複数のｎ−チャンネルトランジスタを更に備え、この第２の複数のｎ−チャンネルトランジスタの各ｎ−チャンネルトランジスタのゲート電極は、それに対応するｎ−チャンネルトランジスタのドレインに接続され、そして上記第１の複数のｎ−チャンネルトランジスタは、上記少なくとも１つの付加的な複数のｎ−チャンネルトランジスタと並列に接続される請求項２７に記載のＥＳＤ保護回路。２９．上記交差電源クランプは、絶縁層の上に形成された第１の複数のｐ−チャンネルトランジスタであって、上記第１及び第２の電源レールの間に直列に接続されたｐ−チャンネルトランジスタを備え、各ｐ−チャンネルトランジスタのゲート電極は、それに対応するｐ−チャンネルトランジスタのドレインに接続される請求項１に記載のＥＳＤ保護回路。３０．絶縁層の上に形成され、上記第１及び第２の電源レールの間に直列に接続された少なくとも１つの付加的な複数のｐ−チャンネルトランジスタを更に備え、この第２の複数のｐ−チャンネルトランジスタの各ｐ−チャンネルトランジスタのゲート電極は、それに対応するｐ−チャンネルトランジスタのドレインに接続され、そして上記第１の複数のｐ−チャンネルトランジスタは、上記少なくとも１つの付加的な複数のｐ−チャンネルトランジスタと並列に接続される請求項２９に記載のＥＳＤ保護回路。３１．上記ＥＳＤ保護回路は、絶縁層の上に形成された複数のシリコン島部内に形成される請求項１に記載のＥＳＤ保護回路。３２．上記第１及び第２ダイオードは、第１のシリコン島部内に形成される請求項３１に記載のＥＳＤ保護回路。３３．上記交差電源クランプは、第２のシリコン島部内に形成される請求項３２に記載のＥＳＤ保護回路。３４．上記交差電源クランプは、複数のシリコン島部内に形成される請求項３２に記載のＥＳＤ保護回路。３５．上記ＥＳＤ保護回路は、超薄型シリコン・オン・サファイアプロセスに基づいて形成される請求項１に記載のＥＳＤ保護回路。３６．シリコン・オン・インシュレータ（ＳＯＩ）集積回路のための静電気放電（ＥＳＤ）保護を与える方法において、ＳＯＩ集積回路の導電性パッドをＳＯＩ集積回路の入力バッファに直結し、上記パッドに印加された電圧が、第１電源レールに印加された電圧に対して正であるときは、順方向にバイアスされたＳＯＩダイオードを経て上記パッドから第１電源レールへ電流を導通し、上記パッドに印加された電圧が、第２電源レールに印加された電圧に対して負であるときは、順方向にバイアスされたＳＯＩダイオードを経て第２電源レールから上記パッドへ電流を導通し、第１電源レールに印加された電圧が、パッドに印加された電圧に対して正であるときは、第１電源レールからＳＯＩ交差電源クランプを経て第２電源レールへ電流を導通し、そして上記パッドに印加された電圧が、第２電源レールに印加された電圧に対して正であるときには、第１電源レールから交差電源クランプを経て第２電源レールへ電流を導通する、という段階を備えたことを特徴とする方法。