JPH1051296A - 論理回路 - Google Patents
論理回路Info
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- JPH1051296A JPH1051296A JP8221830A JP22183096A JPH1051296A JP H1051296 A JPH1051296 A JP H1051296A JP 8221830 A JP8221830 A JP 8221830A JP 22183096 A JP22183096 A JP 22183096A JP H1051296 A JPH1051296 A JP H1051296A
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- transistor
- inverter
- gate
- logic circuit
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Abstract
(57)【要約】
【課題】 低電圧高速動作を達成しながら、スタイバ
イ時の消費電力を抑制し且つ面積を小さくする。 【解決手段】 ＮＡＮＤゲートＡとＢにおいて、ソース
接点が接地に接続され且つゲート電極が共通接続された
ＮchＭＯＳトランジスタＱＮ（１１）とＱＮ（１２）の
ドレイン接点を局所電源線ＬＰＬ（１）で共通接続し、
且つそのトランジスタＱＮ（１１）とＱＮ（１２）の閾
値電圧を他のＮchＭＯＳトランジスタのそれより高く設
定した。
イ時の消費電力を抑制し且つ面積を小さくする。 【解決手段】 ＮＡＮＤゲートＡとＢにおいて、ソース
接点が接地に接続され且つゲート電極が共通接続された
ＮchＭＯＳトランジスタＱＮ（１１）とＱＮ（１２）の
ドレイン接点を局所電源線ＬＰＬ（１）で共通接続し、
且つそのトランジスタＱＮ（１１）とＱＮ（１２）の閾
値電圧を他のＮchＭＯＳトランジスタのそれより高く設
定した。
Description
【０００１】
【発明の属する技術分野】本発明は低電圧電源化と高速
動作化が可能な半導体ＭＯＳ論理回路に係り、特に高閾
値ＭＯＳトランジスタを使用してスタンバイ状態での消
費電力の増加を抑制しながらも、面積縮小化を図った論
理回路に関するものである。
動作化が可能な半導体ＭＯＳ論理回路に係り、特に高閾
値ＭＯＳトランジスタを使用してスタンバイ状態での消
費電力の増加を抑制しながらも、面積縮小化を図った論
理回路に関するものである。
【０００２】
【従来の技術】携帯機器の小形軽量化を目的として、電
池１本でＬＳＩを動作させることへの要求が高まってい
る。必然的に電源電圧を従来の５〜３Ｖから１Ｖ近傍ま
で下げることになるが、電源電圧の低下と共にＬＳＩの
動作速度は急速に低下する。これは、主としてＬＳＩを
構成する論理ゲートの遅延時間が増大することによるも
のである。ＣＭＯＳ論理ゲートの遅延時間は、これを構
成するＭＯＳトランジスタの閾値電圧（ＶTH）と電源電
圧（Ｖcc）に強く依存する。すなわち、「Ｖcc−ＶTH」
の減少と共に遅延時間は著しく増大する。
池１本でＬＳＩを動作させることへの要求が高まってい
る。必然的に電源電圧を従来の５〜３Ｖから１Ｖ近傍ま
で下げることになるが、電源電圧の低下と共にＬＳＩの
動作速度は急速に低下する。これは、主としてＬＳＩを
構成する論理ゲートの遅延時間が増大することによるも
のである。ＣＭＯＳ論理ゲートの遅延時間は、これを構
成するＭＯＳトランジスタの閾値電圧（ＶTH）と電源電
圧（Ｖcc）に強く依存する。すなわち、「Ｖcc−ＶTH」
の減少と共に遅延時間は著しく増大する。
【０００３】このようなゲート遅延は、閾値電圧を低下
させることによって短縮できるが、この閾値電圧の低下
と共にサブスレッショルドリーク電流が指数関数的に増
大するという問題がある。ここで、サブスレッショルド
リーク電流とは、オフ状態のＭＯＳトランジスタのドイ
レ・ソース間に流れる無駄な電流のことである。スタン
バイ状態のＬＳＩの消費電力は、このサブスレッショル
ドリーク電流で決るので、特に携帯機器に用いるＬＳＩ
では、このサブスレッショルドリーク電流が少ないこと
が要求される。
させることによって短縮できるが、この閾値電圧の低下
と共にサブスレッショルドリーク電流が指数関数的に増
大するという問題がある。ここで、サブスレッショルド
リーク電流とは、オフ状態のＭＯＳトランジスタのドイ
レ・ソース間に流れる無駄な電流のことである。スタン
バイ状態のＬＳＩの消費電力は、このサブスレッショル
ドリーク電流で決るので、特に携帯機器に用いるＬＳＩ
では、このサブスレッショルドリーク電流が少ないこと
が要求される。
【０００４】このような要求に応えるために、閾値電圧
の異なるＭＯＳトランジスタを組み合せて論理ゲートを
構成する手法が提案されている。例えば、「高島三郎
半導体装置 特開平６−２０８７９０」がそれである。
以下、図７を参照してこの技術について説明する。
の異なるＭＯＳトランジスタを組み合せて論理ゲートを
構成する手法が提案されている。例えば、「高島三郎
半導体装置 特開平６−２０８７９０」がそれである。
以下、図７を参照してこの技術について説明する。
【０００５】図７の（ａ）は２入力ＮＡＮＤゲートの構
成を示す回路図である。ＩＮ（１）とＩＮ（２）は入力
接点、ＯＵＴは出力接点、ＱＮ（１）とＱＮ（２）はＮ
chＭＯＳトランジスタ、ＱＰ（１）とＱＰ（２）はＰch
ＭＯＳトランジスタ、Ｖccは電源である。トランジスタ
ＱＮ（１）はその閾値電圧がトランジスタＱＮ（２）に
比べて高く設定されている（図では丸で囲ってい
る。）。ここでは、ＬＳＩのスタンバイ時に一方の入力
接点ＩＮ（１）が「Ｌ」（低電圧）レベルに制御される
（トランジスタＱＮ（１）がオフ状態に制御される）こ
とを想定しており、サブスレッショルドリーク電流を許
容できる程度までにトランジスタＱＮ（１）の閾値電圧
を高く設定することで、スタンバイ時の消費電力を所望
の値に抑えることができる。残りのトランジスタＱＮ
（２）、ＱＰ（１）、ＱＰ（２）は閾値電圧について制
約はなく、その閾値電圧を絶対値において低くすること
で、ＬＳＩの動作状態における高速化と低電圧化を達成
できる。なお、ここで絶対値と断っているのは、エンハ
ンスメント形の場合のＰchＭＯＳトランジスタの閾値電
圧は負値となるからである。
成を示す回路図である。ＩＮ（１）とＩＮ（２）は入力
接点、ＯＵＴは出力接点、ＱＮ（１）とＱＮ（２）はＮ
chＭＯＳトランジスタ、ＱＰ（１）とＱＰ（２）はＰch
ＭＯＳトランジスタ、Ｖccは電源である。トランジスタ
ＱＮ（１）はその閾値電圧がトランジスタＱＮ（２）に
比べて高く設定されている（図では丸で囲ってい
る。）。ここでは、ＬＳＩのスタンバイ時に一方の入力
接点ＩＮ（１）が「Ｌ」（低電圧）レベルに制御される
（トランジスタＱＮ（１）がオフ状態に制御される）こ
とを想定しており、サブスレッショルドリーク電流を許
容できる程度までにトランジスタＱＮ（１）の閾値電圧
を高く設定することで、スタンバイ時の消費電力を所望
の値に抑えることができる。残りのトランジスタＱＮ
（２）、ＱＰ（１）、ＱＰ（２）は閾値電圧について制
約はなく、その閾値電圧を絶対値において低くすること
で、ＬＳＩの動作状態における高速化と低電圧化を達成
できる。なお、ここで絶対値と断っているのは、エンハ
ンスメント形の場合のＰchＭＯＳトランジスタの閾値電
圧は負値となるからである。
【０００６】図７の（ｂ）は２入力ＮＯＲゲートの構成
を示す回路図である。ＩＮ（１）’とＩＮ（２）’は入
力接点、ＯＵＴ’は出力接点、ＱＮ（１）’とＱＮ
（２）’はＮchＭＯＳトランジスタ、ＱＰ（１）’とＱ
Ｐ（２）’はＰchＭＯＳトランジスタである。トランジ
スタＱＰ（１）’はその閾値電圧がトランジスタＱＰ
（２）’に比べて高く設定されている（図では丸で囲っ
ている。）。ここでは、ＬＳＩのスタンバイ時に一方の
入力接点ＩＮ（１）’が「Ｈ」（高電圧）レベルに制御
される（トランジスタＱＰ（１）’がオフ状態に制御さ
れる）ことを想定しており、サブスレッショルドリーク
電流を許容できる程度までにトランジスタＱＰ（１）’
の閾値電圧を高く設定することで、スタンバイ時の消費
電力を抑えることができる。残りのトランジスタＱＰ
（２）’、ＱＮ（１）’、ＱＮ（２）’は閾値電圧につ
いて制約はなく、その閾値電圧を絶対値において低くす
ることで、ＬＳＩの動作状態における高速化と低電圧化
を達成できる。
を示す回路図である。ＩＮ（１）’とＩＮ（２）’は入
力接点、ＯＵＴ’は出力接点、ＱＮ（１）’とＱＮ
（２）’はＮchＭＯＳトランジスタ、ＱＰ（１）’とＱ
Ｐ（２）’はＰchＭＯＳトランジスタである。トランジ
スタＱＰ（１）’はその閾値電圧がトランジスタＱＰ
（２）’に比べて高く設定されている（図では丸で囲っ
ている。）。ここでは、ＬＳＩのスタンバイ時に一方の
入力接点ＩＮ（１）’が「Ｈ」（高電圧）レベルに制御
される（トランジスタＱＰ（１）’がオフ状態に制御さ
れる）ことを想定しており、サブスレッショルドリーク
電流を許容できる程度までにトランジスタＱＰ（１）’
の閾値電圧を高く設定することで、スタンバイ時の消費
電力を抑えることができる。残りのトランジスタＱＰ
（２）’、ＱＮ（１）’、ＱＮ（２）’は閾値電圧につ
いて制約はなく、その閾値電圧を絶対値において低くす
ることで、ＬＳＩの動作状態における高速化と低電圧化
を達成できる。
【０００７】論理ゲートの特殊な例としてインバータが
ある。これについては、インバータを構成するＭＯＳト
ランジスタのうち、ＮchまたはＰchのＭＯＳトランジス
タの閾値電圧を絶対値において高く設定することで上記
と同様のことを得ることができる。
ある。これについては、インバータを構成するＭＯＳト
ランジスタのうち、ＮchまたはＰchのＭＯＳトランジス
タの閾値電圧を絶対値において高く設定することで上記
と同様のことを得ることができる。
【０００８】
【発明が解決しようとする課題】ところで、図７（ａ）
において、入力接点ＩＮ（１）はＬＳＩのスタンバイ状
態において前述したように「Ｌ」レベルに制御される
が、ＬＳＩの動作中は「Ｈ」レベルに制御される。よっ
て、この「Ｈ」レベルにおいては、トランジスタＱＮ
（１）は導通状態であり、入力接点ＩＮ（２）のゲート
遅延がＬＳＩの動作性能を決める。この入力接点ＩＮ
（２）のゲート遅延は、トランジスタＱＰ（２）とＱＮ
（２）の閾値電圧を低く設定することで短縮される。
において、入力接点ＩＮ（１）はＬＳＩのスタンバイ状
態において前述したように「Ｌ」レベルに制御される
が、ＬＳＩの動作中は「Ｈ」レベルに制御される。よっ
て、この「Ｈ」レベルにおいては、トランジスタＱＮ
（１）は導通状態であり、入力接点ＩＮ（２）のゲート
遅延がＬＳＩの動作性能を決める。この入力接点ＩＮ
（２）のゲート遅延は、トランジスタＱＰ（２）とＱＮ
（２）の閾値電圧を低く設定することで短縮される。
【０００９】しかし、導通状態のトランジスタＱＮ
（１）には有限の導通抵抗が存在し、その抵抗は論理ゲ
ートの出力接点ＯＵＴの電位が「Ｈ」レベルから「Ｌ」
レベルに変化する際に、妨げとなる。これは、特に論理
ゲートの出力接点に大きな負荷容量が接続される場合に
問題となる。トランジスタＱＮ（１）の導通抵抗がゲー
ト遅延に与える影響を抑えるには、そのトランジスタＱ
Ｎ（１）のチャネル幅を大きく設定すれば良いが、これ
では論理ゲートの占有面積の増大を招く。論理ゲートは
ＬＳＩを構成する主要回路であるから、これはさらにＬ
ＳＩのチップサイズの大形化にもつながるので、問題で
ある。
（１）には有限の導通抵抗が存在し、その抵抗は論理ゲ
ートの出力接点ＯＵＴの電位が「Ｈ」レベルから「Ｌ」
レベルに変化する際に、妨げとなる。これは、特に論理
ゲートの出力接点に大きな負荷容量が接続される場合に
問題となる。トランジスタＱＮ（１）の導通抵抗がゲー
ト遅延に与える影響を抑えるには、そのトランジスタＱ
Ｎ（１）のチャネル幅を大きく設定すれば良いが、これ
では論理ゲートの占有面積の増大を招く。論理ゲートは
ＬＳＩを構成する主要回路であるから、これはさらにＬ
ＳＩのチップサイズの大形化にもつながるので、問題で
ある。
【００１０】以上、図７（ａ）のＮＡＮＤゲートについ
て説明したが、図７（ｂ）のＮＯＲゲートについても同
様にトランジスタＱＰ（１）’の導通抵抗の影響により
同様の問題がある。
て説明したが、図７（ｂ）のＮＯＲゲートについても同
様にトランジスタＱＰ（１）’の導通抵抗の影響により
同様の問題がある。
【００１１】本発明は以上の点に鑑みてなされたもの
で、その目的は、閾値電圧の異なるＭＯＳトランジスタ
により構成された論理回路において、スタンバイ時の消
費電力低減を図ると同時に、低電源電圧で高速動作可能
であり、かつ占有面積を低減できるようにした論理回路
を提供せんとするものである。
で、その目的は、閾値電圧の異なるＭＯＳトランジスタ
により構成された論理回路において、スタンバイ時の消
費電力低減を図ると同時に、低電源電圧で高速動作可能
であり、かつ占有面積を低減できるようにした論理回路
を提供せんとするものである。
【００１２】
【課題を解決するための手段】第１の発明の論理回路
は、少なくとも２以上のＮＡＮＤゲートが含まれる論理
回路において、ソース接点が接地に接続されたＮchＭＯ
Ｓトランジスタのゲート電極が同一の回路接点に接続さ
れる前記ＮＡＮＤゲートの相互間で、前記ＮchＭＯＳト
ランジスタのドレイン接点を共通接続し、且つ前記Ｎch
ＭＯＳトランジスタの閾値電圧を他のＮchＭＯＳトラン
ジスタのそれよりも高く設定するよう構成した。
は、少なくとも２以上のＮＡＮＤゲートが含まれる論理
回路において、ソース接点が接地に接続されたＮchＭＯ
Ｓトランジスタのゲート電極が同一の回路接点に接続さ
れる前記ＮＡＮＤゲートの相互間で、前記ＮchＭＯＳト
ランジスタのドレイン接点を共通接続し、且つ前記Ｎch
ＭＯＳトランジスタの閾値電圧を他のＮchＭＯＳトラン
ジスタのそれよりも高く設定するよう構成した。
【００１３】第２の発明の論理回路は、少なくともＮＡ
ＮＤゲートとインバータが含まれる論理回路において、
前記ＮＡＮＤゲート内のソース接点が接地に接続された
ＮchＭＯＳトランジスタのゲート電極と前記インバータ
の入力接点が同一の回路接点に接続される前記ＮＡＮＤ
ゲートと前記インバータの相互間で、前記ＮchＭＯＳト
ランジスタのドイレン接点と前記インバータの出力接点
を共通接続し、且つ前記ＮchＭＯＳトランジスタの閾値
電圧と前記インバータ内のＮchＭＯＳトランジスタの閾
値電圧を他のＮchＭＯＳトランジスタのそれよりも高く
設定するよう構成した。
ＮＤゲートとインバータが含まれる論理回路において、
前記ＮＡＮＤゲート内のソース接点が接地に接続された
ＮchＭＯＳトランジスタのゲート電極と前記インバータ
の入力接点が同一の回路接点に接続される前記ＮＡＮＤ
ゲートと前記インバータの相互間で、前記ＮchＭＯＳト
ランジスタのドイレン接点と前記インバータの出力接点
を共通接続し、且つ前記ＮchＭＯＳトランジスタの閾値
電圧と前記インバータ内のＮchＭＯＳトランジスタの閾
値電圧を他のＮchＭＯＳトランジスタのそれよりも高く
設定するよう構成した。
【００１４】第３の発明の論理回路は、少なくとも２以
上のＮＯＲゲートが含まれる論理回路において、ソース
接点が電源に接続されたＰchＭＯＳトランジスタのゲー
ト電極が同一の回路接点に接続される前記ＮＯＲゲート
の相互間で、前記ＰchＭＯＳトランジスタのドレイン接
点を共通接続し、且つ前記ＰchＭＯＳトランジスタの閾
値電圧を他のＰchＭＯＳトランジスタのそれよりも絶対
値において高く設定するよう構成した。
上のＮＯＲゲートが含まれる論理回路において、ソース
接点が電源に接続されたＰchＭＯＳトランジスタのゲー
ト電極が同一の回路接点に接続される前記ＮＯＲゲート
の相互間で、前記ＰchＭＯＳトランジスタのドレイン接
点を共通接続し、且つ前記ＰchＭＯＳトランジスタの閾
値電圧を他のＰchＭＯＳトランジスタのそれよりも絶対
値において高く設定するよう構成した。
【００１５】第４の発明の論理回路は、少なくともＮＯ
Ｒゲートとインバータが含まれる論理回路において、前
記ＮＯＲゲート内のソース接点が電源に接続されたＰch
ＭＯＳトランジスタのゲート電極と前記インバータの入
力接点が同一の回路接点に接続される前記ＮＯＲゲート
と前記インバータの相互間で、前記ＰchＭＯＳトランジ
スタのドイレン接点と前記インバータの出力接点を共通
接続し、且つ前記ＰchＭＯＳトランジスタの閾値電圧と
前記インバータ内のＰchＭＯＳトランジスタの閾値電圧
を他のＰchＭＯＳトランジスタのそれよりも絶対値にお
いて高く設定するよう構成した。
Ｒゲートとインバータが含まれる論理回路において、前
記ＮＯＲゲート内のソース接点が電源に接続されたＰch
ＭＯＳトランジスタのゲート電極と前記インバータの入
力接点が同一の回路接点に接続される前記ＮＯＲゲート
と前記インバータの相互間で、前記ＰchＭＯＳトランジ
スタのドイレン接点と前記インバータの出力接点を共通
接続し、且つ前記ＰchＭＯＳトランジスタの閾値電圧と
前記インバータ内のＰchＭＯＳトランジスタの閾値電圧
を他のＰchＭＯＳトランジスタのそれよりも絶対値にお
いて高く設定するよう構成した。
【００１６】
［第１の実施の形態］図１は本発明の第１の実施の形態
の論理回路の構成を示す回路図である。これは、Ｍ入力
ＮＡＮＤゲートＡとＮ入力ＮＡＮＤゲートＢにおいて、
高閾値電圧のＮchＭＯＳトランジスタを共通化して、そ
のチャネル幅を小さくできるようにした例である。ＩＮ
（１ｍ）（ｍ＝１、２、・・・・、Ｍ：以下同じ）とＩ
Ｎ（２ｎ）（ｎ＝１、２、・・・・、Ｎ：以下同じ）は
入力接点、ＯＵＴ（１）とＯＵＴ（２）は出力接点であ
る。ＱＮ（１ｍ）とＱＮ（２ｎ）はＮchＭＯＳトランジ
スタ、ＱＰ（１ｍ）とＱＰ（２ｎ）はＰchＭＯＳトラン
ジスタである。ここで、トランジスタＱＮ（１１）とＱ
Ｎ（２１）は他のＮchＭＯＳトランジスタにくらべて高
閾値電圧に設定されている（図では丸で囲ってい
る。）。
の論理回路の構成を示す回路図である。これは、Ｍ入力
ＮＡＮＤゲートＡとＮ入力ＮＡＮＤゲートＢにおいて、
高閾値電圧のＮchＭＯＳトランジスタを共通化して、そ
のチャネル幅を小さくできるようにした例である。ＩＮ
（１ｍ）（ｍ＝１、２、・・・・、Ｍ：以下同じ）とＩ
Ｎ（２ｎ）（ｎ＝１、２、・・・・、Ｎ：以下同じ）は
入力接点、ＯＵＴ（１）とＯＵＴ（２）は出力接点であ
る。ＱＮ（１ｍ）とＱＮ（２ｎ）はＮchＭＯＳトランジ
スタ、ＱＰ（１ｍ）とＱＰ（２ｎ）はＰchＭＯＳトラン
ジスタである。ここで、トランジスタＱＮ（１１）とＱ
Ｎ（２１）は他のＮchＭＯＳトランジスタにくらべて高
閾値電圧に設定されている（図では丸で囲ってい
る。）。
【００１７】ここでは、ＬＳＩのスタンバイ時に制御信
号φが「Ｌ」レベルに制御される（トランジスタＱＮ
（１１）とＱＮ（２１）がオフ状態に制御される）こと
を想定しており、サブスレッショルドリーク電流を許容
できる程度までトランジスタＱＮ（１１）とＱＮ（２
１）の閾値電圧を高めることで、スタイバン状態での消
費電力を抑えることが可能である。残りのＮchＭＯＳト
ランジスタおよびＰchＭＯＳトランジスタは閾値電圧に
ついて制約はなく、その閾値電圧を絶対値において低く
設定することで、ＬＳＩの動作状態における高速化や低
電圧化を達成することができる。また、ＬＰＬ（１）は
トランジスタＱＮ（１１）とＱＮ（２１）のドレイン接
点を相互に接続する局所電源線（Local Power Line）で
ある。この局所電源線ＬＰＬ（１）の実現法には特に制
約はなく、ＬＳＩ内で配線として用いられるメタルある
いは拡散層により実現できる。
号φが「Ｌ」レベルに制御される（トランジスタＱＮ
（１１）とＱＮ（２１）がオフ状態に制御される）こと
を想定しており、サブスレッショルドリーク電流を許容
できる程度までトランジスタＱＮ（１１）とＱＮ（２
１）の閾値電圧を高めることで、スタイバン状態での消
費電力を抑えることが可能である。残りのＮchＭＯＳト
ランジスタおよびＰchＭＯＳトランジスタは閾値電圧に
ついて制約はなく、その閾値電圧を絶対値において低く
設定することで、ＬＳＩの動作状態における高速化や低
電圧化を達成することができる。また、ＬＰＬ（１）は
トランジスタＱＮ（１１）とＱＮ（２１）のドレイン接
点を相互に接続する局所電源線（Local Power Line）で
ある。この局所電源線ＬＰＬ（１）の実現法には特に制
約はなく、ＬＳＩ内で配線として用いられるメタルある
いは拡散層により実現できる。
【００１８】さて、図１の回路から明らかなように、ト
ランジスタＱＮ（１１）とＱＮ（２１）は制御信号φに
よって同時にスイッチングされる。さらに両トランジス
タＱＮ（１１）とＱＮ（２１）のドイレン接点を局所電
源線ＬＰＬで共通接続したことによって、これらトラン
ジスタＱＮ（１１）とＱＮ（２１）はチャネル幅が両者
のチャネル幅の和となる大きさのトランジスタとして機
能する。この結果、Ｍ入力ＮＡＮＤゲートＡの入力接点
ＩＮ（１ｍ）のゲート遅延に対する要求が一定であると
すれば、トランジスタＱＮ（１１）のチャネル幅を小さ
くすることが可能になる。トランジスタＱＮ（２１）に
ついても同様である。尤も、Ｍ入力ＮＡＮＤゲートＡと
Ｎ入力ＮＡＮＤゲートＢの出力が同時に「Ｈ」レベルか
ら「Ｌ」レベルに変化する場合は、両トランジスタＱＮ
（１１）とＱＮ（２１）のチャネル幅を小さくすると遅
延時間の増大を招くことになるが、このようなケースは
まれである。
ランジスタＱＮ（１１）とＱＮ（２１）は制御信号φに
よって同時にスイッチングされる。さらに両トランジス
タＱＮ（１１）とＱＮ（２１）のドイレン接点を局所電
源線ＬＰＬで共通接続したことによって、これらトラン
ジスタＱＮ（１１）とＱＮ（２１）はチャネル幅が両者
のチャネル幅の和となる大きさのトランジスタとして機
能する。この結果、Ｍ入力ＮＡＮＤゲートＡの入力接点
ＩＮ（１ｍ）のゲート遅延に対する要求が一定であると
すれば、トランジスタＱＮ（１１）のチャネル幅を小さ
くすることが可能になる。トランジスタＱＮ（２１）に
ついても同様である。尤も、Ｍ入力ＮＡＮＤゲートＡと
Ｎ入力ＮＡＮＤゲートＢの出力が同時に「Ｈ」レベルか
ら「Ｌ」レベルに変化する場合は、両トランジスタＱＮ
（１１）とＱＮ（２１）のチャネル幅を小さくすると遅
延時間の増大を招くことになるが、このようなケースは
まれである。
【００１９】［第２の実施の形態］図２は第１の実施の
形態の特殊な場合として、図１におけるＮ入力ＮＡＮＤ
ゲートＢをインバータＣに置換した構成の論理回路を示
す図である。インバータＣの場合は、局所電源線ＬＰＬ
（１）がインバータＣの出力接点ＯＵＴ（２）に接続さ
れるが、作用効果については第１の実施の形態の場合と
同じである。
形態の特殊な場合として、図１におけるＮ入力ＮＡＮＤ
ゲートＢをインバータＣに置換した構成の論理回路を示
す図である。インバータＣの場合は、局所電源線ＬＰＬ
（１）がインバータＣの出力接点ＯＵＴ（２）に接続さ
れるが、作用効果については第１の実施の形態の場合と
同じである。
【００２０】［第３の実施の形態］２個のＮＡＮＤゲー
トを組み合せた論理回路あるいはＮＡＮＤゲートとイン
バータを組み合せた論理回路において、高閾値電圧のＮ
chＭＯＳトランジスタの共通化を実現容易な論理回路例
を図３に示す。ＮＡＮＤゲート１、２は２入力であり、
これらとインバータ３に示した○付の数字は入力接点を
区別するためのものである。４もインバータである。○
付の１の入力接点にゲート電極が接続されるＮchＭＯＳ
トランジスタが他のＭＯＳトランジスタに比べて高閾値
電圧であり、そのソースが接地に接続されている。
トを組み合せた論理回路あるいはＮＡＮＤゲートとイン
バータを組み合せた論理回路において、高閾値電圧のＮ
chＭＯＳトランジスタの共通化を実現容易な論理回路例
を図３に示す。ＮＡＮＤゲート１、２は２入力であり、
これらとインバータ３に示した○付の数字は入力接点を
区別するためのものである。４もインバータである。○
付の１の入力接点にゲート電極が接続されるＮchＭＯＳ
トランジスタが他のＭＯＳトランジスタに比べて高閾値
電圧であり、そのソースが接地に接続されている。
【００２１】図３の（ａ）、（ｂ）は入力信号ＩＮから
相補信号を得るための論理回路である。制御信号φはＬ
ＳＩのスタンバイ時に「Ｌ」レベル、動作時に「Ｈ」レ
ベルに制御される。動作時において、ＮＡＮＤゲート
１、２は相補的な出力信号（一方の電位が「Ｈ」レベル
のとき他方の電位が「Ｌ」レベル）を出力する動作を行
なう。このような相補信号を作成する論理回路では、２
つのＮＡＮＤゲート１、２の出力が同時に「Ｈ」レベル
から「Ｌ」レベルに変化することはない、つまり両ＮＡ
ＮＤゲート１、２の高閾値電圧のＮchＭＯＳトランジス
タが同時にオンすることはないので、第１の実施の形態
で示した回路をここに適用することで、面積縮小化の大
きな効果が得られる。
相補信号を得るための論理回路である。制御信号φはＬ
ＳＩのスタンバイ時に「Ｌ」レベル、動作時に「Ｈ」レ
ベルに制御される。動作時において、ＮＡＮＤゲート
１、２は相補的な出力信号（一方の電位が「Ｈ」レベル
のとき他方の電位が「Ｌ」レベル）を出力する動作を行
なう。このような相補信号を作成する論理回路では、２
つのＮＡＮＤゲート１、２の出力が同時に「Ｈ」レベル
から「Ｌ」レベルに変化することはない、つまり両ＮＡ
ＮＤゲート１、２の高閾値電圧のＮchＭＯＳトランジス
タが同時にオンすることはないので、第１の実施の形態
で示した回路をここに適用することで、面積縮小化の大
きな効果が得られる。
【００２２】図３の（ｃ）は第２の実施の形態を適用し
た場合の論理回路例である。ここでもＬＳＩの動作中、
制御信号φは「Ｈ」レベルに制御される。このＬＳＩの
動作期間を通じて、インバータ３の反転出力接点＊ＯＵ
Ｔ２は「Ｌ」レベルを維持する。このような回路におい
て、第２の実施の形態で示した回路をここに適用するこ
とで、面積縮小化の大きな効果がある。
た場合の論理回路例である。ここでもＬＳＩの動作中、
制御信号φは「Ｈ」レベルに制御される。このＬＳＩの
動作期間を通じて、インバータ３の反転出力接点＊ＯＵ
Ｔ２は「Ｌ」レベルを維持する。このような回路におい
て、第２の実施の形態で示した回路をここに適用するこ
とで、面積縮小化の大きな効果がある。
【００２３】［第４の実施の形態］図４は本発明の第４
の実施の形態の論理回路の構成を示す回路図である。こ
れは、Ｍ入力ＮＯＲゲートＤとＮ入力ＮＯＲゲートＥに
おいて、高閾値電圧のＰchＭＯＳトランジスタを共通化
して、そのチャネル幅を小さくできるようにした例であ
る。ＩＮ（１ｍ）’とＩＮ（２ｎ）’は入力接点、ＯＵ
Ｔ（１）’とＯＵＴ（２）’は出力接点である。ＱＮ
（１ｍ）’とＱＮ（２ｎ）’はＮchＭＯＳトランジス
タ、ＱＰ（１ｍ）’とＱＰ（２ｎ）’はＰchＭＯＳトラ
ンジスタである。ここで、トランジスタＰＮ（１１）’
とＱＰ（２１）’は他のＮchＭＯＳトランジスタにくら
べて高閾値電圧に設定されている。
の実施の形態の論理回路の構成を示す回路図である。こ
れは、Ｍ入力ＮＯＲゲートＤとＮ入力ＮＯＲゲートＥに
おいて、高閾値電圧のＰchＭＯＳトランジスタを共通化
して、そのチャネル幅を小さくできるようにした例であ
る。ＩＮ（１ｍ）’とＩＮ（２ｎ）’は入力接点、ＯＵ
Ｔ（１）’とＯＵＴ（２）’は出力接点である。ＱＮ
（１ｍ）’とＱＮ（２ｎ）’はＮchＭＯＳトランジス
タ、ＱＰ（１ｍ）’とＱＰ（２ｎ）’はＰchＭＯＳトラ
ンジスタである。ここで、トランジスタＰＮ（１１）’
とＱＰ（２１）’は他のＮchＭＯＳトランジスタにくら
べて高閾値電圧に設定されている。
【００２４】ここでは、ＬＳＩのスタンバイ時に反転制
御信号＊φが「Ｈ」レベルに制御される（トランジスタ
ＱＰ（１１）’とＱＰ（２１）’がオフ状態に制御され
る）ことを想定しており、サブスレッショルドリーク電
流を許容できる程度までトランジスタＱＰ（１１）’と
ＱＰ（２１）’の閾値電圧を高めることで、スタイバン
状態での消費電力を抑えることが可能である。残りのＮ
chＭＯＳトランジスタおよびＰchＭＯＳトランジスタは
閾値電圧について制約はなく、その閾値電圧を絶対値に
おいて低く設定することで、ＬＳＩの動作状態における
高速化や低電圧化を達成できる。また、ＬＰＬ（２）は
トランジスタＱＰ（１１）’とＱＰ（２１）’のドレイ
ン接点を相互に接続する局所電源線である。このような
局所電源線ＬＰＬ（２）によってゲート遅延を増大させ
ることなく、トランジスタＱＰ（１１）’とＱＰ（２
１）’のチャネル幅を小さくすることは、前述した第１
の実施の形態と同じである。
御信号＊φが「Ｈ」レベルに制御される（トランジスタ
ＱＰ（１１）’とＱＰ（２１）’がオフ状態に制御され
る）ことを想定しており、サブスレッショルドリーク電
流を許容できる程度までトランジスタＱＰ（１１）’と
ＱＰ（２１）’の閾値電圧を高めることで、スタイバン
状態での消費電力を抑えることが可能である。残りのＮ
chＭＯＳトランジスタおよびＰchＭＯＳトランジスタは
閾値電圧について制約はなく、その閾値電圧を絶対値に
おいて低く設定することで、ＬＳＩの動作状態における
高速化や低電圧化を達成できる。また、ＬＰＬ（２）は
トランジスタＱＰ（１１）’とＱＰ（２１）’のドレイ
ン接点を相互に接続する局所電源線である。このような
局所電源線ＬＰＬ（２）によってゲート遅延を増大させ
ることなく、トランジスタＱＰ（１１）’とＱＰ（２
１）’のチャネル幅を小さくすることは、前述した第１
の実施の形態と同じである。
【００２５】［第５の実施の形態］図５は第４の実施の
形態の特殊な場合として、図４におけるＮ入力ＮＯＲゲ
ートＥをインバータＦに置換した構成の論理回路を示す
図である。インバータＦの場合は、局所電源線ＬＰＬ
（２）がインバータＦの出力接点ＯＵＴ（２）’に接続
されるが、作用効果については第４の実施の形態の場合
と同じである。
形態の特殊な場合として、図４におけるＮ入力ＮＯＲゲ
ートＥをインバータＦに置換した構成の論理回路を示す
図である。インバータＦの場合は、局所電源線ＬＰＬ
（２）がインバータＦの出力接点ＯＵＴ（２）’に接続
されるが、作用効果については第４の実施の形態の場合
と同じである。
【００２６】［第６の実施の形態］２個のＮＯＲゲート
を組み合せた論理回路あるいはＮＯＲゲートとインバー
タを組み合せた論理回路において、高閾値電圧のＰchＭ
ＯＳトランジスタの共通化を実現容易な論理回路例を図
６に示す。ＮＯＲゲート５、６は２入力であり、これら
とインバータ７に示した○付の数字は入力接点を区別す
るためのものである。８はインバータである。○付の１
の入力接点にゲート電極が接続されるＰchＭＯＳトラン
ジスタが他のＭＯＳトランジスタに比べて高閾値電圧で
あり、そのソースが電源に接続されている。
を組み合せた論理回路あるいはＮＯＲゲートとインバー
タを組み合せた論理回路において、高閾値電圧のＰchＭ
ＯＳトランジスタの共通化を実現容易な論理回路例を図
６に示す。ＮＯＲゲート５、６は２入力であり、これら
とインバータ７に示した○付の数字は入力接点を区別す
るためのものである。８はインバータである。○付の１
の入力接点にゲート電極が接続されるＰchＭＯＳトラン
ジスタが他のＭＯＳトランジスタに比べて高閾値電圧で
あり、そのソースが電源に接続されている。
【００２７】図６の（ａ）、（ｂ）は入力信号ＩＮから
相補信号を得るための論理回路である。反転制御信号＊
φはＬＳＩのスタンバイ時に「Ｈ」レベル、動作時に
「Ｌ」レベルに制御される。動作時において、ＮＯＲゲ
ート５、６は相補的な出力信号を出力する動作を行な
う。このような相補信号を作成する論理回路では、２つ
のＮＯＲゲート５、６の出力が同時に「Ｌ」レベルから
「Ｈ」レベルに変化することはない、つまり両ＮＯＲゲ
ート５、６の高閾値電圧のＰchＭＯＳトランジスタが同
時にオンすることはないので、第４の実施の形態で示し
た回路をここに適用することで、面積縮小化の大きな効
果が得られる。
相補信号を得るための論理回路である。反転制御信号＊
φはＬＳＩのスタンバイ時に「Ｈ」レベル、動作時に
「Ｌ」レベルに制御される。動作時において、ＮＯＲゲ
ート５、６は相補的な出力信号を出力する動作を行な
う。このような相補信号を作成する論理回路では、２つ
のＮＯＲゲート５、６の出力が同時に「Ｌ」レベルから
「Ｈ」レベルに変化することはない、つまり両ＮＯＲゲ
ート５、６の高閾値電圧のＰchＭＯＳトランジスタが同
時にオンすることはないので、第４の実施の形態で示し
た回路をここに適用することで、面積縮小化の大きな効
果が得られる。
【００２８】図６の（ｃ）は第５の実施の形態を適用し
た場合の論理回路例である。ここでもＬＳＩの動作中、
反転制御信号＊φは「Ｌ」レベルに制御される。このＬ
ＳＩの動作期間を通じて、インバータ７の出力接点ＯＵ
Ｔ２は「Ｈ」レベルを維持する。このような回路に対し
て、第５の実施の形態で示した回路を適用することで、
面積縮小化の大きな効果がある。
た場合の論理回路例である。ここでもＬＳＩの動作中、
反転制御信号＊φは「Ｌ」レベルに制御される。このＬ
ＳＩの動作期間を通じて、インバータ７の出力接点ＯＵ
Ｔ２は「Ｈ」レベルを維持する。このような回路に対し
て、第５の実施の形態で示した回路を適用することで、
面積縮小化の大きな効果がある。
【００２９】なお、第１〜第６の実施の形態では、２つ
の論理ゲート間で高閾値電圧のＭＯＳトランジスタのド
レイン接点を局所電源線ＬＰＬ（１）やＬＰＬ（２）で
接続して共通化する例を示したが、３個以上の論理ゲー
ト間で同様な構成を実現することも可能であり、同様に
占有面積縮小化の効果が得られる。
の論理ゲート間で高閾値電圧のＭＯＳトランジスタのド
レイン接点を局所電源線ＬＰＬ（１）やＬＰＬ（２）で
接続して共通化する例を示したが、３個以上の論理ゲー
ト間で同様な構成を実現することも可能であり、同様に
占有面積縮小化の効果が得られる。
【００３０】
【発明の効果】以上から本発明によれば、低消費電力
化、低電圧化、高速化を実現できる論理回路、つまり高
閾値電圧のＭＯＳトランジスタと低閾値電圧のＭＯＳト
ランジスタの組み合せの論理回路において、異なる論理
ゲートの高閾値電圧の同一極性のＭＯＳトランジスタの
ドイレン接点を共通接続しているので、その高閾値電圧
のＭＯＳトランジスタが共通化されるため、各々のチャ
ネル幅を小さくすることができ、その占有面積を小形化
できる利点がある。このため、携帯機器用途のようにス
タンバイ時の消費電力が大きな問題となるＬＳＩに本発
明の論理回路を適用すれば、その問題が解決でき且つチ
ップ面積を小形化でき歩留り向上の点でも大きな利点が
ある。
化、低電圧化、高速化を実現できる論理回路、つまり高
閾値電圧のＭＯＳトランジスタと低閾値電圧のＭＯＳト
ランジスタの組み合せの論理回路において、異なる論理
ゲートの高閾値電圧の同一極性のＭＯＳトランジスタの
ドイレン接点を共通接続しているので、その高閾値電圧
のＭＯＳトランジスタが共通化されるため、各々のチャ
ネル幅を小さくすることができ、その占有面積を小形化
できる利点がある。このため、携帯機器用途のようにス
タンバイ時の消費電力が大きな問題となるＬＳＩに本発
明の論理回路を適用すれば、その問題が解決でき且つチ
ップ面積を小形化でき歩留り向上の点でも大きな利点が
ある。
【図１】 本発明の第１の実施の形態の論理回路の構成
を示す回路図である。
を示す回路図である。
【図２】 本発明の第２の実施の形態の論理回路の構成
を示す回路図である。
を示す回路図である。
【図３】 第１、第２の実施の形態の論理回路の適用例
を示す第３の実施の形態の論理図である。
を示す第３の実施の形態の論理図である。
【図４】 本発明の第４の実施の形態の論理回路の構成
を示す回路図である。
を示す回路図である。
【図５】 本発明の第５の実施の形態の論理回路の構成
を示す回路図である。
を示す回路図である。
【図６】 第４、第５の実施の形態の論理回路の適用例
を示す第６の実施の形態の論理図である。
を示す第６の実施の形態の論理図である。
【図７】 従来の論理回路の構成を示す回路図である。
Ａ：Ｍ入力ＮＡＮＤゲート Ｂ：Ｎ入力ＮＡＮＤゲート Ｃ：インバータ Ｄ：Ｍ入力ＮＯＲゲート Ｅ：Ｎ入力ＮＯＲゲート Ｆ：インバータ
Claims (4)
- 【請求項１】少なくとも２以上のＮＡＮＤゲートが含ま
れる論理回路において、ソース接点が接地に接続された
ＮchＭＯＳトランジスタのゲート電極が同一の回路接点
に接続される前記ＮＡＮＤゲートの相互間で、前記Ｎch
ＭＯＳトランジスタのドレイン接点を共通接続し、且つ
前記ＮchＭＯＳトランジスタの閾値電圧を他のＮchＭＯ
Ｓトランジスタのそれよりも高く設定したことを特徴と
する論理回路。 - 【請求項２】少なくともＮＡＮＤゲートとインバータが
含まれる論理回路において、前記ＮＡＮＤゲート内のソ
ース接点が接地に接続されたＮchＭＯＳトランジスタの
ゲート電極と前記インバータの入力接点が同一の回路接
点に接続される前記ＮＡＮＤゲートと前記インバータの
相互間で、前記ＮchＭＯＳトランジスタのドイレン接点
と前記インバータの出力接点を共通接続し、且つ前記Ｎ
chＭＯＳトランジスタの閾値電圧と前記インバータ内の
ＮchＭＯＳトランジスタの閾値電圧を他のＮchＭＯＳト
ランジスタのそれよりも高く設定したことを特徴とする
論理回路。 - 【請求項３】少なくとも２以上のＮＯＲゲートが含まれ
る論理回路において、ソース接点が電源に接続されたＰ
chＭＯＳトランジスタのゲート電極が同一の回路接点に
接続される前記ＮＯＲゲートの相互間で、前記ＰchＭＯ
Ｓトランジスタのドレイン接点を共通接続し、且つ前記
ＰchＭＯＳトランジスタの閾値電圧を他のＰchＭＯＳト
ランジスタのそれよりも絶対値において高く設定したこ
とを特徴とする論理回路。 - 【請求項４】少なくともＮＯＲゲートとインバータが含
まれる論理回路において、前記ＮＯＲゲート内のソース
接点が電源に接続されたＰchＭＯＳトランジスタのゲー
ト電極と前記インバータの入力接点が同一の回路接点に
接続される前記ＮＯＲゲートと前記インバータの相互間
で、前記ＰchＭＯＳトランジスタのドイレン接点と前記
インバータの出力接点を共通接続し、且つ前記ＰchＭＯ
Ｓトランジスタの閾値電圧と前記インバータ内のＰchＭ
ＯＳトランジスタの閾値電圧を他のＰchＭＯＳトランジ
スタのそれよりも絶対値において高く設定したことを特
徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8221830A JPH1051296A (ja) | 1996-08-06 | 1996-08-06 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8221830A JPH1051296A (ja) | 1996-08-06 | 1996-08-06 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051296A true JPH1051296A (ja) | 1998-02-20 |
Family
ID=16772866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8221830A Pending JPH1051296A (ja) | 1996-08-06 | 1996-08-06 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1051296A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124792A (ja) * | 1998-10-20 | 2000-04-28 | New Japan Radio Co Ltd | レベルシフト回路 |
| US6756814B2 (en) | 2002-01-31 | 2004-06-29 | Renesas Technology Corp. | Logic circuit and semiconductor device |
| CN104935327A (zh) * | 2015-07-01 | 2015-09-23 | 东南大学 | 氮化镓基低漏电流双悬臂梁开关或非门 |
-
1996
- 1996-08-06 JP JP8221830A patent/JPH1051296A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124792A (ja) * | 1998-10-20 | 2000-04-28 | New Japan Radio Co Ltd | レベルシフト回路 |
| US6756814B2 (en) | 2002-01-31 | 2004-06-29 | Renesas Technology Corp. | Logic circuit and semiconductor device |
| CN104935327A (zh) * | 2015-07-01 | 2015-09-23 | 东南大学 | 氮化镓基低漏电流双悬臂梁开关或非门 |
| CN104935327B (zh) * | 2015-07-01 | 2017-09-15 | 东南大学 | 氮化镓基低漏电流双悬臂梁开关或非门 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |