JPH1051297A - 分周回路装置 - Google Patents
分周回路装置Info
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- JPH1051297A JPH1051297A JP19891296A JP19891296A JPH1051297A JP H1051297 A JPH1051297 A JP H1051297A JP 19891296 A JP19891296 A JP 19891296A JP 19891296 A JP19891296 A JP 19891296A JP H1051297 A JPH1051297 A JP H1051297A
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- 230000007257 malfunction Effects 0.000 abstract description 9
- 230000000630 rising effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 ２種類のクロック間にスキュ−があった。
【解決手段】 ラッチ手段の後段に、論理和手段を設
け、当該論理和手段によりラッチ手段で得られた分周出
力とクロックとの論理和を求めるようにする。また、論
理和手段と同等の遅延量を有する遅延手段でクロックを
遅延させてから出力するようにする。これにより、スキ
ューがほぼ０の２種類のクロックを出力できる。
け、当該論理和手段によりラッチ手段で得られた分周出
力とクロックとの論理和を求めるようにする。また、論
理和手段と同等の遅延量を有する遅延手段でクロックを
遅延させてから出力するようにする。これにより、スキ
ューがほぼ０の２種類のクロックを出力できる。
Description
【０００１】
【発明の属する技術分野】本発明はクロック分周回路に
関する。例えば、ＬＳＩ内部で用いて好適なものであ
る。
関する。例えば、ＬＳＩ内部で用いて好適なものであ
る。
【０００２】
【従来の技術】従来、この種の分周回路として、図２に
示す構成のものが知られている。図３に、この分周回路
の分周動作を表したタイムチャ−トを示す。なお、図３
に示すタイムチャ−トでは、分周回路を構成するフリッ
プフロップ１の出力端子ＱＡの初期値を”０”としてい
る。
示す構成のものが知られている。図３に、この分周回路
の分周動作を表したタイムチャ−トを示す。なお、図３
に示すタイムチャ−トでは、分周回路を構成するフリッ
プフロップ１の出力端子ＱＡの初期値を”０”としてい
る。
【０００３】この分周回路では、フリップフロップ１の
出力端子ＱＡと入力端子Ｄとの間にインバータ２が挿入
されており、フリップフロップ１の入力端子Ｄの信号レ
ベルは必ず出力端子ＱＡの反転値となるよう接続されて
いる。従って、初期状態におけるフリップフロップ１の
入力端子Ｄは“１”となっている。
出力端子ＱＡと入力端子Ｄとの間にインバータ２が挿入
されており、フリップフロップ１の入力端子Ｄの信号レ
ベルは必ず出力端子ＱＡの反転値となるよう接続されて
いる。従って、初期状態におけるフリップフロップ１の
入力端子Ｄは“１”となっている。
【０００４】この状態で、図３に示すＣＬＫ信号をフリ
ップフロップ１の入力端子ＣＬＫに入力すると、その立
上がりでフリップフロップ１の入力端子Ｄの値が取り込
まれ、フリップフロップ１の出力端子ＱＡは“０”から
“１”に変化する。この値は次のクロック信号の立ち上
がりまで保持される。
ップフロップ１の入力端子ＣＬＫに入力すると、その立
上がりでフリップフロップ１の入力端子Ｄの値が取り込
まれ、フリップフロップ１の出力端子ＱＡは“０”から
“１”に変化する。この値は次のクロック信号の立ち上
がりまで保持される。
【０００５】このように、フリップフロップ１の出力端
子ＱＡと入力端子Ｄは互いに反転しており、ＣＬＫ信号
の立ち上がりごとにフリップフロップ１の出力端子ＱＡ
の信号レベルが反転することから、出力端子ＱＡから
は、ＣＬＫ信号を２分周したクロック信号ＣＬＫＢが生
成され出力されることになる。
子ＱＡと入力端子Ｄは互いに反転しており、ＣＬＫ信号
の立ち上がりごとにフリップフロップ１の出力端子ＱＡ
の信号レベルが反転することから、出力端子ＱＡから
は、ＣＬＫ信号を２分周したクロック信号ＣＬＫＢが生
成され出力されることになる。
【０００６】
【発明が解決しようとする課題】ところで、上記構成の
分周回路の場合、フリップフロップ１による処理時間
分、クロック信号ＣＬＫＢの位相に遅れが生じるのを避
け得ず、図３のタイムチャ−トに示すように、分周前の
クロック信号ＣＬＫの位相と分周後のクロック信号ＣＬ
ＫＢとの間にＴｄのスキュ−が生じるのを避け得なかっ
た。ところが、かかるスキュ−を有する２以上のクロッ
クを用いてシステムを設計すると、一般に、タイミング
上の誤動作を引き起こし易くなる。
分周回路の場合、フリップフロップ１による処理時間
分、クロック信号ＣＬＫＢの位相に遅れが生じるのを避
け得ず、図３のタイムチャ−トに示すように、分周前の
クロック信号ＣＬＫの位相と分周後のクロック信号ＣＬ
ＫＢとの間にＴｄのスキュ−が生じるのを避け得なかっ
た。ところが、かかるスキュ−を有する２以上のクロッ
クを用いてシステムを設計すると、一般に、タイミング
上の誤動作を引き起こし易くなる。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め、第１の発明においては、(1) クロックが与えられる
たび、入力端子側のデータを取り込み、これを次のクロ
ックが与えられるまで出力端子側に保持することによ
り、クロックの分周出力を出力端から出力するラッチ手
段と、(2) ラッチ手段から出力された分周出力とクロッ
クとの論理和を求め、遅延量が補正された第２の分周出
力を出力する論理和手段と、(3) 論理和手段と同等の遅
延量を有し、クロックを当該時間分遅延させて出力する
遅延手段とを設けるようにする。
め、第１の発明においては、(1) クロックが与えられる
たび、入力端子側のデータを取り込み、これを次のクロ
ックが与えられるまで出力端子側に保持することによ
り、クロックの分周出力を出力端から出力するラッチ手
段と、(2) ラッチ手段から出力された分周出力とクロッ
クとの論理和を求め、遅延量が補正された第２の分周出
力を出力する論理和手段と、(3) 論理和手段と同等の遅
延量を有し、クロックを当該時間分遅延させて出力する
遅延手段とを設けるようにする。
【０００８】このように、第１の発明においては、ラッ
チ手段から出力される分周出力をそのまま用いずに、一
旦、論理和手段においてクロックと論理和を求めるよう
にしたことにより、クロックに対する分周出力のスキュ
ーをラッチ手段の遅延よりも小さい論理和手段の遅延分
まで圧縮することができる。また、一方のクロックにつ
いても、遅延手段により論理和手段の遅延量と同等の遅
延量だけ遅延させているので、スキューがほぼ０の２種
類のクロックを得ることができる。
チ手段から出力される分周出力をそのまま用いずに、一
旦、論理和手段においてクロックと論理和を求めるよう
にしたことにより、クロックに対する分周出力のスキュ
ーをラッチ手段の遅延よりも小さい論理和手段の遅延分
まで圧縮することができる。また、一方のクロックにつ
いても、遅延手段により論理和手段の遅延量と同等の遅
延量だけ遅延させているので、スキューがほぼ０の２種
類のクロックを得ることができる。
【０００９】また、第２の発明においては、(1) クロッ
クが与えられるたび、入力端子側のデータを取り込み、
これを次のクロックが与えられるまで出力端子側に保持
することにより、クロックの分周出力を出力端から出力
するラッチ手段と、(2) ラッチ手段から出力された分周
出力とラッチ手段に与えられるクロックに対して逆相の
クロックとの論理積を求め、遅延量の補正された第２の
分周出力を得る論理積手段と、(3) 論理積手段と同等の
遅延量を有し、論理積手段に与えたクロックを当該時間
分遅延させて出力する遅延手段とを設けるようにする。
クが与えられるたび、入力端子側のデータを取り込み、
これを次のクロックが与えられるまで出力端子側に保持
することにより、クロックの分周出力を出力端から出力
するラッチ手段と、(2) ラッチ手段から出力された分周
出力とラッチ手段に与えられるクロックに対して逆相の
クロックとの論理積を求め、遅延量の補正された第２の
分周出力を得る論理積手段と、(3) 論理積手段と同等の
遅延量を有し、論理積手段に与えたクロックを当該時間
分遅延させて出力する遅延手段とを設けるようにする。
【００１０】この第２の発明においても、ラッチ手段か
ら出力される分周出力をそのまま用いずに、一旦、論理
積手段においてクロックと論理積を求めるようにしたこ
とにより、クロックに対する分周出力のスキューをラッ
チ手段の遅延よりも小さい論理積手段の遅延分まで圧縮
することができる。また、一方のクロックについても、
遅延手段により論理積手段の遅延量と同等の遅延量だけ
遅延させているので、スキューがほぼ０の２種類のクロ
ックを得ることができる。
ら出力される分周出力をそのまま用いずに、一旦、論理
積手段においてクロックと論理積を求めるようにしたこ
とにより、クロックに対する分周出力のスキューをラッ
チ手段の遅延よりも小さい論理積手段の遅延分まで圧縮
することができる。また、一方のクロックについても、
遅延手段により論理積手段の遅延量と同等の遅延量だけ
遅延させているので、スキューがほぼ０の２種類のクロ
ックを得ることができる。
【００１１】さらに、第３の発明においては、(1) クロ
ックが与えられるたび、入力端子側のデータを取り込
み、これを次のクロックが与えられるまで出力端子側に
保持することにより、クロックの分周出力を出力端から
出力するラッチ手段と、(2) ラッチ手段が出力する正負
２種類の分周出力を入力し、選択信号により選択された
いずれか一方の分周出力を出力する選択手段と、(3) 選
択手段で選択された分周出力とクロックとの論理和を求
め、遅延量が補正された第２の分周出力を出力する論理
和手段と、(4) 論理和手段と同等の遅延量を有し、クロ
ックを当該時間分遅延させて出力する遅延手段とを設け
るようにする。
ックが与えられるたび、入力端子側のデータを取り込
み、これを次のクロックが与えられるまで出力端子側に
保持することにより、クロックの分周出力を出力端から
出力するラッチ手段と、(2) ラッチ手段が出力する正負
２種類の分周出力を入力し、選択信号により選択された
いずれか一方の分周出力を出力する選択手段と、(3) 選
択手段で選択された分周出力とクロックとの論理和を求
め、遅延量が補正された第２の分周出力を出力する論理
和手段と、(4) 論理和手段と同等の遅延量を有し、クロ
ックを当該時間分遅延させて出力する遅延手段とを設け
るようにする。
【００１２】この第３の発明においても、第１の発明と
同様、ラッチ手段から出力される分周出力をそのまま用
いずに、一旦、論理和手段を介してクロックと論理和を
求めているため、クロックに対する分周出力のスキュー
をラッチ手段の遅延よりも小さい論理積手段の遅延分ま
で圧縮することができ、さらに、選択手段によって論理
和手段に入力する分周出力の位相を切り替えられるよう
にしたので、結果として出力される第２分周出力の位相
の切り替えが可能になる。また、一方のクロックについ
ても、遅延手段により論理和手段の遅延量と同等の遅延
量だけ遅延させているので、スキューがほぼ０の２種類
のクロックを得ることができる。
同様、ラッチ手段から出力される分周出力をそのまま用
いずに、一旦、論理和手段を介してクロックと論理和を
求めているため、クロックに対する分周出力のスキュー
をラッチ手段の遅延よりも小さい論理積手段の遅延分ま
で圧縮することができ、さらに、選択手段によって論理
和手段に入力する分周出力の位相を切り替えられるよう
にしたので、結果として出力される第２分周出力の位相
の切り替えが可能になる。また、一方のクロックについ
ても、遅延手段により論理和手段の遅延量と同等の遅延
量だけ遅延させているので、スキューがほぼ０の２種類
のクロックを得ることができる。
【００１３】
（Ａ）第１の実施形態 以下、本発明による分周回路の第１の実施形態を図面を
参照しながら説明する。
参照しながら説明する。
【００１４】（Ａ−１）第１の実施形態の構成 図１は、第１の実施形態に係る分周回路を示す回路図で
ある。この分周回路の構成と従来構成との違いは、分周
後のクロック信号をそのまま出力するのではなく、分周
前のクロック信号と論理和を求めてから出力するように
した点と、この論理和を求めるのに要した時間分、分周
前のクロック信号を遅延して出力するようにした点であ
る。
ある。この分周回路の構成と従来構成との違いは、分周
後のクロック信号をそのまま出力するのではなく、分周
前のクロック信号と論理和を求めてから出力するように
した点と、この論理和を求めるのに要した時間分、分周
前のクロック信号を遅延して出力するようにした点であ
る。
【００１５】このため、図１における分周回路の場合に
は、フリップフロップ１１及びインバータ１２の他に、
２入力論理和回路１３及びバッファ１４を設けている。
そして、クロック信号ＣＬＫをフリップフロップ１１の
入力端子Ｃだけでなく、２入力論理和回路１３の第１入
力端子とバッファ１４の入力端子にも与える。
は、フリップフロップ１１及びインバータ１２の他に、
２入力論理和回路１３及びバッファ１４を設けている。
そして、クロック信号ＣＬＫをフリップフロップ１１の
入力端子Ｃだけでなく、２入力論理和回路１３の第１入
力端子とバッファ１４の入力端子にも与える。
【００１６】また、フリップフロップ１１の出力ＱＡ
を、２入力論理和回路１３の第２入力端子とインバータ
１２の入力端子に与える。なお、インバータ１２の出力
については、従来例と同様、フリップフロップ１１の入
力端子Ｄに帰還する。
を、２入力論理和回路１３の第２入力端子とインバータ
１２の入力端子に与える。なお、インバータ１２の出力
については、従来例と同様、フリップフロップ１１の入
力端子Ｄに帰還する。
【００１７】以下、２入力論理和回路１３の出力端子か
ら出力されるクロック信号をＣＬＫＢとして定義し、バ
ッファ１４の出力端子から出力されるクロック信号をＣ
ＬＫＡとして定義する。
ら出力されるクロック信号をＣＬＫＢとして定義し、バ
ッファ１４の出力端子から出力されるクロック信号をＣ
ＬＫＡとして定義する。
【００１８】（Ａ−２）第１の実施形態の動作 次に、図１に示す構成の分周回路によって行われる分周
動作を、図４に示すタイムチャ−トを用いて説明する。
なお、図４のタイムチャ−トでは、フリップフロップ１
１のＱＡ出力の初期状態を“０”とする。
動作を、図４に示すタイムチャ−トを用いて説明する。
なお、図４のタイムチャ−トでは、フリップフロップ１
１のＱＡ出力の初期状態を“０”とする。
【００１９】この状態で、図４（Ａ）に示すクロック信
号ＣＬＫを入力したとする。フリップフロップ１１は、
このクロック信号ＣＬＫの立ち上りタイミングで、入力
端子Ｄの値を取り込む。
号ＣＬＫを入力したとする。フリップフロップ１１は、
このクロック信号ＣＬＫの立ち上りタイミングで、入力
端子Ｄの値を取り込む。
【００２０】ここで、入力端子Ｄには、ＱＡ出力を反転
したものが入力されているので、１サイクルの先頭にお
いて、フリップフロップ１１には“１”が取り込まれ
る。そして、ＱＡ出力の値が“０”から“１”に変化す
る。因みに、このＱＡ出力の値“１”は、インバータ１
２を通って再び入力端子Ｄに“０”として入力されるの
で、以後、クロック信号ＣＬＫが立上るたびにＱＡ出力
の値は反転動作を繰り返す。
したものが入力されているので、１サイクルの先頭にお
いて、フリップフロップ１１には“１”が取り込まれ
る。そして、ＱＡ出力の値が“０”から“１”に変化す
る。因みに、このＱＡ出力の値“１”は、インバータ１
２を通って再び入力端子Ｄに“０”として入力されるの
で、以後、クロック信号ＣＬＫが立上るたびにＱＡ出力
の値は反転動作を繰り返す。
【００２１】さて、このようにして得られたＱＡ出力に
ついてであるが、ＱＡ出力の立上りエッジの位相は、図
４（Ｂ）に示すように、フリップフロップ１１の内部遅
延により、分周前のクロック信号ＣＬＫの立上りエッジ
に比してＴｄだけ遅れることになる。
ついてであるが、ＱＡ出力の立上りエッジの位相は、図
４（Ｂ）に示すように、フリップフロップ１１の内部遅
延により、分周前のクロック信号ＣＬＫの立上りエッジ
に比してＴｄだけ遅れることになる。
【００２２】しかし、この実施形態の場合には、フリッ
プフロップ１１の後段に２入力論理和回路１３が設けら
れており、ＱＡ出力とクロック信号ＣＬＫの論理和を求
めてから出力するのようになっているので、分周後クロ
ック信号ＣＬＫＢの遅延量は、図４（Ｃ）に示すよう
に、基本的に、２入力論理和回路１３の遅延時間だけに
なる。なお、この２入力論理和回路１３の遅延時間は、
フリップフロップ１１による遅延量に比して小さくて済
む。
プフロップ１１の後段に２入力論理和回路１３が設けら
れており、ＱＡ出力とクロック信号ＣＬＫの論理和を求
めてから出力するのようになっているので、分周後クロ
ック信号ＣＬＫＢの遅延量は、図４（Ｃ）に示すよう
に、基本的に、２入力論理和回路１３の遅延時間だけに
なる。なお、この２入力論理和回路１３の遅延時間は、
フリップフロップ１１による遅延量に比して小さくて済
む。
【００２３】一方、クロック信号ＣＬＫを入力するバッ
ファ１４での遅延量は、２入力論理和回路１３とほぼ同
じ遅延量に予め設計されていたので、その出力である分
周前クロック信号ＣＬＫＡの位相は、図４（Ｄ）に示す
ように、分周後クロック信号ＣＬＫＢの位相とほぼ一致
する。すなわち、分周後クロック信号ＣＬＫＢと、分周
前クロック信号ＣＬＫＡのスキュ−はほぼ“０”とな
る。
ファ１４での遅延量は、２入力論理和回路１３とほぼ同
じ遅延量に予め設計されていたので、その出力である分
周前クロック信号ＣＬＫＡの位相は、図４（Ｄ）に示す
ように、分周後クロック信号ＣＬＫＢの位相とほぼ一致
する。すなわち、分周後クロック信号ＣＬＫＢと、分周
前クロック信号ＣＬＫＡのスキュ−はほぼ“０”とな
る。
【００２４】従って、これら２つのクロックを用いるよ
うに回路を設計すれば、タイミングのずれによる誤動作
の可能性は一段と低減することになる。
うに回路を設計すれば、タイミングのずれによる誤動作
の可能性は一段と低減することになる。
【００２５】（Ａ−３）第１の実施形態の効果 以上の通り、第１の実施形態によれば、フリップフロッ
プ１１の後段に２入力論理和回路１３を設け、当該２入
力論理和回路１３において、ＱＡ出力とＣＬＫ信号との
論理和を求めるようにしたので、分周後クロック信号の
立上りエッジのスキュ−をフリップフロップ１１の遅延
より小さい２入力論理和回路１３の遅延分のみとするこ
とができる分周回路を実現することができる。
プ１１の後段に２入力論理和回路１３を設け、当該２入
力論理和回路１３において、ＱＡ出力とＣＬＫ信号との
論理和を求めるようにしたので、分周後クロック信号の
立上りエッジのスキュ−をフリップフロップ１１の遅延
より小さい２入力論理和回路１３の遅延分のみとするこ
とができる分周回路を実現することができる。
【００２６】また、２入力論理和回路１３と同等の遅延
量を持つバッファ１４を介して分周前クロック信号ＣＬ
ＫＡを出力するようにしたことにより、生成された分周
前クロック信号ＣＬＫＡと分周後クロック信号ＣＬＫＢ
のスキュ−をほぼ“０”にすることができる分周回路を
実現することができる。
量を持つバッファ１４を介して分周前クロック信号ＣＬ
ＫＡを出力するようにしたことにより、生成された分周
前クロック信号ＣＬＫＡと分周後クロック信号ＣＬＫＢ
のスキュ−をほぼ“０”にすることができる分周回路を
実現することができる。
【００２７】これにより、タイミングのずれに起因した
誤動作を心配しなくて良い分周回路を得ることができ
る。
誤動作を心配しなくて良い分周回路を得ることができ
る。
【００２８】（Ｂ）第２の実施形態 以下、図面について、本発明の第２の実施形態を説明す
る。
る。
【００２９】（Ｂ−１）第２の実施形態の構成 図５は、第２の実施形態を示す回路図である。この実施
形態と、第１の実施形態との違いは、２入力論理和回路
１３に代えて、２入力論理積回路２３を設けた点と、分
周前のクロック信号ＣＬＫを反転してからフリップフロ
ップ２１のクロック入力端子Ｃに入力した点である。
形態と、第１の実施形態との違いは、２入力論理和回路
１３に代えて、２入力論理積回路２３を設けた点と、分
周前のクロック信号ＣＬＫを反転してからフリップフロ
ップ２１のクロック入力端子Ｃに入力した点である。
【００３０】このため、図５における分周回路の場合に
は、フリップフロップ２１及びインバータ２２の他に、
２入力論理積回路２３、バッファ２４及びインバータ２
５を設けている。そして、クロック信号ＣＬＫを、イン
バータ２５の入力端子と、バッファ２４の入力端子と、
２入力論理積回路２３の第１の入力端子に与え、インバ
ータ２５の出力を、フリップフロップ２１のクロック入
力端子Ｃに与えている。
は、フリップフロップ２１及びインバータ２２の他に、
２入力論理積回路２３、バッファ２４及びインバータ２
５を設けている。そして、クロック信号ＣＬＫを、イン
バータ２５の入力端子と、バッファ２４の入力端子と、
２入力論理積回路２３の第１の入力端子に与え、インバ
ータ２５の出力を、フリップフロップ２１のクロック入
力端子Ｃに与えている。
【００３１】また、フリップフロップ２１のＱＡ出力
は、２入力論理積回路２３の第２の入力端子に与える一
方、インバータ２２を介してフリップフロップ２１の入
力端子Ｄに帰還している。
は、２入力論理積回路２３の第２の入力端子に与える一
方、インバータ２２を介してフリップフロップ２１の入
力端子Ｄに帰還している。
【００３２】以下、この第２の実施形態では、２入力論
理積回路２３の出力を、分周後のクロック信号ＣＬＫＢ
と定義し、バッファ２４の出力を分周前のクロック信号
ＣＬＫＡと定義する。
理積回路２３の出力を、分周後のクロック信号ＣＬＫＢ
と定義し、バッファ２４の出力を分周前のクロック信号
ＣＬＫＡと定義する。
【００３３】（Ｂ−２）第２の実施形態の動作 次に、図５に示す構成の分周回路によって行われる分周
動作を、図６に示すタイムチャ−トを用いて説明する。
なお、図６のタイムチャ−トでは、フリップフロップ２
１のＱＡ出力の初期状態を“０”としている。
動作を、図６に示すタイムチャ−トを用いて説明する。
なお、図６のタイムチャ−トでは、フリップフロップ２
１のＱＡ出力の初期状態を“０”としている。
【００３４】この状態で、図６に示すクロック信号ＣＬ
Ｋを入力する。このとき、フリップフロップ２１のクロ
ック入力端子Ｃにはインバ−タ２５が接続されているの
で、フリップフロップ２１のクロック入力端子Ｃに入力
されるクロック信号の波形は、図６（Ｂ）に示すよう
に、クロック信号ＣＬＫを反転したものになる。
Ｋを入力する。このとき、フリップフロップ２１のクロ
ック入力端子Ｃにはインバ−タ２５が接続されているの
で、フリップフロップ２１のクロック入力端子Ｃに入力
されるクロック信号の波形は、図６（Ｂ）に示すよう
に、クロック信号ＣＬＫを反転したものになる。
【００３５】従って、この実施形態におけるフリップフ
ロップ２１では、クロック信号ＣＬＫの位相が立ち下が
る時（すなわち、インバータ２５の出力が立上がる時）
に入力端子Ｄの値が取り込まれる。なお、この入力端子
Ｄには、ＱＡ出力を反転した値が入力されるので、クロ
ック信号ＣＬＫが立ち下がる（すなわち、インバータ２
５の出力が立ち上がる）たびに、ＱＡ出力が反転され
る。
ロップ２１では、クロック信号ＣＬＫの位相が立ち下が
る時（すなわち、インバータ２５の出力が立上がる時）
に入力端子Ｄの値が取り込まれる。なお、この入力端子
Ｄには、ＱＡ出力を反転した値が入力されるので、クロ
ック信号ＣＬＫが立ち下がる（すなわち、インバータ２
５の出力が立ち上がる）たびに、ＱＡ出力が反転され
る。
【００３６】このようにＱＡ出力はその反転動作を繰り
返すことになるが、その立ち上がりエッジには、図６
（Ｃ）に示すように、フリップフロップ２１の内部遅延
のために、クロック信号ＣＬＫの立ち下がりエッジに対
するＴｄ２の遅延が発生する。
返すことになるが、その立ち上がりエッジには、図６
（Ｃ）に示すように、フリップフロップ２１の内部遅延
のために、クロック信号ＣＬＫの立ち下がりエッジに対
するＴｄ２の遅延が発生する。
【００３７】しかし、この第２の実施形態では、このＱ
Ａ出力とクロック信号ＣＬＫとの論理積を求めているの
で、ＱＡ出力の立上りエッジは次のサイクルの先頭に揃
えられ、遅延Ｔｄ２が見えなくなる。これにより、クロ
ック信号ＣＬＫに同期し、クロック信号ＣＬＫの周期に
対して２倍の周期を有する分周後クロック信号ＣＬＫＢ
が得られることになる。
Ａ出力とクロック信号ＣＬＫとの論理積を求めているの
で、ＱＡ出力の立上りエッジは次のサイクルの先頭に揃
えられ、遅延Ｔｄ２が見えなくなる。これにより、クロ
ック信号ＣＬＫに同期し、クロック信号ＣＬＫの周期に
対して２倍の周期を有する分周後クロック信号ＣＬＫＢ
が得られることになる。
【００３８】一方、クロック信号ＣＬＫを入力するバッ
ファ２４での遅延量は、２入力論理積回路２３とほぼ同
じ遅延量に予め設計されていたので、その出力である分
周前クロック信号ＣＬＫＡの位相は、図６（Ｅ）に示す
ように、分周後クロック信号ＣＬＫＢの位相とほぼ一致
する。すなわち、分周後クロック信号ＣＬＫＢと、分周
前クロック信号ＣＬＫＡのスキュ−はほぼ“０”とな
る。
ファ２４での遅延量は、２入力論理積回路２３とほぼ同
じ遅延量に予め設計されていたので、その出力である分
周前クロック信号ＣＬＫＡの位相は、図６（Ｅ）に示す
ように、分周後クロック信号ＣＬＫＢの位相とほぼ一致
する。すなわち、分周後クロック信号ＣＬＫＢと、分周
前クロック信号ＣＬＫＡのスキュ−はほぼ“０”とな
る。
【００３９】従って、これら２つのクロックを用いるよ
うに回路を設計すれば、タイミングのずれによる誤動作
の可能性は一段と低減することになる。
うに回路を設計すれば、タイミングのずれによる誤動作
の可能性は一段と低減することになる。
【００４０】（Ｂ−３）第２の実施形態の効果 以上の通り、第２の実施形態によれば、フリップフロッ
プ２１の後段に２入力論理積回路を設け、ＱＡ出力とク
ロック信号ＣＬＫとの論理積を求めるようにしたので、
分周後クロック信号ＣＬＫＢの立ち上がりエッジのスキ
ューは、フリップフロップ１１の遅延より小さい２入力
論理積回路２３の遅延分のみとすることができる分周回
路を実現することができる。
プ２１の後段に２入力論理積回路を設け、ＱＡ出力とク
ロック信号ＣＬＫとの論理積を求めるようにしたので、
分周後クロック信号ＣＬＫＢの立ち上がりエッジのスキ
ューは、フリップフロップ１１の遅延より小さい２入力
論理積回路２３の遅延分のみとすることができる分周回
路を実現することができる。
【００４１】また、２入力論理積回路２３と同等の遅延
量を持つバッファ２４を介して分周前クロック信号ＣＬ
ＫＡを出力するようにしたことにより、生成された分周
前クロック信号ＣＬＫＡと分周後クロック信号ＣＬＫＢ
のスキュ−をほぼ“０”にすることができる分周回路を
実現することができる。
量を持つバッファ２４を介して分周前クロック信号ＣＬ
ＫＡを出力するようにしたことにより、生成された分周
前クロック信号ＣＬＫＡと分周後クロック信号ＣＬＫＢ
のスキュ−をほぼ“０”にすることができる分周回路を
実現することができる。
【００４２】これにより、タイミングのずれに起因した
誤動作を心配しなくて良い分周回路を得ることができ
る。
誤動作を心配しなくて良い分周回路を得ることができ
る。
【００４３】（Ｃ）第３の実施形態 以下、図面について、本発明の第３の実施形態を説明す
る。
る。
【００４４】（Ｃ−１）第３の実施形態の構成 図７は、第３の実施形態を示す回路図である。この実施
形態と、第１の実施形態とは基本的に同じ分周動作を行
うものであり、相違点は、分周動作中に分周後のクロッ
ク信号の位相を１８０゜ずらすことができる機能が付加
されている点である。
形態と、第１の実施形態とは基本的に同じ分周動作を行
うものであり、相違点は、分周動作中に分周後のクロッ
ク信号の位相を１８０゜ずらすことができる機能が付加
されている点である。
【００４５】すなわち、第３の実施形態においては、２
入力論理和回路３３に与える信号をフリップフロップ３
１の２つの出力（ＱＡ出力及びＱＮ出力）のうち、いず
れか一方だけを選択できるようになっている点が異なっ
ている。
入力論理和回路３３に与える信号をフリップフロップ３
１の２つの出力（ＱＡ出力及びＱＮ出力）のうち、いず
れか一方だけを選択できるようになっている点が異なっ
ている。
【００４６】このため、図７における分周回路の場合に
は、フリップフロップ３１、２入力論理和回路３３、バ
ッファ３４の他に、２入力セレクタ３２を設けている。
そして、クロック信号ＣＬＫを、フリップフロップ３１
の入力端子Ｃと、２入力論理和回路３３の第１入力端子
と、バッファ３４の入力端子に与えている。
は、フリップフロップ３１、２入力論理和回路３３、バ
ッファ３４の他に、２入力セレクタ３２を設けている。
そして、クロック信号ＣＬＫを、フリップフロップ３１
の入力端子Ｃと、２入力論理和回路３３の第１入力端子
と、バッファ３４の入力端子に与えている。
【００４７】また、互いに他方に対して反転出力の関係
にあるＱＡ出力及びＱＮ出力を、２入力セレクタ３２の
Ａ入力端子及びＮ入力端子にそれぞれ与えている。な
お、この２入力セレクタ３２の出力は、２入力論和回路
３３の第２入力端子に接続されている。
にあるＱＡ出力及びＱＮ出力を、２入力セレクタ３２の
Ａ入力端子及びＮ入力端子にそれぞれ与えている。な
お、この２入力セレクタ３２の出力は、２入力論和回路
３３の第２入力端子に接続されている。
【００４８】さらに、フリップフロップ３１のＱＮ出力
は、フリップフロップ３１の入力端子Ｄに帰還されてい
る。このように、本実施形態では、ＱＡ出力に対して反
転出力の関係にあるＱＮ出力を用いるため、第１の実施
形態の分周回路では必要であったインバータは構成上無
くなっている。
は、フリップフロップ３１の入力端子Ｄに帰還されてい
る。このように、本実施形態では、ＱＡ出力に対して反
転出力の関係にあるＱＮ出力を用いるため、第１の実施
形態の分周回路では必要であったインバータは構成上無
くなっている。
【００４９】以下、２入力論理和回路３３の出力を、分
周後クロック信号ＣＬＫＢとして定義し、バッファ３４
の出力を、分周前クロック信号ＣＬＫＡと定義する。ま
た、２入力セレクタ３２のセレクタ信号をＲＥＶと定義
する。
周後クロック信号ＣＬＫＢとして定義し、バッファ３４
の出力を、分周前クロック信号ＣＬＫＡと定義する。ま
た、２入力セレクタ３２のセレクタ信号をＲＥＶと定義
する。
【００５０】（Ｃ−２）第３の実施形態の動作 次に、図７に示す構成の分周回路によって行われる分周
動作を、図８に示すタイムチャ−トを用いて説明する。
なお、図８のタイムチャ−トでは、フリップフロップ３
１のＱＡ出力の初期状態を“０”としている。
動作を、図８に示すタイムチャ−トを用いて説明する。
なお、図８のタイムチャ−トでは、フリップフロップ３
１のＱＡ出力の初期状態を“０”としている。
【００５１】この状態で、図８（Ａ）に示すクロック信
号ＣＬＫを入力する。フリップフロップ３１は、クロッ
ク信号ＣＬＫの立上り時に入力端子Ｄの値を取り込む。
このとき、入力端子Ｄには、ＱＡ出力の反転出力である
ＱＮ出力が与えられているので、フリップフロップ３１
は、第１番目のサイクルの先頭で“１”を取り込んで、
図８（Ｂ）に示すように、ＱＡ出力を“０”から“１”
に変化させる。また、フリップフロップ３１は、その逆
に、図８（Ｃ）に示すように、ＱＮ出力を”１”から”
０”に変化させる。なお、この出力値の変化したＱＮ出
力は、再び入力端子Ｄに帰還されるため、以後、クロッ
ク信号ＣＬＫが立上るたびにＱＡ出力は反転する。この
結果、１サイクル毎に”１”と”０”を繰り返すＱＡ出
力及びＱＮ出力が２入力セレクタ３２に入力されること
になる。
号ＣＬＫを入力する。フリップフロップ３１は、クロッ
ク信号ＣＬＫの立上り時に入力端子Ｄの値を取り込む。
このとき、入力端子Ｄには、ＱＡ出力の反転出力である
ＱＮ出力が与えられているので、フリップフロップ３１
は、第１番目のサイクルの先頭で“１”を取り込んで、
図８（Ｂ）に示すように、ＱＡ出力を“０”から“１”
に変化させる。また、フリップフロップ３１は、その逆
に、図８（Ｃ）に示すように、ＱＮ出力を”１”から”
０”に変化させる。なお、この出力値の変化したＱＮ出
力は、再び入力端子Ｄに帰還されるため、以後、クロッ
ク信号ＣＬＫが立上るたびにＱＡ出力は反転する。この
結果、１サイクル毎に”１”と”０”を繰り返すＱＡ出
力及びＱＮ出力が２入力セレクタ３２に入力されること
になる。
【００５２】ここで、２入力セレクタ３２は、セレクタ
信号ＲＥＶが“０”のとき入力端子Ａに入力された信号
の通過を許可し、逆に“１”のとき入力端子Ｎに入力さ
れた信号の通過を許可するように設定されているものと
すると、この切り替えによる動作は次のようになる。
信号ＲＥＶが“０”のとき入力端子Ａに入力された信号
の通過を許可し、逆に“１”のとき入力端子Ｎに入力さ
れた信号の通過を許可するように設定されているものと
すると、この切り替えによる動作は次のようになる。
【００５３】まず、セレクタ信号ＲＥＶが”０”の場合
（すなわち、図８の第１サイクル〜第３サイクル）につ
いて説明する。この場合、入力端子Ａ側のＱＡ出力が選
択されることになる。従って、２入力論理和回路３３に
は、フリップフロップ３１から出力されたＱＡ出力と、
クロック信号ＣＬＫとが入力されることになり、その論
理和が図８（Ｆ）に示す波形として出力されることにな
る。この入出力関係は、第１の実施形態の場合と同じで
あり、同じ結果が得られる。
（すなわち、図８の第１サイクル〜第３サイクル）につ
いて説明する。この場合、入力端子Ａ側のＱＡ出力が選
択されることになる。従って、２入力論理和回路３３に
は、フリップフロップ３１から出力されたＱＡ出力と、
クロック信号ＣＬＫとが入力されることになり、その論
理和が図８（Ｆ）に示す波形として出力されることにな
る。この入出力関係は、第１の実施形態の場合と同じで
あり、同じ結果が得られる。
【００５４】これに対して、セレクタ信号ＲＥＶが”
１”の場合（すなわち、図８の第４〜第６サイクル）に
は、入力端子Ｎ側のＱＮ出力が選択されることになる。
この場合、２入力論理和回路３３には、フリップフロッ
プ３１から出力されたＱＮ出力と、クロック信号ＣＬＫ
とが入力されるので、セレクタ信号ＲＥＶが”０”の場
合の出力波形に対して１８０゜位相が反転したものが出
力されることになる。
１”の場合（すなわち、図８の第４〜第６サイクル）に
は、入力端子Ｎ側のＱＮ出力が選択されることになる。
この場合、２入力論理和回路３３には、フリップフロッ
プ３１から出力されたＱＮ出力と、クロック信号ＣＬＫ
とが入力されるので、セレクタ信号ＲＥＶが”０”の場
合の出力波形に対して１８０゜位相が反転したものが出
力されることになる。
【００５５】なお、この場合にも、分周後クロック信号
ＣＬＫＢの出力波形と、分周前クロック信号ＣＬＫＡと
の間にはスキューは存在しない。
ＣＬＫＢの出力波形と、分周前クロック信号ＣＬＫＡと
の間にはスキューは存在しない。
【００５６】因みに、図８では、クロック信号ＣＬＫと
の論理和を求める対象をＱＡ出力からＱＮ出力に切り替
えているが、ＱＮ出力からＱＡ出力に切り替える場合も
同じである。
の論理和を求める対象をＱＡ出力からＱＮ出力に切り替
えているが、ＱＮ出力からＱＡ出力に切り替える場合も
同じである。
【００５７】これにより、タイミングのずれに起因した
誤動作の心配がなく、しかも、分周動作中に位相が１８
０゜異なる２つの分周後クロック信号を自由に切り替え
ることも可能な分周回路を得ることができる。
誤動作の心配がなく、しかも、分周動作中に位相が１８
０゜異なる２つの分周後クロック信号を自由に切り替え
ることも可能な分周回路を得ることができる。
【００５８】（Ｃ−３）第３の実施形態の効果 以上の通り、第３の実施形態によれば、フリップフロッ
プ３１の後段に２入力論理和回路を設け、ＱＡ出力（又
はＱＮ出力）とクロック信号ＣＬＫとの論理和を求める
ようにしたので、分周後クロック信号ＣＬＫＢの立ち上
がりエッジのスキューを、フリップフロップ１１の遅延
より小さい２入力論理和回路３３の遅延分のみとするこ
とができる分周回路を実現することができる。
プ３１の後段に２入力論理和回路を設け、ＱＡ出力（又
はＱＮ出力）とクロック信号ＣＬＫとの論理和を求める
ようにしたので、分周後クロック信号ＣＬＫＢの立ち上
がりエッジのスキューを、フリップフロップ１１の遅延
より小さい２入力論理和回路３３の遅延分のみとするこ
とができる分周回路を実現することができる。
【００５９】また、２入力論理和回路３３と同等の遅延
量を持つバッファ３４を介して分周前クロック信号ＣＬ
ＫＡを出力するようにしたことにより、生成された分周
前クロック信号ＣＬＫＡと分周後クロック信号ＣＬＫＢ
のスキュ−をほぼ“０”にすることができる分周回路を
実現することができる。
量を持つバッファ３４を介して分周前クロック信号ＣＬ
ＫＡを出力するようにしたことにより、生成された分周
前クロック信号ＣＬＫＡと分周後クロック信号ＣＬＫＢ
のスキュ−をほぼ“０”にすることができる分周回路を
実現することができる。
【００６０】さらにまた、フリップフロップ３１の後段
に２入力セレクタ３２を設け、当該２入力セレクタ３２
によって１８０゜位相の異なる２つの出力を自在に切り
替えることができるようにしたので、分周後クロック信
号ＣＬＫＢの位相を動作中に容易に１８０゜ずらすこと
が可能な分周回路を得ることができる。
に２入力セレクタ３２を設け、当該２入力セレクタ３２
によって１８０゜位相の異なる２つの出力を自在に切り
替えることができるようにしたので、分周後クロック信
号ＣＬＫＢの位相を動作中に容易に１８０゜ずらすこと
が可能な分周回路を得ることができる。
【００６１】これにより、タイミングのずれに起因した
誤動作を心配しなくて良く、さらに、必要に応じてその
位相を容易に切り替えることができる分周回路を得るこ
とができる。
誤動作を心配しなくて良く、さらに、必要に応じてその
位相を容易に切り替えることができる分周回路を得るこ
とができる。
【００６２】（Ｄ）他の実施形態 (D-1) なお、上述の第１及び第２の実施形態において
は、フリップフロップのＱＡ出力だけを用い、これをイ
ンバータを介して入力端子Ｄ側に帰還させる場合につい
て述べたが、第３の実施形態の場合のように、ＱＡ出力
に対して逆位相の関係にある反転出力を帰還させるよう
にしても良い。
は、フリップフロップのＱＡ出力だけを用い、これをイ
ンバータを介して入力端子Ｄ側に帰還させる場合につい
て述べたが、第３の実施形態の場合のように、ＱＡ出力
に対して逆位相の関係にある反転出力を帰還させるよう
にしても良い。
【００６３】(D-2) また、上述の第２の実施形態におい
ては、クロック信号ＣＬＫをインバータ２５で反転して
からフリップフロップ２１の入力端子Ｃに入力する場合
について述べたが、本発明はこれに代え、クロック信号
ＣＬＫそのものをフリップフロップ２１の入力端子Ｃに
直接入力する一方、当該クロック信号ＣＬＫを反転した
ものを論理積回路２３及びバッファ２４に入力するよう
にしても良い。
ては、クロック信号ＣＬＫをインバータ２５で反転して
からフリップフロップ２１の入力端子Ｃに入力する場合
について述べたが、本発明はこれに代え、クロック信号
ＣＬＫそのものをフリップフロップ２１の入力端子Ｃに
直接入力する一方、当該クロック信号ＣＬＫを反転した
ものを論理積回路２３及びバッファ２４に入力するよう
にしても良い。
【００６４】また、これに限らず、第１の実施形態のよ
うに、クロック信号ＣＬＫをそのままフリップフロップ
２１に与え、当該フリップフロップ２１のＱＡ出力とク
ロック信号ＣＬＫとの論理積を求めるようにしても良
い。
うに、クロック信号ＣＬＫをそのままフリップフロップ
２１に与え、当該フリップフロップ２１のＱＡ出力とク
ロック信号ＣＬＫとの論理積を求めるようにしても良
い。
【００６５】(D-3) さらに、上述の第３の実施形態にお
いては、クロック信号ＣＬＫをそのままフリップフロッ
プ３１の入力端子Ｃに入力する場合について述べたが、
第２の実施形態の場合のように、インバータで位相反転
したクロック信号を入力するようにしても良い。
いては、クロック信号ＣＬＫをそのままフリップフロッ
プ３１の入力端子Ｃに入力する場合について述べたが、
第２の実施形態の場合のように、インバータで位相反転
したクロック信号を入力するようにしても良い。
【００６６】(D-4) さらにまた、上述の実施形態におい
ては、いずれも２分周回路についてのみ述べたが、本発
明はこれに限らず、３分周以上の分周回路にも適用し得
る。
ては、いずれも２分周回路についてのみ述べたが、本発
明はこれに限らず、３分周以上の分周回路にも適用し得
る。
【００６７】
【発明の効果】上述のように、第１の発明によれば、ラ
ッチ手段の後段に、論理和手段を設け、当該論理和手段
によってラッチ手段で得られた分周出力とクロックとの
論理和を求める一方、論理和手段と同等の遅延量を有す
る遅延手段でクロックを遅延させてから出力するように
したことにより、スキューがほぼ０の２種類のクロック
を出力できる分周回路装置を得ることができる。
ッチ手段の後段に、論理和手段を設け、当該論理和手段
によってラッチ手段で得られた分周出力とクロックとの
論理和を求める一方、論理和手段と同等の遅延量を有す
る遅延手段でクロックを遅延させてから出力するように
したことにより、スキューがほぼ０の２種類のクロック
を出力できる分周回路装置を得ることができる。
【００６８】また、上述のように、第２の発明によれ
ば、ラッチ手段の後段に、論理積手段を設け、当該論理
積手段によってラッチ手段で得られた分周出力とラッチ
手段に与えられるクロックに対して逆相のクロックとの
論理積を求める一方、論理積手段と同等の遅延量を有す
る遅延手段でクロックを遅延させてから出力するように
したことにより、スキューがほぼ０の２種類のクロック
を出力できる分周回路装置を得ることができる。
ば、ラッチ手段の後段に、論理積手段を設け、当該論理
積手段によってラッチ手段で得られた分周出力とラッチ
手段に与えられるクロックに対して逆相のクロックとの
論理積を求める一方、論理積手段と同等の遅延量を有す
る遅延手段でクロックを遅延させてから出力するように
したことにより、スキューがほぼ０の２種類のクロック
を出力できる分周回路装置を得ることができる。
【００６９】さらに、上述のように、第３の発明によれ
ば、ラッチ手段の後段に、論理和手段を設け、当該論理
和手段によってラッチ手段が出力する正負２種類の分周
出力のうちのいずれか一方とクロックとの論理和を求め
る一方、論理和手段と同等の遅延量を有する遅延手段で
クロックを遅延させてから出力するようにしたことによ
り、スキューがほぼ０の２種類のクロックを出力できる
分周回路装置を得ることができる。
ば、ラッチ手段の後段に、論理和手段を設け、当該論理
和手段によってラッチ手段が出力する正負２種類の分周
出力のうちのいずれか一方とクロックとの論理和を求め
る一方、論理和手段と同等の遅延量を有する遅延手段で
クロックを遅延させてから出力するようにしたことによ
り、スキューがほぼ０の２種類のクロックを出力できる
分周回路装置を得ることができる。
【図１】第１の実施形態の全体構成を示すブロック図で
ある。
ある。
【図２】従来例を示すブロック図である。
【図３】図２に示す分周回路による分周動作を示すタイ
ミングチャートである。
ミングチャートである。
【図４】図１に示す分周回路による分周動作を示すタイ
ミングチャートである。
ミングチャートである。
【図５】第２の実施形態の全体構成を示すブロック図で
ある。
ある。
【図６】図５に示す分周回路による分周動作を示すタイ
ミングチャートである。
ミングチャートである。
【図７】第３の実施形態の全体構成を示すブロック図で
ある。
ある。
【図８】図６に示す分周回路による分周動作を示すタイ
ミングチャートである。
ミングチャートである。
１、１１、２１、３１…フリップフロップ、２、１２、
２２、２５…インバータ、１３、３３…２入力論理和回
路、１４、２４、３４…バッファ、２３…２入力論理積
回路、３２…２入力セレクタ。
２２、２５…インバータ、１３、３３…２入力論理和回
路、１４、２４、３４…バッファ、２３…２入力論理積
回路、３２…２入力セレクタ。
Claims (3)
- 【請求項１】 クロックが与えられるたび、入力端子側
のデータを取り込み、これを次のクロックが与えられる
まで出力端子側に保持することにより、上記クロックの
分周出力を出力端から出力するラッチ手段と、 上記ラッチ手段から出力された分周出力と上記クロック
との論理和を求め、遅延量が補正された第２の分周出力
を出力する論理和手段と、 上記論理和手段と同等の遅延量を有し、上記クロックを
当該時間分遅延させて出力する遅延手段とを備えたこと
を特徴とする分周回路装置。 - 【請求項２】 クロックが与えられるたび、入力端子側
のデータを取り込み、これを次のクロックが与えられる
まで出力端子側に保持することにより、上記クロックの
分周出力を出力端から出力するラッチ手段と、 上記ラッチ手段から出力された分周出力と上記ラッチ手
段に与えられるクロックに対して逆相のクロックとの論
理積を求め、遅延量の補正された第２の分周出力を得る
論理積手段と、 上記論理積手段と同等の遅延量を有し、上記論理積手段
に与えたクロックに対して逆相のクロックを当該時間分
遅延させて出力する遅延手段とを備えたことを特徴とす
る分周回路装置。 - 【請求項３】 クロックが与えられるたび、入力端子側
のデータを取り込み、これを次のクロックが与えられる
まで出力端子側に保持することにより、上記クロックの
分周出力を出力端から出力するラッチ手段と、 上記ラッチ手段が出力する正負２種類の分周出力を入力
し、選択信号により選択されたいずれか一方の分周出力
を出力する選択手段と、 上記選択手段で選択された分周出力と上記クロックとの
論理和を求め、遅延量が補正された第２の分周出力を出
力する論理和手段と、 上記論理和手段と同等の遅延量を有し、上記クロックを
当該時間分遅延させて出力する遅延手段とを備えたこと
を特徴とする分周回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19891296A JP3544791B2 (ja) | 1996-07-29 | 1996-07-29 | 分周回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19891296A JP3544791B2 (ja) | 1996-07-29 | 1996-07-29 | 分周回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1051297A true JPH1051297A (ja) | 1998-02-20 |
| JP3544791B2 JP3544791B2 (ja) | 2004-07-21 |
Family
ID=16399024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19891296A Expired - Fee Related JP3544791B2 (ja) | 1996-07-29 | 1996-07-29 | 分周回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3544791B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189293A (ja) * | 2006-01-11 | 2007-07-26 | Matsushita Electric Ind Co Ltd | クロック発生回路 |
| CN113381736A (zh) * | 2021-06-25 | 2021-09-10 | 上海威固信息技术股份有限公司 | 一种高吞吐率的流水线电路 |
-
1996
- 1996-07-29 JP JP19891296A patent/JP3544791B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189293A (ja) * | 2006-01-11 | 2007-07-26 | Matsushita Electric Ind Co Ltd | クロック発生回路 |
| CN113381736A (zh) * | 2021-06-25 | 2021-09-10 | 上海威固信息技术股份有限公司 | 一种高吞吐率的流水线电路 |
| CN113381736B (zh) * | 2021-06-25 | 2023-11-21 | 上海威固信息技术股份有限公司 | 一种高吞吐率的流水线电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3544791B2 (ja) | 2004-07-21 |
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