JPH1055161A - デジタル映像処理装置用のｐｌｌ回路 - Google Patents
デジタル映像処理装置用のｐｌｌ回路Info
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- JPH1055161A JPH1055161A JP8213393A JP21339396A JPH1055161A JP H1055161 A JPH1055161 A JP H1055161A JP 8213393 A JP8213393 A JP 8213393A JP 21339396 A JP21339396 A JP 21339396A JP H1055161 A JPH1055161 A JP H1055161A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】ＰＬＬ回路がアンロック状態になって映像に流
れが生じるようなことを防止する。 【解決手段】供給される水平同期信号の整数倍の周波数
を有するクロック信号を出力し、クロック信号の整数分
の１に分周した比較信号をフィードバックして水平同期
信号に位相同期したクロック信号の生成を行うデジタル
映像処理装置用のフェイズ・ロックド・ループ回路にお
いて、更に、水平同期信号と比較信号とを比較してフェ
イズ・ロックド・ループ回路のロック状態とアンロック
状態を検出するロック・アンロック検出回路と、ロック
状態が検出された場合は、比較信号を内部に基準同期信
号として出力し、アンロック状態が検出された場合には
水平同期信号を内部の基準同期信号として出力する基準
同期信号発生回路とを有することを特徴とする。
れが生じるようなことを防止する。 【解決手段】供給される水平同期信号の整数倍の周波数
を有するクロック信号を出力し、クロック信号の整数分
の１に分周した比較信号をフィードバックして水平同期
信号に位相同期したクロック信号の生成を行うデジタル
映像処理装置用のフェイズ・ロックド・ループ回路にお
いて、更に、水平同期信号と比較信号とを比較してフェ
イズ・ロックド・ループ回路のロック状態とアンロック
状態を検出するロック・アンロック検出回路と、ロック
状態が検出された場合は、比較信号を内部に基準同期信
号として出力し、アンロック状態が検出された場合には
水平同期信号を内部の基準同期信号として出力する基準
同期信号発生回路とを有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル映像処理
装置用のＰＬＬ回路（Phase Locked Loop ）にかかり、
特にＰＬＬ回路のロックはずれ時およびロック引き込み
時において映像が乱れるのをできるだけ避けることがで
きるＰＬＬ回路に関する。
装置用のＰＬＬ回路（Phase Locked Loop ）にかかり、
特にＰＬＬ回路のロックはずれ時およびロック引き込み
時において映像が乱れるのをできるだけ避けることがで
きるＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＤＰ（Plasma Display Pannel ）表示
装置やＬＣＤ（Liquid Crystal Display）表示装置の様
に、アナログで供給される水平同期信号、垂直同期信号
及びそれらを基準とする所定のタイミングの映像信号に
従って、内部でデジタル処理を行なうデジタル映像処理
装置には、ＰＬＬ回路を使用して水平同期信号等に同期
した内部クロック信号を生成している。
装置やＬＣＤ（Liquid Crystal Display）表示装置の様
に、アナログで供給される水平同期信号、垂直同期信号
及びそれらを基準とする所定のタイミングの映像信号に
従って、内部でデジタル処理を行なうデジタル映像処理
装置には、ＰＬＬ回路を使用して水平同期信号等に同期
した内部クロック信号を生成している。
【０００３】ＰＬＬ回路によって生成される水平同期信
号のＫ倍の周波数を持つシステムクロックと、そのシス
テムクロックをＫ分の１に分周した比較信号である基準
同期信号によって、入力されるアナログ映像信号をサン
プリングし、デジタル信号に変換し、表示パネルの各駆
動回路を介して映像を表示している。こうすることで、
ロック時に水平同期信号と位相同期した基準同期信号と
システムクロックとを完全に一対一に同期させることが
でき、正確に映像信号をサンプリングし、表示すること
ができる。
号のＫ倍の周波数を持つシステムクロックと、そのシス
テムクロックをＫ分の１に分周した比較信号である基準
同期信号によって、入力されるアナログ映像信号をサン
プリングし、デジタル信号に変換し、表示パネルの各駆
動回路を介して映像を表示している。こうすることで、
ロック時に水平同期信号と位相同期した基準同期信号と
システムクロックとを完全に一対一に同期させることが
でき、正確に映像信号をサンプリングし、表示すること
ができる。
【０００４】
【発明が解決しようとする課題】しかしながら、例えば
テレビのチャネルを切り変えるとかビデオモードとテレ
ビモード間の切り換えを行なうとか、或いはモニタ側で
マルチスキャンのモードを切り換えるなどすると、入力
される水平同期信号や垂直同期信号の位相が変化し、切
り換えた直後にＰＬＬ回路ではロックはずれの状態とな
る。もちろん、ＰＬＬ回路内の電圧制御周波数発生回路
（ＶＣＯ）によって位相差に応じてシステムクロックの
周波数が変更制御されてロック引き込みを行なうが、そ
れまでは、ロックはずれ状態が続き、表示画面上では映
像が流れたりする現象が発生する。
テレビのチャネルを切り変えるとかビデオモードとテレ
ビモード間の切り換えを行なうとか、或いはモニタ側で
マルチスキャンのモードを切り換えるなどすると、入力
される水平同期信号や垂直同期信号の位相が変化し、切
り換えた直後にＰＬＬ回路ではロックはずれの状態とな
る。もちろん、ＰＬＬ回路内の電圧制御周波数発生回路
（ＶＣＯ）によって位相差に応じてシステムクロックの
周波数が変更制御されてロック引き込みを行なうが、そ
れまでは、ロックはずれ状態が続き、表示画面上では映
像が流れたりする現象が発生する。
【０００５】そこで、その解決手段としてロックはずれ
が発生すると画面に映像を出力しないなどの提案がなさ
れているが、一時的でも画面が黒くなるなどの現象は好
ましい解決方法とはいえない。
が発生すると画面に映像を出力しないなどの提案がなさ
れているが、一時的でも画面が黒くなるなどの現象は好
ましい解決方法とはいえない。
【０００６】そこで、本発明の目的は、デジタル映像処
理装置内のＰＬＬ回路のロックはずれが生じた場合で
も、最適な基準同期信号を出力することができるように
したＰＬＬ回路を提供することにある。
理装置内のＰＬＬ回路のロックはずれが生じた場合で
も、最適な基準同期信号を出力することができるように
したＰＬＬ回路を提供することにある。
【０００７】また本発明の別の目的は、アンロック状態
になっても映像の流れ等の好ましくない現象を防止する
ことができるデジタル映像処理装置を提供することにあ
る。
になっても映像の流れ等の好ましくない現象を防止する
ことができるデジタル映像処理装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記の目的は、本発明に
よれば、供給される水平同期信号の整数倍の周波数を有
するクロック信号を出力し、前記クロック信号の該整数
分の１に分周した比較信号をフィードバックして前記水
平同期信号に位相同期した該クロック信号の生成を行う
デジタル映像処理装置用のフェイズ・ロックド・ループ
回路において、更に、前記水平同期信号と比較信号とを
比較して前記フェイズ・ロックド・ループ回路のロック
状態とアンロック状態を検出するロック・アンロック検
出回路と、前記ロック・アンロック検出回路によりロッ
ク状態が検出された場合は、前記比較信号を内部に基準
同期信号として出力し、アンロック状態が検出された場
合には前記水平同期信号を該基準同期信号として出力す
る基準同期信号発生回路とを有することを特徴とするデ
ジタル映像処理装置用のフェイズ・ロックド・ループ回
路を提供することによって達成される。
よれば、供給される水平同期信号の整数倍の周波数を有
するクロック信号を出力し、前記クロック信号の該整数
分の１に分周した比較信号をフィードバックして前記水
平同期信号に位相同期した該クロック信号の生成を行う
デジタル映像処理装置用のフェイズ・ロックド・ループ
回路において、更に、前記水平同期信号と比較信号とを
比較して前記フェイズ・ロックド・ループ回路のロック
状態とアンロック状態を検出するロック・アンロック検
出回路と、前記ロック・アンロック検出回路によりロッ
ク状態が検出された場合は、前記比較信号を内部に基準
同期信号として出力し、アンロック状態が検出された場
合には前記水平同期信号を該基準同期信号として出力す
る基準同期信号発生回路とを有することを特徴とするデ
ジタル映像処理装置用のフェイズ・ロックド・ループ回
路を提供することによって達成される。
【０００９】このような構成とすることで、内部の水平
同期信号の基準となる基準同期信号は、ロック状態で比
較信号が、アンロック状態で外部から供給される水平同
期信号がそれぞれ使用されることになる。その為、引き
込み状態を含むアンロック状態であっても映像信号との
位相関係を保っている外部からの水平同期信号をそのま
ま内部の水平同期信号に利用するので、画面の映像流れ
等の現象を防止することができる。
同期信号の基準となる基準同期信号は、ロック状態で比
較信号が、アンロック状態で外部から供給される水平同
期信号がそれぞれ使用されることになる。その為、引き
込み状態を含むアンロック状態であっても映像信号との
位相関係を保っている外部からの水平同期信号をそのま
ま内部の水平同期信号に利用するので、画面の映像流れ
等の現象を防止することができる。
【００１０】また上記の目的は、本発明によれば、外部
から水平同期信号，垂直同期信号及びそれら同期信号を
基準とする所定タイミングのアナログ映像信号を供給さ
れ、内部でデジタル映像信号を生成し映像を表示するデ
ジタル映像処理装置において、前記水平同期信号の整数
倍の周波数を有するクロック信号を出力し、前記クロッ
ク信号の該整数分の１に分周した比較信号をフィードバ
ックして前記水平同期信号に位相同期した該クロック信
号の生成を行うフェイズ・ロックド・ループ回路と、前
記フェイズ・ロックド・ループ回路がロック状態の時
は、前記比較信号に基づいて内部の水平同期信号を生成
し、アンロック状態の時は、前記外部水平同期信号に基
づいて内部の水平同期信号を生成する生成回路と、前記
クロック信号に従って前記アナログ映像信号をサンプリ
ングし、デジタル映像信号を生成するアナログ・デジタ
ル変換回路と、前記デジタル映像信号と内部水平同期信
号に従って映像表示を行なう表示部とを有するデジタル
映像処理装置を提供することにより達成される。
から水平同期信号，垂直同期信号及びそれら同期信号を
基準とする所定タイミングのアナログ映像信号を供給さ
れ、内部でデジタル映像信号を生成し映像を表示するデ
ジタル映像処理装置において、前記水平同期信号の整数
倍の周波数を有するクロック信号を出力し、前記クロッ
ク信号の該整数分の１に分周した比較信号をフィードバ
ックして前記水平同期信号に位相同期した該クロック信
号の生成を行うフェイズ・ロックド・ループ回路と、前
記フェイズ・ロックド・ループ回路がロック状態の時
は、前記比較信号に基づいて内部の水平同期信号を生成
し、アンロック状態の時は、前記外部水平同期信号に基
づいて内部の水平同期信号を生成する生成回路と、前記
クロック信号に従って前記アナログ映像信号をサンプリ
ングし、デジタル映像信号を生成するアナログ・デジタ
ル変換回路と、前記デジタル映像信号と内部水平同期信
号に従って映像表示を行なう表示部とを有するデジタル
映像処理装置を提供することにより達成される。
【００１１】
【発明の実施の形態】以下本発明の実施の形態について
図面に従って説明する。しかしながら、本発明の技術的
範囲は以下の実施の形態に限定されないことは言うまで
もない。
図面に従って説明する。しかしながら、本発明の技術的
範囲は以下の実施の形態に限定されないことは言うまで
もない。
【００１２】図１は、デジタル映像処理装置の全体を概
略的に示すブロック図である。入力端子３０には、外部
の画像再生装置、例えばビデオ・テープ・レコーダ（Ｖ
ＴＲ）装置からのコンポジット信号３１が入力される。
このコンポジット信号３１は、ＲＧＢ分離回路３２に入
力されて、Ｒ，Ｇ，Ｂのアナログ信号に分離される。ま
た同時に、コンポジット信号３１は、同期分離回路３４
にて水平同期信号（ＥＨＤ）１４と垂直同期信号３８と
に分離される。
略的に示すブロック図である。入力端子３０には、外部
の画像再生装置、例えばビデオ・テープ・レコーダ（Ｖ
ＴＲ）装置からのコンポジット信号３１が入力される。
このコンポジット信号３１は、ＲＧＢ分離回路３２に入
力されて、Ｒ，Ｇ，Ｂのアナログ信号に分離される。ま
た同時に、コンポジット信号３１は、同期分離回路３４
にて水平同期信号（ＥＨＤ）１４と垂直同期信号３８と
に分離される。
【００１３】このように、外部の画像再生装置から入力
されてきた水平同期信号（ＥＨＤ）１４をもとにして、
ＰＬＬ回路３５にて、水平同期信号（ＥＨＤ）１４に同
期し整数倍の周波数を有するシステム・クロック信号
（ＣＬＫ）１５が生成される。ＰＬＬ回路３５で生成さ
れたシステム・クロック信号１５は、サンプリングとＡ
／Ｄ変換（アナログ・ディジタル変換）を行うＡ／Ｄ変
換回路３３と表示部３６に供給される。このＰＬＬ回路
３５の詳細な説明は、後ほど図２にて行う。
されてきた水平同期信号（ＥＨＤ）１４をもとにして、
ＰＬＬ回路３５にて、水平同期信号（ＥＨＤ）１４に同
期し整数倍の周波数を有するシステム・クロック信号
（ＣＬＫ）１５が生成される。ＰＬＬ回路３５で生成さ
れたシステム・クロック信号１５は、サンプリングとＡ
／Ｄ変換（アナログ・ディジタル変換）を行うＡ／Ｄ変
換回路３３と表示部３６に供給される。このＰＬＬ回路
３５の詳細な説明は、後ほど図２にて行う。
【００１４】Ａ／Ｄ変換回路３３では、システム・クロ
ック信号１５のタイミングで、アナログのＲＧＢ信号を
それぞれサンプリングし、それぞれのサンプリングした
アナログ信号を所定ビットのディジタル信号に変換す
る。サンプリングのタイミングは、例えば、表示部３６
にてＰＤＰ装置が使用されている場合、その一画面を走
査する時間を一画面のドット数で割った時間のタイミン
グに設定される。そして、そのタイミングで抽出された
ＲＧＢのディジタル信号は、表示部３６に供給され、内
部で生成した水平同期信号（３７の出力）と垂直同期信
号（３９の出力）及び上記システム・クロック信号１５
を利用して表示部３６にてＰＤＰ装置の電極駆動方法に
従って表示駆動される。従って、外部からの同期信号と
の位相同期がはずれると画面の映像が流れる等の乱れを
生じることになる。また、液晶表示パネルを使用した場
合も同様に表示駆動される。
ック信号１５のタイミングで、アナログのＲＧＢ信号を
それぞれサンプリングし、それぞれのサンプリングした
アナログ信号を所定ビットのディジタル信号に変換す
る。サンプリングのタイミングは、例えば、表示部３６
にてＰＤＰ装置が使用されている場合、その一画面を走
査する時間を一画面のドット数で割った時間のタイミン
グに設定される。そして、そのタイミングで抽出された
ＲＧＢのディジタル信号は、表示部３６に供給され、内
部で生成した水平同期信号（３７の出力）と垂直同期信
号（３９の出力）及び上記システム・クロック信号１５
を利用して表示部３６にてＰＤＰ装置の電極駆動方法に
従って表示駆動される。従って、外部からの同期信号と
の位相同期がはずれると画面の映像が流れる等の乱れを
生じることになる。また、液晶表示パネルを使用した場
合も同様に表示駆動される。
【００１５】デジタル映像処理装置では、更に、上述し
た様にＰＬＬ回路で生成されたシステム・クロック信号
１５を整数分の１に分周して得られた比較信号を基準同
期信号（ＳＹＮＣ）１６として使って、水平タイミング
信号発生回路３７において、表示部３６にて必要な水平
タイミング信号が生成される。また、コンポジット信号
３１から分離した垂直同期信号３８と水平タイミング信
号とから、垂直タイミング信号信号生成回路３９にて垂
直タイミング信号信号が生成される。そして、水平、垂
直タイミング信号信号はそれぞれ表示部３６に供給され
る。
た様にＰＬＬ回路で生成されたシステム・クロック信号
１５を整数分の１に分周して得られた比較信号を基準同
期信号（ＳＹＮＣ）１６として使って、水平タイミング
信号発生回路３７において、表示部３６にて必要な水平
タイミング信号が生成される。また、コンポジット信号
３１から分離した垂直同期信号３８と水平タイミング信
号とから、垂直タイミング信号信号生成回路３９にて垂
直タイミング信号信号が生成される。そして、水平、垂
直タイミング信号信号はそれぞれ表示部３６に供給され
る。
【００１６】そして、本実施の形態では、内部への基準
同期信号（ＳＹＮＣ）１６として、ＰＬＬ回路がロック
状態の時は上述した通り比較信号を使用し、ロックがは
ずれた状態の時は外部から供給された水平同期信号（Ｅ
ＨＤ）１４を使用するようにしている。
同期信号（ＳＹＮＣ）１６として、ＰＬＬ回路がロック
状態の時は上述した通り比較信号を使用し、ロックがは
ずれた状態の時は外部から供給された水平同期信号（Ｅ
ＨＤ）１４を使用するようにしている。
【００１７】図２は、図１内のＰＬＬ回路３５の内部構
成ブロック図である。また、図３は、そのＰＬＬ回路３
５によって基準同期信号（ＳＹＮＣ）１６がどの様に切
り換えられるかについて説明するためのタイミングチャ
ート図である。
成ブロック図である。また、図３は、そのＰＬＬ回路３
５によって基準同期信号（ＳＹＮＣ）１６がどの様に切
り換えられるかについて説明するためのタイミングチャ
ート図である。
【００１８】図２のＰＬＬ回路３５には、前述した通り
同期分離回路３４によりコンポジット映像信号から分離
された水平同期信号（ＥＨＤ）１４が入力される。ま
た、出力としては、システムクロック（ＣＬＫ）１５と
基準同期信号（ＳＹＮＣ）１６が出力される。２は位相
比較回路で、外部から入力される水平同期信号ＥＨＤと
システムクロックＣＬＫをＫ（Ｋは整数）分の１に分周
した比較信号（ＶＨＤ）６との位相を比較し、位相差に
応じた信号を出力する。３は積分回路またはローパスフ
ィルタで、位相比較回路２の出力の積分値を制御電圧と
して電圧制御発振器４に供給する。そして、電圧制御発
振器（ＶＣＯ）４は位相差に応じた周波数のクロック信
号を生成し、システムクロック（ＣＬＫ）１５として出
力する。従って、破線で囲まれた部分１０が従来の一般
的なＰＬＬ回路の部分である。そして、従来は、内部へ
の基準同期信号（ＳＹＮＣ）１６として、システムクロ
ックＣＬＫを分周した比較信号（ＶＨＤ）６をそのまま
使用していた。
同期分離回路３４によりコンポジット映像信号から分離
された水平同期信号（ＥＨＤ）１４が入力される。ま
た、出力としては、システムクロック（ＣＬＫ）１５と
基準同期信号（ＳＹＮＣ）１６が出力される。２は位相
比較回路で、外部から入力される水平同期信号ＥＨＤと
システムクロックＣＬＫをＫ（Ｋは整数）分の１に分周
した比較信号（ＶＨＤ）６との位相を比較し、位相差に
応じた信号を出力する。３は積分回路またはローパスフ
ィルタで、位相比較回路２の出力の積分値を制御電圧と
して電圧制御発振器４に供給する。そして、電圧制御発
振器（ＶＣＯ）４は位相差に応じた周波数のクロック信
号を生成し、システムクロック（ＣＬＫ）１５として出
力する。従って、破線で囲まれた部分１０が従来の一般
的なＰＬＬ回路の部分である。そして、従来は、内部へ
の基準同期信号（ＳＹＮＣ）１６として、システムクロ
ックＣＬＫを分周した比較信号（ＶＨＤ）６をそのまま
使用していた。
【００１９】図２のＰＬＬ回路では、外部からの水平同
期信号ＥＨＤのエッジを検出しシステムクロックＣＬＫ
の１パルス幅のパルス信号を出力する回路７と、ＰＬＬ
回路がロック状態かアンロック状態かを判定する回路９
と、判定回路９の出力に応じて比較信号ＶＨＤか外部水
平同期信号ＥＨＤの何れかを選択して出力する基準同期
信号生成回路８とを更に有する。
期信号ＥＨＤのエッジを検出しシステムクロックＣＬＫ
の１パルス幅のパルス信号を出力する回路７と、ＰＬＬ
回路がロック状態かアンロック状態かを判定する回路９
と、判定回路９の出力に応じて比較信号ＶＨＤか外部水
平同期信号ＥＨＤの何れかを選択して出力する基準同期
信号生成回路８とを更に有する。
【００２０】図３を使ってその動作の概略を説明する
と、通常のロック状態のＰＬＬ動作の時は、例えば比較
信号ＶＨＤ６から生成した２パルス分の比較期間の間
に、外部水平同期信号ＥＨＤがＬレベルになるか否かの
判定がロック・アンロック判定回路９で行なわれる。Ｐ
ＬＬ回路では本来的にそのフィードバック動作の為、出
力のシステムクロックの位相はジッタと呼ばれる一種の
揺れを伴う。従って、水平同期信号ＥＨＤと比較信号Ｖ
ＨＤの位相が同期しているかどうかの判定には、このジ
ッタ分を許容して判定する必要があり、上記の通り例え
ば比較信号（ＶＨＤ）６を基準にした２パルス分の期間
を比較期間としている。
と、通常のロック状態のＰＬＬ動作の時は、例えば比較
信号ＶＨＤ６から生成した２パルス分の比較期間の間
に、外部水平同期信号ＥＨＤがＬレベルになるか否かの
判定がロック・アンロック判定回路９で行なわれる。Ｐ
ＬＬ回路では本来的にそのフィードバック動作の為、出
力のシステムクロックの位相はジッタと呼ばれる一種の
揺れを伴う。従って、水平同期信号ＥＨＤと比較信号Ｖ
ＨＤの位相が同期しているかどうかの判定には、このジ
ッタ分を許容して判定する必要があり、上記の通り例え
ば比較信号（ＶＨＤ）６を基準にした２パルス分の期間
を比較期間としている。
【００２１】図３に示される通り、Ｔ１においては水平
同期信号ＥＨＤと比較信号ＶＨＤとの位相は合っている
ので、ロック状態にある。従って、その場合には基準同
期信号（ＳＹＮＣ）１６として通常通りＰＬＬ回路内の
比較信号（ＶＨＤ）６を選択して出力する。次に、Ｔ２
においては、水平同期信号（ＥＨＤ）１４が比較信号
（ＶＨＤ）６よりも位相が早まっているので、ロックは
ずれ状態になる。その場合には、基準同期信号（ＳＹＮ
Ｃ）１６として水平同期信号（ＥＨＤ）１４を選択して
出力する。図３に示す通り、ロック引き込み動作中のＴ
３，Ｔ４の時では引き続き水平同期信号（ＥＨＤ）１４
を選択して出力する。そして、Ｔ５の時になって初めて
ロック状態となり、比較信号（ＶＨＤ）６が選択され出
力される。
同期信号ＥＨＤと比較信号ＶＨＤとの位相は合っている
ので、ロック状態にある。従って、その場合には基準同
期信号（ＳＹＮＣ）１６として通常通りＰＬＬ回路内の
比較信号（ＶＨＤ）６を選択して出力する。次に、Ｔ２
においては、水平同期信号（ＥＨＤ）１４が比較信号
（ＶＨＤ）６よりも位相が早まっているので、ロックは
ずれ状態になる。その場合には、基準同期信号（ＳＹＮ
Ｃ）１６として水平同期信号（ＥＨＤ）１４を選択して
出力する。図３に示す通り、ロック引き込み動作中のＴ
３，Ｔ４の時では引き続き水平同期信号（ＥＨＤ）１４
を選択して出力する。そして、Ｔ５の時になって初めて
ロック状態となり、比較信号（ＶＨＤ）６が選択され出
力される。
【００２２】図４は、図２のＰＬＬ回路３５内のロック
・アンロック判定回路９と同期信号生成回路８の内部ブ
ロック図である。また、図５は、図４の回路のタイミン
グチャート図であり、図中にロック状態、アンロック状
態及びフリーラン切り換え時の３つの状態についての信
号波形が示されている。
・アンロック判定回路９と同期信号生成回路８の内部ブ
ロック図である。また、図５は、図４の回路のタイミン
グチャート図であり、図中にロック状態、アンロック状
態及びフリーラン切り換え時の３つの状態についての信
号波形が示されている。
【００２３】図４中、比較信号ＶＨＤ，外部からの水平
同期信号ＥＨＤはそれぞれ回路的にはＬアクティブの信
号であるため反転の意味のバーを表示している。９１，
８４，８５，８６は遅延フリップフロップである。先
ず、ロック・アンロック判定回路９では比較信号（ＶＨ
Ｄ）６から２パルス幅の信号をＡＮＤゲート９２の出力
に生成し、水平同期信号（ＥＨＤ）１４の立ち下がりタ
イミングでその出力（９２）をフリップ・フロップ９３
にロードしている。その結果、フリップ・フロップ９３
の出力Ｑには、両信号が同期しているロック状態の時は
Ｌレベルが、また両信号が同期はずれしているアンロッ
ク状態の時はＨレベルが出力される。そして、その出力
Ｑの判定結果信号がＯＲ，ＡＮＤゲート８１，８２を介
してスイッチ回路８３のＳ信号として供給される。ロッ
ク状態の時は比較信号（ＶＨＤ）６の２パルス遅れの信
号Ａが、アンロック状態の時は水平同期信号（ＥＨＤ）
１４の２パルス遅れの信号Ｂがそれぞれ選択されて基準
同期信号（ＳＹＮＣ）１６として出力される。
同期信号ＥＨＤはそれぞれ回路的にはＬアクティブの信
号であるため反転の意味のバーを表示している。９１，
８４，８５，８６は遅延フリップフロップである。先
ず、ロック・アンロック判定回路９では比較信号（ＶＨ
Ｄ）６から２パルス幅の信号をＡＮＤゲート９２の出力
に生成し、水平同期信号（ＥＨＤ）１４の立ち下がりタ
イミングでその出力（９２）をフリップ・フロップ９３
にロードしている。その結果、フリップ・フロップ９３
の出力Ｑには、両信号が同期しているロック状態の時は
Ｌレベルが、また両信号が同期はずれしているアンロッ
ク状態の時はＨレベルが出力される。そして、その出力
Ｑの判定結果信号がＯＲ，ＡＮＤゲート８１，８２を介
してスイッチ回路８３のＳ信号として供給される。ロッ
ク状態の時は比較信号（ＶＨＤ）６の２パルス遅れの信
号Ａが、アンロック状態の時は水平同期信号（ＥＨＤ）
１４の２パルス遅れの信号Ｂがそれぞれ選択されて基準
同期信号（ＳＹＮＣ）１６として出力される。
【００２４】尚、８８はフリーラン切り換え信号であ
り、表示装置を操作している操作者等から与えられ、強
制的に比較信号（ＶＨＤ）６を選択して出力するように
する信号である。また、遅延フリップ・フロップ８６と
ＡＮＤゲート８７及びＯＲゲート８１は、ロードフリッ
プフロップ９３が水平同期信号（ＥＨＤ）１４のロード
信号によりその出力Ｑを切り換えている為、必要なタイ
ミングでのみロック・アンロック判定回路９の出力Ｑを
スイッチ回路８３にＳ信号として与えるために設けてい
る。
り、表示装置を操作している操作者等から与えられ、強
制的に比較信号（ＶＨＤ）６を選択して出力するように
する信号である。また、遅延フリップ・フロップ８６と
ＡＮＤゲート８７及びＯＲゲート８１は、ロードフリッ
プフロップ９３が水平同期信号（ＥＨＤ）１４のロード
信号によりその出力Ｑを切り換えている為、必要なタイ
ミングでのみロック・アンロック判定回路９の出力Ｑを
スイッチ回路８３にＳ信号として与えるために設けてい
る。
【００２５】図５を参照しながら、ぞれぞれの状態の時
の図４の回路の動作について説明する。最初に、ロック
状態について説明する。比較信号ＶＨＤを基準とする２
パルス分の比較期間を示す信号がＡＮＤゲート９２に出
力される。そして、比較信号ＶＨＤに位相同期した水平
同期信号ＥＨＤがＬレベルの時に次のクロックの立ち上
がりでロードすることにより、フリップ・フロップ９３
の出力Ｑにはロック状態を示すＬレベルが出力される。
そして、水平同期信号ＥＨＤからフリップ・フロップ８
５，８６及びＡＮＤゲート８７によって生成したクロッ
ク（８７の出力）により、出力Ｑ（９３）の信号をＯＲ
ゲート８１を介して取り込みスイッチ回路８３に供給す
る。フリーラン切り換え信号８８は通常はＨレベルにあ
り、ＯＲゲート８１の出力はそのままスルーしてスイッ
チ信号８３に供給される。その結果、スイッチ回路８３
はＡ端子側の比較信号ＶＨＤを選択して基準同期信号
（ＳＹＮＣ）１６として出力する。
の図４の回路の動作について説明する。最初に、ロック
状態について説明する。比較信号ＶＨＤを基準とする２
パルス分の比較期間を示す信号がＡＮＤゲート９２に出
力される。そして、比較信号ＶＨＤに位相同期した水平
同期信号ＥＨＤがＬレベルの時に次のクロックの立ち上
がりでロードすることにより、フリップ・フロップ９３
の出力Ｑにはロック状態を示すＬレベルが出力される。
そして、水平同期信号ＥＨＤからフリップ・フロップ８
５，８６及びＡＮＤゲート８７によって生成したクロッ
ク（８７の出力）により、出力Ｑ（９３）の信号をＯＲ
ゲート８１を介して取り込みスイッチ回路８３に供給す
る。フリーラン切り換え信号８８は通常はＨレベルにあ
り、ＯＲゲート８１の出力はそのままスルーしてスイッ
チ信号８３に供給される。その結果、スイッチ回路８３
はＡ端子側の比較信号ＶＨＤを選択して基準同期信号
（ＳＹＮＣ）１６として出力する。
【００２６】次に、アンロックの状態について説明す
る。ＡＮＤゲート９２の出力は上記と同等である。そし
て、水平同期信号ＥＨＤがＬレベルの時に次のクロック
の立ち上がりでロードした時、位相同期していない為、
入力ＤにはＨレベルが供給されその信号がロードされ、
出力Ｑ（９３）にＨレベルが出力される。そして、８７
の出力信号のタイミングでＯＲゲート８１を通過し、Ｈ
レベルがスイッチ回路８３のＳ信号に供給される。その
結果、Ｂ端子側が選択され、外部からの水平同期信号Ｅ
ＨＤから２パルス分遅れた信号（８６の出力）が、基準
同期信号（ＳＹＮＣ）１６として出力される。
る。ＡＮＤゲート９２の出力は上記と同等である。そし
て、水平同期信号ＥＨＤがＬレベルの時に次のクロック
の立ち上がりでロードした時、位相同期していない為、
入力ＤにはＨレベルが供給されその信号がロードされ、
出力Ｑ（９３）にＨレベルが出力される。そして、８７
の出力信号のタイミングでＯＲゲート８１を通過し、Ｈ
レベルがスイッチ回路８３のＳ信号に供給される。その
結果、Ｂ端子側が選択され、外部からの水平同期信号Ｅ
ＨＤから２パルス分遅れた信号（８６の出力）が、基準
同期信号（ＳＹＮＣ）１６として出力される。
【００２７】このように、アンロック状態を判定する
と、映像信号と位相が合っていない比較信号（ＶＨＤ）
６を内部用の基準同期信号（ＳＹＮＣ）１６とはせず
に、外部から入力される水平同期信号（ＥＨＤ）１４を
そのまま使用して、内部用の水平同期信号とする。従っ
て、表示画面上の水平走査のタイミングについては一応
の位相同期がとられることになり、表示画面が流れるな
どの乱れは防止できる。尚、サンプリング用のシステム
クロック（ＣＬＫ）１５は、アンロック時に位相は合っ
ていないが周波数に多少のズレがある程度であり、それ
程大きな映像の乱れは生じない。従って、アンロック状
態において、大きく映像が流れるなどの状況を避けるこ
とができる。
と、映像信号と位相が合っていない比較信号（ＶＨＤ）
６を内部用の基準同期信号（ＳＹＮＣ）１６とはせず
に、外部から入力される水平同期信号（ＥＨＤ）１４を
そのまま使用して、内部用の水平同期信号とする。従っ
て、表示画面上の水平走査のタイミングについては一応
の位相同期がとられることになり、表示画面が流れるな
どの乱れは防止できる。尚、サンプリング用のシステム
クロック（ＣＬＫ）１５は、アンロック時に位相は合っ
ていないが周波数に多少のズレがある程度であり、それ
程大きな映像の乱れは生じない。従って、アンロック状
態において、大きく映像が流れるなどの状況を避けるこ
とができる。
【００２８】更に、フリーラン切り換え状態の時は、切
り換え信号８８が強制的にＬレベルになる為、ＡＮＤゲ
ート８２の出力も強制的にＬレベルとなり、ロック、ア
ンロックに係わらず、基準同期信号（ＳＹＮＣ）１６に
は比較信号ＶＨＤが選択される。
り換え信号８８が強制的にＬレベルになる為、ＡＮＤゲ
ート８２の出力も強制的にＬレベルとなり、ロック、ア
ンロックに係わらず、基準同期信号（ＳＹＮＣ）１６に
は比較信号ＶＨＤが選択される。
【００２９】尚、比較期間を示す信号としてＡＮＤゲー
ト９２の出力を利用しているが、かかる比較期間は、ジ
ッタの許容範囲や前後方向のジッタの許容範囲に応じて
適宜設定することができる。
ト９２の出力を利用しているが、かかる比較期間は、ジ
ッタの許容範囲や前後方向のジッタの許容範囲に応じて
適宜設定することができる。
【００３０】
【発明の効果】以上説明した通り、本発明によれば、デ
ジタル画像処理装置において、外部から供給される水平
同期信号と位相同期したシステムクロックと内部用の基
準同期信号（内部の水平同期信号）を生成するＰＬＬ回
路が、ロック状態とアンロック状態とで、最適な同期信
号を基準同期信号として出力することができる。従っ
て、チャネルが切り換えられたり、表示モードが切り換
えられたりして一時的にアンロック状態になったとして
も、表示画面が流れるような表示不良状態になることを
極力防ぐことができる。
ジタル画像処理装置において、外部から供給される水平
同期信号と位相同期したシステムクロックと内部用の基
準同期信号（内部の水平同期信号）を生成するＰＬＬ回
路が、ロック状態とアンロック状態とで、最適な同期信
号を基準同期信号として出力することができる。従っ
て、チャネルが切り換えられたり、表示モードが切り換
えられたりして一時的にアンロック状態になったとして
も、表示画面が流れるような表示不良状態になることを
極力防ぐことができる。
【図１】デジタル映像処理装置の全体を概略的に示すブ
ロック図である。
ロック図である。
【図２】図１内のＰＬＬ回路３５の内部構成ブロック図
である。
である。
【図３】ＰＬＬ回路３５によって出力同期信号ＳＹＮＣ
１６がどの様に切り換えられるかについて説明するため
のタイミングチャート図である。
１６がどの様に切り換えられるかについて説明するため
のタイミングチャート図である。
【図４】ＰＬＬ回路内のロック・アンロック判定回路と
同期信号生成回路の詳細ブロック図である。
同期信号生成回路の詳細ブロック図である。
【図５】図４の回路のタイミングチャート図である。
２ 位相比較回路 ３ ローパスフィルタ回路 ４ 電圧制御発振器 ５ 分周器 ６ 比較信号（ＶＨＤ） ８ 基準同期信号発生部 ９ ロック・アンロック判定回路 １４ 外部の水平同期信号（ＥＨＤ） １５ システムクロック信号（ＣＬＫ，ＣＫ） １６ 基準同期信号（ＳＹＮＣ） ３３ アナログ・デジタル変換回路 ３５ ＰＬＬ回路 ３６ 表示部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｚ
Claims (6)
- 【請求項１】供給される水平同期信号の整数倍の周波数
を有するクロック信号を出力し、前記クロック信号の該
整数分の１に分周した比較信号をフィードバックして前
記水平同期信号に位相同期した該クロック信号の生成を
行うデジタル映像処理装置用のフェイズ・ロックド・ル
ープ回路において、 更に、前記水平同期信号と比較信号とを比較して前記フ
ェイズ・ロックド・ループ回路のロック状態とアンロッ
ク状態を検出するロック・アンロック検出回路と、 前記ロック・アンロック検出回路によりロック状態が検
出された場合は、前記比較信号を内部に基準同期信号と
して出力し、アンロック状態が検出された場合には前記
水平同期信号を該基準同期信号として出力する基準同期
信号発生回路とを有することを特徴とするデジタル映像
処理装置用のフェイズ・ロックド・ループ回路。 - 【請求項２】請求項１記載のデジタル映像処理装置用の
フェイズ・ロックド・ループ回路において、 前記ロック・アンロック検出回路は、前記比較信号を基
準にした所定期間の比較期間において前記水平同期信号
が供給されるか否かを判定することによりロック状態ま
たはアンロック状態を検出することを特徴とする。 - 【請求項３】外部から水平同期信号，垂直同期信号及び
それら同期信号を基準とする所定タイミングのアナログ
映像信号を供給され、内部でデジタル映像信号を生成し
映像を表示するデジタル映像処理装置において、 前記水平同期信号の整数倍の周波数を有するクロック信
号を出力し、前記クロック信号の該整数分の１に分周し
た比較信号をフィードバックして前記水平同期信号に位
相同期した該クロック信号の生成を行うフェイズ・ロッ
クド・ループ回路と、 前記フェイズ・ロックド・ループ回路がロック状態の時
は、前記比較信号に基づいて内部の水平同期信号を生成
し、アンロック状態の時は、前記外部水平同期信号に基
づいて内部の水平同期信号を生成する生成回路と、 前記クロック信号に従って前記アナログ映像信号をサン
プリングし、デジタル映像信号を生成するアナログ・デ
ジタル変換回路と、 前記デジタル映像信号と内部水平同期信号に従って映像
表示を行なう表示部とを有するデジタル映像処理装置。 - 【請求項４】請求項３記載のデジタル映像処理装置にお
いて、 更に、前記水平同期信号と比較信号とを比較して前記フ
ェイズ・ロックド・ループ回路のロック状態とアンロッ
ク状態を検出するロック・アンロック検出回路を有する
ことを特徴とする。 - 【請求項５】請求項４記載のデジタル映像処理装置にお
いて、 前記ロック・アンロック検出回路は、前記比較信号を基
準にした所定期間の比較期間において前記水平同期信号
が供給されるか否かを判定することによりロック状態ま
たはアンロック状態を検出することを特徴とする。 - 【請求項６】請求項３記載のデジタル映像処理装置にお
いて、 前記表示部は、プラズマ・ディスプレイ・パネルまたは
液晶表示パネルで構成されていることを特徴とする。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213393A JPH1055161A (ja) | 1996-08-13 | 1996-08-13 | デジタル映像処理装置用のｐｌｌ回路 |
| CA002263221A CA2263221C (en) | 1996-08-13 | 1996-11-20 | Pll circuit for digital display apparatus |
| EP96938508A EP0920194A4 (en) | 1996-08-13 | 1996-11-20 | PHASE CONTROL CIRCUIT FOR DIGITAL DISPLAY DEVICE |
| AU75888/96A AU709396B2 (en) | 1996-08-13 | 1996-11-20 | PLL circuit for digital display apparatus |
| PCT/JP1996/003395 WO1998007272A1 (en) | 1996-08-13 | 1996-11-20 | Pll circuit for digital display device |
| TW085115027A TW351899B (en) | 1996-08-13 | 1996-12-05 | PLL circuit for a digital display |
| US09/248,279 US6392641B1 (en) | 1996-08-13 | 1999-02-11 | PLL circuit for digital display apparatus |
| KR1019997001178A KR100315246B1 (ko) | 1996-08-13 | 1999-02-12 | 디지털 표시 장치용 위상 동기 루프 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213393A JPH1055161A (ja) | 1996-08-13 | 1996-08-13 | デジタル映像処理装置用のｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055161A true JPH1055161A (ja) | 1998-02-24 |
Family
ID=16638467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8213393A Pending JPH1055161A (ja) | 1996-08-13 | 1996-08-13 | デジタル映像処理装置用のｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1055161A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093589A1 (en) * | 2000-06-01 | 2001-12-06 | Matsushita Electric Industrial Co., Ltd. | Video switching detecting circuit |
| KR100433526B1 (ko) * | 2001-09-28 | 2004-05-31 | 삼성전자주식회사 | 영상 처리를 위한 코스트 신호 발생 방법 및 장치 |
| JP2006098532A (ja) * | 2004-09-28 | 2006-04-13 | Sharp Corp | 表示装置 |
| US7199834B2 (en) | 2001-06-29 | 2007-04-03 | Matsushita Electric Industrial Co., Ltd. | Vertical synchronizing signal generation apparatus and video signal processing apparatus |
| JP2012208342A (ja) * | 2011-03-30 | 2012-10-25 | Sony Corp | 信号処理回路と信号処理方法および表示装置 |
| US8396171B2 (en) | 2009-03-13 | 2013-03-12 | Fujitsu Limited | Data receiver circuit |
-
1996
- 1996-08-13 JP JP8213393A patent/JPH1055161A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093589A1 (en) * | 2000-06-01 | 2001-12-06 | Matsushita Electric Industrial Co., Ltd. | Video switching detecting circuit |
| US6847409B2 (en) | 2000-06-01 | 2005-01-25 | Matsushita Electric Industrial Co., Ltd. | Video switching detecting circuit |
| US7199834B2 (en) | 2001-06-29 | 2007-04-03 | Matsushita Electric Industrial Co., Ltd. | Vertical synchronizing signal generation apparatus and video signal processing apparatus |
| KR100433526B1 (ko) * | 2001-09-28 | 2004-05-31 | 삼성전자주식회사 | 영상 처리를 위한 코스트 신호 발생 방법 및 장치 |
| JP2006098532A (ja) * | 2004-09-28 | 2006-04-13 | Sharp Corp | 表示装置 |
| US8396171B2 (en) | 2009-03-13 | 2013-03-12 | Fujitsu Limited | Data receiver circuit |
| JP2012208342A (ja) * | 2011-03-30 | 2012-10-25 | Sony Corp | 信号処理回路と信号処理方法および表示装置 |
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