JPH1055304A

JPH1055304A - 中央演算処理装置

Info

Publication number: JPH1055304A
Application number: JP17795396A
Authority: JP
Inventors: Kazuhiko Hara; 和彦原; Shinichi Yamaura; 慎一山浦; Keiichi Yoshioka; 圭一吉岡; Keiji Nakamura; 圭治中村; Takao Katayama; 貴雄片山
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1995-07-17
Filing date: 1996-07-08
Publication date: 1998-02-24
Anticipated expiration: 2016-07-08
Also published as: JP3541863B2

Abstract

(57)【要約】【課題】上位機の中央演算処理装置が下位機のアドレ
ッシングを持つことなく（即ち、互換のためだけに下位
機のアドレッシングを持つことなく）、アドレッシング
に互換性を持たせることを目的とする。【解決手段】第１のレジスタ１のビット長（３２ビッ
ト）に満たないデータ（１６ビット）を第１のレジスタ
１に格納するときに、第１のレジスタ中の満たされない
ビット位置（上位側の１６ビット）に第２のレジスタ２
又は第１の定数値発生器３ａから８ビットのデータを与
え、更に第２の定数値発生器３ｂからその残りの８ビッ
トのデータを与えるように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央演算処理装置
に関する。

【０００２】

【従来の技術】レジスタをポインタとしてデータを参照
するアドレッシングを、インダイレクトアドレッシング
という。１６ビットの汎用レジスタＷ₀を備えたＣＰＵ
（ＣＰＵ１とする）において、上記レジスタインダイレ
クトアドレッシングを行う場合、メモリのアクセス可能
な番地は、００００ｈ〜ＦＦＦＦｈであり、その範囲は
６４Ｋバイト（＝２¹⁶）となる。例えば、“１２３４
ｈ”というアドレスは１６ビットで表され、１６ビット
の汎用レジスタＷ₀に上記アドレスが格納されていれ
ば、汎用レジスタＷ₀をポインタとしてアドレッシング
することができる。

【０００３】一方、メモリのアクセス可能範囲を拡張す
る方法としてバンクアドレス方式が知られている。この
バンクアドレス方式は、下位ビットのアドレスデータを
汎用レジスタＷ₀に格納し、上位ビットのアドレスデー
タをデータバンクレジスタＤＢＲに格納し、このデータ
バンクレジスタＤＢＲと前記汎用レジスタＷ₀の両方の
データを合わせてアドレスを表す方法である（特開昭６
４−９１２５４号公報、特開昭６２−８９２９４号公
報、特開昭５１−１３２０４７号公報、特開平１−９２
８５１号公報、及び特開平３−２０４０２９号公報参
照）。

【０００４】前記バンクアドレス方式を用いたレジスタ
インダイレクトアドレッシングを以下に説明する。例え
ば、“１２３４５６ｈ”というアドレスのように、汎用
レジスタＷ₀のサイズ（１６ビット）を越える場合に
は、下位１６ビットの“３４５６ｈ”は１６ビットの汎
用レジスタＷ₀に格納し、上位８ビットの“１２ｈ”は
データバンクレジスタＤＢＲに格納する。そして、命令
側で下位１６ビットのアドレスを持つ汎用レジスタＷ₀
指定するとともに、データバンクレジスタＤＢＲから上
位８ビット分のデータを出力させればよい。上記のごと
く、データバンクレジスタＤＢＲが８ビットで汎用レジ
スタＷ₀が１６ビットであれば、８＋１６＝２４ビット
で表現可能な数値、即ち２²⁴＝１６Ｍバイトのメモリ空
間をアクセスすることが可能となる。

【０００５】ここで、３２ビットの汎用レジスタＷ₁を
備えたＣＰＵ（ＣＰＵ２とする）においては、ＣＰＵ２
でレジスタインダイレクトアドレッシングを行うときに
は、汎用レジスタＷ₁が３２ビットサイズであるので、
データバンクレジスタＤＢＲを用いること無く、６４Ｋ
バイトのアクセス可能範囲を越える範囲のメモリをアク
セスすることができる。即ち、前述した“１２３４５６
ｈ”という３２ビットのアドレスは、そのまま３２ビッ
トの汎用レジスタＷ₁に格納されるので、データバンク
レジスタＤＢＲは使用しなくてよいことになる。

【０００６】一方、上記のＣＰＵ２がＣＰＵ１の上位互
換機（ＣＰＵ２はＣＰＵ１の上位機種としてＣＰＵ１の
プログラムを実行できるが、ＣＰＵ２のプログラムをＣ
ＰＵ１が必ずしも実行できるとは限らない関係）である
場合、ＣＰＵ２はＣＰＵ１のプログラムが実行可能であ
ることが要求されるので、当然ながらデータバンクレジ
スタＤＢＲがＣＰＵ２のプログラミングモデルに含まれ
ることになる。従って、ＣＰＵ２においても、データバ
ンクレジスタＤＢＲを使ったレジスタインダイレクトア
ドレッシングも可能である必要がある。

【０００７】

【発明が解決しようとする課題】しかし、上位互換を可
能とするために、レジスタサイズが１６ビットのインダ
イレクトアドレッシングと、レジスタサイズが３２ビッ
トのインダイレクトアドレッシングの両方可能なＣＰＵ
２を持つとすれば、インダイレクトアドレッシングの種
類が増えることになる。しかも、このアドレッシング
は、レジスタの数（レジスタインダイレクトアドレッシ
ングで使用されるべきレジスタを何番から何番まで指定
できるかということ）を乗算した数に増えてしまう。こ
のようにアドレッシングの種類が増えると、例えば命令
コード長が増大するあるいは命令の種類が減るといった
問題を生じる。

【０００８】本発明は、上記の事情に鑑み、レジスタサ
イズが拡張された上位互換機のＣＰＵであって、下位機
のＣＰＵがバンクレジスタでアドレッシングを行うもの
である場合、上位機のＣＰＵが下位機のアドレッシング
を持つことなく（即ち、互換のためだけに下位機のアド
レッシングを持つことなく）、アドレッシングに互換性
を持たせることを目的とする。

【０００９】

【課題を解決するための手段】ここで、当該中央演算処
理装置（ＣＰＵ）が、上位機として上位機のプログラム
を処理する場合を考えると、前記の第１レジスタが３２
ビットであるとして当該レジスタに対してその下位側に
１６ビットのデータを書き込むときには、上位側の１６
ビットは意味のないデータであり、この第１のレジスタ
から３２ビットのデータ全体を読み出すことはない。即
ち、３２ビットの第１のレジスタの下位側の１６ビット
データを書き換えたときは、当該レジスタはレジスタイ
ンダイレクトアドレッシングで使用されることはない。

【００１０】一方、当該中央演算処理装置が上位機とし
て下位機のプログラムを処理する場合、１６ビットのデ
ータの書換えを行うことは当然であり、この１６ビット
のデータの書換えを行った第１のレジスタもレジスタイ
ンダイレクトアドレッシングで使われる可能性がある。
そして、このレジスタインダイレクトアドレッシング
は、上記第１のレジスタの１６ビットのデータに、デー
タバンクレジスタＤＢＲ（第２のレジスタ）のデータ
（このデータは一度セットされると固定的に保持される
ので、以下固定値とう場合がある）を付加する処理に相
当するが、この処理は、３２ビットの第１のレジスタの
上位側１６ビットに第２のレジスタのデータをコピーし
ておいて、当該コピーがなされた第１のレジスタの３２
ビットのデータをそのまま出す処理でよいことになる。

【００１１】本発明の中央演算処理装置は、第１のレジ
スタと、前記第１のレジスタよりもビットサイズが小さ
い第２のレジスタとを備え、第１のレジスタのビット長
（３２ビット）に満たないデータ（１６ビット）を第１
のレジスタに格納するときに、第１のレジスタ中の満た
されないビット位置（上位側の１６ビット）に前記第２
のレジスタから、例えば１６ビットのデータを与えるよ
うに構成した。

【００１２】ここで、上位機のプログラムにおけるレジ
スタインダイレクトアドレッシングでは、第１のレジス
タに３２ビットデータが書き込まれ、その３２ビットの
データがアドレスとして出力される。一方、第１のレジ
スタに１６ビットデータが書き込まれたときには、第１
のレジスタの上位側に第２レジスタからの１６ビットデ
ータが与えられ、１６ビットデータを拡張した３２ビッ
トデータとして記憶される。従って、第１のレジスタに
１６ビットデータを記憶させる下位機のプログラムにお
いても、レジスタインダイレクトアドレッシングを３２
ビットデータのときと共通の処理とすればよいことにな
る。

【００１３】第の１レジスタ中の満たされないビット位
置（上位側の１６ビット）に前記第２のレジスタから例
えば１６ビットデータを与える処理が一つの命令でなさ
れるようにしてもよい。

【００１４】即ち、前記の第２のレジスタのデータが変
更されたときには、第１のレジスタの上記第２のレジス
タのデータに相当する上位側のデータも変更されるべき
である。しかし、通常の命令ではバンクレジスタ（第２
のレジスタに相当）の内容は汎用レジスタ（第１のレジ
スタに相当）の下位に転送されるので、この下位側にデ
ータが転送された後に汎用レジスタのシフト動作が必要
になり、命令が二つ以上必要になる。命令数削減のため
には当該処理を一つの命令で行うことが望まれる。例え
ば、第１のレジスタの上位側の１６ビット位置の入力接
点に第２のレジスタの出力接点を接続しておき、第１の
レジスタのデータを読み出してこれに“０”を加算し、
この加算結果を再び第１のレジスタに転送させる命令を
持つことにより、当該一つの命令により、第２のレジス
タの内容が前記加算結果に自動的にくっついて第１のレ
ジスタの上位側の１６ビット位置に自動的に格納され
る。

【００１５】前記第２のレジスタを８ビットサイズにす
るとともに、上位側の残り８ビットに特定の定数値（例
えば、０）を与える定数値発生器を設けてもよい。これ
によれば、第２のレジスタを１６ビットサイズのレジス
タとする必要がなく、第２のレジスタとしてビットサイ
ズの小さいものを用いることができる。

【００１６】第の１レジスタ中の満たされないビット位
置（上位側の１６ビット）に前記第２のレジスタからデ
ータ（固定値）を与えるか、又は“０”等の定数値を発
生する定数値発生器（以下、第１の定数値発生器とい
う）から特定の定数値を与えるかをモードフラグにより
決定するように構成してもよい。

【００１７】この構成は、下位機の中央演算処理装置が
処理するアプリケーションプログラムによっては、モー
ドフラグにより、下位１６ビットの上に置かれる（付加
される）上位ビットの値を任意の固定値とするか又は
“０”等の定数値とするかが決まる場合があることを考
慮したものである。このような場合には、下位機の中央
演算処理装置であれば、アドレスを出す瞬間に最終アド
レスを作ればよい。しかし、本発明の上位機の中央演算
処理装置は、第１のレジスタに下位１６ビットデータを
転送するときに上位ビットとして任意の固定値か又は定
数値を入力する必要があるが、この場合には、第２のレ
ジスタにおいて固定値を定数値に書き換えるのは好まし
くない。そこで、第２のレジスタと第１の定数値発生器
を用意し、転送のときに前記モードフラグに対応してど
ちらかを選択するようにした。これにより、第２のレジ
スタは固定値用として常に用いることができ、定数値に
書き換えるといった必要がなくなる。

【００１８】なお、第２のレジスタが８ビットサイズ、
第１の定数値発生器が８ビットサイズであるとすると
き、これらの８ビットサイズでは上位側の１６ビットの
全てを満たさないので、上位側の残り８ビットに“０”
等の特定の定数値を与えるための前述の定数値発生器
（以下、第２の定数値発生器という）を設けてもよい。

【００１９】第１のレジスタが複数のレジスタから成
り、これら複数のレジスタのうちの特定のレジスタにつ
いては、前記モードフラグによる固定値と定数値の設定
が他のレジスタと異なるように構成されていてもよい。

【００２０】これは、複数のレジスタを備える場合に各
々のレジスタの使い分けをする場合があり（レジスタ使
用規約）、この場合に前記特定のレジスタがその上位側
のデータに固定値ではなく定数値を設定される場合（例
えば、当該特定のレジスタをレジスタインダイレクトア
ドレッシング用として使用しない場合）があるが、本構
成であれば、そのような場合に対処できる。

【００２１】更に、データ転送処理の対象となる任意の
レジスタを前記命令で選択できるようにしてもよい。例
えば、第１のレジスタが４つのレジスタからなる場合
に、４ビットのデータで“０が”対象外、“１”が対象
であるとしたデータを命令により与える。

【００２２】このように、第１のレジスタを構成する複
数のレジスタの任意のレジスタを１回の命令で指定し、
任意のレジスタのバンクアドレスに相当するビット位置
のデータをバンクレジスタの値とすることができる。

【００２３】第２のレジスタをダイレクトアドレッシン
グ（アブソリュート）時のバンクアドレスとして用いる
構成としてもよい。

【００２４】これによれば、アドレスを直接命令で指定
するダイレクトアドレッシングにおいて、バンク方式
（バンクレジスタのデータを指定アドレスの上位に追加
してアドレスを生成する方式）が、上記バンクレジスタ
を新たに設けることなく、上記の第２のレジスタによっ
て行うことができる。

【００２５】第２のレジスタをダイレクトアドレッシン
グ（アブソリュート）時のバンクアドレスとして用いる
構成において、この第２のレジスタと“０”等の定数値
を発生する第１の定数値発生器のいずれのデータを選択
するかをモードフラグの値に応じて決定し、且つこの決
定パターンが、インダイレクトアドレッシングの場合の
第１のレジスタに対する転送データ選択パターンと同じ
パターンであるように構成してもよい。

【００２６】このように、ダイレクトアドレッシングに
おいて、モード設定で第２のレジスタと第１の定数値発
生器の選択を行うから、定数値を使用する場合でも第２
のレジスタのデータを定数値に一々書き換える必要はな
い。更に、バンクアドレスを発生させるときと第１のレ
ジスタへデータを格納するときとで決定パターンが同じ
であるので、インダイレクトアドレッシングとダイレク
トアドレッシングでバンク値は一致することになる。

【００２７】また、第１のレジスタ中の満たされないビ
ット位置に前記第２のレジスタからデータ（固定値）を
与えるデータ転送処理が、特定のビットサイズの演算の
場合にのみ行われるように構成されていてもよい。例え
ば、第１のレジスタが３２ビットの場合、その上位デー
タが得られない演算のデータサイズは、例えば、８ビッ
トと１６ビットとなるが、上位データに固定値が必要な
演算が前記２種類のサイズのうちの１６ビットサイズの
場合だけである場合、固定値を必要としない８ビットサ
イズの演算では上位データに前回値を残すことにより、
前回値を利用できるようになる。

【００２８】また、上記のように、８ビットサイズの演
算では、下位１６ビットのうちの８ビットだけを使うこ
とになり、レジスタの使用効率が良くない。そこで、か
かる場合には、第１のレジスタの下位１６ビット部分を
８ビット毎に二つに分割して独自の８ビットレジスタを
二つ持つがごとく構成した。これにより、レジスタ使用
効率を高めることができる。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。

【００３０】（実施の形態１）図１は本発明の中央演算
処理装置の概略構成を示した回路図である。汎用レジス
タ（第１のレジスタ）１は、３２ビットサイズを有し、
データバス１３からのデータＣを入力し、データバス１
１，１２にデータＡ，Ｂを出力する。第２レジスタ２
は、８ビット幅を有し、データバス１１からのデータＡ
を入力し、データバス１３にデータＣを出力する。第１
定数値発生器３ａ及び第２の定数値発生器３ｂは、それ
ぞれ８ビット幅を有し、例えば“００００００００”と
いった定数値を発生する回路であり、当該定数値をデー
タバス１３に出力する。第２レジスタ２及び第１，第２
定数値発生器３ａ，３ｂは、データ補填制御装置１０に
より制御される。演算器４は３２ビットの算術論理演算
装置であり、データバス１１からのデータＡとデータバ
ス１２からのデータＢとを入力して演算を実行し、演算
結果をデータバス１３に出力する。プロセッサステータ
スレジスタ５は、データバス１１からのデータＡを入力
し、後述するモードフラグをセットする。以下、各要素
の具体的構成を説明する。

【００３１】図２は、汎用レジスタ１及びこれを制御す
る書込信号発生器６を示した回路構成図である。なお、
出力構成部分は省略して示している。また、図中の１ａ
は汎用レジスタ１の一部（１ビット分）を示している。
汎用レジスタ１は、データバス１３からのデータＣ０〜
Ｃ３１を入力し、書込信号Ｄと書込信号Ｅとによってデ
ータＣの所定ビット部分を書き込むようになっている。
書込信号発生器６は、書込信号とサイズ信号を入力し、
これら書込信号とサイズ信号によって前記の書込信号
Ｄ，Ｅの生成を制御する。書込信号Ｄは下位８ビット
（Ｃ０〜Ｃ７）の書き込みを制御し、書込信号Ｅは上位
２４ビット（Ｃ８〜Ｃ３１）の書き込みを制御する。こ
の制御では、汎用レジスタ１の０〜７ビット（下位８ビ
ット）の位置に書き込むか、第１レジスタ１の０〜３１
ビット（全３２ビット）の位置に書き込むかの二通りの
書き込み選択がなされる。

【００３２】なお、実施の形態としては、上記図２のよ
うに、汎用レジスタ１が一つである形態も考えられる
が、汎用レジスタ１が複数である形態が実際的であるの
で、この実施の形態では、後述するように（図７に汎用
レジスタ１が複数である場合を示している）、汎用レジ
スタ１が複数設けられることとして説明する。

【００３３】図３は、第２のレジスタ２の回路構成図で
ある。なお、入力構成部分は省略して示している。第２
のレジスタ２は、各データ線に直列にスリーステートバ
ッファ２ａを備える。そして、各スリーステートバッフ
ァ２ａ…に前記のデータ補填制御装置１０からのコント
ロール信号Ｓ１を入力することにより、データの出力と
非出力とが選択されるようになっている。また、第２の
レジスタ２の各データは、データバス１３の第１６ビッ
ト〜第２３ビットに対応するラインに出力される（デー
タＣ１６〜Ｃ２３）。即ち、汎用レジスタ１への入力の
上位側の１６ビット（データＣ１６〜Ｃ３１）のうちの
データＣ１６〜Ｃ２３の入力ビット位置に第２のレジス
タ２の出力接点が直接繋がれている。

【００３４】図４（ａ）は、第１定数値発生器３ａの回
路構成図であり、同図（ｂ）は第２定数値発生器３ｂの
回路構成図である。第１定数値発生器３ａは、データバ
ス１３の第１６ビット〜第２３ビットの部分へのデータ
Ｃ１６〜Ｃ２３として定数値（例えば、“００００００
００”）を出力する。また、第２定数値発生器３ｂは、
データバス１３の第２４ビット〜第３１ビットの部分へ
のデータＣ２４〜Ｃ３１として定数値（例えば、“００
００００００”）を出力する。定数値の出力制御は、前
記のデータ補填制御装置１０からのコントロール信号Ｓ
２，Ｓ３により行われる。第１定数値発生器３ａを設け
たことにより、データバス１３の第１６ビット〜第２３
ビットの部分（演算器４の１６ビット出力の上の８ビッ
ト）に置かれる（付加される）値を任意の固定値とする
か“０”等の定数値とするかを選択できる。また、第２
定数値発生器３ｂを設けたことにより、第２のレジスタ
２を１６ビットサイズのレジスタとする必要がなく、前
記第２のレジスタ２として８ビットの小さいものを用い
ることができる。

【００３５】図５は、演算器４の回路構成図である。な
お、データ入力構成部分は省略している。演算器４は、
データバス１３へ演算結果であるデータＣ０〜Ｃ３１を
出力する。データＣ０〜Ｃ１５までの部分と、データＣ
１６〜Ｃ３１までの部分は、それぞれ出力制御信号Ｆ，
Ｇによって出力するか否かが制御される。具体的には、
データＣ０〜Ｃ１５の部分である下位１６ビットのみを
出力するか、データＣ０〜Ｃ３１の全３２ビットを出力
するかが切り換えられる。

【００３６】図６は、プロセッサステータスレジスタ５
の回路構成図である。このプロセッサステータスレジス
タ５は、データバス１１からのデータＡ０〜Ａ７を入力
し、データＭ０，Ｍ１を出力する。このデータＭ０，Ｍ
１は、データＡ４，Ａ５に対応するレジスタ５の出力信
号である。以下、このデータＭ０，Ｍ１をモードフラグ
Ｍ０，Ｍ１と呼ぶ。

【００３７】図７は、４つの汎用レジスタ１Ａ〜１Ｄ、
及びレジスタ選択書込装置９を示した回路図である。レ
ジスタ選択書込装置９は、書込信号と、レジスタ選択信
号（汎用レジスタ１Ａ〜１Ｄのいずれかを示す信号）
と、サイズ信号（８ビット、１６ビット、３２ビットを
区別する信号）とを入力し、選択された汎用レジスタに
書込信号Ｄ，Ｅ（図２で説明した信号と同じである）を
出力するようになっている。

【００３８】図８は、データ補填制御装置１０、第２の
レジスタ２、及び第１，第２の定数値発生器３ａ，３ｂ
の関係を示した回路図である。データ補填制御装置１０
は、モードフラグＭ０，Ｍ１と、レジスタ選択信号（図
７の説明と同様）と、サイズ信号（図７の説明と同様）
とを入力し、第２のレジスタ２、及び第１，第２の定数
値発生器３ａ，３ｂの選択制御を行う。具体的内容につ
いては後述する。

【００３９】次に、中央演算処理装置の動作を、演算器
４の演算結果を汎用レジスタ１に格納する場合を例に説
明する。

【００４０】演算器４からの３２ビットの演算結果の全
て（データＣ０〜Ｃ３１）を汎用レジスタ１に転送する
処理は、以下のようにして実行できる。即ち、演算器４
の出力幅は出力制御信号Ｆ，Ｇによって決まるので、こ
れら出力制御信号Ｆ，Ｇにより演算器４の出力幅の全ビ
ットを選択する。また、汎用レジスタ１では、書込信号
Ｄ，Ｅにより全ビットを書き込むようにしておく。これ
により、演算結果であるデータＣ０〜Ｃ３１は、データ
バス１３を経由し、汎用レジスタ１のビット位置０〜３
１に入力される。

【００４１】演算器４からの演算結果の下位８ビット
（データＣ０〜Ｃ７）を汎用レジスタ１に転送する場合
は、出力制御信号Ｆ，Ｇにより演算器４の下位１６ビッ
ト（データＣ０〜Ｃ１５）を選択する。また、汎用レジ
スタ１では、書込信号Ｄ，Ｅにより下位８ビット（デー
タＣ０〜Ｃ７）を書き込むようにしておく。これによ
り、演算結果の８ビットは、データバス１３を経由し、
汎用レジスタ１のビット位置０〜７に入力される。この
場合、汎用レジスタ１のビット位置８〜３１にはデータ
は書き込まれない。

【００４２】なお、演算器４からの演算結果の下位８ビ
ット（データＣ０〜Ｃ７）を汎用レジスタ１に転送する
ことは、汎用レジスタ１のビット長に満たないデータを
汎用レジスタ１に格納する場合に相当するが、この実施
の態様では、下位８ビット転送の場合には、本発明の第
２のレジスタ２のデータを汎用レジスタ１に転送するこ
とはしない。

【００４３】演算器４から演算結果の下位１６ビット
（データＣ０〜Ｃ１５）を汎用レジスタ１に転送する場
合は、出力制御信号Ｆ，Ｇにより演算器４の下位１６ビ
ット（データＣ０〜Ｃ１５）を選択するとともに、上記
の下位８ビット転送の場合とは異なり、汎用レジスタ１
では、書込信号Ｄ，Ｅにより全３２ビット（データＣ０
〜Ｃ３１）を書き込むようにしておく。そして、コント
ロール信号Ｓ１，Ｓ２，Ｓ３により、第２レジスタ２の
データＣ１６〜Ｃ２３又は第１の定数値発生器３ａのデ
ータＣ１６〜Ｃ２３のいずれかを出力するとともに、第
２の定数値発生器３ｂのデータＣ２４〜Ｃ３１を出力さ
せる。これにより、汎用レジスタ１のデータＣ０〜Ｃ１
５として演算器４の演算結果が格納され、汎用レジスタ
１のデータＣ１６〜Ｃ３１として第２のレジスタ２など
のデータが格納される。

【００４４】前記コントロール信号Ｓは、前述したよう
に、モードフラグＭ０，Ｍ１と、レジスタ選択信号と、
サイズ信号とにより、データ補填制御装置１０から出力
される。図９は、コントロール信号Ｓの内容自体ではな
く、モードフラグＭ０，Ｍ１と、レジスタ選択信号と、
サイズ信号とに基づく第２のレジスタ２などの出力の許
否態様を示している。

【００４５】このように、汎用レジスタ１のビット長
（３２ビット）に満たない１６ビットデータを汎用レジ
スタ１に格納するとき（その判断は、前記サイズ信号で
判断できる）、汎用レジスタ１中の満たされない上位側
の１６ビット位置に前記第２のレジスタ２から８ビット
のデータＣ１６〜Ｃ２３が与えられる。また、汎用レジ
スタ１の上位側（第１６ビット〜第２３ビット部分）に
第２のレジスタ２のデータＣ１６〜Ｃ２３を格納する処
理は、汎用レジスタ１の下位側１６ビットにデータを格
納する処理と同時に行うことができる。また、この処理
は、汎用レジスタ１の上位側の１６ビットのうちの８ビ
ット（データＣ１６〜Ｃ２３が入力されるべき部分）に
第２のレジスタ２の出力部分を接続してあるので、一つ
の命令で前述の書込信号等を生成して第２のレジスタ２
のデータや第１の定数値発生器３ａの出力を汎用レジス
タ１に転送させることができる。

【００４６】また、図９に示したように、複数設けた汎
用レジスタ１Ａ〜１Ｄのうち、汎用レジスタ１Ｂと、こ
れ以外の汎用レジスタ１Ａ，１Ｃ，１Ｄとの間では、モ
ードフラグＭ０，Ｍ１による第２のレジスタ２のデータ
（図９ではＤＢＲとしている）と第１の定数値発生器３
ａのデータの選択態様を異ならせている。

【００４７】具体的には、（Ｍ１，Ｍ０）が（０，１）
のとき、汎用レジスタ１Ｂについては、第２のレジスタ
２のデータを出力しないで第１の定数値発生器３ａのデ
ータを出力するが、汎用レジスタ１Ｂ以外の汎用レジス
タ１Ａ，１Ｃ，１Ｄについては、第１の定数値発生器３
ａのデータを出力しないで第２のレジスタ２のデータを
出力するようにしている。これにより、複数の汎用レジ
スタ１Ａ〜１Ｄを備える場合に各々のレジスタの使い分
けをするレジスタ使用規約にも対応することができる。

【００４８】以上説明したように、３２ビットデータは
常に３２ビットで汎用レジスタ１に記憶され、８ビット
データは常に８ビットで汎用レジスタ１に記憶される。
一方、１６ビットデータは常に上位１６ビットを拡張し
た３２ビットデータとして汎用レジスタ１に記憶され
る。そして、拡張部分は、第２のレジスタ２（バンクレ
ジスタ）の内容或いは“００ｈ”のなどの定数になって
いて、その内容はモードフラグやレジスタ番号によるレ
ジスタ間の差を反映させた状態となっている。そのた
め、１６ビットデータで記憶させたレジスタ内容を使う
レジスタインダイレクトアドレッシング時でも３２ビッ
トデータの時と共通の処理で可能である。

【００４９】（実施の形態２）第２のレジスタ２のデー
タを、ダイレクトアドレッシングにおいてバンクデータ
として使用することができるようにしている。ダイレク
トアドレッシングとは、外部メモリ上のオペランドとの
アクセスに使用するアドレスをプログラム中に直接に記
述したアドレッシングである。例えば、２４ビットのア
ドレス空間を持つ中央演算処理装置の場合、下位１６ビ
ットのアドレスをプログラムで直接指定し、上位８ビッ
トについてはデータバンクレジスタＤＢＲの内容を用い
てアドレッシングを行う場合がある。このような処理を
上位互換機である本発明の中央演算処理装置で行うため
に、アドレスの上位８ビットをデータバンクレジスタＤ
ＢＲとして機能する第２のレジスタ２の内容（固定値）
とするか或いは第１の定数値発生器３ａの定数値（例え
ば、“００ｈ”）とするかを前述のモードフラグＭ０，
Ｍ１の状態により決めるとともに、このモードフラグＭ
０，Ｍ１の状態による固定値か定数値かの選択を、ダイ
レクトアドレッシング時と、インダイレクトアドレッシ
ングの場合の汎用レジスタ１に対する転送データ選択パ
ターン（図９参照）と同じパターンとする。

【００５０】このように、ダイレクトアドレッシングに
おいて、モード設定で第２のレジスタ２と第１の定数値
発生器３ａの選択を行うから、定数値を使用する場合で
も第２のレジスタのデータを定数値に一々書き換える必
要はない。更に、バンクデータを発生させるときと汎用
レジスタ１へデータを格納するときとで決定パターンが
同じであるので、インダイレクトアドレッシングとダイ
レクトアドレッシングでバンク値は一致することにな
る。

【００５１】（実施の形態３）実施の形態１では、汎用
レジスタ１のビット長に満たないデータを汎用レジスタ
１に格納する演算時に、汎用レジスタ１の満たされない
ビット位置に格納するデータを第２のレジスタ２で設定
することを説明したが、このように、第２のレジスタ２
で設定するのを、１６ビットサイズの演算の場合のよう
に特定の場合にだけ行うようにしてもよい。

【００５２】ここで、３２ビットサイズの汎用レジスタ
１の上位データが得られない演算のデータサイズとして
は、８ビットサイズと１６ビットサイズの二つ（二つ以
上でもよい）があり、上位データに固定値が必要な演算
が上記２種のサイズのうちの一方だけである場合があ
る。例えば、アドレス演算は１６ビットだけである。

【００５３】このようなアドレス演算以外の演算（固定
値を必要としない演算）では、汎用レジスタ１の上位デ
ータを第２のレジスタ２で設定することを行わないこと
により、汎用レジスタ１の上位１６ビットデータに前回
値を残すことができ、当該前回値を利用することが可能
になる。

【００５４】更に、３２ビットサイズの汎用レジスタ１
の下位８ビットだけを用いるのは効率的でないので、汎
用レジスタ１の下位１６ビットを二つの独自の８ビット
レジスタとして用いることができるのが望ましい。

【００５５】図１０は、汎用レジスタ１として４つのレ
ジスタＬ０〜Ｌ３を備え、そのうちのレジスタＬ０，Ｌ
１の各々の１６ビットレジスタ部分Ｗ０，Ｗ１を二つに
分割し、８ビットレジスタ部分Ｒ０，Ｒ２、及び８ビッ
トレジスタ部分Ｒ１，Ｒ３とした場合を示している。

【００５６】図１１は、８ビットレジスタ部分Ｒ０，Ｒ
１を独自の８ビットレジスタとして機能させるための構
成を示した回路図である。この図から分かるように、８
ビットレジスタ部分Ｒ０，Ｒ２（又はＲ１，Ｒ３）に、
データバス１３のビット位置０〜７のデータＣ０〜Ｃ７
のデータを書き込めるようにした。また、データバス１
１，１２のビット位置０〜７のラインを用い、８ビット
レジスタ部分Ｒ０，Ｒ２（又はＲ１，Ｒ３）の出力を、
データＡ０〜Ａ７（又はＢ０〜Ｂ７）として出力させる
ようにしている。

【００５７】このように、３２ビットサイズの汎用レジ
スタ１の全ビットを使用しない場合に、汎用レジスタ１
の下位１６ビットを分割して用いるようにしたことによ
り、汎用レジスタ１の効率的利用が図れる。

【００５８】（実施の形態４）この実施の形態では、汎
用レジスタ１のビット長に満たないデータを汎用レジス
タ１に格納する演算時に、汎用レジスタ１の満たされな
いビット位置に格納するデータを第２のレジスタ２で設
定するための更新命令を中央演算処理装置が持つことに
ついて説明する。なお、更新の有無や内容は、プロセッ
サステータスレジスタ（ＰＳＲ）５のモード設定Ｍ０，
Ｍ１に基づく。また、汎用レジスタ１が複数のレジスタ
から構成される場合には、そのレジスタ番号により異な
る場合がある。例えば、実施の形態１で説明したよう
に、レジスタ１Ｂは他のレジスタ１Ａ，１Ｃ，１Ｄと異
ならせたような場合である。

【００５９】図１２は、汎用レジスタ１がｎ個のレジス
タから構成される場合の更新命令による処理内容を示し
たフローチャートである。まず、初期設定としてｉ＝０
の処理を行う（ステップ１）。ｉは、処理されるレジス
タ番号に対応する。次に、ｉ＝ｎの処理を行う（ステッ
プ２）。即ち、全てのレジスタについて処理が終了した
か否かを判断する。ｉ＝ｎであれば、処理を終了する。
一方、ｉ＝ｎでなければｌｉｓｔ＝ｌｉｓｔ＞＞１の処
理を行う（ステップ３）。

【００６０】ｌｉｓｔは、命令により与えられる情報で
あり、各レジスタについての更新の有無を示した情報で
あり、ｎ＝４であればｌｉｓｔは４ビットで構成される
ことになる。また、この４ビットｌｉｓｔの第０番目の
ビットは第０レジスタに、第１番目のビットは第１レジ
スタに、というように対応させてあり、“０”は更新し
ないを、“１”は更新するをそれぞれ意味する。

【００６１】次に、シフトアウトビットが“０”か
“１”を判断する（ステップ４）。従って、上記ステッ
プ３によるｌｉｓｔ＝ｌｉｓｔ＞＞１の処理、即ち、４
ビットのｌｉｓｔを１ビット右シフトする処理を行い、
このステップ４でシフトアウトビットが“０”か“１”
を判断することにより、ｉ番目のレジスタについて更新
を行うのか否かが判断される。

【００６２】シフトアウトビットが“１”のときは、ｉ
番目のレジスタの更新処理を行う（ステップ５）。この
更新処理は、まずｉ番目のレジスタのデータをデータバ
ス１１またはデータバス１２を経由して演算器４に入力
する。そして、演算器４で“０”との加算を行い、加算
結果をデータバス１３へ出力する。なお、このときに
は、サイズ信号は１６ビットサイズを示す信号となって
おり、従って、データバス１３の上位１６ビットのデー
タＣ１６〜Ｃ３１は、第２のレジスタ２又は第１の定数
値発生器３ａの内容と、第２の定数値発生器３ｂの内容
となる。これにより、レジスタの更新が行われたことに
なる。なお、更新の具体的態様は、例えば、実施の形態
１で示した図９の内容に従ってされる。

【００６３】一方、シフトアウトビットが“１”のとき
は、ｉ番目のレジスタについては更新処理を行わず、ス
テップ６に進む。ステップ６では、次のレジスタについ
ての処理を行うために、ｉ＝ｉ＋１の処理を行う。そし
て、ステップ２に進む。レジスタの数だけ処理を繰り返
すと、ステップ２でｉ＝ｎとなり、終了する。

【００６４】

【発明の効果】以上のように、本発明によれば、レジス
タサイズが拡張された上位互換機の中央演算処理装置で
あって、下位機の中央演算処理装置がバンクレジスタで
アドレッシングを行うものである場合、上位機の中央演
算処理装置が下位機のアドレッシングを持つことなく、
アドレッシングに互換性を持たせることが可能になると
いう効果を奏する。

【図面の簡単な説明】

【図１】本発明の中央演算処理装置の概略構成図であ
る。

【図２】本発明の汎用レジスタ及び書込信号発生器を示
すブロック図である。

【図３】本発明の第２のレジスタの回路構成図である。

【図４】同図（ａ）は本発明の第１の定数値発生器の概
略構成図であり、同図（ｂ）は第２の定数値発生器の概
略構成図である。

【図５】本発明の演算器の概略構成図である。

【図６】本発明のプロセッサステータスレジスタの概略
構成図である。

【図７】本発明の複数のレジスタから成る第１のレジス
タ及びそのコントロール装置を示す概略構成図である。

【図８】本発明のデータ補填制御装置を示す概略構成図
である。

【図９】図８のデータ補填制御装置の動作説明図であ
る。

【図１０】本発明の第１のレジスタの分割例を示す説明
図である。

【図１１】図１０の分割例を実現する第１レジスタの概
略構成図である。

【図１２】本発明の命令を説明するフローチャートであ
る。

【符号の説明】

１汎用レジスタ（第１のレジスタ）２第２のレジスタ３ａ第１の定数値発生器３ｂ第２の定数値発生器４演算器５プロセッサステータスレジスタ６書込信号発生器９レジスタ選択書込装置１０データ補填制御装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村圭治東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者片山貴雄東京都大田区中馬込１丁目３番６号株式会社リコー内

Claims

【特許請求の範囲】

【請求項１】第１のレジスタと、第２のレジスタとを
備え、前記第１のレジスタのビットサイズに満たないデ
ータを第１のレジスタに格納するときに、第１のレジス
タ中の満たされないビット位置に前記第２のレジスタか
らデータが与えられるように構成されたことを特徴とす
る中央演算処理装置。
【請求項２】第１のレジスタと、第２のレジスタと、
定数値を発生する第１の定数値発生器と、モードを設定
するモードフラグとを備え、前記第１のレジスタのビッ
トサイズに満たないデータを第１のレジスタに格納する
ときに、前記モードフラグに基づき、第１のレジスタ中
の満たされないビット位置に前記第２のレジスタ又は第
１の定数値発生器から選択的にデータが与えられるよう
に構成されたことを特徴とする中央演算処理装置。
【請求項３】第１のレジスタと、第２のレジスタと、
定数値を発生する第２の定数値発生器とを備え、前記第
１のレジスタのビットサイズに満たないデータを第１の
レジスタに格納するときに、第１のレジスタ中の満たさ
れないビット位置に前記第２のレジスタからデータが与
えられるとともに、当該第２のレジスタからのデータで
も満たされないビット位置に前記第２の定数値発生器か
らデータが与えられるように構成されたことを特徴とす
る中央演算処理装置。
【請求項４】第１のレジスタが複数のレジスタから成
り、前記モードフラグによる第１のレジスタへの選択的
なデータ付与の設定が、前記複数のレジスタのうちの特
定のレジスタと他のレジスタとで異なるように構成され
ていることを特徴とする請求項２に記載の中央演算処理
装置。
【請求項５】第２のレジスタのデータがダイレクトア
ドレッシング時にバンクアドレスとして用いられるよう
に構成されていることを特徴とする請求項１乃至請求項
４のいずれかに記載の中央演算処理装置。
【請求項６】第２のレジスタのデータがダイレクトア
ドレッシング時にバンクアドレスとして用いられるとと
もに、前記モードフラグに基づき、第２のレジスタ又は
第１の定数値発生器から選択的にバンク値としてデータ
が与えられ、且つこの選択パターンが第１のレジスタに
データが格納されるときのパターンと同一とされたこと
を特徴とする請求項２に記載の中央演算処理装置。
【請求項７】前記第１のレジスタ中の満たされないビ
ット位置に前記第２のレジスタからデータを与えるデー
タ転送処理が一つの命令で行われるように構成されたこ
とを特徴とする請求項１乃至請求項６のいずれかに記載
の中央演算処理装置。
【請求項８】前記第１のレジスタが複数のレジスタか
ら成り、前記データ転送処理の対象となる任意のレジス
タを前記命令で選択できるように構成されたことを特徴
とする請求項７に記載の中央演算処理装置。
【請求項９】前記第１のレジスタ中の満たされないビ
ット位置に前記第２のレジスタからデータを与えるデー
タ転送処理が、特定のビットサイズの演算の場合にのみ
行われるように構成されていることを特徴とする請求項
１乃至請求項８のいずれかに記載の中央演算処理装置。
【請求項１０】前記第１のレジスタ中の満たされるビ
ット部分が分割されて独自のレジスタ部分を構成してい
ることを特徴とする請求項１乃至請求項９のいずれかに
記載の中央演算処理装置。