JPH1055683A - 内容アドレスメモリ - Google Patents
内容アドレスメモリInfo
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- JPH1055683A JPH1055683A JP9124891A JP12489197A JPH1055683A JP H1055683 A JPH1055683 A JP H1055683A JP 9124891 A JP9124891 A JP 9124891A JP 12489197 A JP12489197 A JP 12489197A JP H1055683 A JPH1055683 A JP H1055683A
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- Japan
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- cells
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 複数の比較プロセスが同時的に実行できる内
容アドレスメモリを提供する。 【解決手段】 内容アドレスメモリ（ＣＡＭ）の各セル
２３が３つの比較回路３８、３９、４０とそれぞれのラ
ッチ４４、４５、４６を含む。この構成は、メモリ素子
１２に記憶されたビット値に対して３つの同時的な比較
動作を実行できるようにする。また、読み出しアクセス
パス２７及び書き込みアクセスパス２２が比較の目的で
使用されるアクセスパス３５、３６、３７とは別になっ
ている。このように、読み出し、書き込み及び比較動作
が、同じ行に対してではないが、同時期に実行できるか
ら、セル２３の更新を、ＣＡＭの動作の最小限の中断で
行うことができる。
容アドレスメモリを提供する。 【解決手段】 内容アドレスメモリ（ＣＡＭ）の各セル
２３が３つの比較回路３８、３９、４０とそれぞれのラ
ッチ４４、４５、４６を含む。この構成は、メモリ素子
１２に記憶されたビット値に対して３つの同時的な比較
動作を実行できるようにする。また、読み出しアクセス
パス２７及び書き込みアクセスパス２２が比較の目的で
使用されるアクセスパス３５、３６、３７とは別になっ
ている。このように、読み出し、書き込み及び比較動作
が、同じ行に対してではないが、同時期に実行できるか
ら、セル２３の更新を、ＣＡＭの動作の最小限の中断で
行うことができる。
Description
【０００１】
【発明の属する技術分野】この発明は連想メモリ又は内
容アドレスメモリ（ＣＡＭ）に関する。
容アドレスメモリ（ＣＡＭ）に関する。
【０００２】
【従来の技術】内容アドレスメモリは、メモリのサーチ
（探索）が必要である適用例や応用例において有用であ
る。そのような適用例として光及び磁気ディスクキャッ
シュ、データベース加速装置、マシンビジョン、ターゲ
ット取得及び人工知能マシンが挙げられる。内容アドレ
スメモリはまた、ローカルエリアネットワーク（ＬＡ
Ｎ）においてある１つのネットワークのエリア又はセグ
メントのアクセス可能なノード（節）のネットワークア
ドレスを記憶するために使用することができる。１つの
ネットワークの異なるセグメントは、図１に示されてい
るように、ブリッジ回路構成によって接続される。
（探索）が必要である適用例や応用例において有用であ
る。そのような適用例として光及び磁気ディスクキャッ
シュ、データベース加速装置、マシンビジョン、ターゲ
ット取得及び人工知能マシンが挙げられる。内容アドレ
スメモリはまた、ローカルエリアネットワーク（ＬＡ
Ｎ）においてある１つのネットワークのエリア又はセグ
メントのアクセス可能なノード（節）のネットワークア
ドレスを記憶するために使用することができる。１つの
ネットワークの異なるセグメントは、図１に示されてい
るように、ブリッジ回路構成によって接続される。
【０００３】そのようなブリッジ回路構成の性能は、到
来するアドレスデータが初期設定中にメモリに書き込ま
れたノードアドレスデータと比較することができるレー
ト（速度）によって制限される。到来するアドレスデー
タビットは、記憶されたデータビットが書き込まれたビ
ット−ライン及びビット−ライン−バーパスに沿うメモ
リのそれぞれの列（縦列）のセルに与えられ。英国特許
出願出願ＧＢ−Ａ−２２７７６１７はそのような比較の
ために使用できる内容アドレスメモリを記載している。
このメモリは、各セルに単一の比較回路を有し、かつマ
ッチラインデバイスを備えており、到来データとある行
（横列）のメモリセルに記憶されたデータとのマッチ
（合致又は一致）を指示する。
来するアドレスデータが初期設定中にメモリに書き込ま
れたノードアドレスデータと比較することができるレー
ト（速度）によって制限される。到来するアドレスデー
タビットは、記憶されたデータビットが書き込まれたビ
ット−ライン及びビット−ライン−バーパスに沿うメモ
リのそれぞれの列（縦列）のセルに与えられ。英国特許
出願出願ＧＢ−Ａ−２２７７６１７はそのような比較の
ために使用できる内容アドレスメモリを記載している。
このメモリは、各セルに単一の比較回路を有し、かつマ
ッチラインデバイスを備えており、到来データとある行
（横列）のメモリセルに記憶されたデータとのマッチ
（合致又は一致）を指示する。
【０００４】
【発明が解決しようとする課題】従って、１回の比較プ
ロセスが一度に実行できるだけであり、後続のアドレス
データセットはバッファ記憶装置において自分の順番を
待たなければならない。そして、メモリのノードアドレ
ス内容が更新されてネットワークに変更を反映させねば
ならない場合には、比較の順序が中断されることにな
る。何故ならば、書き込みプロセス及び比較プロセスは
両方ともアクセスするためにビット−ラインを使用する
からである。
ロセスが一度に実行できるだけであり、後続のアドレス
データセットはバッファ記憶装置において自分の順番を
待たなければならない。そして、メモリのノードアドレ
ス内容が更新されてネットワークに変更を反映させねば
ならない場合には、比較の順序が中断されることにな
る。何故ならば、書き込みプロセス及び比較プロセスは
両方ともアクセスするためにビット−ラインを使用する
からである。
【０００５】
【課題を解決するための手段】この発明の第１の面によ
れば、行及び列に配列されたランダムアクセスメモリセ
ルのアレイを具備し、各列のセルに関しては、その列の
各セルに延在する複数のデータビット値入力パスが設け
られており、各行のセルに関しては、その行の各セルに
延在する同じく複数のマッチラインパスが設けられてお
り、各セルは、前記複数の入力パスのそれぞれに供給さ
れる一組のデータビット値と、ある行のセルのそれぞれ
のセルに保持されたデータ値とを比較することができ
る、同じく複数の比較回路手段を含み、かつ各セルは、
前記一組のそれぞれのデータビット値が前記行のセルに
保持されたそれぞれのデータビット値と一致する場合
に、それぞれのマッチラインパスに指示を与えるように
構成された内容アドレスメモリが提供される。
れば、行及び列に配列されたランダムアクセスメモリセ
ルのアレイを具備し、各列のセルに関しては、その列の
各セルに延在する複数のデータビット値入力パスが設け
られており、各行のセルに関しては、その行の各セルに
延在する同じく複数のマッチラインパスが設けられてお
り、各セルは、前記複数の入力パスのそれぞれに供給さ
れる一組のデータビット値と、ある行のセルのそれぞれ
のセルに保持されたデータ値とを比較することができ
る、同じく複数の比較回路手段を含み、かつ各セルは、
前記一組のそれぞれのデータビット値が前記行のセルに
保持されたそれぞれのデータビット値と一致する場合
に、それぞれのマッチラインパスに指示を与えるように
構成された内容アドレスメモリが提供される。
【０００６】この発明の第２の面によれば、行及び列に
配列されたランダムアクセスメモリセルのアレイを具備
し、各列のセルに関しては、その列の各セルに延在する
複数のデータビット値入力パスが設けられており、各行
のセルに関しては、その行の各セルに延在する同じく複
数のマッチラインパスが設けられており、各セルは、前
記複数の入力パスのそれぞれ１つに供給されるデータビ
ット値と、そのセルに保持されたデータ値とを比較し、
かつその比較の結果に依存して、それぞれのマッチライ
ンパスに関連したスイッチ手段の状態を制御する、同じ
く複数の比較回路手段を含む内容アドレスメモリが提供
される。
配列されたランダムアクセスメモリセルのアレイを具備
し、各列のセルに関しては、その列の各セルに延在する
複数のデータビット値入力パスが設けられており、各行
のセルに関しては、その行の各セルに延在する同じく複
数のマッチラインパスが設けられており、各セルは、前
記複数の入力パスのそれぞれ１つに供給されるデータビ
ット値と、そのセルに保持されたデータ値とを比較し、
かつその比較の結果に依存して、それぞれのマッチライ
ンパスに関連したスイッチ手段の状態を制御する、同じ
く複数の比較回路手段を含む内容アドレスメモリが提供
される。
【０００７】この発明の第３の面によれば、行及び列に
配列されたランダムアクセスメモリセルのアレイと、こ
のアレイのメモリセルにデータビット値を選択的に記憶
すると共に、このアレイのメモリセルからデータビット
値を選択的に読み出すための手段とを具備し、複数のコ
ンパランド(comparand) ビット値レジスタが設けられる
と共に、前記メモリセルのそれぞれに、同じく複数の比
較回路手段が設けられ、かつ前記コンパランドレジスタ
のそれぞれ１つからそれぞれのコンパランドビット値を
前記アレイのそれぞれの列のセルの各セルのそれぞれの
比較回路手段に供給する手段と、前記アレイの各行のセ
ルに関連した同じく複数のマッチライン手段とが設けら
れ、これらマッチライン手段のそれぞれが、それぞれの
コンパランドレジスタからのそれぞれのビット値が関連
する行のセルに記憶されたデータビット値と一致する場
合に、指示を与えるように配列されている内容アドレス
メモリが提供される。
配列されたランダムアクセスメモリセルのアレイと、こ
のアレイのメモリセルにデータビット値を選択的に記憶
すると共に、このアレイのメモリセルからデータビット
値を選択的に読み出すための手段とを具備し、複数のコ
ンパランド(comparand) ビット値レジスタが設けられる
と共に、前記メモリセルのそれぞれに、同じく複数の比
較回路手段が設けられ、かつ前記コンパランドレジスタ
のそれぞれ１つからそれぞれのコンパランドビット値を
前記アレイのそれぞれの列のセルの各セルのそれぞれの
比較回路手段に供給する手段と、前記アレイの各行のセ
ルに関連した同じく複数のマッチライン手段とが設けら
れ、これらマッチライン手段のそれぞれが、それぞれの
コンパランドレジスタからのそれぞれのビット値が関連
する行のセルに記憶されたデータビット値と一致する場
合に、指示を与えるように配列されている内容アドレス
メモリが提供される。
【０００８】この発明の第４の面によれば、行及び列に
配列されたランダムアクセスメモリセルのアレイを具備
し、各セルは、ある列の全部のセルに延在するデータビ
ット値入力パスに供給されるデータビット値と、そのセ
ルに保持されたデータ値とを比較し、かつその比較の結
果に依存して、ある行の全部のセルに延在するマッチラ
インに関連したスイッチ手段の状態を制御する、比較回
路手段を備えている内容アドレスメモリにおいて、各セ
ルが複数の比較回路手段を具備しており、前記メモリ
が、全部の行のセルに対して同じく複数のマッチライン
と、全部の列のセルに対して同じく複数のデータビット
値入力パスとを具備することを特徴とする内容アドレス
メモリが提供される。
配列されたランダムアクセスメモリセルのアレイを具備
し、各セルは、ある列の全部のセルに延在するデータビ
ット値入力パスに供給されるデータビット値と、そのセ
ルに保持されたデータ値とを比較し、かつその比較の結
果に依存して、ある行の全部のセルに延在するマッチラ
インに関連したスイッチ手段の状態を制御する、比較回
路手段を備えている内容アドレスメモリにおいて、各セ
ルが複数の比較回路手段を具備しており、前記メモリ
が、全部の行のセルに対して同じく複数のマッチライン
と、全部の列のセルに対して同じく複数のデータビット
値入力パスとを具備することを特徴とする内容アドレス
メモリが提供される。
【０００９】この発明による内容アドレスメモリの実施
の形態について、以下、添付図面を参照して単なる例示
として説明する。
の形態について、以下、添付図面を参照して単なる例示
として説明する。
【００１０】
【発明の実施の形態】最初に、図１を参照すると、上で
概略的に説明したように、ローカルエリアネットワーク
においては、それぞれのノード３及び４を受け持つ伝送
路又は伝送媒体１及び２によって表わされた、ネットワ
ークの異なるエリア又はセグメントはブリッジ回路構成
５を通じて相互に接続することができる。２つのセグメ
ントのみが示されているが、ブリッジ回路５がそのトラ
ヒックを取り扱うことができる限り、もっと多くのセグ
メントが相互接続できるということは理解されよう。こ
のブリッジ回路は内容アドレスメモリ６を含む。このメ
モリにおいて、プロセッサ９の制御下でインタフェース
回路７及び８を通じて例えば１つのセグメント１から受
信した信号に含まれるアドレスデータをこのメモリ６に
予め入力されたノードアドレスデータと比較することが
できる。これら信号はその後、適切である場合には、別
のインタフェース回路１０及び１１を通じてセグメント
２に送られる。
概略的に説明したように、ローカルエリアネットワーク
においては、それぞれのノード３及び４を受け持つ伝送
路又は伝送媒体１及び２によって表わされた、ネットワ
ークの異なるエリア又はセグメントはブリッジ回路構成
５を通じて相互に接続することができる。２つのセグメ
ントのみが示されているが、ブリッジ回路５がそのトラ
ヒックを取り扱うことができる限り、もっと多くのセグ
メントが相互接続できるということは理解されよう。こ
のブリッジ回路は内容アドレスメモリ６を含む。このメ
モリにおいて、プロセッサ９の制御下でインタフェース
回路７及び８を通じて例えば１つのセグメント１から受
信した信号に含まれるアドレスデータをこのメモリ６に
予め入力されたノードアドレスデータと比較することが
できる。これら信号はその後、適切である場合には、別
のインタフェース回路１０及び１１を通じてセグメント
２に送られる。
【００１１】図２は既知の形式の内容アドレスメモリの
１つのセルを示す。このセルにおいて、一対のインバー
タとして表わされたランダムアクセスメモリ（ＲＡＭ）
素子１２がデータビットライン１３及び１４からアクセ
ストランジスタ１５及び１６をそれぞれ通じてアクセス
される。これらアクセストランジスタ１５及び１６はワ
ードライン１７上の信号によって選択的にオン状態に切
り換えられる。データビットライン１３及び１４はま
た、比較回路２０のトランジスタ１８及び１９のゲート
電極にも接続されている。この比較回路２０は、ビット
ライン１３及び１４に与えられたデータビット値がこの
メモリ素子１２によって保持されたデータビット値とマ
ッチしない場合には、比較プロセス中マッチライン２１
を接地するように機能する。
１つのセルを示す。このセルにおいて、一対のインバー
タとして表わされたランダムアクセスメモリ（ＲＡＭ）
素子１２がデータビットライン１３及び１４からアクセ
ストランジスタ１５及び１６をそれぞれ通じてアクセス
される。これらアクセストランジスタ１５及び１６はワ
ードライン１７上の信号によって選択的にオン状態に切
り換えられる。データビットライン１３及び１４はま
た、比較回路２０のトランジスタ１８及び１９のゲート
電極にも接続されている。この比較回路２０は、ビット
ライン１３及び１４に与えられたデータビット値がこの
メモリ素子１２によって保持されたデータビット値とマ
ッチしない場合には、比較プロセス中マッチライン２１
を接地するように機能する。
【００１２】さて、図３及び図４を参照すると、この発
明による内容アドレスメモリにおいては書き込み／読み
出しアクセスパスは比較の目的で使用されるアクセスパ
スとは別個であることが分かる。従って、メモリアレイ
２４のセル２３に対する書き込みアクセスパス又はデー
タ書き込みライン２２は、ワードライン又は書き込み可
能化（イネーブル）ライン２６上の信号の制御下で、イ
ンバータ２５を通じてセル２３のメモリ素子１２に接続
され、また、読み出しアクセスパス又はデータ読み出し
パス２７は、ワードライン又は読み出し可能化（イネー
ブル）ライン２９上の信号の制御下で、インバータ２８
を通じてメモリ素子１２に接続される。メモリアレイ２
４に書き込まれるべきデータビット値はデータ入力レジ
スタ３０から導出することができ、一方、このメモリア
レイから読み出されるデータビット値はデータ出力レジ
スタ３１に送ることができる。
明による内容アドレスメモリにおいては書き込み／読み
出しアクセスパスは比較の目的で使用されるアクセスパ
スとは別個であることが分かる。従って、メモリアレイ
２４のセル２３に対する書き込みアクセスパス又はデー
タ書き込みライン２２は、ワードライン又は書き込み可
能化（イネーブル）ライン２６上の信号の制御下で、イ
ンバータ２５を通じてセル２３のメモリ素子１２に接続
され、また、読み出しアクセスパス又はデータ読み出し
パス２７は、ワードライン又は読み出し可能化（イネー
ブル）ライン２９上の信号の制御下で、インバータ２８
を通じてメモリ素子１２に接続される。メモリアレイ２
４に書き込まれるべきデータビット値はデータ入力レジ
スタ３０から導出することができ、一方、このメモリア
レイから読み出されるデータビット値はデータ出力レジ
スタ３１に送ることができる。
【００１３】メモリアレイ２４に保持されたノードアド
レスデータビットと比較するための到来するデータビッ
ト値のセットはコンパランド(comparand) レジスタ３
２、３３及び３４にそれらのそれぞれのセットで入力す
ることができる。各レジスタ３２、３３及び３４はメモ
リアレイ２４のある行のセルの長さにその長さが対応す
る。これらコンパランドレジスタから個々のビット値及
びそれらの反転値がパス３５、３６及び３７をそれぞれ
通じてそれぞれの列（縦列）のセル２３に供給され、こ
こでコンパランドビット値がそれぞれの比較回路３８、
３９及び４０においてこれらセル２３に保持されたノー
ドアドレスビット値と比較される。
レスデータビットと比較するための到来するデータビッ
ト値のセットはコンパランド(comparand) レジスタ３
２、３３及び３４にそれらのそれぞれのセットで入力す
ることができる。各レジスタ３２、３３及び３４はメモ
リアレイ２４のある行のセルの長さにその長さが対応す
る。これらコンパランドレジスタから個々のビット値及
びそれらの反転値がパス３５、３６及び３７をそれぞれ
通じてそれぞれの列（縦列）のセル２３に供給され、こ
こでコンパランドビット値がそれぞれの比較回路３８、
３９及び４０においてこれらセル２３に保持されたノー
ドアドレスビット値と比較される。
【００１４】コンパランドレジスタ３２、３３又は３４
のビット値とある行のセルに記憶されたデータビット値
との間のマッチが、各比較回路３８、３９、４０に対し
て設けられたマッチライン４３、４２、４１及びラッチ
４６、４５、４４によって識別される。比較動作の前
に、マッチライン４３、４２又は４１は、トランジスタ
５６、５５又は５４の制御電極にパルスを印加してそれ
ぞれのラッチ４６、４５又は４４を作動させることによ
って、高レベルに駆動される。比較動作において、コン
パランドビット値がある行のセルに沿う記憶ビット値と
マッチする場合には、それぞれのマッチライン４１、４
２又は４３は高レベルに留まるが、しかし、コンパラン
ドビット値があるセルに記憶されたビット値とマッチし
ない場合には、比較回路３８、３９又は４０はそのそれ
ぞれのマッチライン４１、４２又は４３を接地に接続す
ることになり、それぞれのラッチ４４、４５、４６はマ
ッチがなかったということを示すことになる。
のビット値とある行のセルに記憶されたデータビット値
との間のマッチが、各比較回路３８、３９、４０に対し
て設けられたマッチライン４３、４２、４１及びラッチ
４６、４５、４４によって識別される。比較動作の前
に、マッチライン４３、４２又は４１は、トランジスタ
５６、５５又は５４の制御電極にパルスを印加してそれ
ぞれのラッチ４６、４５又は４４を作動させることによ
って、高レベルに駆動される。比較動作において、コン
パランドビット値がある行のセルに沿う記憶ビット値と
マッチする場合には、それぞれのマッチライン４１、４
２又は４３は高レベルに留まるが、しかし、コンパラン
ドビット値があるセルに記憶されたビット値とマッチし
ない場合には、比較回路３８、３９又は４０はそのそれ
ぞれのマッチライン４１、４２又は４３を接地に接続す
ることになり、それぞれのラッチ４４、４５、４６はマ
ッチがなかったということを示すことになる。
【００１５】代わりの方法として、マッチの検出は、あ
る行のセルのマッチラインがその行の各セルの出力トラ
ンジスタを直列に接続し、その行のセルの全部の出力ト
ランジスタがオンである場合にのみラインが電流を導出
するという構成によっても、行なうことができる。マッ
チはマッチラインの一端に電流感知回路を使用すること
によって検出される。そのような構成は英国特許出願Ｇ
Ｂ−Ａ−２２７７６１７に記載されている。
る行のセルのマッチラインがその行の各セルの出力トラ
ンジスタを直列に接続し、その行のセルの全部の出力ト
ランジスタがオンである場合にのみラインが電流を導出
するという構成によっても、行なうことができる。マッ
チはマッチラインの一端に電流感知回路を使用すること
によって検出される。そのような構成は英国特許出願Ｇ
Ｂ−Ａ−２２７７６１７に記載されている。
【００１６】比較回路３８、３９及び４０へのアクセス
はメモリ素子１２への書き込み及び読み出しアクセスと
は完全に別であるから、書き込み、読み出し及び比較プ
ロセスは、同じ行には生じないが、同時期に生じ得る。
従って、セル２３に記憶されたビット値の更新をＣＡＭ
の動作の最小限の中断で行うことができる。図３及び図
４に示したメモリの形式では３つまでの比較が任意の一
時に生じ得るが、必ずしも同期する必要はない。
はメモリ素子１２への書き込み及び読み出しアクセスと
は完全に別であるから、書き込み、読み出し及び比較プ
ロセスは、同じ行には生じないが、同時期に生じ得る。
従って、セル２３に記憶されたビット値の更新をＣＡＭ
の動作の最小限の中断で行うことができる。図３及び図
４に示したメモリの形式では３つまでの比較が任意の一
時に生じ得るが、必ずしも同期する必要はない。
【００１７】図５を参照すると、図３に示されたメモリ
と同様の内容アドレスメモリは、さらに、読み出し及び
書き込み行デコーダ４７及び優先度エンコーダ４８を含
む。この図において、メモリアレイ２４は２５６行×６
４列の図４のＣＡＭセルを含む。
と同様の内容アドレスメモリは、さらに、読み出し及び
書き込み行デコーダ４７及び優先度エンコーダ４８を含
む。この図において、メモリアレイ２４は２５６行×６
４列の図４のＣＡＭセルを含む。
【００１８】書き込み動作において、読み出し及び書き
込み行デコーダ４７は２５６の書き込みライン４９の１
つ又はそれ以上をイネーブルする。これら２５６の書き
込みラインのうちの１つが書き込みイネーブルライン２
６であり、データはデータ入力レジスタ３０から、その
１つがデータ書き込みライン２２である１つ又はそれ以
上のデータ入力ライン５０を通じて、必要な１つ又はそ
れ以上のセルに書き込まれる。同様に、読み出し動作に
おいては、読み出し及び書き込み行デコーダ４７はある
列のセルの２５６の読み出しライン５１の１つ又はそれ
以上をイネーブルする。これら２５６の読み出しライン
のうちの１つが読み出しイネーブルライン２９であり、
データは関連したセルから、その１つがデータ読み出し
ライン２７である１つ又はそれ以上のデータ出力ライン
５２を通じて、データ出力レジスタ３１に読み出され
る。
込み行デコーダ４７は２５６の書き込みライン４９の１
つ又はそれ以上をイネーブルする。これら２５６の書き
込みラインのうちの１つが書き込みイネーブルライン２
６であり、データはデータ入力レジスタ３０から、その
１つがデータ書き込みライン２２である１つ又はそれ以
上のデータ入力ライン５０を通じて、必要な１つ又はそ
れ以上のセルに書き込まれる。同様に、読み出し動作に
おいては、読み出し及び書き込み行デコーダ４７はある
列のセルの２５６の読み出しライン５１の１つ又はそれ
以上をイネーブルする。これら２５６の読み出しライン
のうちの１つが読み出しイネーブルライン２９であり、
データは関連したセルから、その１つがデータ読み出し
ライン２７である１つ又はそれ以上のデータ出力ライン
５２を通じて、データ出力レジスタ３１に読み出され
る。
【００１９】各コンパランドレジスタ３２、３３及び３
４からのデータはそれぞれのパス３５、３６及び３７に
よってアレイ２４の各セル２３に伝送される。各コンパ
ランドレジスタをアレイ２４に接続する１つのパス３
５、３６、３７だけが示されているけれど、各パスは実
際には６４×２のラインを含み、各レジスタ３２、３
３、３４とアレイ２４の各セル２３間を接続するという
ことは理解されよう。
４からのデータはそれぞれのパス３５、３６及び３７に
よってアレイ２４の各セル２３に伝送される。各コンパ
ランドレジスタをアレイ２４に接続する１つのパス３
５、３６、３７だけが示されているけれど、各パスは実
際には６４×２のラインを含み、各レジスタ３２、３
３、３４とアレイ２４の各セル２３間を接続するという
ことは理解されよう。
【００２０】データのマッチは７６８のマッチライン５
３の１つで優先度エンコーダ４８に指示される。これら
マッチライン５３は、合計で７６８になる１行当たり３
本のラッチラインが存在するけれど、図４のセルのマッ
チライン４１、４２及び４３に対応する。
３の１つで優先度エンコーダ４８に指示される。これら
マッチライン５３は、合計で７６８になる１行当たり３
本のラッチラインが存在するけれど、図４のセルのマッ
チライン４１、４２及び４３に対応する。
【００２１】優先度エンコーダ４８は最高の優先度を有
する行のアイデンティティをコンパランドレジスタ３
２、３３及び３４のそれぞれに対して出力するように機
能する。この目的に適した優先度エンコーダは英国特許
出願ＧＢ−Ａ−２２７７６１７に記載されている。
する行のアイデンティティをコンパランドレジスタ３
２、３３及び３４のそれぞれに対して出力するように機
能する。この目的に適した優先度エンコーダは英国特許
出願ＧＢ−Ａ−２２７７６１７に記載されている。
【００２２】スペースがあったならば、３つ以上の比較
回路を各セルに設けることができたということは理解さ
れよう。
回路を各セルに設けることができたということは理解さ
れよう。
【図１】内容アドレスメモリを組み込んだローカルエリ
アネットワークに対するブリッジ回路構成を概略的に示
す回路構成図である。
アネットワークに対するブリッジ回路構成を概略的に示
す回路構成図である。
【図２】既知の形式の内容アドレスメモリの１つのメモ
リセルをダイアグラム的に示す接続図である。
リセルをダイアグラム的に示す接続図である。
【図３】この発明による内容アドレスメモリの一例を概
略的に示す構成図である。
略的に示す構成図である。
【図４】図３に示されたメモリの１つのセルをダイアグ
ラム的に示す接続図である。
ラム的に示す接続図である。
【図５】図３の内容アドレスメモリを詳細に示す構成図
である。
である。
１、２：伝送路又は媒体 ３、４：ノード ５：ブリッジ回路 ６：内容アドレスメモリ ７、８、１０、１１：インタフェース回路 ９：プロセッサ １２：ランダムアクセスメモリ素子 １３、１４：データビットライン １７：ワードライン ２０：比較回路 ２１：マッチライン ２２：書き込みアクセスパス又はデータ書き込みライン ２３：セル ２４：メモリアレイ ２６：ワード書き込みライン又は書き込みイネーブルラ
イン ２７：読み出しアクセスライン又はデータ読み出しライ
ン ２９：ワード読み出しライン又は読み出しイネーブルラ
イン ３０：データ入力レジスタ ３１：データ出力レジスタ ３２、３３、３４：コンパランドレジスタ ３８、３９、４０：比較回路 ４１、４２、４３：マッチライン ４４、４５、４６：ラッチ ４７：読み出し及び書き込み行デコーダ ４８：優先度エンコーダ ４９：書き込みライン ５０：データ入力ライン ５１：読み出しライン ５２：データ出力ライン ５３：マッチライン
イン ２７：読み出しアクセスライン又はデータ読み出しライ
ン ２９：ワード読み出しライン又は読み出しイネーブルラ
イン ３０：データ入力レジスタ ３１：データ出力レジスタ ３２、３３、３４：コンパランドレジスタ ３８、３９、４０：比較回路 ４１、４２、４３：マッチライン ４４、４５、４６：ラッチ ４７：読み出し及び書き込み行デコーダ ４８：優先度エンコーダ ４９：書き込みライン ５０：データ入力ライン ５１：読み出しライン ５２：データ出力ライン ５３：マッチライン
Claims (8)
- 【請求項１】 行及び列に配列されたランダムアクセス
メモリセルのアレイを具備し、各列のセルに関しては、
その列の各セルに延在する複数のデータビット値入力パ
スが設けられており、各行のセルに関しては、その行の
各セルに延在する同じく複数のマッチラインパスが設け
られており、各セルは、前記複数の入力パスのそれぞれ
に供給される一組のデータビット値と、ある行のセルの
それぞれのセルに保持されたデータ値とを比較すること
ができる、同じく複数の比較回路手段を含み、かつ各セ
ルは、前記一組のそれぞれのデータビット値が前記行の
セルに保持されたそれぞれのデータビット値とマッチす
る場合に、それぞれのマッチラインパスに指示を与える
ことを特徴とする内容アドレスメモリ。 - 【請求項２】 行及び列に配列されたランダムアクセス
メモリセルのアレイを具備し、各列のセルに関しては、
その列の各セルに延在する複数のデータビット値入力パ
スが設けられており、各行のセルに関しては、その行の
各セルに延在する同じく複数のマッチラインパスが設け
られており、各セルは、前記複数の入力パスのそれぞれ
１つに供給されるデータビット値と、そのセルに保持さ
れたデータ値とを比較し、かつその比較の結果に依存し
て、それぞれのマッチラインパスに関連したスイッチ手
段の状態を制御する、同じく複数の比較回路手段を含む
ことを特徴とする内容アドレスメモリ。 - 【請求項３】 前記スイッチ手段はマッチラインパスに
予め定められた電圧を与える手段を含むことを特徴とす
る請求項２に記載の内容アドレスメモリ。 - 【請求項４】 前記スイッチ手段は、マッチラインパス
の一部分のインピーダンスを減少させる手段を含むこと
を特徴とする請求項２に記載の内容アドレスメモリ。 - 【請求項５】 行及び列に配列されたランダムアクセス
メモリセルのアレイと、該アレイのメモリセルにデータ
ビット値を選択的に記憶すると共に、前記アレイのメモ
リセルからデータビット値を選択的に読み出すための手
段とを具備し、複数のコンパランドビット値レジスタが
設けられると共に、前記メモリセルのそれぞれに、同じ
く複数の比較回路手段が設けられ、かつ前記コンパラン
ドレジスタのそれぞれ１つからそれぞれのコンパランド
ビット値を前記アレイのそれぞれの列のセルの各セルの
それぞれの比較回路手段に供給する手段と、前記アレイ
の各行のセルに関連した同じく複数のマッチライン手段
とが設けられ、これらマッチライン手段のそれぞれが、
それぞれのコンパランドレジスタからのそれぞれのビッ
ト値が関連する行のセルに記憶されたデータビット値と
マッチする場合に、指示を与えるように配列されている
ことを特徴とする内容アドレスメモリ。 - 【請求項６】 行及び列に配列されたランダムアクセス
メモリセルのアレイを具備し、各セルは、ある列の全部
のセルに延在するデータビット値入力パスに供給される
データビット値と、そのセルに保持されたデータ値とを
比較し、かつその比較の結果に依存して、ある行の全部
のセルに延在するマッチラインに関連したスイッチ手段
の状態を制御する、比較回路手段を備えている内容アド
レスメモリにおいて、 各セルが複数の比較回路手段を具備しており、前記メモ
リが、全部の行のセルに対して同じく複数のマッチライ
ンと、全部の列のセルに対して同じく複数のデータビッ
ト値入力パスとを具備することを特徴とする内容アドレ
スメモリ。 - 【請求項７】 前記スイッチ手段はマッチラインパスに
予め定められた電圧を与える手段を含むことを特徴とす
る請求項６に記載の内容アドレスメモリ。 - 【請求項８】 前記スイッチ手段は、マッチラインパス
の一部分のインピーダンスを減少させる手段を含むこと
を特徴とする請求項６に記載の内容アドレスメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB9609075.8A GB9609075D0 (en) | 1996-05-01 | 1996-05-01 | Contents addressable memories |
| GB9609075.8 | 1996-05-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055683A true JPH1055683A (ja) | 1998-02-24 |
Family
ID=10792987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9124891A Pending JPH1055683A (ja) | 1996-05-01 | 1997-04-28 | 内容アドレスメモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0805457A3 (ja) |
| JP (1) | JPH1055683A (ja) |
| GB (1) | GB9609075D0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001148195A (ja) * | 1999-09-10 | 2001-05-29 | Sibercore Technologies Inc | 連続検索サイクルを中断させない読み出し／書き込み機能を有するコンテントアドレサブルメモリ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115148250A (zh) * | 2022-08-18 | 2022-10-04 | 本征信息技术(苏州)有限公司 | 一种内容可寻址存储器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9308778D0 (en) * | 1993-04-28 | 1993-06-09 | Plessey Semiconductors Ltd | Contents addressable memory |
-
1996
- 1996-05-01 GB GBGB9609075.8A patent/GB9609075D0/en active Pending
-
1997
- 1997-04-14 EP EP97302537A patent/EP0805457A3/en not_active Withdrawn
- 1997-04-28 JP JP9124891A patent/JPH1055683A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001148195A (ja) * | 1999-09-10 | 2001-05-29 | Sibercore Technologies Inc | 連続検索サイクルを中断させない読み出し／書き込み機能を有するコンテントアドレサブルメモリ |
| JP2012074131A (ja) * | 1999-09-10 | 2012-04-12 | Core Networks Llc | 連続検索サイクルを中断させない読み出し／書き込み機能を有するコンテントアドレサブルメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0805457A2 (en) | 1997-11-05 |
| GB9609075D0 (en) | 1996-07-03 |
| EP0805457A3 (en) | 1999-03-24 |
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