JPH1055687A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1055687A JPH1055687A JP21149396A JP21149396A JPH1055687A JP H1055687 A JPH1055687 A JP H1055687A JP 21149396 A JP21149396 A JP 21149396A JP 21149396 A JP21149396 A JP 21149396A JP H1055687 A JPH1055687 A JP H1055687A
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Abstract
(57)【要約】
【課題】ディスターブ／リテンション特性を改善できる
不揮発性半導体記憶装置を実現する。 【解決手段】書き込み時は、データのページバッファ１
５への格納時にカウンタ１６で高しきい値電圧Ｖｔｈと
なる所定の複数のビットデータが“０”である個数をカ
ウントし、個数が１／２ページ以上の場合はフラグビッ
トに“０”を立て、１／２ページより低い場合には
“０”を立てて、そのフラグビットをメモリセルアレイ
１１ｃに格納し、かつフラグビットが“０”の場合は反
転データをメモリセルアレイ１１ａ，１１ｂに書き込
み、フラグビットが“１”の場合は書き込みデータを正
転状態でそのまま書き込み、読み出し時にはフラグビッ
トも読み出し、フラグビットが“０”の場合は読み出し
データの論理レベルを反転させて出力し、フラグビット
が“１”の場合は読み出しデータをそのまま出力する。
不揮発性半導体記憶装置を実現する。 【解決手段】書き込み時は、データのページバッファ１
５への格納時にカウンタ１６で高しきい値電圧Ｖｔｈと
なる所定の複数のビットデータが“０”である個数をカ
ウントし、個数が１／２ページ以上の場合はフラグビッ
トに“０”を立て、１／２ページより低い場合には
“０”を立てて、そのフラグビットをメモリセルアレイ
１１ｃに格納し、かつフラグビットが“０”の場合は反
転データをメモリセルアレイ１１ａ，１１ｂに書き込
み、フラグビットが“１”の場合は書き込みデータを正
転状態でそのまま書き込み、読み出し時にはフラグビッ
トも読み出し、フラグビットが“０”の場合は読み出し
データの論理レベルを反転させて出力し、フラグビット
が“１”の場合は読み出しデータをそのまま出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルに少な
くとも３値以上のデータを記憶する多値型の不揮発性半
導体記憶装置に関するものである。
くとも３値以上のデータを記憶する多値型の不揮発性半
導体記憶装置に関するものである。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、１個のメモリト
ランジスタに「０」、「１」の２つの値をとるデータを
記録する２値型のメモリセル構造が通常である。しか
し、最近の半導体不揮発性記憶装置の大容量化の要望に
ともない、１個のメモリトランジスタに少なくとも３値
以上のデータを記録する、いわゆる、多値型の半導体不
揮発性記憶装置が提案されている（たとえば、「Ａ Ｍ
ｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａｓｈ Ｍｅｍ
ｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜 参照）。
の半導体不揮発性記憶装置においては、１個のメモリト
ランジスタに「０」、「１」の２つの値をとるデータを
記録する２値型のメモリセル構造が通常である。しか
し、最近の半導体不揮発性記憶装置の大容量化の要望に
ともない、１個のメモリトランジスタに少なくとも３値
以上のデータを記録する、いわゆる、多値型の半導体不
揮発性記憶装置が提案されている（たとえば、「Ａ Ｍ
ｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａｓｈ Ｍｅｍ
ｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜 参照）。
【０００３】図２はＮＯＲ型フラッシュメモリにおい
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容との関係を示す図である。
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容との関係を示す図である。
【０００４】図２において、横軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分布頻度をそれぞれ表している。また、１個のメモリト
ランジスタに記録するデータを構成する２ビットデータ
の内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝
〔１，１〕，〔１，０〕，〔０，１〕，〔０，０〕の４
状態が存在する。すなわち、データ「０」、データ
「１」、データ「２」、データ「３」の４状態が存在す
る。
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分布頻度をそれぞれ表している。また、１個のメモリト
ランジスタに記録するデータを構成する２ビットデータ
の内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝
〔１，１〕，〔１，０〕，〔０，１〕，〔０，０〕の４
状態が存在する。すなわち、データ「０」、データ
「１」、データ「２」、データ「３」の４状態が存在す
る。
【０００５】一般的なＮＯＲ型フラッシュメモリの場
合、消去状態（データ「０」）から第１のプログラム状
態（データ「１」）、第２のプログラム状態（データ
「２」）、第３のプログラム状態（データ「３」）にメ
モリトランジスタをプログラムするためには、まず書き
込みデータがデータ「１」〜データ「３」のメモリトラ
ンジスタに対してビット線の電圧（ドレイン電圧）、ワ
ード線電圧（ゲート電圧）を一定のプログラム電圧に設
定した状態で書き込みを行う。その後ワード線電圧を所
定の判定レベルに設定して読み出しを行い、書き込み不
十分なメモリトランジスタがあれば再書き込みを行う。
この操作を書き込み対象メモリトランジスタがすべて書
き込み十分と判定されるまで繰り返す。次に書き込みデ
ータ「２」、書き込みデータ「３」のメモリトランジス
タにたいして同様の操作を行い、最後に書き込みデータ
「３」のメモリトランジスタに対して同様の操作を行う
ことによってしきい値電圧Ｖｔｈの制御を行う。
合、消去状態（データ「０」）から第１のプログラム状
態（データ「１」）、第２のプログラム状態（データ
「２」）、第３のプログラム状態（データ「３」）にメ
モリトランジスタをプログラムするためには、まず書き
込みデータがデータ「１」〜データ「３」のメモリトラ
ンジスタに対してビット線の電圧（ドレイン電圧）、ワ
ード線電圧（ゲート電圧）を一定のプログラム電圧に設
定した状態で書き込みを行う。その後ワード線電圧を所
定の判定レベルに設定して読み出しを行い、書き込み不
十分なメモリトランジスタがあれば再書き込みを行う。
この操作を書き込み対象メモリトランジスタがすべて書
き込み十分と判定されるまで繰り返す。次に書き込みデ
ータ「２」、書き込みデータ「３」のメモリトランジス
タにたいして同様の操作を行い、最後に書き込みデータ
「３」のメモリトランジスタに対して同様の操作を行う
ことによってしきい値電圧Ｖｔｈの制御を行う。
【０００６】
【発明が解決しようとする課題】ところで、従来の１ビ
ット／１セルのフラッシュメモリの場合、図３に示すよ
うに、高しきい値電圧Ｖｔｈ側のデータはディスターブ
(Disturb) ／リテンション(Retention) によりしきい値
電圧Ｖｔｈが図中破線で示すように多少低しきい値電圧
Ｖｔｈ側へ遷移してもワード線電圧より高ければ問題な
いためデータの保持に関しては比較的問題はなかった。
ット／１セルのフラッシュメモリの場合、図３に示すよ
うに、高しきい値電圧Ｖｔｈ側のデータはディスターブ
(Disturb) ／リテンション(Retention) によりしきい値
電圧Ｖｔｈが図中破線で示すように多少低しきい値電圧
Ｖｔｈ側へ遷移してもワード線電圧より高ければ問題な
いためデータの保持に関しては比較的問題はなかった。
【０００７】ところが、多値型メモリの場合、図４に示
すように、データの判定の境界が狭く、また紫外線消去
状態（ＵＶ）のしきい値電圧Ｖｔｈから離れたしきい値
電圧Ｖｔｈの状態、すなわち高しきい値電圧Ｖｔｈの状
態ほどディスターブ／リテンションを受けやすく、高し
きい値電圧Ｖｔｈ状態の書き込みデータが多い場合、デ
ータの保持が難しいという問題があった。
すように、データの判定の境界が狭く、また紫外線消去
状態（ＵＶ）のしきい値電圧Ｖｔｈから離れたしきい値
電圧Ｖｔｈの状態、すなわち高しきい値電圧Ｖｔｈの状
態ほどディスターブ／リテンションを受けやすく、高し
きい値電圧Ｖｔｈ状態の書き込みデータが多い場合、デ
ータの保持が難しいという問題があった。
【０００８】この問題について、図４を参照しながらさ
らに説明する。図４中で、実線は書き込み直後のしきい
値Ｖｔｈの分布、点線は読み出しディスターブ／リテン
ションを受けた場合のしきい値電圧Ｖｔｈ分布、一点鎖
線は判定レベルを示している。
らに説明する。図４中で、実線は書き込み直後のしきい
値Ｖｔｈの分布、点線は読み出しディスターブ／リテン
ションを受けた場合のしきい値電圧Ｖｔｈ分布、一点鎖
線は判定レベルを示している。
【０００９】多値化されていない場合は多少しきい値電
圧Ｖｔｈが遷移してもデータは正しく読み出されるが、
図４からわかるように、多値化されている場合はしきい
値電圧Ｖｔｈが高いデータほど読み出しが困難になる。
圧Ｖｔｈが遷移してもデータは正しく読み出されるが、
図４からわかるように、多値化されている場合はしきい
値電圧Ｖｔｈが高いデータほど読み出しが困難になる。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ディスターブ／リテンション特
性を改善することができる不揮発性半導体記憶装置を提
供することにある。
のであり、その目的は、ディスターブ／リテンション特
性を改善することができる不揮発性半導体記憶装置を提
供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリセルを複数有し、３値以上の多値データを
ページ単位でメモリセルに書き込む不揮発性半導体記憶
装置であって、書き込み時に、１ページを構成する書き
込みデータを複数に分割し、１ページ全体において当該
分割単位内におけるしきい値電圧の高い方の分布を示す
ビットデータが分割数に基づき設定した値より多いか少
ないかを判別し、その結果を示すフラグデータを生成す
る判別回路と、上記フラグデータを記憶するためのフラ
グ用メモリセルと、上記フラグデータがしきい値電圧の
高い方の分布が多いことを示す場合には、書き込みデー
タの論理レベルを反転させてメモリセルに書き込みを行
い、しきい値電圧の高い方の分布が少ないことを示す場
合には、書き込みデータを入力論理レベルのままで書き
込みを行うとともに、上記フラグ用メモリセルに上記フ
ラグデータを格納する書込回路とを有する。
め、本発明は、印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリセルを複数有し、３値以上の多値データを
ページ単位でメモリセルに書き込む不揮発性半導体記憶
装置であって、書き込み時に、１ページを構成する書き
込みデータを複数に分割し、１ページ全体において当該
分割単位内におけるしきい値電圧の高い方の分布を示す
ビットデータが分割数に基づき設定した値より多いか少
ないかを判別し、その結果を示すフラグデータを生成す
る判別回路と、上記フラグデータを記憶するためのフラ
グ用メモリセルと、上記フラグデータがしきい値電圧の
高い方の分布が多いことを示す場合には、書き込みデー
タの論理レベルを反転させてメモリセルに書き込みを行
い、しきい値電圧の高い方の分布が少ないことを示す場
合には、書き込みデータを入力論理レベルのままで書き
込みを行うとともに、上記フラグ用メモリセルに上記フ
ラグデータを格納する書込回路とを有する。
【００１２】また、読み出し時に、データと共に、上記
フラグ用メモリセルからフラグデータを読み出す読出回
路と、フラグビットがしきい値電圧の高い方の分布が多
いことを示す場合には、読み出しデータの論理レベルを
反転させて出力し、しきい値電圧の高い方の分布が少な
いことを示す場合には、読み出しデータの論理レベルを
読み出し論理レベルのままで出力する出力回路とを有す
る。
フラグ用メモリセルからフラグデータを読み出す読出回
路と、フラグビットがしきい値電圧の高い方の分布が多
いことを示す場合には、読み出しデータの論理レベルを
反転させて出力し、しきい値電圧の高い方の分布が少な
いことを示す場合には、読み出しデータの論理レベルを
読み出し論理レベルのままで出力する出力回路とを有す
る。
【００１３】本発明の不揮発性半導体記憶装置によれ
ば、ページ書き込みデータ取り込み時に、１ページを構
成する書き込みデータを複数に分割し、分割単位内にお
けるたとえばＭＳＢ（上記側ビット）の個数をカウント
し、そのカウント値に従って紫外線消去状態（ＵＶ）よ
り離れたデータの分布が多ければデータの反転を行い、
ＵＶに近いデータの分布を多くする。これにより、ディ
スターブ／リテンション特性が改善される。
ば、ページ書き込みデータ取り込み時に、１ページを構
成する書き込みデータを複数に分割し、分割単位内にお
けるたとえばＭＳＢ（上記側ビット）の個数をカウント
し、そのカウント値に従って紫外線消去状態（ＵＶ）よ
り離れたデータの分布が多ければデータの反転を行い、
ＵＶに近いデータの分布を多くする。これにより、ディ
スターブ／リテンション特性が改善される。
【００１４】
【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置の一実施形態を示すブロック構成図であ
る。この不揮発性半導体記憶装置１０は、通常のメモリ
セルアレイ１１ａ，１１ｂ、フラグ用メモリセルアレイ
１１ｃ、通常のメモリセルアレイ用書込／読出制御回路
１２ａ，１２ｂ、フラグ用のメモリセルアレイ用書込／
読出制御回路１２ｃ、入力バッファ１３−０〜１３−
３、出力バッファ１４−０〜１４−３、ページバッファ
１５、カウンタ１６、およひレベル選択回路１７により
構成されている。
導体記憶装置の一実施形態を示すブロック構成図であ
る。この不揮発性半導体記憶装置１０は、通常のメモリ
セルアレイ１１ａ，１１ｂ、フラグ用メモリセルアレイ
１１ｃ、通常のメモリセルアレイ用書込／読出制御回路
１２ａ，１２ｂ、フラグ用のメモリセルアレイ用書込／
読出制御回路１２ｃ、入力バッファ１３−０〜１３−
３、出力バッファ１４−０〜１４−３、ページバッファ
１５、カウンタ１６、およひレベル選択回路１７により
構成されている。
【００１５】メモリセルアレイ１１ａ，１１ｂは、たと
えばフローティングゲート型の不揮発性のメモリセルト
ランジスタがＮＡＮＤ型あるいはＤＩＮＯＲ(DIvided N
OR)型に少なくとも２列配列された構成を有する。メモ
リセルアレイ１１ａには、入力端子ＩＯ０，ＩＯ１から
入力された多値化データが記録され、メモリセルアレイ
１１ｂには、入力端子ＩＯ２，ＩＯ３から入力された多
値化データが記録される。
えばフローティングゲート型の不揮発性のメモリセルト
ランジスタがＮＡＮＤ型あるいはＤＩＮＯＲ(DIvided N
OR)型に少なくとも２列配列された構成を有する。メモ
リセルアレイ１１ａには、入力端子ＩＯ０，ＩＯ１から
入力された多値化データが記録され、メモリセルアレイ
１１ｂには、入力端子ＩＯ２，ＩＯ３から入力された多
値化データが記録される。
【００１６】フラグ用メモリセルアレイ１１ｃは、メモ
リセルアレイ１１ａ，１１ｂへの記録データが入力時の
論理レベル（正転状態）で記録されたか、反転された状
態で記録された否かを示すフラグビットデータが記録さ
れる。フラグビットデータは、正転状態でデータ書き込
みが行われた場合には、論理“１”、反転状態で書き込
みが行われた場合には論理“０”のデータが記録され
る。
リセルアレイ１１ａ，１１ｂへの記録データが入力時の
論理レベル（正転状態）で記録されたか、反転された状
態で記録された否かを示すフラグビットデータが記録さ
れる。フラグビットデータは、正転状態でデータ書き込
みが行われた場合には、論理“１”、反転状態で書き込
みが行われた場合には論理“０”のデータが記録され
る。
【００１７】書込／読出制御回路１２ａは、書き込み時
には、たとえばビット線毎またはビット線対毎に配置さ
れているデータラッチ回路を有し、一旦ページバッファ
１５に格納され、レベル選択回路１７の出力端子ＩＯ０
Ｎ，ＩＯ１Ｎから出力された正転状態のままの書き込み
データまたは反転データをデータラッチ回路に格納し、
メモリセルアレイ１１ａのアドレス指定されたメモリセ
ルに書き込む。また、読み出し時には、たとえばしきい
値電圧に応じて設定されたワード線電圧を順次変化させ
て選択されたメモリセルへの書き込みデータをビット線
に出力させ順次にデータバスＩＯ01，ＩＯ02を介して出
力バッファ１４−０，１４−１に出力する。
には、たとえばビット線毎またはビット線対毎に配置さ
れているデータラッチ回路を有し、一旦ページバッファ
１５に格納され、レベル選択回路１７の出力端子ＩＯ０
Ｎ，ＩＯ１Ｎから出力された正転状態のままの書き込み
データまたは反転データをデータラッチ回路に格納し、
メモリセルアレイ１１ａのアドレス指定されたメモリセ
ルに書き込む。また、読み出し時には、たとえばしきい
値電圧に応じて設定されたワード線電圧を順次変化させ
て選択されたメモリセルへの書き込みデータをビット線
に出力させ順次にデータバスＩＯ01，ＩＯ02を介して出
力バッファ１４−０，１４−１に出力する。
【００１８】書込／読出制御回路１２ｂは、書き込み時
には、たとえばビット線毎またはビット線ペア毎に配置
されているデータラッチ回路を有し、一旦ページバッフ
ァ１５に格納され、レベル選択回路１７の出力端子ＩＯ
２Ｎ，ＩＯ３Ｎから出力された正転状態のままの書き込
みデータまたは反転データをデータラッチ回路に格納
し、メモリセルアレイ１１ｂのアドレス指定されたメモ
リセルに書き込む。また、読み出し時には、たとえばし
きい値電圧に応じて設定されたワード線電圧を順次変化
させて選択されたメモリセルへの書き込みデータをビッ
ト線に出力させ順次にデータバスＩＯ03，ＩＯ04を介し
て出力バッファ１４−２，１４−３に出力する。
には、たとえばビット線毎またはビット線ペア毎に配置
されているデータラッチ回路を有し、一旦ページバッフ
ァ１５に格納され、レベル選択回路１７の出力端子ＩＯ
２Ｎ，ＩＯ３Ｎから出力された正転状態のままの書き込
みデータまたは反転データをデータラッチ回路に格納
し、メモリセルアレイ１１ｂのアドレス指定されたメモ
リセルに書き込む。また、読み出し時には、たとえばし
きい値電圧に応じて設定されたワード線電圧を順次変化
させて選択されたメモリセルへの書き込みデータをビッ
ト線に出力させ順次にデータバスＩＯ03，ＩＯ04を介し
て出力バッファ１４−２，１４−３に出力する。
【００１９】書込／読出制御回路１２ｃは、書き込み時
には、カウンタ１６から出力されたフラグビットデータ
を受けてメモリセルアレイ１１ｃの所定のメモリセルに
書き込む。読み出し時には、メモリセルアレイ１１ａ，
１１ｂからの読み出しデータに対応したフラグビットデ
ータを読み出して出力バッファ１４−０，１４−１、お
よび１４−２，１４−３に出力する。
には、カウンタ１６から出力されたフラグビットデータ
を受けてメモリセルアレイ１１ｃの所定のメモリセルに
書き込む。読み出し時には、メモリセルアレイ１１ａ，
１１ｂからの読み出しデータに対応したフラグビットデ
ータを読み出して出力バッファ１４−０，１４−１、お
よび１４−２，１４−３に出力する。
【００２０】入力バッファ１３−０は、入出力端子ＩＯ
０から入力された書き込みビットデータをページバッフ
ァ１５に入力させる。入力バッファ１３−１は、入出力
端子ＩＯ１から入力された書き込みビットデータをペー
ジバッファ１５およびカウンタ１６に入力させる。入力
バッファ１３−２は、入出力端子ＩＯ２から入力された
書き込みビットデータをページバッファ１５に入力させ
る。入力バッファ１３−３は、入出力端子ＩＯ３から入
力された書き込みビットデータをページバッファ１５お
よびカウンタ１６に入力させる。
０から入力された書き込みビットデータをページバッフ
ァ１５に入力させる。入力バッファ１３−１は、入出力
端子ＩＯ１から入力された書き込みビットデータをペー
ジバッファ１５およびカウンタ１６に入力させる。入力
バッファ１３−２は、入出力端子ＩＯ２から入力された
書き込みビットデータをページバッファ１５に入力させ
る。入力バッファ１３−３は、入出力端子ＩＯ３から入
力された書き込みビットデータをページバッファ１５お
よびカウンタ１６に入力させる。
【００２１】出力バッファ１４−０，１４−１は、読み
出し時に、書込／読出制御回路１２ａからデータバスＩ
Ｏ01，ＩＯ02に読み出されたデータをそれぞれ保持し、
書込／読出制御回路１２ｃから出力されたフラグビット
データの内容に応じて、保持データの論理レベルを正転
状態のまま、または反転させて出力端子ＩＯ０，ＩＯ１
にそれぞれ出力する。具体的には、フラグビットデータ
が論理“１”の場合には正転状態のままで出力し、フラ
グビットデータが論理“０”の場合にはレベル反転させ
て出力する。
出し時に、書込／読出制御回路１２ａからデータバスＩ
Ｏ01，ＩＯ02に読み出されたデータをそれぞれ保持し、
書込／読出制御回路１２ｃから出力されたフラグビット
データの内容に応じて、保持データの論理レベルを正転
状態のまま、または反転させて出力端子ＩＯ０，ＩＯ１
にそれぞれ出力する。具体的には、フラグビットデータ
が論理“１”の場合には正転状態のままで出力し、フラ
グビットデータが論理“０”の場合にはレベル反転させ
て出力する。
【００２２】出力バッファ１４−２，１４−３は、読み
出し時に、書込／読出制御回路１２ｂからデータバスＩ
Ｏ03，ＩＯ04に読み出されたデータをそれぞれ保持し、
書込／読出制御回路１２ｃから出力されたフラグビット
データの内容に応じて、保持データの論理レベルを正転
状態のまま、または反転させて出力端子ＩＯ２，ＩＯ３
にそれぞれ出力する。具体的には、フラグビットデータ
が論理“１”の場合には正転状態のままで出力し、フラ
グビットデータが論理“０”の場合には論理レベルを反
転させて出力する。
出し時に、書込／読出制御回路１２ｂからデータバスＩ
Ｏ03，ＩＯ04に読み出されたデータをそれぞれ保持し、
書込／読出制御回路１２ｃから出力されたフラグビット
データの内容に応じて、保持データの論理レベルを正転
状態のまま、または反転させて出力端子ＩＯ２，ＩＯ３
にそれぞれ出力する。具体的には、フラグビットデータ
が論理“１”の場合には正転状態のままで出力し、フラ
グビットデータが論理“０”の場合には論理レベルを反
転させて出力する。
【００２３】ページバッファ１５は、入力バッファを介
したｎビット（本実施形態では４ビット）の書き込みデ
ータを格納する。
したｎビット（本実施形態では４ビット）の書き込みデ
ータを格納する。
【００２４】カウンタ１６は、書き込み時に、書き込み
データをページバッファ１５に格納する際に高しきい値
電圧、本例では入出力端子ＩＯ１とＩＯ３に入力された
書き込みビットデータが“０”である個数をカウント
し、その個数が２分の１ページ以上（本実施形態では個
数「２」）場合には、たとえば論理“０”、その個数が
２分の１ページより少ない（本実施形態では個数「１」
または「０」）場合には論理“１”のフラグビットデー
タＳ１６をレベル選択回路１７およびバスＩＯ05を介し
て書込／読出制御回路１２ｃに出力する。
データをページバッファ１５に格納する際に高しきい値
電圧、本例では入出力端子ＩＯ１とＩＯ３に入力された
書き込みビットデータが“０”である個数をカウント
し、その個数が２分の１ページ以上（本実施形態では個
数「２」）場合には、たとえば論理“０”、その個数が
２分の１ページより少ない（本実施形態では個数「１」
または「０」）場合には論理“１”のフラグビットデー
タＳ１６をレベル選択回路１７およびバスＩＯ05を介し
て書込／読出制御回路１２ｃに出力する。
【００２５】レベル選択回路１７は、フラグビットデー
タＳ１６が“１”の場合にはページバッファ１５に格納
されている書き込みデータの論理レベルを正転状態のま
まで、フラグビットデータＳ１６が“０”の場合にはペ
ージバッファ１５に格納されている書き込みデータの論
理レベルを反転させて出力端子ＩＯ０Ｎ，ＩＯ１Ｎ，Ｉ
Ｏ２Ｎ，ＩＯ３ＮからデータバスＩＯ01，ＩＯ02，ＩＯ
03，ＩＯ04に出力する。
タＳ１６が“１”の場合にはページバッファ１５に格納
されている書き込みデータの論理レベルを正転状態のま
まで、フラグビットデータＳ１６が“０”の場合にはペ
ージバッファ１５に格納されている書き込みデータの論
理レベルを反転させて出力端子ＩＯ０Ｎ，ＩＯ１Ｎ，Ｉ
Ｏ２Ｎ，ＩＯ３ＮからデータバスＩＯ01，ＩＯ02，ＩＯ
03，ＩＯ04に出力する。
【００２６】本実施形態の不揮発性半導体記憶装置で
は、書き込み時は、図２に示す低しきい値電圧側が安定
状態にあることに着目して、ページバッファ格納時に高
しきい値電圧Ｖｔｈとなるデータ、本例ではＩＯ１とＩ
Ｏ３が“０”である個数をカウントし、その個数が２分
の１ページより多ければ、たとえばフラグビットに
“０”を立てて、そのフラグビットを書込／読出制御回
路１２ｃの書き込みデータラッチ回路に格納する。そし
て、書き込みデータの反転データを書込／読出制御回路
１２ａ，１２ｂのデータラッチ回路に格納して書き込み
を行う。これにより低しきい値電圧Ｖｔｈ側のデータが
多くなり、ディスターブ／リテンション特性を改善する
ようにしている。
は、書き込み時は、図２に示す低しきい値電圧側が安定
状態にあることに着目して、ページバッファ格納時に高
しきい値電圧Ｖｔｈとなるデータ、本例ではＩＯ１とＩ
Ｏ３が“０”である個数をカウントし、その個数が２分
の１ページより多ければ、たとえばフラグビットに
“０”を立てて、そのフラグビットを書込／読出制御回
路１２ｃの書き込みデータラッチ回路に格納する。そし
て、書き込みデータの反転データを書込／読出制御回路
１２ａ，１２ｂのデータラッチ回路に格納して書き込み
を行う。これにより低しきい値電圧Ｖｔｈ側のデータが
多くなり、ディスターブ／リテンション特性を改善する
ようにしている。
【００２７】以下に、上記構成による具体的な動作につ
いて説明する。まず、書き込み動作について説明する。
入力端子ＩＯ０〜ＩＯ３から入力され、入力バッファ１
３−０〜１３−３を介した書き込みデータは、一旦ペー
ジバッファに格納される。また、入力バッファ１３−
１，１３−３に入力された書き込みビットデータはカウ
ンタ１６に入力される。
いて説明する。まず、書き込み動作について説明する。
入力端子ＩＯ０〜ＩＯ３から入力され、入力バッファ１
３−０〜１３−３を介した書き込みデータは、一旦ペー
ジバッファに格納される。また、入力バッファ１３−
１，１３−３に入力された書き込みビットデータはカウ
ンタ１６に入力される。
【００２８】カウンタ１６では、入出力端子ＩＯ１とＩ
Ｏ３に入力された書き込みビットデータが“０”である
個数がカウントされ、その個数が２分の１ページ以上で
ある「２」の場合には、たとえば論理“０”、その個数
が２分の１ページより少ない、「１」または「０」の場
合には論理“１”のフラグビットデータＳ１６が生成さ
れてレベル選択回路１７およびバスＩＯ05を介して書込
／読出制御回路１２ｃに出力される。
Ｏ３に入力された書き込みビットデータが“０”である
個数がカウントされ、その個数が２分の１ページ以上で
ある「２」の場合には、たとえば論理“０”、その個数
が２分の１ページより少ない、「１」または「０」の場
合には論理“１”のフラグビットデータＳ１６が生成さ
れてレベル選択回路１７およびバスＩＯ05を介して書込
／読出制御回路１２ｃに出力される。
【００２９】レベル選択回路１７では、フラグビットデ
ータＳ１６が“１”の場合にはページバッファ１５に格
納されている書き込みデータが、その論理レベルを正転
状態のままで出力端子ＩＯ０Ｎ，ＩＯ１Ｎ，ＩＯ２Ｎ，
ＩＯ３ＮからデータバスＩＯ01，ＩＯ02，ＩＯ03，ＩＯ
04に出力される。一方、フラグビットデータＳ１６が
“０”の場合にはページバッファ１５に格納されている
書き込みデータの論理レベルが反転され、その反転デー
タが出力端子ＩＯ０Ｎ，ＩＯ１Ｎ，ＩＯ２Ｎ，ＩＯ３Ｎ
からデータバスＩＯ01，ＩＯ02，ＩＯ03，ＩＯ04に出力
される。そして、書き込みビットデータは、対応する書
込／読出制御回路１２ａ，１２ｂに入力される。
ータＳ１６が“１”の場合にはページバッファ１５に格
納されている書き込みデータが、その論理レベルを正転
状態のままで出力端子ＩＯ０Ｎ，ＩＯ１Ｎ，ＩＯ２Ｎ，
ＩＯ３ＮからデータバスＩＯ01，ＩＯ02，ＩＯ03，ＩＯ
04に出力される。一方、フラグビットデータＳ１６が
“０”の場合にはページバッファ１５に格納されている
書き込みデータの論理レベルが反転され、その反転デー
タが出力端子ＩＯ０Ｎ，ＩＯ１Ｎ，ＩＯ２Ｎ，ＩＯ３Ｎ
からデータバスＩＯ01，ＩＯ02，ＩＯ03，ＩＯ04に出力
される。そして、書き込みビットデータは、対応する書
込／読出制御回路１２ａ，１２ｂに入力される。
【００３０】書込／読出制御回路１２ａでは、レベル選
択回路１７の出力端子ＩＯ０Ｎ，ＩＯ１Ｎから出力され
た正転状態のままの書き込みデータまたは反転データが
データラッチ回路に格納され、メモリセルアレイ１１ａ
のアドレス指定されたメモリセルに書き込まれる。同様
に、書込／読出制御回路１２ｂでは、レベル選択回路１
７の出力端子ＩＯ２Ｎ，ＩＯ３Ｎから出力された正転状
態のままの書き込みデータまたは反転データがデータラ
ッチ回路に格納され、メモリセルアレイ１１ｂのアドレ
ス指定されたメモリセルに書き込まれる。
択回路１７の出力端子ＩＯ０Ｎ，ＩＯ１Ｎから出力され
た正転状態のままの書き込みデータまたは反転データが
データラッチ回路に格納され、メモリセルアレイ１１ａ
のアドレス指定されたメモリセルに書き込まれる。同様
に、書込／読出制御回路１２ｂでは、レベル選択回路１
７の出力端子ＩＯ２Ｎ，ＩＯ３Ｎから出力された正転状
態のままの書き込みデータまたは反転データがデータラ
ッチ回路に格納され、メモリセルアレイ１１ｂのアドレ
ス指定されたメモリセルに書き込まれる。
【００３１】また、このとき、書込／読出制御回路１２
ｃでは、カウンタ１６からのフラグビットデータがラッ
チ回路に格納され、対応するリセルアレイ１１ｃに、メ
モリセルアレイ１１ａ，１１ｂへの記録データが入力時
のレベル（正転状態）で記録されたか、反転された状態
で記録された否かを示すフラグビットデータが記録され
る。
ｃでは、カウンタ１６からのフラグビットデータがラッ
チ回路に格納され、対応するリセルアレイ１１ｃに、メ
モリセルアレイ１１ａ，１１ｂへの記録データが入力時
のレベル（正転状態）で記録されたか、反転された状態
で記録された否かを示すフラグビットデータが記録され
る。
【００３２】次に、読み出し動作について説明する。書
込／読出制御回路１２ａ，１２ｂにおいて、たとえばし
きい値電圧に応じて設定されたワード線電圧を順次変化
させて選択されたメモリセルへの書き込みデータをビッ
ト線に出力させ順次に出力バッファ１４−０，１４−
１、および１４−２，１４−３に出力させる。このと
き、書込／読出制御回路１２ｃにおいて、メモリセルア
レイ１１ａ，１１ｂからの読み出しデータに対応したフ
ラグビットデータが読み出されて出力バッファ１４−
０，１４−１、および１４−２，１４−３に出力され
る。
込／読出制御回路１２ａ，１２ｂにおいて、たとえばし
きい値電圧に応じて設定されたワード線電圧を順次変化
させて選択されたメモリセルへの書き込みデータをビッ
ト線に出力させ順次に出力バッファ１４−０，１４−
１、および１４−２，１４−３に出力させる。このと
き、書込／読出制御回路１２ｃにおいて、メモリセルア
レイ１１ａ，１１ｂからの読み出しデータに対応したフ
ラグビットデータが読み出されて出力バッファ１４−
０，１４−１、および１４−２，１４−３に出力され
る。
【００３３】出力バッファ１４−０，１４−１および１
４−２，１４−３では、フラグビットデータが“０”の
場合、メモリセルに格納されているデータは反転データ
であると判断して、読み出しデータの論理レベルが反転
されて出力される。一方、フラグビットデータが“１”
の場合、読み出しデータは読み出し論理レベルのまま出
力される。
４−２，１４−３では、フラグビットデータが“０”の
場合、メモリセルに格納されているデータは反転データ
であると判断して、読み出しデータの論理レベルが反転
されて出力される。一方、フラグビットデータが“１”
の場合、読み出しデータは読み出し論理レベルのまま出
力される。
【００３４】以上説明したように、本実施形態によれ
ば、書き込み時は、書き込みデータのページバッファ１
５への格納時にカウンタ１６において、高しきい値電圧
Ｖｔｈとなる所定の複数のビットデータが“０”である
個数をカウントし、その個数が２分の１ページ以上の場
合は、フラグビットに“０”を立て、２分の１ページよ
り低い場合には“０”を立てて、そのフラグビットを書
込／読出制御回路１２ｃによりメモリセルアレイ１１ｃ
に格納するとともに、フラグビットが“０”の場合は書
き込みデータの反転データを書込／読出制御回路１２
ａ，１２ｂによりメモリセルアレイ１１ａ，１１ｂに書
き込み、フラグビットが“１”の場合は書き込みデータ
を正転状態のままでそのまま書き込み、読み出し時には
フラグビットも同時に読み出し、フラグビットが“０”
の場合は読み出しデータの論理レベルを反転させて出力
し、フラグビットが“１”の場合は読み出しデータをそ
のまま出力するようにしたので、低しきい値電圧Ｖｔｈ
側のデータが多くなり、ディスターブ／リテンション特
性を改善することができる。
ば、書き込み時は、書き込みデータのページバッファ１
５への格納時にカウンタ１６において、高しきい値電圧
Ｖｔｈとなる所定の複数のビットデータが“０”である
個数をカウントし、その個数が２分の１ページ以上の場
合は、フラグビットに“０”を立て、２分の１ページよ
り低い場合には“０”を立てて、そのフラグビットを書
込／読出制御回路１２ｃによりメモリセルアレイ１１ｃ
に格納するとともに、フラグビットが“０”の場合は書
き込みデータの反転データを書込／読出制御回路１２
ａ，１２ｂによりメモリセルアレイ１１ａ，１１ｂに書
き込み、フラグビットが“１”の場合は書き込みデータ
を正転状態のままでそのまま書き込み、読み出し時には
フラグビットも同時に読み出し、フラグビットが“０”
の場合は読み出しデータの論理レベルを反転させて出力
し、フラグビットが“１”の場合は読み出しデータをそ
のまま出力するようにしたので、低しきい値電圧Ｖｔｈ
側のデータが多くなり、ディスターブ／リテンション特
性を改善することができる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
ディスターブ／リテンション特性を改善することができ
る不揮発性半導体記憶装置を実現できる。
ディスターブ／リテンション特性を改善することができ
る不揮発性半導体記憶装置を実現できる。
【図１】本発明に係る半導体不揮発性記憶装置の一実施
形態を示すブロック構成図である。
形態を示すブロック構成図である。
【図２】ＮＡＮＤ型フラッシュメモリにおいて、１個の
メモリトランジスタに２ビットからなり４値をとるデー
タを記録する場合の、しきい値電圧Ｖｔｈレベルとデー
タ内容との関係を示す図である。
メモリトランジスタに２ビットからなり４値をとるデー
タを記録する場合の、しきい値電圧Ｖｔｈレベルとデー
タ内容との関係を示す図である。
【図３】２値型メモリのデイスターブやリテンションの
影響を説明するための図である。
影響を説明するための図である。
【図４】４値型メモリのデイスターブやリテンションの
影響を説明するための図である。
影響を説明するための図である。
１０…不揮発性半導体記憶装置、１１ａ，１１ｂ…メモ
リセルアレイ、１１ｃ…フラグ用メモリセルアレイ、１
２ａ，１２ｂ…通常のメモリセルアレイ用書込／読出制
御回路、１２ｃ…フラグ用のメモリセルアレイ用書込／
読出制御回路、１３−０〜１３−３…入力バッファ、１
４−０〜１４−３…出力バッファページ、１５…バッフ
ァ、１６…カウンタ、１７…レベル選択回路。
リセルアレイ、１１ｃ…フラグ用メモリセルアレイ、１
２ａ，１２ｂ…通常のメモリセルアレイ用書込／読出制
御回路、１２ｃ…フラグ用のメモリセルアレイ用書込／
読出制御回路、１３−０〜１３−３…入力バッファ、１
４−０〜１４−３…出力バッファページ、１５…バッフ
ァ、１６…カウンタ、１７…レベル選択回路。
Claims (6)
- 【請求項１】 印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリセルを複数有し、３値以上の多値データを
ページ単位でメモリセルに書き込む不揮発性半導体記憶
装置であって、 書き込み時に、１ページを構成する書き込みデータを複
数に分割し、１ページ全体において当該分割単位内にお
けるしきい値電圧の高い方の分布を示すビットデータが
分割数に基づき設定した値より多いか少ないかを判別
し、その結果を示すフラグデータを生成する判別回路
と、 上記フラグデータを記憶するためのフラグ用メモリセル
と、 上記フラグデータがしきい値電圧の高い方の分布が多い
ことを示す場合には、書き込みデータの論理レベルを反
転させてメモリセルに書き込みを行い、しきい値電圧の
高い方の分布が少ないことを示す場合には、書き込みデ
ータを入力論理レベルのままで書き込みを行うととも
に、上記フラグ用メモリセルに上記フラグデータを格納
する書込回路とを有する不揮発性半導体記憶装置。 - 【請求項２】 読み出し時に、データと共に、上記フラ
グ用メモリセルからフラグデータを読み出す読出回路
と、 フラグビットがしきい値電圧の高い方の分布が多いこと
を示す場合には、読み出しデータの論理レベルを反転さ
せて出力し、しきい値電圧の高い方の分布が少ないこと
を示す場合には、読み出しデータの論理レベルを読み出
し論理レベルのままで出力する出力回路とを有する請求
項１記載の不揮発性半導体記憶装置。 - 【請求項３】 上記判別回路の設定値は、１ページ全体
におけるしきい値電圧の高い方の分布を示すビットデー
タの総数の半数である請求項１記載の不揮発性半導体記
憶装置。 - 【請求項４】 印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリセルを複数有し、３値以上の多値データを
ページ単位でメモリセルに書き込む不揮発性半導体記憶
装置であって、 書き込み時に、入力書き込みデータを格納するページバ
ッファと、 １ページを構成する書き込みデータを複数に分割し、１
ページ全体において当該分割単位内におけるしきい値電
圧の高い方の分布を示すビットデータ数を計数し、計数
値があらかじめ設定した値以上であるか否かを示すフラ
グデータを生成するカウンタと、 上記フラグデータを記憶するためのフラグ用メモリセル
と上記フラグデータがしきい値電圧の高い方の分布が多
いことを示す場合には、上記ページバッファに格納され
た書き込みデータの論理レベルを反転させてメモリセル
に書き込みを行い、しきい値電圧の高い方の分布が少な
いことを示す場合には、上記ページバッファに格納され
た書き込みデータを入力論理レベルままで書き込みを行
う書込回路と、 を有する不揮発性半導体記憶装置。 - 【請求項５】 読み出し時に、データと共に、上記フラ
グ用メモリセルからフラグデータを読み出す読出回路
と、 フラグビットがしきい値電圧の高い方の分布が多いこと
を示す場合には、読み出しデータの論理レベルを反転さ
せて出力し、しきい値電圧の高い方の分布が少ないこと
を示す場合には、読み出しデータの論理レベルを読み出
し論理レベルのままで出力する出力回路とを有する請求
項４記載の不揮発性半導体記憶装置。 - 【請求項６】 上記カウンタの設定値は、１ページ全体
におけるしきい値電圧の高い方の分布を示すビットデー
タの総数の半数である請求項４記載の不揮発性半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21149396A JPH1055687A (ja) | 1996-08-09 | 1996-08-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21149396A JPH1055687A (ja) | 1996-08-09 | 1996-08-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055687A true JPH1055687A (ja) | 1998-02-24 |
Family
ID=16606869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21149396A Pending JPH1055687A (ja) | 1996-08-09 | 1996-08-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1055687A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321164B1 (ko) * | 1999-12-30 | 2002-03-18 | 박종섭 | 메모리 소자의 데이터 기입 및 독출 제어방법 및 회로 |
| KR100329950B1 (ko) * | 1998-12-25 | 2002-03-27 | 니시무로 타이죠 | 반도체 기억 장치 및 그 기억 방법 |
| JP2008204528A (ja) * | 2007-02-19 | 2008-09-04 | Megachips Lsi Solutions Inc | メモリ制御方法およびメモリシステム |
| JP2008217963A (ja) * | 2006-12-04 | 2008-09-18 | Qimonda North America Corp | マルチビット抵抗メモリ |
| JP2009037676A (ja) * | 2007-07-31 | 2009-02-19 | Toshiba Corp | 半導体記憶装置 |
| JP2009524176A (ja) * | 2006-01-20 | 2009-06-25 | マーベル ワールド トレード リミテッド | フラッシュメモリにおける誤り訂正のための方法およびシステム |
| JP2009217922A (ja) * | 2008-02-15 | 2009-09-24 | Toshiba Corp | データ記憶システム |
| JP2010541122A (ja) * | 2007-10-08 | 2010-12-24 | サムスン エレクトロニクス カンパニー リミテッド | マルチビットプログラミングのための装置および方法 |
| JP2011526398A (ja) * | 2008-07-02 | 2011-10-06 | モサイド・テクノロジーズ・インコーポレーテッド | 極性制御部を有するセル当たり複数ビット（ｍｂｃ）不揮発性メモリ装置およびメモリシステムとその書込み方法 |
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| US8295084B2 (en) | 2009-06-15 | 2012-10-23 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related programming method |
| US8301978B2 (en) | 2008-05-23 | 2012-10-30 | Samsung Electronics Co., Ltd. | Memory device and method of storing data with error correction using codewords |
-
1996
- 1996-08-09 JP JP21149396A patent/JPH1055687A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329950B1 (ko) * | 1998-12-25 | 2002-03-27 | 니시무로 타이죠 | 반도체 기억 장치 및 그 기억 방법 |
| KR100321164B1 (ko) * | 1999-12-30 | 2002-03-18 | 박종섭 | 메모리 소자의 데이터 기입 및 독출 제어방법 및 회로 |
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| JP2009037676A (ja) * | 2007-07-31 | 2009-02-19 | Toshiba Corp | 半導体記憶装置 |
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| US8543892B2 (en) | 2008-05-23 | 2013-09-24 | Samsung Electronics Co., Ltd. | Memory device and method of storing data with error correction using codewords |
| US8218371B2 (en) | 2008-06-17 | 2012-07-10 | Samsung Electronics Co., Ltd. | Multi-bit flash memory device and method of analyzing flag cells of the same |
| JP2011526398A (ja) * | 2008-07-02 | 2011-10-06 | モサイド・テクノロジーズ・インコーポレーテッド | 極性制御部を有するセル当たり複数ビット（ｍｂｃ）不揮発性メモリ装置およびメモリシステムとその書込み方法 |
| JP2014038691A (ja) * | 2008-07-02 | 2014-02-27 | Conversant Intellectual Property Management Inc | セル当たり複数ビット（ｍｂｃ）不揮発性メモリ内のデータを読み出す方法、メモリコントローラおよびシステム |
| US8724382B2 (en) | 2008-07-02 | 2014-05-13 | Conversant Intellectual Property Management Inc. | Multiple-bit per cell (MBC) non-volatile memory apparatus and system having polarity control and method of programming same |
| US8724384B2 (en) | 2008-07-02 | 2014-05-13 | Conversant Intellectual Property Management Inc. | Multiple-bit per cell (MBC) non-volatile memory apparatus and system having polarity control and method of programming same |
| JP2015064925A (ja) * | 2008-07-02 | 2015-04-09 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． | セル当たり複数ビット（ｍｂｃ）不揮発性メモリ内のデータを読み出す方法、メモリコントローラおよびシステム |
| CN104599710A (zh) * | 2008-07-02 | 2015-05-06 | 考文森智财管理公司 | 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法 |
| CN104599710B (zh) * | 2008-07-02 | 2018-01-16 | 考文森智财管理公司 | 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法 |
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