JPH1055984A - チタンケイ化の注入による強化 - Google Patents
チタンケイ化の注入による強化Info
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴトランジスタを形成する低抵抗
の細いケイ化ポリシリコン線を形成する方法を提供す
る。 【解決手段】 半導体本体（１２）の上にポリシリコン
線（１８）を形成し、その上にチタン層（２６）を堆積
させる。チタンの堆積の前か、またはチタンの堆積後の
反応段階の前に、後のケイ化反応に害を与えないガスを
用いて注入を行う。ガスとしては、たとえばアルゴン、
クリプトン、キセノン、ネオンなどの貴元素ガスを用い
る。次にチタンをポリシリコン線（１８）と反応させて
ケイ化チタン（２７）を形成する。ガス注入によりケイ
化チタン（２７）のＣ４９粒子の寸法は減少し、そのた
めＣ５４相への変換が容易になる。最後にアニーリング
を行って、ケイ化チタン（２７）をＣ４９相からＣ５４
相に変換する。
の細いケイ化ポリシリコン線を形成する方法を提供す
る。 【解決手段】 半導体本体（１２）の上にポリシリコン
線（１８）を形成し、その上にチタン層（２６）を堆積
させる。チタンの堆積の前か、またはチタンの堆積後の
反応段階の前に、後のケイ化反応に害を与えないガスを
用いて注入を行う。ガスとしては、たとえばアルゴン、
クリプトン、キセノン、ネオンなどの貴元素ガスを用い
る。次にチタンをポリシリコン線（１８）と反応させて
ケイ化チタン（２７）を形成する。ガス注入によりケイ
化チタン（２７）のＣ４９粒子の寸法は減少し、そのた
めＣ５４相への変換が容易になる。最後にアニーリング
を行って、ケイ化チタン（２７）をＣ４９相からＣ５４
相に変換する。
Description
【０００１】
【発明の属する技術分野】この発明は一般に半導体処理
に関し、より特定するとケイ化チタンの形成に関する。
に関し、より特定するとケイ化チタンの形成に関する。
【０００２】
【従来の技術】半導体技術が進むに従って、ＭＯＳＦＥ
Ｔトランジスタのゲートを形成するのに用いるポリシリ
コン線の抵抗が許容できいほど高くなる。そのため、一
般にケイ化物（たとえばケイ化チタン）をポリシリコン
線に加えて抵抗を減らす。自動調整（サリサイド(salic
ide)）工程では、構造の上にチタン層を堆積させ、窒素
の雰囲気内において約６５０−７５０℃で反応させる。
チタン層はポリシリコン線および／またはソース／ドレ
ン領域のシリコンと反応してケイ化チタンを形成し、窒
素の雰囲気と反応して窒化チタン層を形成する。次に窒
化チタンおよびすべての未反応チタンを除去する。次に
８００−９００℃付近でアニールしてシート抵抗を減ら
し、ケイ化チタン層を安定化する（すなわちＣ４９相ケ
イ化チタンを低抵抗のＣ５４相に変換する）。
Ｔトランジスタのゲートを形成するのに用いるポリシリ
コン線の抵抗が許容できいほど高くなる。そのため、一
般にケイ化物（たとえばケイ化チタン）をポリシリコン
線に加えて抵抗を減らす。自動調整（サリサイド(salic
ide)）工程では、構造の上にチタン層を堆積させ、窒素
の雰囲気内において約６５０−７５０℃で反応させる。
チタン層はポリシリコン線および／またはソース／ドレ
ン領域のシリコンと反応してケイ化チタンを形成し、窒
素の雰囲気と反応して窒化チタン層を形成する。次に窒
化チタンおよびすべての未反応チタンを除去する。次に
８００−９００℃付近でアニールしてシート抵抗を減ら
し、ケイ化チタン層を安定化する（すなわちＣ４９相ケ
イ化チタンを低抵抗のＣ５４相に変換する）。
【０００３】
【発明が解決しようとする課題】ケイ化チタンの低抵抗
Ｃ５４相は高抵抗Ｃ４９相より好ましい。しかしデバイ
スの寸法が小さくなるにつれてＣ４９相をＣ５４相に変
換するのが困難になるので、０．２５μｍ以下のＣＭＯ
Ｓ技術において低抵抗のケイ化チタンシートを形成する
のは非常に困難である。このような限界を克服する１つ
の方法として提案されているのは、チタンを堆積させる
前に砒素を注入することである。砒素を注入すると細い
線幅効果が減少する。しかし注入段階でマスクを用いな
いと、砒素はＣＭＯＳデバイスのＰＭＯＳ領域を逆ドー
プ(counterdope) する。逆ドーピングは好ましくなく、
ソース／ドレン接触抵抗に高ケイ化物などの問題を生じ
る。したがって砒素注入に関連する問題なしに、ケイ化
チタンの有用性を０．２５μｍ以下の技術にまで拡張す
る必要がある。
Ｃ５４相は高抵抗Ｃ４９相より好ましい。しかしデバイ
スの寸法が小さくなるにつれてＣ４９相をＣ５４相に変
換するのが困難になるので、０．２５μｍ以下のＣＭＯ
Ｓ技術において低抵抗のケイ化チタンシートを形成する
のは非常に困難である。このような限界を克服する１つ
の方法として提案されているのは、チタンを堆積させる
前に砒素を注入することである。砒素を注入すると細い
線幅効果が減少する。しかし注入段階でマスクを用いな
いと、砒素はＣＭＯＳデバイスのＰＭＯＳ領域を逆ドー
プ(counterdope) する。逆ドーピングは好ましくなく、
ソース／ドレン接触抵抗に高ケイ化物などの問題を生じ
る。したがって砒素注入に関連する問題なしに、ケイ化
チタンの有用性を０．２５μｍ以下の技術にまで拡張す
る必要がある。
【０００４】
【課題を解決するための手段】細いケイ化ポリシリコン
線を形成する方法をここに開示する。半導体本体上にポ
リシリコン線を形成し、構造上にチタン層を堆積させ
る。チタンの堆積の前か、またはチタン堆積後の反応段
階の前に、後のケイ化反応に害を与えないガスを用いて
注入を行う。ガスとしては、たとえばアルゴン、クリプ
トン、キセノン、ネオンなどの貴元素ガスを用いる。次
にチタンとポリシリコン線とを反応させてケイ化チタン
を形成する。最後にアニーリングを行って、ケイ化チタ
ンをＣ４９相をＣ５４相に変換する。
線を形成する方法をここに開示する。半導体本体上にポ
リシリコン線を形成し、構造上にチタン層を堆積させ
る。チタンの堆積の前か、またはチタン堆積後の反応段
階の前に、後のケイ化反応に害を与えないガスを用いて
注入を行う。ガスとしては、たとえばアルゴン、クリプ
トン、キセノン、ネオンなどの貴元素ガスを用いる。次
にチタンとポリシリコン線とを反応させてケイ化チタン
を形成する。最後にアニーリングを行って、ケイ化チタ
ンをＣ４９相をＣ５４相に変換する。
【０００５】この発明の利点は、低いシート抵抗を持つ
細いケイ化シリコン線を提供することである。この発明
の別の利点は、従来の技術に見られる化学反応／ドーピ
ングの影響のない、低いシート抵抗を持つ細いケイ化シ
リコン線を提供することである。これらの利点は、この
明細書と図面を参照すれば当業者には明らかである。
細いケイ化シリコン線を提供することである。この発明
の別の利点は、従来の技術に見られる化学反応／ドーピ
ングの影響のない、低いシート抵抗を持つ細いケイ化シ
リコン線を提供することである。これらの利点は、この
明細書と図面を参照すれば当業者には明らかである。
【０００６】
【発明の実施の形態】デバイスの寸法が小さくなるに従
って、サブミクロン領域で線幅を減少させるとケイ化チ
タン工程後の細いケイ化ポリシリコン線のシート抵抗が
増加する。これは細い線幅効果として知られている。最
小寸法が０．２５μｍより大きいデバイスでは、急熱処
理により細い幅効果の問題は解決する。しかしデバイス
の寸法は現在では０．２５μｍ以下である。ここではこ
の発明を、ＭＯＳＦＥＴ工程の流れに関連して説明す
る。しかしこれは細いケイ化チタン線に一般に適用され
る。この発明は、チタンの堆積の前か、または堆積後の
反応の前に、ケイ化工程に害を与えないガス注入を行う
プレアモルファス化(pre-amorphization) 注入を用い
る。ガスとしてはたとえば貴元素の１つを用いるが、こ
のガスはドーパントとして作用しないのでマスキング段
階は必要ない。さらに、ガスとケイ化物の間には化学反
応は起こらない。プレアモルファス化注入により、０．
２５μｍ以下の寸法のデバイスにおいて細い線幅効果が
減少する。
って、サブミクロン領域で線幅を減少させるとケイ化チ
タン工程後の細いケイ化ポリシリコン線のシート抵抗が
増加する。これは細い線幅効果として知られている。最
小寸法が０．２５μｍより大きいデバイスでは、急熱処
理により細い幅効果の問題は解決する。しかしデバイス
の寸法は現在では０．２５μｍ以下である。ここではこ
の発明を、ＭＯＳＦＥＴ工程の流れに関連して説明す
る。しかしこれは細いケイ化チタン線に一般に適用され
る。この発明は、チタンの堆積の前か、または堆積後の
反応の前に、ケイ化工程に害を与えないガス注入を行う
プレアモルファス化(pre-amorphization) 注入を用い
る。ガスとしてはたとえば貴元素の１つを用いるが、こ
のガスはドーパントとして作用しないのでマスキング段
階は必要ない。さらに、ガスとケイ化物の間には化学反
応は起こらない。プレアモルファス化注入により、０．
２５μｍ以下の寸法のデバイスにおいて細い線幅効果が
減少する。
【０００７】
【実施例】この発明の第１実施態様である細いケイ化ポ
リシリコン線を形成する方法を、図１ａ−図１ｅを参照
して詳細に説明する。図１ａはソース／ドレンアニーリ
ングにより処理したトランジスタ１０の断面である。ト
ランジスタ１０は半導体本体１２の中に形成され、ソー
ス／ドレン領域１４と、軽くドープしたドレン拡張部１
５と、ゲート酸化物１６と、ポリシリコンゲート電極１
８を備える。側壁誘電体２０をゲート酸化物１６とポリ
シリコンゲート電極１８の上に設ける。実際はポリシリ
コンゲート電極１８は、いくつかのトランジスタのゲー
ト電極を形成する長細いポリシリコン線である。デバイ
スの寸法が小さくなるに従って、ポリシリコンゲート電
極１８の幅は０．２５μｍ以下になる。
リシリコン線を形成する方法を、図１ａ−図１ｅを参照
して詳細に説明する。図１ａはソース／ドレンアニーリ
ングにより処理したトランジスタ１０の断面である。ト
ランジスタ１０は半導体本体１２の中に形成され、ソー
ス／ドレン領域１４と、軽くドープしたドレン拡張部１
５と、ゲート酸化物１６と、ポリシリコンゲート電極１
８を備える。側壁誘電体２０をゲート酸化物１６とポリ
シリコンゲート電極１８の上に設ける。実際はポリシリ
コンゲート電極１８は、いくつかのトランジスタのゲー
ト電極を形成する長細いポリシリコン線である。デバイ
スの寸法が小さくなるに従って、ポリシリコンゲート電
極１８の幅は０．２５μｍ以下になる。
【０００８】図１ｂに示すように、次にブランケット注
入を行う。この注入は後のケイ化反応に害を与えない不
活性ガスの注入である。用いるガスは、たとえばアルゴ
ン、キセノン、ネオン、クリプトンなどの貴元素であ
る。シリコンは不完全結晶( 格子欠陥：interstitials)
を生じるので、用いてはならない。水素とヘリウムは恐
らく軽すぎて効果がない。ドーパントではない、ケイ化
反応に害を与えない不活性ガスを用いると、ＣＭＯＳデ
バイスのＰＭＯＳ領域の逆ドーピングも、ＰＭＯＳ領域
の逆ドーピングを避けるためのマスキングの必要性もな
くなる。
入を行う。この注入は後のケイ化反応に害を与えない不
活性ガスの注入である。用いるガスは、たとえばアルゴ
ン、キセノン、ネオン、クリプトンなどの貴元素であ
る。シリコンは不完全結晶( 格子欠陥：interstitials)
を生じるので、用いてはならない。水素とヘリウムは恐
らく軽すぎて効果がない。ドーパントではない、ケイ化
反応に害を与えない不活性ガスを用いると、ＣＭＯＳデ
バイスのＰＭＯＳ領域の逆ドーピングも、ＰＭＯＳ領域
の逆ドーピングを避けるためのマスキングの必要性もな
くなる。
【０００９】注入により、ポリシリコンゲート電極１８
とソース／ドレン領域１４の表面はアモルファス化す
る。注入のドーズ量は３Ｅ１４／ｃｍ2 以上の程度であ
る。しかしドーズ量は、後のケイ化物と酸素との反応を
妨げる可能性のある、遮へい層２４からのノックオンす
なわちイオン混合を生じるほど高くてはならない。注入
のエネルギーは、表面のアモルファス化がソース／ドレ
ン接合領域の深さ以下になるように選ぶ。これは一般
に、ソース／ドレン領域１４の接合深さの半分程度であ
る。アモルファス化領域が接合深さを越えると、注入が
トランジスタの動作をじゃまして漏れが大きくなる可能
性がある。アモルファス化領域の深さは、後でケイ化物
の形成中に消費するソース／ドレン領域１４とポリシリ
コンゲート電極１８の量に匹敵するのが好ましい。した
がって最適なドーズとエネルギーは、注入する元素と、
トランジスタ１０の設計パラメータと、遮へい酸化物２
４の厚さによって変わる。たとえば、１００Ａの遮へい
酸化物を通して、アルゴンのプレアモルファス化注入に
より０．１８μｍのゲート電極を形成する場合は、適当
なエネルギーは５Ｅ１４程度のドーズで約１８−２０ｋ
ｅＶである。
とソース／ドレン領域１４の表面はアモルファス化す
る。注入のドーズ量は３Ｅ１４／ｃｍ2 以上の程度であ
る。しかしドーズ量は、後のケイ化物と酸素との反応を
妨げる可能性のある、遮へい層２４からのノックオンす
なわちイオン混合を生じるほど高くてはならない。注入
のエネルギーは、表面のアモルファス化がソース／ドレ
ン接合領域の深さ以下になるように選ぶ。これは一般
に、ソース／ドレン領域１４の接合深さの半分程度であ
る。アモルファス化領域が接合深さを越えると、注入が
トランジスタの動作をじゃまして漏れが大きくなる可能
性がある。アモルファス化領域の深さは、後でケイ化物
の形成中に消費するソース／ドレン領域１４とポリシリ
コンゲート電極１８の量に匹敵するのが好ましい。した
がって最適なドーズとエネルギーは、注入する元素と、
トランジスタ１０の設計パラメータと、遮へい酸化物２
４の厚さによって変わる。たとえば、１００Ａの遮へい
酸化物を通して、アルゴンのプレアモルファス化注入に
より０．１８μｍのゲート電極を形成する場合は、適当
なエネルギーは５Ｅ１４程度のドーズで約１８−２０ｋ
ｅＶである。
【００１０】不活性ガスのプレアモルファス化注入の
後、遮へい酸化物２４を除去して標準浄化工程を行う。
必要であれば、プレアモルファス化注入の前に遮へい酸
化物２４を除去する。その場合は、プレアモルファス化
注入の前に構造の表面に標準浄化工程を行ってよい。
後、遮へい酸化物２４を除去して標準浄化工程を行う。
必要であれば、プレアモルファス化注入の前に遮へい酸
化物２４を除去する。その場合は、プレアモルファス化
注入の前に構造の表面に標準浄化工程を行ってよい。
【００１１】次に図１ｃに示すように、構造の上にチタ
ン層２６を堆積させる。チタン層２６の厚さは従来の理
由で選ぶ（すなわち、得られるケイ化物層の望ましい厚
さや、デバイスの設計パラメータなど）。たとえば、チ
タン層２６の厚さは３００Ａ程度でよい。次にチタン層
２６と、ソース／ドレン領域１４とポリシリコンゲート
電極１８のシリコンとを窒素の雰囲気内で反応させ、図
１ｄに示すようにケイ化物層２７を形成する。たとえ
ば、７００℃付近で約６０秒間、急熱工程（ＲＴＰ）を
行う。または適当な炉処理を行ってもよい。この反応工
程により、Ｃ４９で知られる最も高抵抗率の相のケイ化
物が得られる。不活性ガスのプレアモルファス化注入に
より、Ｃ４９粒子の寸法はそうしない場合より小さくな
る。プレアモルファス化注入によりできるＣ４９粒子の
寸法は、ポリシリコンゲート電極幅より小さい。Ｃ４９
粒子の寸法を線幅より小さくすると、後のアニーリング
中にＣ４９相から抵抗率の低いＣ５４相へのケイ化物層
２７の変換率を容易に高くすることができる。ポリシリ
コン線幅がＣ４９粒子の寸法より小さいときは、Ｃ４９
相からＣ５４相への変換に必要な熱量(thermal budget)
が急激に増加して集塊になる(leading to agglomeratio
n)。プレアモルファス化注入とＲＴＰ反応工程とその後
のＲＴＰアニーリング工程を最適化することにより、Ｃ
４９粒子の寸法を０．０７μｍ程度にすることができ
る。
ン層２６を堆積させる。チタン層２６の厚さは従来の理
由で選ぶ（すなわち、得られるケイ化物層の望ましい厚
さや、デバイスの設計パラメータなど）。たとえば、チ
タン層２６の厚さは３００Ａ程度でよい。次にチタン層
２６と、ソース／ドレン領域１４とポリシリコンゲート
電極１８のシリコンとを窒素の雰囲気内で反応させ、図
１ｄに示すようにケイ化物層２７を形成する。たとえ
ば、７００℃付近で約６０秒間、急熱工程（ＲＴＰ）を
行う。または適当な炉処理を行ってもよい。この反応工
程により、Ｃ４９で知られる最も高抵抗率の相のケイ化
物が得られる。不活性ガスのプレアモルファス化注入に
より、Ｃ４９粒子の寸法はそうしない場合より小さくな
る。プレアモルファス化注入によりできるＣ４９粒子の
寸法は、ポリシリコンゲート電極幅より小さい。Ｃ４９
粒子の寸法を線幅より小さくすると、後のアニーリング
中にＣ４９相から抵抗率の低いＣ５４相へのケイ化物層
２７の変換率を容易に高くすることができる。ポリシリ
コン線幅がＣ４９粒子の寸法より小さいときは、Ｃ４９
相からＣ５４相への変換に必要な熱量(thermal budget)
が急激に増加して集塊になる(leading to agglomeratio
n)。プレアモルファス化注入とＲＴＰ反応工程とその後
のＲＴＰアニーリング工程を最適化することにより、Ｃ
４９粒子の寸法を０．０７μｍ程度にすることができ
る。
【００１２】チタン層２６と反応するシリコンがない場
合は、窒化チタン２８が形成される。また未反応のチタ
ンも残る。図１ｅに示すように、窒化チタン２８と未反
応のチタンを全て除去する。最後にケイ化物のアニーリ
ングを行い、ケイ化物層２７のケイ化チタンを高抵抗率
のＣ４９相から低抵抗率のＣ５４相に変換する。このア
ニーリングは急熱工程（ＲＴＰ）かまたは炉内で行って
よい。たとえば、ＲＴＰ処理は温度８５０℃付近で約３
０秒間行ってよい。
合は、窒化チタン２８が形成される。また未反応のチタ
ンも残る。図１ｅに示すように、窒化チタン２８と未反
応のチタンを全て除去する。最後にケイ化物のアニーリ
ングを行い、ケイ化物層２７のケイ化チタンを高抵抗率
のＣ４９相から低抵抗率のＣ５４相に変換する。このア
ニーリングは急熱工程（ＲＴＰ）かまたは炉内で行って
よい。たとえば、ＲＴＰ処理は温度８５０℃付近で約３
０秒間行ってよい。
【００１３】図２と図３は、ケイ化チタンのＮＭＯＳゲ
ートシート抵抗にアルゴンプレアモルファス化注入を行
った結果を示す。図２は、０．１８μｍゲートについて
シート抵抗と種々のドーズ／エネルギーの量(splits)と
の関係を示す。アルゴンは、チタン堆積の前に１００Ａ
の遮へい酸化物を通して注入した。３００Ａのチタン層
を堆積させ、反応させ、アニールした。約２０ｋｅＶ以
上のエネルギーと５Ｅ１４／ｃｍ2 のドーズで、ケイ化
ゲートのシート抵抗が大幅に減少するのが見られる。図
３は、０．２６μｍゲートについての同様な処理の結果
を示す。この場合は、１５ｋｅＶという低いエネルギー
でシート抵抗が大幅に減少する。１５ｋｅＶでドーズを
３Ｅ１４／ｃｍ2 から５Ｅ１４／ｃｍ2 に増加させると
抵抗が大きく減少するのが見られる。
ートシート抵抗にアルゴンプレアモルファス化注入を行
った結果を示す。図２は、０．１８μｍゲートについて
シート抵抗と種々のドーズ／エネルギーの量(splits)と
の関係を示す。アルゴンは、チタン堆積の前に１００Ａ
の遮へい酸化物を通して注入した。３００Ａのチタン層
を堆積させ、反応させ、アニールした。約２０ｋｅＶ以
上のエネルギーと５Ｅ１４／ｃｍ2 のドーズで、ケイ化
ゲートのシート抵抗が大幅に減少するのが見られる。図
３は、０．２６μｍゲートについての同様な処理の結果
を示す。この場合は、１５ｋｅＶという低いエネルギー
でシート抵抗が大幅に減少する。１５ｋｅＶでドーズを
３Ｅ１４／ｃｍ2 から５Ｅ１４／ｃｍ2 に増加させると
抵抗が大きく減少するのが見られる。
【００１４】この発明の第２実施態様である細いケイ化
ポリシリコン線を形成する方法を、図４ａ−図４ｄを参
照して説明する。図４ａはソース／ドレンのアニーリン
グにより処理したトランジスタ１０の断面である。図１
ａと同様に、トランジスタ１０は半導体本体１２の中に
形成され、ソース／ドレン領域１４と、軽くドープした
ドレン拡張部１５と、ゲート酸化物１６と、ポリシリコ
ンゲート電極１８を備える。側壁誘電体２０をゲート酸
化物１６とポリシリコンゲート電極１８の上に設ける。
実際はポリシリコンゲート電極１８は、いくつかのトラ
ンジスタのゲート電極を形成する長細いポリシリコン線
である。デバイスの寸法が小さくなるに従って、ポリシ
リコンゲート電極１８の幅は０．２５μｍ以下になる。
ポリシリコン線を形成する方法を、図４ａ−図４ｄを参
照して説明する。図４ａはソース／ドレンのアニーリン
グにより処理したトランジスタ１０の断面である。図１
ａと同様に、トランジスタ１０は半導体本体１２の中に
形成され、ソース／ドレン領域１４と、軽くドープした
ドレン拡張部１５と、ゲート酸化物１６と、ポリシリコ
ンゲート電極１８を備える。側壁誘電体２０をゲート酸
化物１６とポリシリコンゲート電極１８の上に設ける。
実際はポリシリコンゲート電極１８は、いくつかのトラ
ンジスタのゲート電極を形成する長細いポリシリコン線
である。デバイスの寸法が小さくなるに従って、ポリシ
リコンゲート電極１８の幅は０．２５μｍ以下になる。
【００１５】図４ｂに示すように、遮へい酸化物を除去
して標準浄化工程を行う。この時点で、チタン層２６を
堆積させる。チタン層２６の厚さは従来の理由で選ぶ
（すなわち、得られるケイ化物層の望ましい厚さや、デ
バイスの設計パラメータなど）。たとえば、チタン層２
６の厚さは３００Ａ程度でよい。
して標準浄化工程を行う。この時点で、チタン層２６を
堆積させる。チタン層２６の厚さは従来の理由で選ぶ
（すなわち、得られるケイ化物層の望ましい厚さや、デ
バイスの設計パラメータなど）。たとえば、チタン層２
６の厚さは３００Ａ程度でよい。
【００１６】チタン層２６と、ポリシリコンゲート電極
１８とソース／ドレン領域１４のシリコンとを反応させ
る前に、図４ｃに示すようにプレアモルファス化注入を
行う。第１実施態様と同様に、この注入は後のケイ化反
応に害を与えない不活性ガスの注入である。用いるガス
は、たとえばアルゴン、キセノン、ネオン、クリプトン
などの貴元素である。ドーパントではない、ケイ化反応
に害を与えない不活性ガスを用いると、ＣＭＯＳデバイ
スのＰＭＯＳ領域の逆ドーピングも、ＰＭＯＳ領域の逆
ドーピングを避けるためのマスキングの必要性もなくな
る。
１８とソース／ドレン領域１４のシリコンとを反応させ
る前に、図４ｃに示すようにプレアモルファス化注入を
行う。第１実施態様と同様に、この注入は後のケイ化反
応に害を与えない不活性ガスの注入である。用いるガス
は、たとえばアルゴン、キセノン、ネオン、クリプトン
などの貴元素である。ドーパントではない、ケイ化反応
に害を与えない不活性ガスを用いると、ＣＭＯＳデバイ
スのＰＭＯＳ領域の逆ドーピングも、ＰＭＯＳ領域の逆
ドーピングを避けるためのマスキングの必要性もなくな
る。
【００１７】注入により、ポリシリコンゲート電極１８
とソース／ドレン領域１４の表面はチタン層２６を通し
てアモルファス化する。注入ドーズは３Ｅ１４／ｃｍ2
以上程度である。注入のエネルギーは、シリコンの表面
のアモルファス化がソース／ドレン接合領域の深さ以下
になるように、上のチタン層２６に従って選ぶ。チタン
層２６／シリコンのインターフェースのシリコン側はア
モルファスでなければならない。その深さは一般に、ソ
ース／ドレン領域１４の接合深さの半分程度である。ア
モルファス化領域が接合深さを越えると、注入がトラン
ジスタの動作をじゃまして漏れが大きくなる可能性があ
る。アモルファス化領域の深さは、後でケイ化物の形成
中に消費するソース／ドレン領域１４とポリシリコンゲ
ート電極１８の量に匹敵するのが好ましい。したがって
最適なドーズとエネルギーは、注入する元素と、トラン
ジスタ１０の設計パラメータと、チタン層２６の厚さに
よって変わる。たとえばアルゴンのプレアモルファス化
注入では、３Ｅ１４／ｃｍ 2 のドーズで２０ｋｅＶのア
ルゴンを用いてよい。
とソース／ドレン領域１４の表面はチタン層２６を通し
てアモルファス化する。注入ドーズは３Ｅ１４／ｃｍ2
以上程度である。注入のエネルギーは、シリコンの表面
のアモルファス化がソース／ドレン接合領域の深さ以下
になるように、上のチタン層２６に従って選ぶ。チタン
層２６／シリコンのインターフェースのシリコン側はア
モルファスでなければならない。その深さは一般に、ソ
ース／ドレン領域１４の接合深さの半分程度である。ア
モルファス化領域が接合深さを越えると、注入がトラン
ジスタの動作をじゃまして漏れが大きくなる可能性があ
る。アモルファス化領域の深さは、後でケイ化物の形成
中に消費するソース／ドレン領域１４とポリシリコンゲ
ート電極１８の量に匹敵するのが好ましい。したがって
最適なドーズとエネルギーは、注入する元素と、トラン
ジスタ１０の設計パラメータと、チタン層２６の厚さに
よって変わる。たとえばアルゴンのプレアモルファス化
注入では、３Ｅ１４／ｃｍ 2 のドーズで２０ｋｅＶのア
ルゴンを用いてよい。
【００１８】図４ｄに示すように、次にチタン層２６
と、ソース／ドレン領域１４とポリシリコンゲート電極
１８のシリコンとを窒素の雰囲気内で反応させ、ケイ化
物層２７を形成する。たとえば、７００℃付近で約６０
秒間、急熱工程を行う。または適当な炉処理を行っても
よい。この反応工程により、Ｃ４９で知られる最も高抵
抗率の相のケイ化物が得られる。不活性ガスのプレアモ
ルファス化注入により、Ｃ４９粒子の寸法はそうしない
場合より小さくなる。プレアモルファス化注入によりで
きるＣ４９粒子の寸法は、ポリシリコンゲート電極幅よ
り小さい。Ｃ４９粒子の寸法を線幅より小さくすると、
後のアニーリング中にＣ４９相から低抵抗率のＣ５４相
へのケイ化物層２７の変換率を容易に高くすることがで
きる。ポリシリコン線幅がＣ４９粒子の寸法より小さい
ときは、Ｃ４９相からＣ５４相への変換に必要な熱量が
急激に増加して集塊になる。プレアモルファス化注入と
ＲＴＰ反応工程とその後のＲＴＰアニーリング工程を最
適化することにより、Ｃ４９粒子の寸法を０．０７μｍ
程度にすることができる。
と、ソース／ドレン領域１４とポリシリコンゲート電極
１８のシリコンとを窒素の雰囲気内で反応させ、ケイ化
物層２７を形成する。たとえば、７００℃付近で約６０
秒間、急熱工程を行う。または適当な炉処理を行っても
よい。この反応工程により、Ｃ４９で知られる最も高抵
抗率の相のケイ化物が得られる。不活性ガスのプレアモ
ルファス化注入により、Ｃ４９粒子の寸法はそうしない
場合より小さくなる。プレアモルファス化注入によりで
きるＣ４９粒子の寸法は、ポリシリコンゲート電極幅よ
り小さい。Ｃ４９粒子の寸法を線幅より小さくすると、
後のアニーリング中にＣ４９相から低抵抗率のＣ５４相
へのケイ化物層２７の変換率を容易に高くすることがで
きる。ポリシリコン線幅がＣ４９粒子の寸法より小さい
ときは、Ｃ４９相からＣ５４相への変換に必要な熱量が
急激に増加して集塊になる。プレアモルファス化注入と
ＲＴＰ反応工程とその後のＲＴＰアニーリング工程を最
適化することにより、Ｃ４９粒子の寸法を０．０７μｍ
程度にすることができる。
【００１９】チタン層２６と反応するシリコンがない場
合は、窒化チタン２８が形成される。また未反応のチタ
ンも残る。図４ｅに示すように、窒化チタン２８と未反
応のチタンを全て除去する。最後にケイ化物のアニーリ
ングを行い、ケイ化物層２７のケイ化チタンを高抵抗率
のＣ４９相から低抵抗率のＣ５４相に変換する。このア
ニーリングは急熱工程（ＲＴＰ）かまたは炉内で行って
よい。たとえば、ＲＴＰ処理は温度８５０℃付近で約３
０秒間行ってよい。
合は、窒化チタン２８が形成される。また未反応のチタ
ンも残る。図４ｅに示すように、窒化チタン２８と未反
応のチタンを全て除去する。最後にケイ化物のアニーリ
ングを行い、ケイ化物層２７のケイ化チタンを高抵抗率
のＣ４９相から低抵抗率のＣ５４相に変換する。このア
ニーリングは急熱工程（ＲＴＰ）かまたは炉内で行って
よい。たとえば、ＲＴＰ処理は温度８５０℃付近で約３
０秒間行ってよい。
【００２０】この発明を例示の実施態様に関して説明し
たが、この説明を制限的に解釈してはならない。この発
明の種々の変形や、例示の実施態様の組み合わせや、そ
の他の実施態様は、この説明を参照すれば当業者には明
らかである。したがって、このような変形や実施態様は
全て特許請求の範囲内にあるものとする。
たが、この説明を制限的に解釈してはならない。この発
明の種々の変形や、例示の実施態様の組み合わせや、そ
の他の実施態様は、この説明を参照すれば当業者には明
らかである。したがって、このような変形や実施態様は
全て特許請求の範囲内にあるものとする。
【００２１】以上の説明に関して更に以下の項を開示す
る。 （１） 細いケイ化ポリシリコン線を形成する方法であ
って、半導体本体上にポリシリコン線を形成し、後のケ
イ化反応に害を与えないガスを前記ポリシリコン線と前
記半導体本体に注入し、前記ポリシリコン線の上にチタ
ン層を堆積させ、前記チタン層と前記ポリシリコン層と
を反応させてケイ化物層を形成し、ただし前記注入ガス
は前記ケイ化物層の粒子の寸法を減少させるものであ
り、前記ケイ化物層をアニールして、前記ケイ化物層を
高抵抗率相から低抵抗率相に変換する、段階を含む、細
いケイ化物ポリシリコン線を形成する方法。
る。 （１） 細いケイ化ポリシリコン線を形成する方法であ
って、半導体本体上にポリシリコン線を形成し、後のケ
イ化反応に害を与えないガスを前記ポリシリコン線と前
記半導体本体に注入し、前記ポリシリコン線の上にチタ
ン層を堆積させ、前記チタン層と前記ポリシリコン層と
を反応させてケイ化物層を形成し、ただし前記注入ガス
は前記ケイ化物層の粒子の寸法を減少させるものであ
り、前記ケイ化物層をアニールして、前記ケイ化物層を
高抵抗率相から低抵抗率相に変換する、段階を含む、細
いケイ化物ポリシリコン線を形成する方法。
【００２２】（２） 前記ガスは貴元素である、第１項
記載の細いケイ化物ポリシリコン線を形成する方法。 （３） 前記ガスは３Ｅ１４／ｃｍ2 以上のドーズで注
入する、第１項記載の細いケイ化物ポリシリコン線を形
成する方法。 （４） 前記ガス注入段階はチタン層の堆積段階の後で
起こる、第１項記載の細いケイ化物ポリシリコン線を形
成する方法。
記載の細いケイ化物ポリシリコン線を形成する方法。 （３） 前記ガスは３Ｅ１４／ｃｍ2 以上のドーズで注
入する、第１項記載の細いケイ化物ポリシリコン線を形
成する方法。 （４） 前記ガス注入段階はチタン層の堆積段階の後で
起こる、第１項記載の細いケイ化物ポリシリコン線を形
成する方法。
【００２３】（５） 前記ポリシリコン線を形成する段
階の後、ガスの注入およびチタン層の堆積の前記段階の
前にソース／ドレン領域を形成する、ただし前記ガス注
入段階のエネルギーは、前記ガス注入を前記ソース／ド
レン領域の接合深さの半分以下にするように選ぶ、段階
をさらに含む、第１項記載の細いケイ化物ポリシリコン
線を形成する方法。 （６） 前記ガスは、前記反応段階で消費する前記ポリ
シリコン線の部分の深さにほぼ等しい深さに注入する、
第１項記載の細いケイ化物ポリシリコン線を形成する方
法。
階の後、ガスの注入およびチタン層の堆積の前記段階の
前にソース／ドレン領域を形成する、ただし前記ガス注
入段階のエネルギーは、前記ガス注入を前記ソース／ド
レン領域の接合深さの半分以下にするように選ぶ、段階
をさらに含む、第１項記載の細いケイ化物ポリシリコン
線を形成する方法。 （６） 前記ガスは、前記反応段階で消費する前記ポリ
シリコン線の部分の深さにほぼ等しい深さに注入する、
第１項記載の細いケイ化物ポリシリコン線を形成する方
法。
【００２４】（７） 前記ガスは、前記反応段階で消費
する前記ポリシリコン線の部分の深さ以下の深さに注入
する、第１項記載の細いケイ化物ポリシリコン線を形成
する方法。 （８） 前記ガス注入段階では、前記ポリシリコン線の
表面をアモルファス化するのに十分なドーズで前記ガス
を注入する、第１項記載の細いケイ化物ポリシリコン線
を形成する方法。
する前記ポリシリコン線の部分の深さ以下の深さに注入
する、第１項記載の細いケイ化物ポリシリコン線を形成
する方法。 （８） 前記ガス注入段階では、前記ポリシリコン線の
表面をアモルファス化するのに十分なドーズで前記ガス
を注入する、第１項記載の細いケイ化物ポリシリコン線
を形成する方法。
【００２５】（９） 前記反応段階は７００℃付近の温
度で窒素の雰囲気内で起こる急熱アニーリングであり、
また前記アニーリング段階の前の前記反応段階中に形成
された前記チタン層の全ての未反応部分と窒化チタン層
とを除去する段階を含む、第１項記載の細いケイ化物ポ
リシリコン線を形成する方法。 （１０） 前記アニーリング段階は７００−９５０℃の
温度範囲での急熱アニーリングである、第１項記載の細
いケイ化物ポリシリコン線を形成する方法。
度で窒素の雰囲気内で起こる急熱アニーリングであり、
また前記アニーリング段階の前の前記反応段階中に形成
された前記チタン層の全ての未反応部分と窒化チタン層
とを除去する段階を含む、第１項記載の細いケイ化物ポ
リシリコン線を形成する方法。 （１０） 前記アニーリング段階は７００−９５０℃の
温度範囲での急熱アニーリングである、第１項記載の細
いケイ化物ポリシリコン線を形成する方法。
【００２６】（１１） ０．２５μｍ以下の線幅を持つ
ケイ化ポリシリコン線を形成する方法であって、半導体
本体上にポリシリコン線を形成し、前記半導体本体内の
前記ポリシリコン線に隣接してソース／ドレン領域を形
成し、ブランケット注入を用いて貴元素を注入して前記
ポリシリコン線の表面をアモルファス化し、前記ポリシ
リコン線と前記ソース／ドレン領域を含む前記半導体本
体の上にチタン層を堆積させ、前記チタン層と、前記ポ
リシリコン線と前記ソース／ドレン領域とを反応させて
ケイ化物層を形成し、ただし前記ケイ化物層は前記注入
段階により粒子の寸法が減少し、前記ケイ化物層をアニ
ールして、前記ケイ化物層を高抵抗率相から低抵抗率相
に変換する、段階を含む、０．２５μｍ以下の線幅を持
つケイ化物ポリシリコン線を形成する方法。
ケイ化ポリシリコン線を形成する方法であって、半導体
本体上にポリシリコン線を形成し、前記半導体本体内の
前記ポリシリコン線に隣接してソース／ドレン領域を形
成し、ブランケット注入を用いて貴元素を注入して前記
ポリシリコン線の表面をアモルファス化し、前記ポリシ
リコン線と前記ソース／ドレン領域を含む前記半導体本
体の上にチタン層を堆積させ、前記チタン層と、前記ポ
リシリコン線と前記ソース／ドレン領域とを反応させて
ケイ化物層を形成し、ただし前記ケイ化物層は前記注入
段階により粒子の寸法が減少し、前記ケイ化物層をアニ
ールして、前記ケイ化物層を高抵抗率相から低抵抗率相
に変換する、段階を含む、０．２５μｍ以下の線幅を持
つケイ化物ポリシリコン線を形成する方法。
【００２７】（１２） 前記貴元素はアルゴンである、
第１１項記載の０．２５μｍ以下の線幅を持つケイ化物
ポリシリコン線を形成する方法。 （１３） 前記貴元素はキセノンである、第１１項記載
の０．２５μｍ以下の線幅を持つケイ化物ポリシリコン
線を形成する方法。 （１４） 前記貴元素は３Ｅ１４／ｃｍ2 程度のドーズ
で注入する、第１１項記載の０．２５μｍ以下の線幅を
持つケイ化物ポリシリコン線を形成する方法。
第１１項記載の０．２５μｍ以下の線幅を持つケイ化物
ポリシリコン線を形成する方法。 （１３） 前記貴元素はキセノンである、第１１項記載
の０．２５μｍ以下の線幅を持つケイ化物ポリシリコン
線を形成する方法。 （１４） 前記貴元素は３Ｅ１４／ｃｍ2 程度のドーズ
で注入する、第１１項記載の０．２５μｍ以下の線幅を
持つケイ化物ポリシリコン線を形成する方法。
【００２８】（１５） 前記貴元素注入段階のエネルギ
ーは、前記貴元素の注入を前記ソース／ドレン領域の接
合深さの半分以下にするように選ぶ、第１１項記載の
０．２５μｍ以下の線幅を持つケイ化物ポリシリコン線
を形成する方法。 （１６） 前記貴元素は、前記反応段階で消費する前記
ポリシリコン線の部分の深さ以下程度の深さに注入す
る、第１１項記載の０．２５μｍ以下の線幅を持つケイ
化物ポリシリコン線を形成する方法。
ーは、前記貴元素の注入を前記ソース／ドレン領域の接
合深さの半分以下にするように選ぶ、第１１項記載の
０．２５μｍ以下の線幅を持つケイ化物ポリシリコン線
を形成する方法。 （１６） 前記貴元素は、前記反応段階で消費する前記
ポリシリコン線の部分の深さ以下程度の深さに注入す
る、第１１項記載の０．２５μｍ以下の線幅を持つケイ
化物ポリシリコン線を形成する方法。
【００２９】（１７） 前記反応段階は７００℃付近の
温度で窒素の雰囲気内で起こる急熱アニーリングであ
り、また前記アニーリング段階の前の前記反応段階中に
形成された前記チタン層の全ての未反応部分と窒化チタ
ン層とを除去する段階を含む、第１１項記載の０．２５
μｍ以下の線幅を持つケイ化物ポリシリコン線を形成す
る方法。 （１８） 前記アニーリング段階は７００−９５０℃の
温度範囲での急熱アニーリングである、第１１項記載の
０．２５μｍ以下の線幅を持つケイ化物ポリシリコン線
を形成する方法。
温度で窒素の雰囲気内で起こる急熱アニーリングであ
り、また前記アニーリング段階の前の前記反応段階中に
形成された前記チタン層の全ての未反応部分と窒化チタ
ン層とを除去する段階を含む、第１１項記載の０．２５
μｍ以下の線幅を持つケイ化物ポリシリコン線を形成す
る方法。 （１８） 前記アニーリング段階は７００−９５０℃の
温度範囲での急熱アニーリングである、第１１項記載の
０．２５μｍ以下の線幅を持つケイ化物ポリシリコン線
を形成する方法。
【００３０】（１９） 細い（すなわち０．２５μｍ以
下の）ケイ化ポリシリコン線を形成する方法。半導体本
体の上にポリシリコン線を形成し、その上にチタン層を
堆積させる。チタンの堆積の前か、またはチタン堆積の
後の反応段階の前に、後のケイ化反応に害を与えないガ
スを用いて注入を行う。ガスとしては、たとえばアルゴ
ン、クリプトン、キセノン、ネオンなどの貴元素ガスを
用いる。次にチタンをポリシリコン線と反応させてケイ
化チタンを形成する。ガス注入によりケイ化チタンのＣ
４９粒子の寸法は減少し、そのためＣ５４相への変換が
容易になる。最後にアニーリングを行って、ケイ化チタ
ンをＣ４９相からＣ５４相に変換する。
下の）ケイ化ポリシリコン線を形成する方法。半導体本
体の上にポリシリコン線を形成し、その上にチタン層を
堆積させる。チタンの堆積の前か、またはチタン堆積の
後の反応段階の前に、後のケイ化反応に害を与えないガ
スを用いて注入を行う。ガスとしては、たとえばアルゴ
ン、クリプトン、キセノン、ネオンなどの貴元素ガスを
用いる。次にチタンをポリシリコン線と反応させてケイ
化チタンを形成する。ガス注入によりケイ化チタンのＣ
４９粒子の寸法は減少し、そのためＣ５４相への変換が
容易になる。最後にアニーリングを行って、ケイ化チタ
ンをＣ４９相からＣ５４相に変換する。
【図１】この発明の第１実施態様の工程を実行中のトラ
ンジスタを示す断面図。
ンジスタを示す断面図。
【図２】この発明のプレアモルファス化注入のドーズ／
エネルギーと０．１８μｍ線幅のケイ化物シート抵抗と
の関係を示すグラフ。
エネルギーと０．１８μｍ線幅のケイ化物シート抵抗と
の関係を示すグラフ。
【図３】この発明のプレアモルファス化注入のドーズ／
エネルギーと０．２６μｍ線幅のケイ化物シート抵抗と
の関係を示すグラフ。
エネルギーと０．２６μｍ線幅のケイ化物シート抵抗と
の関係を示すグラフ。
【図４】この発明の第２実施態様の工程を実行中のトラ
ンジスタを示す断面図。別に指示のない限り、異なる図
面の対応する数字と記号は対応する部分を指す。
ンジスタを示す断面図。別に指示のない限り、異なる図
面の対応する数字と記号は対応する部分を指す。
１０ トランジスタ １２ 半導体本体 １４ ソース／ドレン領域 １６ ゲート酸化物 １８ ポリシリコンゲート電極 ２４ 遮へい酸化物 ２６ チタン層 ２７ ケイ化物層 ２８ 窒化チタン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ アール．ミシウム アメリカ合衆国テキサス州プラノ，ピュー マ ロード 2916
Claims (1)
- 【請求項１】細いケイ化ポリシリコン線を形成する方法
であって、 半導体本体上にポリシリコン線を形成し、 後のケイ化反応に害を与えないガスを前記ポリシリコン
線と前記半導体本体に注入し、 前記ポリシリコン線の上にチタン層を堆積させ、 前記チタン層と前記ポリシリコン層とを反応させてケイ
化物層を形成し、ただし前記注入ガスは前記ケイ化物層
の粒子寸法を減少させるものであり、 前記ケイ化物層をアニールして、前記ケイ化物層を高抵
抗率相から低抵抗率相に変換する、段階を含む、細いケ
イ化物ポリシリコン線を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1912096P | 1996-06-03 | 1996-06-03 | |
| US019120 | 1996-06-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055984A true JPH1055984A (ja) | 1998-02-24 |
Family
ID=21791542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9145347A Pending JPH1055984A (ja) | 1996-06-03 | 1997-06-03 | チタンケイ化の注入による強化 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6004871A (ja) |
| EP (1) | EP0812009A3 (ja) |
| JP (1) | JPH1055984A (ja) |
| KR (1) | KR980005657A (ja) |
| TW (1) | TW356555B (ja) |
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|---|---|---|---|---|
| KR100341588B1 (ko) * | 1999-12-28 | 2002-06-22 | 박종섭 | 실리사이드층의 저항 및 누설전류 감소를 위한 반도체소자 제조 방법 |
| JP2006041280A (ja) * | 2004-07-28 | 2006-02-09 | Sharp Corp | 高融点金属シリサイド膜の製造方法、半導体装置の製造方法 |
| US7429770B2 (en) | 2004-01-30 | 2008-09-30 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
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|---|---|---|---|---|
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| JPH09321304A (ja) * | 1996-03-22 | 1997-12-12 | Seiko Epson Corp | Ｍｏｓ素子を含む半導体装置およびその製造方法 |
| US6440828B1 (en) * | 1996-05-30 | 2002-08-27 | Nec Corporation | Process of fabricating semiconductor device having low-resistive contact without high temperature heat treatment |
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