JPH1056017A - 半導体素子のビットライン及びその製造方法 - Google Patents
半導体素子のビットライン及びその製造方法Info
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- JPH1056017A JPH1056017A JP9149488A JP14948897A JPH1056017A JP H1056017 A JPH1056017 A JP H1056017A JP 9149488 A JP9149488 A JP 9149488A JP 14948897 A JP14948897 A JP 14948897A JP H1056017 A JPH1056017 A JP H1056017A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は半導体素子のビットラインにおい
て、半導体素子の集積度が増加し線幅が減少するに従い
抵抗が増加して信号伝達速度が低下するのを防ぎ、コン
タクト領域で半導体基板に金属イオンが拡散するのを防
ぐビットラインを提供するものである。 【解決手段】 半導体基板にコンタクトするビットライ
ンをＴｉ膜、ＭＯＣＶＤ−ＴｉＮ膜及びＷ膜の積層構造
に形成するものである。ＭＯＣＶＤ−ＴｉＮ膜は、ＴＤ
ＭＡＴ又はＴＤＥＡＴを原料に利用してＣＶＤ方法で製
造するものである。
て、半導体素子の集積度が増加し線幅が減少するに従い
抵抗が増加して信号伝達速度が低下するのを防ぎ、コン
タクト領域で半導体基板に金属イオンが拡散するのを防
ぐビットラインを提供するものである。 【解決手段】 半導体基板にコンタクトするビットライ
ンをＴｉ膜、ＭＯＣＶＤ−ＴｉＮ膜及びＷ膜の積層構造
に形成するものである。ＭＯＣＶＤ−ＴｉＮ膜は、ＴＤ
ＭＡＴ又はＴＤＥＡＴを原料に利用してＣＶＤ方法で製
造するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のビッ
トライン及びその製造方法に関し、特にビットラインを
Ｔｉ／ＣＶＤ−ＴｉＮ／Ｗの積層構造に形成するビット
ライン及びその製造方法に関する。
トライン及びその製造方法に関し、特にビットラインを
Ｔｉ／ＣＶＤ−ＴｉＮ／Ｗの積層構造に形成するビット
ライン及びその製造方法に関する。
【０００２】
【従来の技術】半導体素子でビットラインを形成するに
際し、溶解点が高く抵抗率の低いタングステン（Ｗ）を
用いる。これにより素子で信号伝達速度を増加させるこ
とができ、ビットラインを長く用いることができること
になり素子の設計に対するマージンが増大する。
際し、溶解点が高く抵抗率の低いタングステン（Ｗ）を
用いる。これにより素子で信号伝達速度を増加させるこ
とができ、ビットラインを長く用いることができること
になり素子の設計に対するマージンが増大する。
【０００３】従来から、半導体素子のビットラインを形
成するために、多結晶シリコンが有する高い抵抗を補償
することを目的として、多結晶シリコンとタングステン
シリサイド（ＷＳｉｘ）の二重薄膜が用いられてい
る。多結晶シリコン薄膜の抵抗は１０００オングストロ
ームの厚さで１０００μΩｃｍ程度であり、タングステ
ン シリサイドは７００μΩｃｍ程度である。したがっ
て、このような二重構造の薄膜で構成されたビットライ
ンの抵抗は多かれ少なかれ高い値を有する。
成するために、多結晶シリコンが有する高い抵抗を補償
することを目的として、多結晶シリコンとタングステン
シリサイド（ＷＳｉｘ）の二重薄膜が用いられてい
る。多結晶シリコン薄膜の抵抗は１０００オングストロ
ームの厚さで１０００μΩｃｍ程度であり、タングステ
ン シリサイドは７００μΩｃｍ程度である。したがっ
て、このような二重構造の薄膜で構成されたビットライ
ンの抵抗は多かれ少なかれ高い値を有する。
【０００４】従って、半導体素子の集積度が増加し線幅
が減少するに伴い抵抗が増加され信号伝達速度に制限を
加えることもある。
が減少するに伴い抵抗が増加され信号伝達速度に制限を
加えることもある。
【０００５】これにより抵抗率が低い金属をビットライ
ンに用いなければならない要求が発生した。
ンに用いなければならない要求が発生した。
【０００６】ＣＶＤ（chemical vapour deposition）方
法で製造したタングステン薄膜（ＣＶＤ−Ｗ膜）を用い
れば、このような問題を解決することができる。何故な
らば、タングステン薄膜の抵抗は１０〜２０μΩｃｍと
非常に低く、ステップカバレージが非常に優れているか
らであり、ビットラインコンタクトを良好に埋め込むこ
とができる。しかしながら、ＣＶＤ−Ｗ膜は、接触抵抗
を５０％以上増加させ、そしてライン形成後に連結され
る熱工程、例えばＢＰＳＧリフロー（reflow）等を経由
しながら半導体素子を破壊する。
法で製造したタングステン薄膜（ＣＶＤ−Ｗ膜）を用い
れば、このような問題を解決することができる。何故な
らば、タングステン薄膜の抵抗は１０〜２０μΩｃｍと
非常に低く、ステップカバレージが非常に優れているか
らであり、ビットラインコンタクトを良好に埋め込むこ
とができる。しかしながら、ＣＶＤ−Ｗ膜は、接触抵抗
を５０％以上増加させ、そしてライン形成後に連結され
る熱工程、例えばＢＰＳＧリフロー（reflow）等を経由
しながら半導体素子を破壊する。
【０００７】従って、タングステン シリサイドの形成
反応を抑えるため拡散障壁を用いなければならない。拡
散障壁物質としてはチタニウム ナイトライド（以下Ｔ
ｉＮという）が代表的であり、製造方法に従いＣＶＤ−
ＴｉＮ膜とスパッタＴｉＮ膜に分けることができるがＣ
ＶＤ−ＴｉＮ膜が拡散障壁としてより優れる。しかし、
ＣＶＤ−ＴｉＮ膜は大気中から水分、酸素のような不純
物を吸収して後続高温工程で絶縁層の酸化物をコンタク
トに形成させる問題点を有している。
反応を抑えるため拡散障壁を用いなければならない。拡
散障壁物質としてはチタニウム ナイトライド（以下Ｔ
ｉＮという）が代表的であり、製造方法に従いＣＶＤ−
ＴｉＮ膜とスパッタＴｉＮ膜に分けることができるがＣ
ＶＤ−ＴｉＮ膜が拡散障壁としてより優れる。しかし、
ＣＶＤ−ＴｉＮ膜は大気中から水分、酸素のような不純
物を吸収して後続高温工程で絶縁層の酸化物をコンタク
トに形成させる問題点を有している。
【０００８】
【発明が解決しようとする課題】タングステンをビット
ラインに用いるためには、ビットラインの形成後ＢＰＳ
Ｇフローという高温工程が進められる時、タングステン
とコンタクト領域のシリコンの反応を抑える拡散障壁を
用いなければならない。一方、テトラキス ジメチル
アミン チタニウム（Tetra Kis Di Methyl Amino Ti
（以下、ＴＤＭＡＴ））、又はテトラキス ジエチル
アミン チタニウム（Tetrakis Di Ethyl Amino Ti（以
下、ＴＤＥＡＴという））を原料に用い、ＣＶＤ方法で
製造したＴｉＮ膜（以下ＭＯＣＶＤ−ＴｉＮ膜という）
を利用して前記の反応を完全に防止させることができ
る。
ラインに用いるためには、ビットラインの形成後ＢＰＳ
Ｇフローという高温工程が進められる時、タングステン
とコンタクト領域のシリコンの反応を抑える拡散障壁を
用いなければならない。一方、テトラキス ジメチル
アミン チタニウム（Tetra Kis Di Methyl Amino Ti
（以下、ＴＤＭＡＴ））、又はテトラキス ジエチル
アミン チタニウム（Tetrakis Di Ethyl Amino Ti（以
下、ＴＤＥＡＴという））を原料に用い、ＣＶＤ方法で
製造したＴｉＮ膜（以下ＭＯＣＶＤ−ＴｉＮ膜という）
を利用して前記の反応を完全に防止させることができ
る。
【０００９】従って、本発明は、前記の問題点を解決す
るためビットラインでＴｉ／ＴｉＮ／Ｗの積層構造でな
るビットラインを提供する第１目的と、前記ビットライ
ンを製造する方法を提供する第２目的を有する。
るためビットラインでＴｉ／ＴｉＮ／Ｗの積層構造でな
るビットラインを提供する第１目的と、前記ビットライ
ンを製造する方法を提供する第２目的を有する。
【００１０】
【課題を解決するための手段】第１目的を達成するため
の手段として、半導体基板のコンタクト領域に接続する
ビットラインにおいて、ビットラインがＴｉ膜、ＭＯＣ
ＶＤ−ＴｉＮ膜そしてＷ膜の積層構造に形成されること
を特徴とする。
の手段として、半導体基板のコンタクト領域に接続する
ビットラインにおいて、ビットラインがＴｉ膜、ＭＯＣ
ＶＤ−ＴｉＮ膜そしてＷ膜の積層構造に形成されること
を特徴とする。
【００１１】第２目的を達成するための手段として、半
導体基板にコンタクトされるビットライン製造方法にお
いて、半導体基板上部に絶縁膜を形成する段階と、絶縁
膜の一定部分をエッチングし、半導体基板が露出するコ
ンタクトホールを形成する段階と、Ｔｉ膜、ＭＯＣＶＤ
−ＴｉＮ膜及びＷ膜を順次積層する段階と、パターニン
グ工程でＴｉ膜、ＭＯＣＶＤ−ＴｉＮ膜及びＷ膜の積層
構造のビットラインを形成する段階とを含むものであ
る。
導体基板にコンタクトされるビットライン製造方法にお
いて、半導体基板上部に絶縁膜を形成する段階と、絶縁
膜の一定部分をエッチングし、半導体基板が露出するコ
ンタクトホールを形成する段階と、Ｔｉ膜、ＭＯＣＶＤ
−ＴｉＮ膜及びＷ膜を順次積層する段階と、パターニン
グ工程でＴｉ膜、ＭＯＣＶＤ−ＴｉＮ膜及びＷ膜の積層
構造のビットラインを形成する段階とを含むものであ
る。
【００１２】
【作用】拡散障壁でＭＯＣＶＤ−ＴｉＮ膜を用いれば、
Ｗ膜とコンタクト領域のＳｉが反応してＷＳｉ2 が形成
されるのを殆ど完全に防止できる。
Ｗ膜とコンタクト領域のＳｉが反応してＷＳｉ2 が形成
されるのを殆ど完全に防止できる。
【００１３】さらに、ＭＯＣＶＤ−ＴｉＮ膜は非晶質構
造の薄膜であるため、柱状結晶構造のスパッタされたＴ
ｉＮ膜より拡散障壁特性が著しく優れ、ステップカバレ
ージが優れているため蒸着厚さを低めることができる。
造の薄膜であるため、柱状結晶構造のスパッタされたＴ
ｉＮ膜より拡散障壁特性が著しく優れ、ステップカバレ
ージが優れているため蒸着厚さを低めることができる。
【００１４】
【発明の実施の形態】以下、添付の図面を参照して本発
明の一実施形態である半導体素子のビットラインおよび
その製造方法を詳細に説明する。
明の一実施形態である半導体素子のビットラインおよび
その製造方法を詳細に説明する。
【００１５】図１は、ワードラインの間にある半導体基
板の拡散領域、例えばソース、ドレイン領域にビットラ
インがコンタクトされるのを示す断面図である。参考に
製造過程を説明すれば次の通りである。
板の拡散領域、例えばソース、ドレイン領域にビットラ
インがコンタクトされるのを示す断面図である。参考に
製造過程を説明すれば次の通りである。
【００１６】半導体基板１上部にゲート酸化膜２とワー
ドライン３を形成してから、半導体基板１のアクティブ
領域に不純物を注入してソース／ドレイン拡散領域１０
を形成した後、全体的に層間絶縁膜４を形成し、コンタ
クト領域の層間絶縁膜４をエッチングして拡散領域１０
が露出されるコンタクトホールを形成した後、ビットラ
イン２０を形成したものである。
ドライン３を形成してから、半導体基板１のアクティブ
領域に不純物を注入してソース／ドレイン拡散領域１０
を形成した後、全体的に層間絶縁膜４を形成し、コンタ
クト領域の層間絶縁膜４をエッチングして拡散領域１０
が露出されるコンタクトホールを形成した後、ビットラ
イン２０を形成したものである。
【００１７】ビットライン２０は、本発明により製造す
るものであり、Ｔｉ膜５、ＭＯＣＶＤ−ＴｉＮ膜６及び
Ｗ膜７を順次積層した後、マスクを利用したエッチング
工程でパターニングを形成したものである。
るものであり、Ｔｉ膜５、ＭＯＣＶＤ−ＴｉＮ膜６及び
Ｗ膜７を順次積層した後、マスクを利用したエッチング
工程でパターニングを形成したものである。
【００１８】Ｔｉ膜５は５０〜１０００オングストロー
ムの厚さに蒸着し、ＭＯＣＶＤ−Ｔｉ膜６は、ＴＤＭＡ
Ｔ（Tetrakis Di Methyl Amino Titanium ）、又はＴＤ
ＥＡＴ（Tetrakis Di Ethyl Amino Titanium）を原料に
用いてＣＶＤ方法で５０〜１０００オングストロームの
厚さに蒸着したものである。
ムの厚さに蒸着し、ＭＯＣＶＤ−Ｔｉ膜６は、ＴＤＭＡ
Ｔ（Tetrakis Di Methyl Amino Titanium ）、又はＴＤ
ＥＡＴ（Tetrakis Di Ethyl Amino Titanium）を原料に
用いてＣＶＤ方法で５０〜１０００オングストロームの
厚さに蒸着したものである。
【００１９】さらに、Ｗ膜７はＣＶＤ方法で５００〜５
０００オングストロームの厚さに蒸着する。
０００オングストロームの厚さに蒸着する。
【００２０】尚、ビットラインを形成する本発明の他の
実施形態として、Ｔｉ膜５を蒸着した後、又はＭＯＣＶ
Ｄ−ＴｉＮ膜６を蒸着した後に、ＲＴＡ（rapid therma
l annealing)を窒素雰囲気と５００〜１０００℃の温度
で５〜６０秒ほど行うことができるが、このようにＲＴ
Ａを行う場合Ｃ49の構造の均一なＴｉＳｉ2 をコンタク
ト底に形成させることによりコンタクト底のボイド形成
を抑え、ＭＯＣＶＤ−ＴｉＮ膜内の吸収された水分とコ
ンタクト領域のシリコンが反応するのを防ぐことがで
き、低いコンタクト抵抗を得ることができるとともに漏
洩電流が減少される。
実施形態として、Ｔｉ膜５を蒸着した後、又はＭＯＣＶ
Ｄ−ＴｉＮ膜６を蒸着した後に、ＲＴＡ（rapid therma
l annealing)を窒素雰囲気と５００〜１０００℃の温度
で５〜６０秒ほど行うことができるが、このようにＲＴ
Ａを行う場合Ｃ49の構造の均一なＴｉＳｉ2 をコンタク
ト底に形成させることによりコンタクト底のボイド形成
を抑え、ＭＯＣＶＤ−ＴｉＮ膜内の吸収された水分とコ
ンタクト領域のシリコンが反応するのを防ぐことがで
き、低いコンタクト抵抗を得ることができるとともに漏
洩電流が減少される。
【００２１】さらに、ビットラインを形成する本発明の
さらに他の実施形態として、Ｔｉ膜５を蒸着した後、そ
の上部にスパッタしたＴｉＮ膜とＭＯＣＶＤ−ＴｉＮ膜
を順次積層し、その上部にＷ膜７を積層する方法があ
る。このようにビットライン２０を形成することにより
ビットラインの接触抵抗が低く安定した値を得ることが
でき、素子の歩留り及び信頼性を向上させることにな
る。
さらに他の実施形態として、Ｔｉ膜５を蒸着した後、そ
の上部にスパッタしたＴｉＮ膜とＭＯＣＶＤ−ＴｉＮ膜
を順次積層し、その上部にＷ膜７を積層する方法があ
る。このようにビットライン２０を形成することにより
ビットラインの接触抵抗が低く安定した値を得ることが
でき、素子の歩留り及び信頼性を向上させることにな
る。
【００２２】一方、スパッタしたＴｉＮ膜の代わりにプ
ラズマ処理したＭＯＣＶＤ−ＴｉＮ膜膜を蒸着すること
により、緻密な構造を有する薄膜を形成することがで
き、これにより大気からの不純物吸収の進行を止めるこ
とができる。プラズマ処理したＭＯＣＶＤ−ＴｉＮ薄膜
は拡散障壁としてスパッタしたＴｉＮ膜と類似な効果を
得ることができる。
ラズマ処理したＭＯＣＶＤ−ＴｉＮ膜膜を蒸着すること
により、緻密な構造を有する薄膜を形成することがで
き、これにより大気からの不純物吸収の進行を止めるこ
とができる。プラズマ処理したＭＯＣＶＤ−ＴｉＮ薄膜
は拡散障壁としてスパッタしたＴｉＮ膜と類似な効果を
得ることができる。
【００２３】併せて、ビットライン２０はＴｉ膜５、Ｍ
ＯＣＶＤ−ＴｉＮ膜６、Ｗ膜７及び非反射膜（ante ref
laction coating layer)に利用されるＴｉＮ膜を１００
〜１０００オングストロームの厚さに積層できる。
ＯＣＶＤ−ＴｉＮ膜６、Ｗ膜７及び非反射膜（ante ref
laction coating layer)に利用されるＴｉＮ膜を１００
〜１０００オングストロームの厚さに積層できる。
【００２４】
【発明の効果】前記したように、本発明によりＭＯＣＶ
Ｄ−ＴｉＮ膜はタングステンをビットラインに用いる
時、ビットラインを形成した後ＢＰＳＧリフローという
高温工程でタングステンとコンタクト領域のシリコンと
反応を抑制させる拡散障壁に用いる場合、優れた効果を
有する。
Ｄ−ＴｉＮ膜はタングステンをビットラインに用いる
時、ビットラインを形成した後ＢＰＳＧリフローという
高温工程でタングステンとコンタクト領域のシリコンと
反応を抑制させる拡散障壁に用いる場合、優れた効果を
有する。
【００２５】さらに、ビットラインでＴｉ膜、ＭＯＣＶ
Ｄ−ＴｉＮ膜、Ｗ膜の積層構造、Ｔｉ膜、スパッタした
ＴｉＮ膜、プラズマ未処理のＭＯＣＶＤ−ＴｉＮ膜、Ｗ
膜の積層構造、又はＴｉ膜、プラズマ処理されたＭＯＣ
ＶＤ−ＴｉＮ膜、プラズマ未処理のＭＯＣＶＤ−ＴｉＮ
膜、Ｗ膜の積層構造、又はＴｉ膜、ＭＯＣＶＤ−ＴｉＮ
膜、Ｗ膜及び非反射膜用ＴｉＮ膜の積層構造に形成する
ことによりビットラインの線抵抗を著しく低減できるだ
けでなく、半導体基板との接触抵抗を安定的に低く保持
することにより素子の速度および信頼性を向上させるこ
とができる。
Ｄ−ＴｉＮ膜、Ｗ膜の積層構造、Ｔｉ膜、スパッタした
ＴｉＮ膜、プラズマ未処理のＭＯＣＶＤ−ＴｉＮ膜、Ｗ
膜の積層構造、又はＴｉ膜、プラズマ処理されたＭＯＣ
ＶＤ−ＴｉＮ膜、プラズマ未処理のＭＯＣＶＤ−ＴｉＮ
膜、Ｗ膜の積層構造、又はＴｉ膜、ＭＯＣＶＤ−ＴｉＮ
膜、Ｗ膜及び非反射膜用ＴｉＮ膜の積層構造に形成する
ことによりビットラインの線抵抗を著しく低減できるだ
けでなく、半導体基板との接触抵抗を安定的に低く保持
することにより素子の速度および信頼性を向上させるこ
とができる。
【００２６】併せて、ＲＴＤ工程を行う場合、ビットラ
インをさらに安定させることができる。
インをさらに安定させることができる。
【００２７】また、本発明の好ましい実施形態は例示の
目的のため開示されたものであり、当業者であれば本発
明の思想と同一範囲内にある多様な修正、変形、付加等
が可能であり、このような修正、変形等は以下の特許請
求の範囲に属するもので見なすべきである。
目的のため開示されたものであり、当業者であれば本発
明の思想と同一範囲内にある多様な修正、変形、付加等
が可能であり、このような修正、変形等は以下の特許請
求の範囲に属するもので見なすべきである。
【図１】本発明の一実施形態である半導体素子のビット
ラインを示す断面図。
ラインを示す断面図。
１… 半導体基板 ２… ゲート酸化膜 ３… ワードライン ４… 層間絶縁膜 ５… Ｔｉ膜（titanium) ６… ＭＯＣＶＤ−ＴｉＮ膜 ７… Ｗ膜（tungsten) １０… 拡散領域 ２０… ビットライン
Claims (12)
- 【請求項１】 半導体基板のコンタクト領域に接続する
ビットラインにおいて、 前記ビットラインがＴｉ膜、ＭＯＣＶＤ−ＴｉＮ膜さら
にＷ膜の積層構造に形成されていることを特徴とする半
導体素子のビットライン。 - 【請求項２】 前記Ｔｉ膜とＭＯＣＶＤ−ＴｉＮ膜の間
にスパッタしたＴｉＮ膜が形成されていることを特徴と
する請求項１記載の半導体素子のビットライン。 - 【請求項３】 前記ＭＯＣＶＤ−ＴｉＮ膜は、プラズマ
処理したＭＯＣＶＤ−ＴｉＮ膜と未処理のＭＯＣＶＤ−
ＴｉＮ膜の積層構造であることを特徴とする請求項１記
載の半導体素子のビットライン。 - 【請求項４】 前記ＭＯＣＶＤ−ＴｉＮ膜は、ＴＤＭＡ
Ｔ又はＴＤＥＡＴを原料に利用してＣＶＤ方法で製造さ
れたことを特徴とする請求項１記載の半導体素子のビッ
トライン。 - 【請求項５】 前記ＭＯＣＶＤ−ＴｉＮ膜は、１００〜
１０００オングストロームであり、前記Ｔｉ膜は５０〜
１０００オングストロームの厚さであることを特徴とす
る請求項１記載の半導体素子のビットライン。 - 【請求項６】 前記プラズマ処理したＭＯＣＶＤ−Ｔｉ
Ｎ膜は、ＴｉＮ膜全体の半分ほどの厚さであることを特
徴とする請求項３記載の半導体素子のビットライン。 - 【請求項７】 半導体基板にコンタクトするビットライ
ン製造方法において、半導体基板上部に絶縁膜を形成す
る段階と、 前記絶縁膜の一定部分をエッチングし、前記半導体基板
が露出するコンタクトホールを形成する段階と、 Ｔｉ膜、ＭＯＣＶＤ−ＴｉＮ膜及びＷ膜を順次積層する
段階と、 パターニング工程で前記Ｔｉ膜、ＭＯＣＶＤ−ＴｉＮ膜
及びＷ膜の積層構造のビットラインを形成する段階を含
む半導体素子のビットライン製造方法。 - 【請求項８】 前記ＭＯＣＶＤ−ＴｉＮ膜は、ＴＤＭＡ
Ｔ又はＴＤＥＡＴを原料に利用しＣＶＤ方法で製造する
ことを特徴とする請求項７記載の半導体素子のビットラ
イン製造方法。 - 【請求項９】 前記Ｔｉ膜を蒸着した後、ＲＴＡ（rapi
d thermal annealing)を窒素雰囲気と５００〜１０００
℃の温度で５〜６０秒の間行うことを特徴とする請求項
７記載の半導体素子のビットライン製造方法。 - 【請求項１０】 前記Ｔｉ膜は、５０〜１０００オング
ストロームの厚さに蒸着し、前記Ｗ膜は、ＣＶＤ方法で
５００〜５０００オングストロームの厚さに蒸着したこ
とを特徴とする請求項７記載の半導体素子のビットライ
ン製造方法。 - 【請求項１１】 前記ＭＯＣＶＤ−ＴｉＮ膜は、先ずス
パッタしたＴｉＮ膜を蒸着した後、その上部にプラズマ
処理したＭＯＣＶＤ−ＴｉＮ膜を蒸着し、その上部にプ
ラズマ未処理のＭＯＣＶＤ−ＴｉＮ膜を蒸着することを
特徴とする請求項７記載の半導体素子のビットライン製
造方法。 - 【請求項１２】 前記ＭＯＣＶＤ−ＴｉＮ膜を蒸着した
後、ＲＴＡ（rapidthermal annealing)を窒素雰囲気と
５００〜１０００℃の温度で５〜６０秒の間行うことを
特徴とする請求項７記載の半導体素子のビットライン製
造方法。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023261A KR980006275A (ko) | 1996-06-24 | 1996-06-24 | 반도체 소자의 비트라인 및 그 제조방법 |
| KR96-24274 | 1996-06-27 | ||
| KR96-24267 | 1996-06-27 | ||
| KR96-23261 | 1996-06-27 | ||
| KR1019960024274A KR100231595B1 (ko) | 1996-06-27 | 1996-06-27 | 반도체 소자의 비트라인 및 그 제조방법 |
| KR1019960024267A KR100235956B1 (ko) | 1996-06-27 | 1996-06-27 | 반도체 소자의 비트라인 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056017A true JPH1056017A (ja) | 1998-02-24 |
| JP2908774B2 JP2908774B2 (ja) | 1999-06-21 |
Family
ID=27349350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9149488A Expired - Fee Related JP2908774B2 (ja) | 1996-06-24 | 1997-06-06 | 半導体素子のビットライン及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6087259A (ja) |
| JP (1) | JP2908774B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041280A (ja) * | 2004-07-28 | 2006-02-09 | Sharp Corp | 高融点金属シリサイド膜の製造方法、半導体装置の製造方法 |
| JP2007158222A (ja) * | 2005-12-08 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6579766B1 (en) * | 2002-02-15 | 2003-06-17 | Infineon Technologies Ag | Dual gate oxide process without critical resist and without N2 implant |
| KR100555514B1 (ko) * | 2003-08-22 | 2006-03-03 | 삼성전자주식회사 | 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법 |
| US20050239287A1 (en) * | 2003-10-03 | 2005-10-27 | Mei-Yun Wang | Silicide formation using a metal-organic chemical vapor deposited capping layer |
| KR100799119B1 (ko) * | 2005-08-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체메모리소자 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09148328A (ja) * | 1995-11-24 | 1997-06-06 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5462895A (en) * | 1991-09-04 | 1995-10-31 | Oki Electric Industry Co., Ltd. | Method of making semiconductor device comprising a titanium nitride film |
| JP2802262B2 (ja) * | 1995-06-26 | 1998-09-24 | 現代電子産業株式会社 | 半導体素子のキャパシター製造方法 |
| JPH09107082A (ja) * | 1995-08-09 | 1997-04-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH09115829A (ja) * | 1995-10-17 | 1997-05-02 | Nissan Motor Co Ltd | アルミニウム配線部を有する半導体装置およびその製造方法 |
| JP3388089B2 (ja) * | 1996-04-25 | 2003-03-17 | シャープ株式会社 | 不揮発性半導体メモリ素子の製造方法 |
| JP2800787B2 (ja) * | 1996-06-27 | 1998-09-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5789028A (en) * | 1997-03-04 | 1998-08-04 | Lsi Logic Corporation | Method for eliminating peeling at end of semiconductor substrate in metal organic chemical vapor deposition of titanium nitride |
-
1997
- 1997-05-27 US US08/863,148 patent/US6087259A/en not_active Expired - Lifetime
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09148328A (ja) * | 1995-11-24 | 1997-06-06 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041280A (ja) * | 2004-07-28 | 2006-02-09 | Sharp Corp | 高融点金属シリサイド膜の製造方法、半導体装置の製造方法 |
| JP2007158222A (ja) * | 2005-12-08 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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| JP2908774B2 (ja) | 1999-06-21 |
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