JPH1056058A - 集積回路のトレンチ分離製作方法 - Google Patents

集積回路のトレンチ分離製作方法

Info

Publication number
JPH1056058A
JPH1056058A JP9149724A JP14972497A JPH1056058A JP H1056058 A JPH1056058 A JP H1056058A JP 9149724 A JP9149724 A JP 9149724A JP 14972497 A JP14972497 A JP 14972497A JP H1056058 A JPH1056058 A JP H1056058A
Authority
JP
Japan
Prior art keywords
trench
oxide
substrate
layer
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9149724A
Other languages
English (en)
Other versions
JP4195734B2 (ja
Inventor
Somnath S Nag
エス．ナグ ソムナス
Amitava Chatterjee
チャッタージー アミタバ
Ih-Chin Chen
− チン チェン イー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH1056058A publication Critical patent/JPH1056058A/ja
Application granted granted Critical
Publication of JP4195734B2 publication Critical patent/JP4195734B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/06—Planarisation of inorganic insulating materials
    • H10P95/062—Planarisation of inorganic insulating materials involving a dielectric removal step
    • H10P95/064—Planarisation of inorganic insulating materials involving a dielectric removal step the removal being chemical etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0143—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising concurrently refilling multiple trenches having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 半導体デバイスのトレンチ分離構造を単純な
かつプラズマイオン衝撃によるトレンチエッジへの損傷
を回避した処理を通して実現する。 【解決手段】 シリコン基板１０２上に積層した研磨阻
止層であるパッド酸化物層１０４、窒化物層１０６をマ
スク１０８を使用してパターン化し、露出した基板１０
２内にエッチングによりトレンチ１１０を形成する。次
いで、誘導結合高密度プラズマエンハンスト堆積により
酸化物１２０を堆積してトレンチ１１０を充填する。次
いで、パッド酸化物層１０４に達するまで化学的機械的
研磨を行うことによって、最終的にトレンチ１１０内の
充填酸化物１２２を残して、酸化物１２０を除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス、
特に集積回路絶縁及び絶縁製作方法に関する。
【０００２】
【従来の技術】集積回路は、典型的に電界効果トランジ
スタを含み、これらの電界効果トランジスタはシリコン
基板内に形成されたソースとドレイン、及び基板上の絶
縁ゲートを備え、更にこれらの上に横たわる多数の金属
（又はポリシリコン）配線レベルを備え、これの配線レ
ベルはゲート、ソース、ドレインと第１金属配線レベル
との間の絶縁層及び逐次重なる金属配線レベル間の絶縁
層を備える。金属（又はポリシリコン）で充填されたこ
れらの絶縁層内の垂直バイアは、隣り合う金属配線レベ
ルの配線間及びゲート、ソース、ドレインと第１金属配
線レベルの配線との間の接続を施す。更に、これらのト
ランジスタは、酸化によって形成された絶縁領域で以て
基板上で互いに分離される。デバイス分離のためのシリ
コン基板のこの局部酸化（以下、ＬＯＣＯＳと称する）
は、分離酸化物の成長中にこの酸化物によるデバイス領
域内への「バーズビーク」横方向浸食を含む問題を抱え
る。この横方向浸食は、トランジスタの寸法が小さくな
るに連れて利用可能なシリコン基板領域の許容し難い大
きな部分を占める。
【０００３】０．２５〜０．３５μｍの線幅を有する集
積回路に対する浅いトレンチ分離が、ＬＯＣＯＳ分離の
バーズビーク浸食問題に対する解決として提案された。
特に、ゴーショ他、バイアスＥＣＲ ＣＶＤによる０．
３５μｍデバイスに対するトレンチ分離技術、１９９１
ＶＬＳＩシンポジウム技術ダイジュエスト８７（Ｇｏｓ
ｈｏ ｅｔ ａｌ，Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ０．３５μｍＤｅｖ
ｉｃｅｓ ｂｙ Ｂｉａｓ ＥＣＲ ＣＶＤ，１９９１
ＶＬＳＩ Ｓｙｍｐ Ｔｅｃｈ Ｄｉｇｅｓｔ ８７）
は、まず基板内にトレンチをエッチングし、次いで、電
子共鳴（以下、ＥＣＲと称する）プラズマエンハンスト
酸化物堆積によって酸化物で以てこれらのトレンチを充
填するプロセスを記載している。この堆積は、シラン
（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）のガス混合物を使
用し、プラズマよりのイオン衝撃の方向から３０度未満
又は６０度より大きく傾斜させた表面に対して酸化物が
スパッタリングするよりも高速でこの表面に堆積するよ
うにシランの亜酸化窒素に対する比を設定することで以
て開始する。いったん、トレンチが充填されると（かつ
これらのトレンチ間の大きな領域に厚い酸化物堆積が累
積されると）、シランと亜酸化窒素の比を、イオン衝撃
の方向から約０度又は８０度よい大きく傾斜した表面に
対して酸化物がスパッタリングするよりも高速でこの表
面に堆積するように調節する。プラズマ堆積のこの第２
ステップは、これらのトレンチ間の領域上の酸化物堆積
を基本的に収縮させる。ホトリソグラフィ技術を使用し
てこれらのトレンチ及びこれに極く隣接した領域をマス
クする。これは、これらのトレンチ間の領域上の酸化物
堆積を露出する。最後に、これら露出された酸化物堆積
をストリップして酸化物で充填されたトレンチを残す。
この浅いトレンチ分離プロセスを示す図３ａ〜図３ｆ、
及び２つの異なるガス混合物に対して傾斜した表面に依
存するそれぞれスパッタリングエッチング速度及び堆積
速度対表面傾斜角度を示す図４を参照されたい。
【０００４】これに代わるトレンチ分離方式は、ｈｙｄ
ｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ（以下、Ｈ
ＳＱと称する）のようなスピンオンガラス又はオゾンに
ｔｅｔｒａｔｈｏｘｙｓｉｌａｎｅ（以下、ＴＥＯＳと
称する）を加えたものを使用する化学気相成長（以下、
ＣＶＤと称する）で以てトレンチを充填することを含
む。
【０００５】
【発明が解決しようとする課題】これらの調査研究は、
ＨＳＱ及びＴＥＯＳに対する熱アニーリング及びコンプ
レックスプレーナ化（ｃｏｍｐｌｅｘ ｐｌａｎａｒｉ
ｚａｔｉｏｎ）及びトレンチエッジへのＥＣＲ損傷のお
それを含む問題を抱える。
【０００６】
【課題を解決するための手段】本発明は、研磨阻止層と
してトレンチエッチングマスクの部分を使用する堆積酸
化物の化学的機械的研磨と共に、トレンチ充填に酸化物
の誘導結合高密度プラズマエンハンスト堆積を使用する
トレンチ分離方式を提供する。
【０００７】この堆積方法は、単純な処理及びプラズマ
イオン衝撃損傷の回避を含む利点を有する。
【０００８】
【発明の実施の形態】
第１好適実施例によるトレンチ分離 図１ａ〜図１ｆは、トレンチ分離構造を形成する本発明
の第１好適実施例の方法のステップの正断面図である。
明瞭のために、これらの図は、単一トレンチしか示して
おらずかつそのシリコン基板内のいかなるドープドウェ
ル又はエピタキシャル層をも示していない。事実、図１
ａは、シリコン基板１０２、その上に横たわる厚さ１０
ｎｍのパッド二酸化シリコン層（以下、パッド酸化物層
と称する）１０４、厚さ２００ｎｍの窒化シリコン層
（以下、窒化物層と称する）１０６、及びパターン化ホ
トレジスト１０８を示す。パッド酸化物層１０４は堆積
又は熱的成長によって形成でき、及び窒化物層１０６は
堆積により形成できる。ホトレジスト１０８は、約１μ
ｍの厚さであろうかつ分離トレンチを形成するためにシ
リコン基板の部分を露出させてエッチングされるように
パターン化される。これらのトレンチは幅０．３μｍで
あってよい。
【０００９】図１ｂは、図１ａの構造の塩素基剤化学物
質を用いるプラズマエッチングの結果を示す。シリコン
基板１０２内にエッチングされたトレンチは、深さ０．
５μｍでよくかつ７５度の側壁傾斜を有する。それゆ
え、トレンチ１１０は、ほぼ２：１のアスペクト比を有
してよい。トレンチ側壁内へのチャネルストップ不純物
打ち込みは、これを回避する。なぜならば、これらの不
純物が隣接活性デバイス領域を減少させるからである。
【００１０】図１ｃは、ホトレジスト層１０８のストリ
ッピングとこれに続くトレンチ１１０の側壁及び底に沿
う厚さ２０ｎｍの熱酸化層１１４を示す。この酸化は、
５％ＨＣ1 雰囲気で以て９００℃で行ってよい。この酸
化はまた、基板表面でのトレンチ１１０の隅を丸めるこ
とがあるが、しかし窒化物層１０６は更に酸化が行われ
るのを防止する。パッド酸化物層１０４及び窒化物層１
０６は、トレンチ１１０の充填に使用される絶縁材料の
後の化学的機械的研磨に対する研磨阻止層と名付けられ
る。パッド酸化物層１０４、窒化物層１０６、及び熱酸
化物層１１４は、シリコン基板１０２の連続被覆を形成
し、かつトレンチ１１０充填ステップにおけるプラズマ
イオン衝撃に対する保護を行う。
【００１１】次に、トレンチされた基板を図２に示され
たような、誘導結合高密度プラズマ反応容器２００内に
挿入する。次いで、ソースガスを使用するプラズマエン
ハンスト堆積により０．９μｍの酸化物１２０を堆積
し、これらのソースガスにはシラン、酸素、及びアルゴ
ン希釈分がある。図１ｄ参照。プラズマ加熱は基板温度
を上昇させ、かつこの温度は冷却によって約３３０℃に
維持される。ソースガス流量は、シラン約３０ｓｃｃ
ｍ、酸素約４０ｓｃｃｍ、及びアルゴン約２０ｓｃｃｍ
である。反応室内の全圧は約０．５３３Ｐａ（４ｍＴｏ
ｒｒ）であるが、低圧にかかわらず、イオン密度は反応
容器２００の場合約１０13／ｃｍ3 であり、かつ酸化物
は約３００ｎｍ／ｍｉｎの速度で堆積する。事実、堆積
した酸化物は、高品質を有し、高温緻密化又はキュアア
ニールを必要としない。
【００１２】高イオン密度は、慣例的な容量結合又はＥ
ＣＲ結合ではなくフィードガスを用いる高周波源、すな
わち、高密度プラズマ源２０１の誘導結合に由来する。
反応容器２００内の誘導結合は、プラズマ密度に影響す
ることなくプラズマとチャック２０２上の基板との間の
バイアス高周波容量性電圧（これは基板のイオン衝撃に
対するプラズマ電位を決定する）の調節を可能にする。
このバイアス電圧を約１２５０Ｖに設定する。これが、
（イオン衝撃方向から０度傾斜した基板に対して）約
３．４の堆積対スパッタリング比を生じる。これが、酸
化物層１０４、窒化物層１０６及び熱酸化物層１１４を
除去することなくトレンチ１１０を充填し、かつトレン
チ１１０側壁頂上に沿うシリコン基板１０２のプラズマ
イオン衝撃へ露出するのを保証する。これが、トレンチ
１１０側壁に沿う漏れを限定する。
【００１３】本発明の代替実施例では、熱酸化物層１１
４を成長させないで、無バイアスでトレンチ１１０充填
堆積を開始して、シリコン基板１０２を損傷することな
く酸化物の共形層（無スパッタリング）を生じ、次いで
バイアス電圧を漸次上昇させて酸化物１２０によるトレ
ンチ１１０の充填を保証する。事実、２０ｎｍの厚さま
での酸化物の初期の零バイアス又は低バイアスプラズマ
エンハンスト堆積はトレンチ側壁用保護ライナを施し、
その後の高バイアス堆積はトレンチ１１０の残りの部分
を充填する。
【００１４】ソースガス流量及び全圧を変調することに
よって堆積速度及び酸化物品質を変化させることができ
る。
【００１５】次いで、研磨阻止層として窒化物層１０６
を使用して化学的機械的研磨（ＣＭＰと称することがあ
る）を適用することによってトレンチ１１０の外側の酸
化物１２０の部分を除去する。トレンチ１１０内に残る
酸化物１２２を示す図１ｅ参照。
【００１６】最後にリン酸エッチング又は選択プラスマ
エッチングで以て窒化物層１０６をストリップする。図
１ｆは、最終分離構造を示す。その後の処理は、トラン
ジスタ及びその他のデバイスを形成し、層を絶縁し、か
つ配線を相互接続して集積回路を完成する。
【００１７】図２は、反応容器２００を概略縦断面図で
示し、この反応容器は３５００Ｗの最大出力を持つ高周
波発生器によって附勢される高密度プラズマ（ＨＤＰと
称することがある）源２０１、ウェーハ（すなわち、基
板）保持用可動チャック２０２、及び反応室２０４を含
む。チャック２０２は、処理中、基板温度を安定させる
ために裏側にヘリウムガスを供給され、かつ２０００Ｗ
の最大出力を有する容量性高周波発生器によって附勢さ
れる。チャック２０２は、単一２０ｃｍ（８インチ）直
径基板を保持することができる。高密度プラズマ源２０
１への高周波電力の制御はプラズマ密度を制御し、及び
チャック２０２への高周波電力の制御はプラズマと基板
との間に発生されるバイアス電圧を制御し、それゆえ基
板をイオン衝撃するイオンのイオンエネルギーを制御す
る。チャック２０２への高周波電力は、第１好適実施例
の低バイアス堆積初期部分に対しては小さく、かつ高バ
イアス堆積部分に対しては増大する。
【００１８】集積回路 図５は、ＮＭＯＳトランジスタ５２２−５２４−５２６
及びＰＭＯＳトランジスタ５３２−５３４を備える双子
形ウェルＣＭＯＳ集積回路に対する本発明の第１好適実
施例のトレンチ分離構造５０２−５０４−５０６−５０
８−５１２を示す。明瞭のために、これらの上に横たわ
る絶縁層及び相互接続層は図５では省略されている。
【００１９】
【発明の効果】
変形と利点 本発明の好適実施例を、誘導結合高密度プラズマ酸化物
充填トレンチの１つ以上の特徴及び化学的機械的研磨阻
止層として窒化物エッチングマスクの部分の使用を保有
する一方、様々なやり方で変化させることができる。
【００２０】例えば、トレンチの寸法を、最少幅０．２
５〜０．３５μｍ、深さ０．３５〜０．７μｍ、及び側
壁傾斜７０〜８０度のように、変化させることもでき
る。層の厚さを、パッド酸化物層の厚さ７〜１５ｎｍの
範囲で、窒化物層の厚さを１５０〜２５０ｎｍの範囲
で、等々に変化させることもできる。酸化物堆積用ソー
スガスを変化させることもでき、かつソースガスはシラ
ン、ジクロシラン、オゾン、亜硝酸等々、を含むことも
できる。プラズマ堆積中のバイアス電圧を低バイアス電
圧から漸次上昇させて、依然トレンチ充填を保証するこ
ともできる。
【００２１】以上の説明に関して更に以下の項を開示す
る。
【００２２】（１） （ａ） シリコン基板上に研磨阻
止層を形成するステップ、（ｂ） 前記研磨阻止層をパ
ターン化するステップ（ｃ） 前記基板が前記パターン
化された阻止層によって露出される所で前記基板内にト
レンチを形成するステップ、（ｄ） 前記基板上に絶縁
材料を堆積するステップであって、前記絶縁材料が前記
トレンチを充填する前記堆積するステップ、及び（ｅ）
前記研磨阻止層まで前記基板を化学的機械的に研磨す
るステップを含むトレンチ分離製作方法。
【００２３】（２） トレンチ分離構造は、非トレンチ
酸化物の化学的機械的研磨除去を用いる高密度プラズマ
エンハンストシリコン二酸化物充填１２２を含む。
【図面の簡単な説明】
【図１】集積回路に対する本発明の第１好適実施例のト
レンチ分離構造形成方法のステップを示す縦断面図であ
って、ａはホトレジストマスクを施した図、ｂはプラズ
マエッチングの結果の図、ｃはホトレジストをストリッ
プしかつ熱酸化物層を形成した図、ｄは反応容器内でプ
ラズマエンハンスト酸化物堆積した図、ｅはトレンチ外
側の酸化物層を除去した図、ｆは最終トレンチ分離構造
を示す図。
【図２】本発明の方法に使用される高密度プラズマ反応
容器の縦断面図。
【図３】集積回路に対する先行技術によるトレンチ分離
構造形成方法のステップを示す縦断面図であって、ａは
トレンチ及び熱酸化層を形成した図、ｂはプラズマエン
ハンスト酸化物堆積の第１ステップ結果の図、ｃはプラ
ズマエンハンスト酸化物堆積の第２ステップ結果の図、
ｄはトレンチをマスクした図、ｅは露出した酸化物層を
ストリップした図、ｆは最終トレンチ分離構造を示す
図。
【図４】先行技術によるエッチング速度及び堆積速度対
傾斜角度を示す図。
【図５】本発明の好適実施例のトレンチ分離形成方法を
適用されたＣＭＯＳ構造の縦断面図。
【符号の説明】
１０２ シリコン基板 １０４ パッド酸化物層 １０６ 窒化物層 １０８ パターン化ホトレジスト １１０ トレンチ １１４ 熱酸化物層 １２０ 酸化物 １２２ トレンチに残る酸化物 ２００ 反応容器 ２０１ 高周波源 ２０２ チャック ５０２−５０４−５０６−５０８−５１０−５１２ ト
レンチ分離構造 ５２４ ＮＭＯＳトランジスタ ５３２ ＰＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イー − チン チェン アメリカ合衆国テキサス州リチャードソ ン，フォックスボロ ドライブ 3100

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 （ａ） シリコン基板上に研磨阻止層を
    形成するステップ、 （ｂ） 前記研磨阻止層をパターン化するステップ （ｃ） 前記基板が前記パターン化された阻止層によっ
    て露出される所で前記基板内にトレンチを形成するステ
    ップ、 （ｄ） 前記基板上に絶縁材料を堆積するステップであ
    って、前記絶縁材料が前記トレンチを充填する前記堆積
    するステップ、及び （ｅ） 前記研磨阻止層まで前記基板を化学的機械的に
    研磨するステップを含むトレンチ分離製作方法。
JP14972497A 1996-06-10 1997-06-06 集積回路のトレンチ分離製作方法 Expired - Lifetime JP4195734B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US1968896P 1996-06-10 1996-06-10
US019688 1996-06-10

Publications (2)

Publication Number Publication Date
JPH1056058A true JPH1056058A (ja) 1998-02-24
JP4195734B2 JP4195734B2 (ja) 2008-12-10

Family

ID=21794537

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14972497A Expired - Lifetime JP4195734B2 (ja) 1996-06-10 1997-06-06 集積回路のトレンチ分離製作方法

Country Status (6)

Country Link
US (1) US6313010B1 (ja)
EP (2) EP0813240B1 (ja)
JP (1) JP4195734B2 (ja)
KR (1) KR100655845B1 (ja)
DE (1) DE69740022D1 (ja)
TW (1) TW388096B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348396B1 (en) 1998-03-27 2002-02-19 Hitachi, Ltd. Semiconductor device and production thereof
US7037803B2 (en) 2002-11-29 2006-05-02 Fujitsu Limited Manufacture of semiconductor device having STI and semiconductor device manufactured
US7279769B2 (en) 2004-05-25 2007-10-09 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
JP2013016672A (ja) * 2011-07-05 2013-01-24 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235856B1 (en) * 1997-12-18 2007-06-26 Micron Technology, Inc. Trench isolation for semiconductor devices
US6228741B1 (en) 1998-01-13 2001-05-08 Texas Instruments Incorporated Method for trench isolation of semiconductor devices
JP3262059B2 (ja) 1998-02-12 2002-03-04 日本電気株式会社 半導体装置の製造方法
US6194038B1 (en) 1998-03-20 2001-02-27 Applied Materials, Inc. Method for deposition of a conformal layer on a substrate
US6759306B1 (en) * 1998-07-10 2004-07-06 Micron Technology, Inc. Methods of forming silicon dioxide layers and methods of forming trench isolation regions
US6573152B1 (en) 1999-10-12 2003-06-03 Stmicroelectronics S.R.L. Self-planarizing process for shallow trench isolation
KR20010102310A (ko) 1999-12-24 2001-11-15 롤페스 요하네스 게라투스 알베르투스 매립된 절연층상에 위치한 실리콘 웨이퍼의 상부층에형성된 반도체 소자를 포함하는 반도체 장치의 제조방법
KR100419753B1 (ko) * 1999-12-30 2004-02-21 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
US6762129B2 (en) * 2000-04-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. Dry etching method, fabrication method for semiconductor device, and dry etching apparatus
US6559026B1 (en) * 2000-05-25 2003-05-06 Applied Materials, Inc Trench fill with HDP-CVD process including coupled high power density plasma deposition
US6437417B1 (en) * 2000-08-16 2002-08-20 Micron Technology, Inc. Method for making shallow trenches for isolation
KR100797385B1 (ko) * 2000-10-19 2008-01-24 로베르트 보쉬 게엠베하 유도 결합 플라즈마를 이용한 기판의 에칭 장치 및 방법
US6458722B1 (en) * 2000-10-25 2002-10-01 Applied Materials, Inc. Controlled method of silicon-rich oxide deposition using HDP-CVD
US6596653B2 (en) 2001-05-11 2003-07-22 Applied Materials, Inc. Hydrogen assisted undoped silicon oxide deposition process for HDP-CVD
US6740601B2 (en) 2001-05-11 2004-05-25 Applied Materials Inc. HDP-CVD deposition process for filling high aspect ratio gaps
DE10127622B4 (de) * 2001-06-07 2009-10-22 Qimonda Ag Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens
US6812064B2 (en) * 2001-11-07 2004-11-02 Micron Technology, Inc. Ozone treatment of a ground semiconductor die to improve adhesive bonding to a substrate
US6812153B2 (en) * 2002-04-30 2004-11-02 Applied Materials Inc. Method for high aspect ratio HDP CVD gapfill
US7628897B2 (en) * 2002-10-23 2009-12-08 Applied Materials, Inc. Reactive ion etching for semiconductor device feature topography modification
US7097886B2 (en) * 2002-12-13 2006-08-29 Applied Materials, Inc. Deposition process for high aspect ratio trenches
US6808748B2 (en) * 2003-01-23 2004-10-26 Applied Materials, Inc. Hydrogen assisted HDP-CVD deposition process for aggressive gap-fill technology
US7081414B2 (en) * 2003-05-23 2006-07-25 Applied Materials, Inc. Deposition-selective etch-deposition process for dielectric film gapfill
US6958112B2 (en) 2003-05-27 2005-10-25 Applied Materials, Inc. Methods and systems for high-aspect-ratio gapfill using atomic-oxygen generation
US7354834B2 (en) * 2003-06-04 2008-04-08 Dongbu Electronics Co., Ltd. Semiconductor devices and methods to form trenches in semiconductor devices
US7205240B2 (en) 2003-06-04 2007-04-17 Applied Materials, Inc. HDP-CVD multistep gapfill process
US6903031B2 (en) * 2003-09-03 2005-06-07 Applied Materials, Inc. In-situ-etch-assisted HDP deposition using SiF4 and hydrogen
US7087497B2 (en) * 2004-03-04 2006-08-08 Applied Materials Low-thermal-budget gapfill process
US7229931B2 (en) 2004-06-16 2007-06-12 Applied Materials, Inc. Oxygen plasma treatment for enhanced HDP-CVD gapfill
US7183227B1 (en) 2004-07-01 2007-02-27 Applied Materials, Inc. Use of enhanced turbomolecular pump for gapfill deposition using high flows of low-mass fluent gas
US7087536B2 (en) 2004-09-01 2006-08-08 Applied Materials Silicon oxide gapfill deposition using liquid precursors
JP4961668B2 (ja) * 2005-01-11 2012-06-27 富士電機株式会社 半導体装置の製造方法
KR100767333B1 (ko) * 2006-05-24 2007-10-17 한국과학기술연구원 계면 제어층을 포함하는 비휘발성 전기적 상변화 메모리소자 및 이의 제조방법
JP2008060266A (ja) * 2006-08-30 2008-03-13 Oki Electric Ind Co Ltd 素子分離膜の形成方法と不揮発性半導体メモリ
US7678715B2 (en) 2007-12-21 2010-03-16 Applied Materials, Inc. Low wet etch rate silicon nitride film
US8497211B2 (en) 2011-06-24 2013-07-30 Applied Materials, Inc. Integrated process modulation for PSG gapfill
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
EP0849766A3 (en) * 1992-01-24 1998-10-14 Applied Materials, Inc. Etch process
US5397962A (en) * 1992-06-29 1995-03-14 Texas Instruments Incorporated Source and method for generating high-density plasma with inductive power coupling
US5494857A (en) * 1993-07-28 1996-02-27 Digital Equipment Corporation Chemical mechanical planarization of shallow trenches in semiconductor substrates
US5614055A (en) 1993-08-27 1997-03-25 Applied Materials, Inc. High density plasma CVD and etching reactor
JP3438446B2 (ja) * 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
KR100214068B1 (ko) * 1995-11-21 1999-08-02 김영환 반도체 장치의 소자분리막 형성방법
EP0870327B1 (en) * 1995-12-27 2002-09-11 Lam Research Corporation Method for filling trenches in a semiconductor wafer
US5851899A (en) * 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
US5728621A (en) * 1997-04-28 1998-03-17 Chartered Semiconductor Manufacturing Pte Ltd Method for shallow trench isolation

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348396B1 (en) 1998-03-27 2002-02-19 Hitachi, Ltd. Semiconductor device and production thereof
KR100321460B1 (ko) * 1998-03-27 2002-03-18 가나이 쓰도무 반도체 장치 및 그 제조 방법
US7037803B2 (en) 2002-11-29 2006-05-02 Fujitsu Limited Manufacture of semiconductor device having STI and semiconductor device manufactured
US7279769B2 (en) 2004-05-25 2007-10-09 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
JP2013016672A (ja) * 2011-07-05 2013-01-24 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP4195734B2 (ja) 2008-12-10
TW388096B (en) 2000-04-21
EP0813240A1 (en) 1997-12-17
KR100655845B1 (ko) 2007-04-11
EP2287901A3 (en) 2014-05-07
US6313010B1 (en) 2001-11-06
EP2287901A2 (en) 2011-02-23
EP0813240B1 (en) 2010-10-13
DE69740022D1 (de) 2010-11-25
KR980006113A (ko) 1998-03-30

Similar Documents

Publication Publication Date Title
JP4195734B2 (ja) 集積回路のトレンチ分離製作方法
KR100316221B1 (ko) 얕은트렌치격리신기술
US6372605B1 (en) Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing
US7902628B2 (en) Semiconductor device with trench isolation structure
US6071792A (en) Methods of forming shallow trench isolation regions using plasma deposition techniques
JP2870054B2 (ja) 半導体装置の製造方法
US6534379B1 (en) Linerless shallow trench isolation method
JP5037766B2 (ja) 半導体装置の製造方法
US6306725B1 (en) In-situ liner for isolation trench side walls and method
US6426272B1 (en) Method to reduce STI HDP-CVD USG deposition induced defects
US6602759B2 (en) Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon
US6143625A (en) Protective liner for isolation trench side walls and method
EP1145305B1 (en) Method of suppressing anomalous increases in the threshold voltage of a semiconductor device
US6579801B1 (en) Method for enhancing shallow trench top corner rounding using endpoint control of nitride layer etch process with appropriate etch front
US6258697B1 (en) Method of etching contacts with reduced oxide stress
KR19980063317A (ko) 반도체장치의 소자분리방법
US6333218B1 (en) Method of etching contacts with reduced oxide stress
JP3039978B2 (ja) 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法
US7956417B2 (en) Method of reducing stacking faults through annealing
US6060371A (en) Process for forming a trench device isolation region on a semiconductor substrate
KR100275732B1 (ko) 어닐링을 이용한 트랜치형 소자분리막 형성방법
US7148117B2 (en) Methods for forming shallow trench isolation structures in semiconductor devices
KR100708530B1 (ko) 얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법
KR20010055874A (ko) 반도체 소자의 소자 격리층 형성 방법
KR100675879B1 (ko) 반도체장치의 ｓｔｉ형 소자분리막 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040525

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070612

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070912

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070918

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071012

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080909

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080929

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111003

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121003

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131003

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term