JPH1056123A - リードオンチップリードフレーム及びこれを用いた半導体素子のパッケージ - Google Patents
リードオンチップリードフレーム及びこれを用いた半導体素子のパッケージInfo
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- JPH1056123A JPH1056123A JP9155161A JP15516197A JPH1056123A JP H1056123 A JPH1056123 A JP H1056123A JP 9155161 A JP9155161 A JP 9155161A JP 15516197 A JP15516197 A JP 15516197A JP H1056123 A JPH1056123 A JP H1056123A
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- lead
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- H10W70/411—Chip-supporting parts, e.g. die pads
- H10W70/415—Leadframe inner leads serving as die pads
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- H10W72/90—Bond pads, in general
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
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- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】一つのチップに二つの回路ブロックを具現し、
チップの中央で対称構造になるチップに適用するリード
オンチップリードフレームにおいて、パッケージ面積を
最少化するためにリードの個数を低減すること。 【解決手段】一つのチップに独立した回路ブロックが偶
数個備えられ、各回路ブロックに備えられるパッドがチ
ップの中央を基準にして備えられるチップに利用される
リードオンチップリードフレームにおいて、各回路ブロ
ックに備えられる同一機能を有する一対のパッドに対し
て共通にワイヤボンディングできるようにチップ中央ま
で長く延在し、チップの一側縁に取り出されるリードが
多数個備えられることを特徴とする。
チップの中央で対称構造になるチップに適用するリード
オンチップリードフレームにおいて、パッケージ面積を
最少化するためにリードの個数を低減すること。 【解決手段】一つのチップに独立した回路ブロックが偶
数個備えられ、各回路ブロックに備えられるパッドがチ
ップの中央を基準にして備えられるチップに利用される
リードオンチップリードフレームにおいて、各回路ブロ
ックに備えられる同一機能を有する一対のパッドに対し
て共通にワイヤボンディングできるようにチップ中央ま
で長く延在し、チップの一側縁に取り出されるリードが
多数個備えられることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、リードオンチップ
（１ｅａｄ ｏｎ ｃｈｉｐ）リードフレームとこれを
用いた半導体素子パッケージに関し、特に、マルチチッ
プパッケージの代わりに高集積半導体メモリ素子に適用
することができるリードオンチップリードフレーム及び
これを用いた半導体素子パッケージに関する。
（１ｅａｄ ｏｎ ｃｈｉｐ）リードフレームとこれを
用いた半導体素子パッケージに関し、特に、マルチチッ
プパッケージの代わりに高集積半導体メモリ素子に適用
することができるリードオンチップリードフレーム及び
これを用いた半導体素子パッケージに関する。
【０００２】
【従来の技術】高集積半導体メモリ素子にパッケージ面
積を縮少し、パワーラインのノイズを低減するために、
リードがチップの上に位置するリードオンチップリード
フレームが用いられる。
積を縮少し、パワーラインのノイズを低減するために、
リードがチップの上に位置するリードオンチップリード
フレームが用いられる。
【０００３】高集積メモリ製品に用いられるこのような
リードオンチップリードフレームについて簡単に説明す
れば次の通りである。
リードオンチップリードフレームについて簡単に説明す
れば次の通りである。
【０００４】一般にリードオンチップリードフレーム
は、パワーライン用、例えば接地電圧（Ｖｓｓ）、電源
電圧（Ｖｃｃ）用のリード、制御信号用、例えばＣＡＳ
Ｌ（Ｌｏｗ）、ＣＡＳＵ（Ｕｐｐｅｒ）、ＷＥ（Ｗｒｉ
ｔｅ Ｅｎａｂ１ｅ）、ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂ
１ｅ）、ＲＡＳ用のリード、入出力信号（Ｉ／Ｏ）用の
リード、およびアドレス信号用のリードを備え、各リー
ド端部がチップの中央一定部分まで延長している構造を
有する。
は、パワーライン用、例えば接地電圧（Ｖｓｓ）、電源
電圧（Ｖｃｃ）用のリード、制御信号用、例えばＣＡＳ
Ｌ（Ｌｏｗ）、ＣＡＳＵ（Ｕｐｐｅｒ）、ＷＥ（Ｗｒｉ
ｔｅ Ｅｎａｂ１ｅ）、ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂ
１ｅ）、ＲＡＳ用のリード、入出力信号（Ｉ／Ｏ）用の
リード、およびアドレス信号用のリードを備え、各リー
ド端部がチップの中央一定部分まで延長している構造を
有する。
【０００５】従って、チップの中央に備えられた多数の
パッドと、リードの端部にそれぞれワイヤボンディング
して電気的に接続する。その結果チップでは中央部にパ
ッドを備えることにより信号伝達ラインの長さを最少化
でき、設計が容易で安定な半導体素子を具現することが
できる。
パッドと、リードの端部にそれぞれワイヤボンディング
して電気的に接続する。その結果チップでは中央部にパ
ッドを備えることにより信号伝達ラインの長さを最少化
でき、設計が容易で安定な半導体素子を具現することが
できる。
【０００６】さらに他の構造を有するリードオンチップ
リードフレームがある。このリードフレーム構造では、
信号伝達用リードの端部がチップの一定中央部分まで延
長される傍ら、チップの中央部を縦方向に横切るパワー
ライン、例えば接地電圧（Ｖｓｓ）用リードと電源電圧
（Ｖｃｃ）用リードを備える。そして、パワーラインは
ワイヤボンディングによりパッドに電気的に接続され
る。
リードフレームがある。このリードフレーム構造では、
信号伝達用リードの端部がチップの一定中央部分まで延
長される傍ら、チップの中央部を縦方向に横切るパワー
ライン、例えば接地電圧（Ｖｓｓ）用リードと電源電圧
（Ｖｃｃ）用リードを備える。そして、パワーラインは
ワイヤボンディングによりパッドに電気的に接続され
る。
【０００７】このような構造はチップの中央部に長く延
長された接地電圧（Ｖｓｓ）用リード、又は電源電圧
（Ｖｃｃ）用リードによりパワーが伝えられる。この電
源線は、チップ上に施されたマイクロ線幅の電源配線よ
り抵抗が少ないため動作速度を向上させることができる
長点を有する。
長された接地電圧（Ｖｓｓ）用リード、又は電源電圧
（Ｖｃｃ）用リードによりパワーが伝えられる。この電
源線は、チップ上に施されたマイクロ線幅の電源配線よ
り抵抗が少ないため動作速度を向上させることができる
長点を有する。
【０００８】一方、高集積半導体素子、例えば１ギガ規
模のＤＲＡＭの製造の際に、チップの大きさがあまり大
きいため一つのステッパーで作業が不可能な場合、一つ
のチップを二等分して５１２メガ規模のＤＲＡＭに制作
しなければならない必要が発生する。このような場合、
一側にある回路ブロックと他側にある回路ブロックに
は、例えば５１２メガ規模のＤＲＡＭがそれぞれ独立に
動作するようにするために、制御信号ラインとパワーラ
イン、入出力信号、アドレス信号が接続するパッド等が
独立して備えられる。
模のＤＲＡＭの製造の際に、チップの大きさがあまり大
きいため一つのステッパーで作業が不可能な場合、一つ
のチップを二等分して５１２メガ規模のＤＲＡＭに制作
しなければならない必要が発生する。このような場合、
一側にある回路ブロックと他側にある回路ブロックに
は、例えば５１２メガ規模のＤＲＡＭがそれぞれ独立に
動作するようにするために、制御信号ラインとパワーラ
イン、入出力信号、アドレス信号が接続するパッド等が
独立して備えられる。
【０００９】図１は、従来の技術で製造されたリードオ
ンチップリードフレームとチップを示す図であり、一つ
のチップ１０に二つの回路ブロックが具現され、左側パ
ッド（Ｐ１…Ｐｎ）は、左側回路ブロックの中央にそれ
ぞれ一列に配列され、右側パッド（Ｐ′１…Ｐ′ｎ）
は、右側回路ブロックの中央にそれぞれ一列に配列され
る。ここで左側パッドと右側パッドは、例えば５１２メ
ガ規模のそれぞれのＤＲＡＭが動作するように、信号ラ
インとパワーラインにそれぞれ独立して接続される。
ンチップリードフレームとチップを示す図であり、一つ
のチップ１０に二つの回路ブロックが具現され、左側パ
ッド（Ｐ１…Ｐｎ）は、左側回路ブロックの中央にそれ
ぞれ一列に配列され、右側パッド（Ｐ′１…Ｐ′ｎ）
は、右側回路ブロックの中央にそれぞれ一列に配列され
る。ここで左側パッドと右側パッドは、例えば５１２メ
ガ規模のそれぞれのＤＲＡＭが動作するように、信号ラ
インとパワーラインにそれぞれ独立して接続される。
【００１０】一方、左側パッドと右側パッドの隣接する
位置に左側リード（Ｌ１…Ｌｎ）と右側リード（Ｌ′１
…Ｌ′ｎ）の端部が位置されるようにし、リードの他側
端部はチップ１０の側面に取り出されるようにしたもの
である。
位置に左側リード（Ｌ１…Ｌｎ）と右側リード（Ｌ′１
…Ｌ′ｎ）の端部が位置されるようにし、リードの他側
端部はチップ１０の側面に取り出されるようにしたもの
である。
【００１１】図２は、従来の他の実施例により製造され
たリードオンチップリードフレームとチップを示す図で
ありチップ１０の中央領域にそれぞれ一列に左側パッド
（Ｐ１…Ｐｎ）と右側パッド（Ｐ′１…Ｐ′ｎ）が配置
され前記左側パッド（Ｐ１…Ｐｎ）と右側パッド（Ｐ′
１…Ｐ′ｎ）の近傍までチップ１０の左右側端部から延
長して備えられる多数の左側リード（Ｌ１…Ｌｎ）と右
側リード（Ｌ′１…Ｌ′ｎ）が配置され、リード（Ｌ
１）とリード（Ｌｎ）及びリード（Ｌ′１）とリード
（Ｌ′ｎ）は、チップ中央部の空きのスペースを通るパ
ワーラインに利用される配線２０，３０によりそれぞれ
接続されている。
たリードオンチップリードフレームとチップを示す図で
ありチップ１０の中央領域にそれぞれ一列に左側パッド
（Ｐ１…Ｐｎ）と右側パッド（Ｐ′１…Ｐ′ｎ）が配置
され前記左側パッド（Ｐ１…Ｐｎ）と右側パッド（Ｐ′
１…Ｐ′ｎ）の近傍までチップ１０の左右側端部から延
長して備えられる多数の左側リード（Ｌ１…Ｌｎ）と右
側リード（Ｌ′１…Ｌ′ｎ）が配置され、リード（Ｌ
１）とリード（Ｌｎ）及びリード（Ｌ′１）とリード
（Ｌ′ｎ）は、チップ中央部の空きのスペースを通るパ
ワーラインに利用される配線２０，３０によりそれぞれ
接続されている。
【００１２】図３は、図１及び図２に示すリードオンチ
ップリードフレームにチップを取り付け、ワイヤボンデ
ィングとモールディング工程を経て半導体素子パッケー
ジを形成したものを示す図であり、全体のリードが８６
個に形成されそれぞれのリード端部に用途が記されてい
る。即ち、パワーライン、例えば電源電圧（ＶＣＣ）用
リード（１，１８，６９，８６）、電源電圧（ＶＣＣ
ｑ）用リード（２，６，１０，１４，８１，８５，７
７，７３）、接地電圧（ＶＳＳ）用リード（１９，４
２，４５，６８）、接地電圧（ＶＳＳｑ）用リード
（３，７，１５，７２，７６，８０，８４）、制御信号
（例えば、ＣＡＳＬ，ＣＡＳＵ，ＷＥ，ＯＥ，ＲＡＳ）
用リード（２３，６４，２４，６９，２５，６２，２
６，６１）及び入出力信号（Ｉ／Ｏ ０乃至Ｉ／Ｏ
７）及び（Ｉ／Ｏ ８乃至Ｉ／Ｏ １５）用リード
（４，５…１６，１７及び７０，７１…８２，８３）及
びアドレス信号（Ａ０乃至Ａ１４）用リード（２７…４
１，４６…６０）がそれぞれ備えられるが、左右に対称
構造に形成されその結果リード数の多いことが判る。
ップリードフレームにチップを取り付け、ワイヤボンデ
ィングとモールディング工程を経て半導体素子パッケー
ジを形成したものを示す図であり、全体のリードが８６
個に形成されそれぞれのリード端部に用途が記されてい
る。即ち、パワーライン、例えば電源電圧（ＶＣＣ）用
リード（１，１８，６９，８６）、電源電圧（ＶＣＣ
ｑ）用リード（２，６，１０，１４，８１，８５，７
７，７３）、接地電圧（ＶＳＳ）用リード（１９，４
２，４５，６８）、接地電圧（ＶＳＳｑ）用リード
（３，７，１５，７２，７６，８０，８４）、制御信号
（例えば、ＣＡＳＬ，ＣＡＳＵ，ＷＥ，ＯＥ，ＲＡＳ）
用リード（２３，６４，２４，６９，２５，６２，２
６，６１）及び入出力信号（Ｉ／Ｏ ０乃至Ｉ／Ｏ
７）及び（Ｉ／Ｏ ８乃至Ｉ／Ｏ １５）用リード
（４，５…１６，１７及び７０，７１…８２，８３）及
びアドレス信号（Ａ０乃至Ａ１４）用リード（２７…４
１，４６…６０）がそれぞれ備えられるが、左右に対称
構造に形成されその結果リード数の多いことが判る。
【００１３】
【発明が解決しようとする課題】ところで、前述した従
来のリードオンチップリードフレームは、対称構造の独
立した２つ回路ブロックを備える構造を有する。そのた
め、対称構造のパッドとリードをそれぞれ備えなければ
ならず、パッケージ面積が大きくなる。
来のリードオンチップリードフレームは、対称構造の独
立した２つ回路ブロックを備える構造を有する。そのた
め、対称構造のパッドとリードをそれぞれ備えなければ
ならず、パッケージ面積が大きくなる。
【００１４】従って、本発明は、パッケージの面積の増
大を解消するために、一つのチップに対称的に二つの回
路ブロックが備えられる時、左右に同一機能を有する一
対のパッドにおいて共通に接続できるパッドを、一つの
リードに共通に連結するものであり、これによりパッケ
ージ面積を最少化するリードオンチップリードフレーム
を提供することを第１目的とする。
大を解消するために、一つのチップに対称的に二つの回
路ブロックが備えられる時、左右に同一機能を有する一
対のパッドにおいて共通に接続できるパッドを、一つの
リードに共通に連結するものであり、これによりパッケ
ージ面積を最少化するリードオンチップリードフレーム
を提供することを第１目的とする。
【００１５】本発明は、一つのチップに対称的に二つの
回路ブロックが備えられる時、左右に同一機能を有する
一対のパッドを一つのリードに共通に連結する構造のリ
ードオンチップリードフレームが適用された半導体素子
パッケージを提供することを第２目的とする。
回路ブロックが備えられる時、左右に同一機能を有する
一対のパッドを一つのリードに共通に連結する構造のリ
ードオンチップリードフレームが適用された半導体素子
パッケージを提供することを第２目的とする。
【００１６】
【課題を解決するための手段】第１目的を達成するため
の本発明は、一つのチップに独立した回路ブロックが二
つが備えられ、これらの回路ブロックに備えられるパッ
ドがチップの中央を基準して対称に備えられるチップに
用いられるリードオンチップリードフレームにおいて、
各回路ブロックに備えられる同一機能を有する一対のパ
ッドに対して共通にワイヤボンディングできるようチッ
プの中央部まで長く延在し、チップの一側縁に取り出さ
れる複数のリードを有することを特徴とする。
の本発明は、一つのチップに独立した回路ブロックが二
つが備えられ、これらの回路ブロックに備えられるパッ
ドがチップの中央を基準して対称に備えられるチップに
用いられるリードオンチップリードフレームにおいて、
各回路ブロックに備えられる同一機能を有する一対のパ
ッドに対して共通にワイヤボンディングできるようチッ
プの中央部まで長く延在し、チップの一側縁に取り出さ
れる複数のリードを有することを特徴とする。
【００１７】一つのリードにワイヤボンディングされる
一対のパッドはパワーライン、制御信号ライン及び／又
はアドレス信号が連結されるパッドである。
一対のパッドはパワーライン、制御信号ライン及び／又
はアドレス信号が連結されるパッドである。
【００１８】第２目的を達成するための本発明は、一つ
のチップに独立した回路ブロックが二つが備えられ、各
回路ブロックに備えられるパッドがチップの中央を基準
して対称的に備えられるチップにリードオンチップリー
ドフレームが取り付けられてなる半導体素子のパッケー
ジにおいて、各回路ブロックに備えられる同一機能の一
対のパッドに対して共通にワイヤボンディングするよう
長く延在すると共に、パッケージの一側に取り出される
リードと、各回路ブロックで入出力信号（Ｉ／Ｏ）が連
結されるそれぞれのパッドにワイヤボンディングされ、
パッケージの一側に取り出される独立のリードを含むこ
とを特徴とする。
のチップに独立した回路ブロックが二つが備えられ、各
回路ブロックに備えられるパッドがチップの中央を基準
して対称的に備えられるチップにリードオンチップリー
ドフレームが取り付けられてなる半導体素子のパッケー
ジにおいて、各回路ブロックに備えられる同一機能の一
対のパッドに対して共通にワイヤボンディングするよう
長く延在すると共に、パッケージの一側に取り出される
リードと、各回路ブロックで入出力信号（Ｉ／Ｏ）が連
結されるそれぞれのパッドにワイヤボンディングされ、
パッケージの一側に取り出される独立のリードを含むこ
とを特徴とする。
【００１９】
【作用】本発明は一つのチップについて対称的に二つの
回路ブロックが備えられるとき、左右に対称的に備えら
れる、例えばパワーラインとアドレス信号及び制御信号
が入力される一対のパッドを、それぞれ一つのリードに
ワイヤボンディングするようリードフレームのリードを
長く延長されるよう備える。
回路ブロックが備えられるとき、左右に対称的に備えら
れる、例えばパワーラインとアドレス信号及び制御信号
が入力される一対のパッドを、それぞれ一つのリードに
ワイヤボンディングするようリードフレームのリードを
長く延長されるよう備える。
【００２０】そして、独立した二つの回路ブロックに対
して両側で独立的に連結する入出力信号（Ｉ／Ｏ）用リ
ードをさらに備えることにより、二つの回路ブロックを
有するチップを一つの回路素子のように用いることがで
きるだけでなく、リードの数を大幅に低減させてパッケ
ージ面積を最少化することができる。
して両側で独立的に連結する入出力信号（Ｉ／Ｏ）用リ
ードをさらに備えることにより、二つの回路ブロックを
有するチップを一つの回路素子のように用いることがで
きるだけでなく、リードの数を大幅に低減させてパッケ
ージ面積を最少化することができる。
【００２１】
【発明の実施の形態】以下、添付の図面を参照して本発
明の一実施形態であるリードオンチップリードフレーム
およびこれを用いた半導体素子のパッケージを詳しく説
明することにする。
明の一実施形態であるリードオンチップリードフレーム
およびこれを用いた半導体素子のパッケージを詳しく説
明することにする。
【００２２】図４は、本発明の一実施形態であるリード
オンチップリードフレームを示すものであり、このリー
ドオンチップリードフレームは、左右にそれぞれ独立し
た二つの回路ブロックを搭載するのに適している。
オンチップリードフレームを示すものであり、このリー
ドオンチップリードフレームは、左右にそれぞれ独立し
た二つの回路ブロックを搭載するのに適している。
【００２３】チップ１０の中央から左右にそれぞれ一列
に備えられる左側パッド（Ｐ１…Ｐｎ）と右側パッド
（Ｐ′１…Ｐ′ｎ）が位置する。ここで、左側パッドと
右側パッドは、例えば５１２メガ規模のＤＲＡＭである
それぞれの回路ブロックに設けられたものであり、パワ
ーライン（例えばＶＣＣ，ＶＣＣｑ，ＶＳＳｑ，ＶＳ
Ｓ）と制御信号（例えば、ＣＡＳＬ，ＣＡＳＵ，ＷＥ，
ＯＥ，ＲＡＳ）と、入出力信号（Ｉ／Ｏ）と、アドレス
信号（Ａ０−Ａ１４）とが連結されるパッドが備えられ
る。
に備えられる左側パッド（Ｐ１…Ｐｎ）と右側パッド
（Ｐ′１…Ｐ′ｎ）が位置する。ここで、左側パッドと
右側パッドは、例えば５１２メガ規模のＤＲＡＭである
それぞれの回路ブロックに設けられたものであり、パワ
ーライン（例えばＶＣＣ，ＶＣＣｑ，ＶＳＳｑ，ＶＳ
Ｓ）と制御信号（例えば、ＣＡＳＬ，ＣＡＳＵ，ＷＥ，
ＯＥ，ＲＡＳ）と、入出力信号（Ｉ／Ｏ）と、アドレス
信号（Ａ０−Ａ１４）とが連結されるパッドが備えられ
る。
【００２４】一方、本発明によるリードオンチップリー
ドフレームのリードは、選択的に左右に備えられる同一
機能を有する一対のパッドが一つのリードに共通にワイ
ヤボンディングされるよう長く延長して備えられ、隣接
したリード等から一つは左側に取り出され、他の一つは
右側に取り出されるよう備える。
ドフレームのリードは、選択的に左右に備えられる同一
機能を有する一対のパッドが一つのリードに共通にワイ
ヤボンディングされるよう長く延長して備えられ、隣接
したリード等から一つは左側に取り出され、他の一つは
右側に取り出されるよう備える。
【００２５】ここで共通にリードに接続さえる一対のパ
ッドには、パワーライン（例えばＶＣＣ，ＶＣＣｑ，Ｖ
ＳＳｑ，ＶＳＳ）と連結されるもの、制御信号（例え
ば、ＣＡＳＬ，ＣＡＳＵ，ＷＥ，ＯＥ，ＲＡＳ）と連結
されるもの、およびアドレス信号（Ａ０−Ａ１４）と連
結されるものが含まれる。入出力信号（Ｉ／Ｏ）が連結
されるパッドに対しては、それぞれ独立に取り出される
リードが備えられる。
ッドには、パワーライン（例えばＶＣＣ，ＶＣＣｑ，Ｖ
ＳＳｑ，ＶＳＳ）と連結されるもの、制御信号（例え
ば、ＣＡＳＬ，ＣＡＳＵ，ＷＥ，ＯＥ，ＲＡＳ）と連結
されるもの、およびアドレス信号（Ａ０−Ａ１４）と連
結されるものが含まれる。入出力信号（Ｉ／Ｏ）が連結
されるパッドに対しては、それぞれ独立に取り出される
リードが備えられる。
【００２６】図４では、左側に取り出される左側リード
（Ｌ１，Ｌ３，Ｌ５，…Ｌｎ−３，Ｌｎ−１）は、左右
にある奇数番目パッドと関連付けられ、右側に取り出さ
れる右側リード（Ｌ２，Ｌ４，Ｌ６…Ｌｎ−２，Ｌｎ）
は左右にある偶数番目のパッドと関連付けられている。
（Ｌ１，Ｌ３，Ｌ５，…Ｌｎ−３，Ｌｎ−１）は、左右
にある奇数番目パッドと関連付けられ、右側に取り出さ
れる右側リード（Ｌ２，Ｌ４，Ｌ６…Ｌｎ−２，Ｌｎ）
は左右にある偶数番目のパッドと関連付けられている。
【００２７】図５は、図４に示すリードオンチップリー
ドフレームのリードとチップのパッドをワイヤボンディ
ングした後、モールディング工程で半導体素子のパッケ
ージを形成したものを示す平面図である。
ドフレームのリードとチップのパッドをワイヤボンディ
ングした後、モールディング工程で半導体素子のパッケ
ージを形成したものを示す平面図である。
【００２８】それぞれのリード端部にはリードの用途を
記載してあり、全体リード数が５６個と従来のパッケー
ジより多く減少したことを表し、ここでリード端部に記
されたＮＣ（ｎｏｔ ｃｏｎｎｅｃｔｉｏｎ）は使用し
ないリードを意味する。
記載してあり、全体リード数が５６個と従来のパッケー
ジより多く減少したことを表し、ここでリード端部に記
されたＮＣ（ｎｏｔ ｃｏｎｎｅｃｔｉｏｎ）は使用し
ないリードを意味する。
【００２９】即ち、本発明はパワーライン（ＶＣＣ，Ｖ
ＣＣｑ，ＶＳＳ，ＶＳＳｑ）と制御信号（ＬＣＡＳ（Ｌ
ｏｗ ＣＡＳ），ＵＣＡＳ（Ｕｐｐｅｒ ＣＡＳ），Ｗ
Ｅ，ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂ１ｅ），ＲＡＳ）と
アドレス信号（Ａ０−Ａ４）とが印加される一対のパッ
ドは、一つのリードにそれぞれワイヤボンディングで接
続され、左側の入出力信号（Ｉ／Ｏ ０乃至Ｉ／Ｏ
７）と右側の入出力信号（Ｉ／Ｏ ８乃至Ｉ／Ｏ １
５）が印加されるパッドは、一つのリードに共通にワイ
ヤボンディングせず独立した一つのリードにそれぞれワ
イヤボンディングするものである。
ＣＣｑ，ＶＳＳ，ＶＳＳｑ）と制御信号（ＬＣＡＳ（Ｌ
ｏｗ ＣＡＳ），ＵＣＡＳ（Ｕｐｐｅｒ ＣＡＳ），Ｗ
Ｅ，ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂ１ｅ），ＲＡＳ）と
アドレス信号（Ａ０−Ａ４）とが印加される一対のパッ
ドは、一つのリードにそれぞれワイヤボンディングで接
続され、左側の入出力信号（Ｉ／Ｏ ０乃至Ｉ／Ｏ
７）と右側の入出力信号（Ｉ／Ｏ ８乃至Ｉ／Ｏ １
５）が印加されるパッドは、一つのリードに共通にワイ
ヤボンディングせず独立した一つのリードにそれぞれワ
イヤボンディングするものである。
【００３０】本発明により製造された半導体素子パッケ
ージは、一つのチップに二つの独立した回路ブロックが
具現されているが、実際の動作上においては、一つの回
路素子のように動作可能である。何故かといえば、入出
力信号が左右に存在する回路ブロック中の一つを選択し
アドレスを入出力することができるためである。
ージは、一つのチップに二つの独立した回路ブロックが
具現されているが、実際の動作上においては、一つの回
路素子のように動作可能である。何故かといえば、入出
力信号が左右に存在する回路ブロック中の一つを選択し
アドレスを入出力することができるためである。
【００３１】図６は、本発明により製造されるリードオ
ンチップリードフレームを適用する高集積半導体素子
が、例えば１ギガ規模のＤＲＡＭの場合にチップの左右
に二つの回路ブロック（１００，２００）が備えられ、
それぞれの回路ブロック（１００，２００）には独立的
に５１２メガ規模のＤＲＡＭ（６４Ｍ×８）の素子が形
成される。前記ブロック（１００，２００）の中央部に
パッドが一列に備えられることを示す。
ンチップリードフレームを適用する高集積半導体素子
が、例えば１ギガ規模のＤＲＡＭの場合にチップの左右
に二つの回路ブロック（１００，２００）が備えられ、
それぞれの回路ブロック（１００，２００）には独立的
に５１２メガ規模のＤＲＡＭ（６４Ｍ×８）の素子が形
成される。前記ブロック（１００，２００）の中央部に
パッドが一列に備えられることを示す。
【００３２】本発明は、１ギガ規模のＤＲＡＭ級だけで
なくそれ以上の高集積素子、又はそれ以下の集積度を有
する素子にも適用できる。
なくそれ以上の高集積素子、又はそれ以下の集積度を有
する素子にも適用できる。
【００３３】
【発明の効果】本発明は、独立した二つ又はそれ以上の
回路ブロックを有するチップを用い、チップに備えられ
るパッドのうち共通に接続できるパッドを一つのリード
に接続することにより、リードが占める面積を最少化し
てパッケージの面積を最少化できる。
回路ブロックを有するチップを用い、チップに備えられ
るパッドのうち共通に接続できるパッドを一つのリード
に接続することにより、リードが占める面積を最少化し
てパッケージの面積を最少化できる。
【００３４】さらに、一つのチップを一つのブロックで
構成する場合、一部分の素子の不良によりチップ全体を
用いることができない問題があるが、一つのチップを互
いに分離した複数の独立の回路ブロックで具現する場
合、一側のブロックが不良であっても他側のブロックは
使用が可能である。それにより、素子の歩留りを向上さ
せることができる。
構成する場合、一部分の素子の不良によりチップ全体を
用いることができない問題があるが、一つのチップを互
いに分離した複数の独立の回路ブロックで具現する場
合、一側のブロックが不良であっても他側のブロックは
使用が可能である。それにより、素子の歩留りを向上さ
せることができる。
【００３５】併せて、本発明の好ましい実施形態は例示
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内に存在する多様な修正、変更、付加
等が可能なはずであり、このような修正、変更等は以下
の特許請求の範囲に属するものと見なすべきである。
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内に存在する多様な修正、変更、付加
等が可能なはずであり、このような修正、変更等は以下
の特許請求の範囲に属するものと見なすべきである。
【図１】従来のリードオンチップ（Ｌｅａｄ Ｏｎ Ｃ
ｈｉｐ）リードフレームを示す図。
ｈｉｐ）リードフレームを示す図。
【図２】従来のさらに他のリードオンチップリードフレ
ームを示す図。
ームを示す図。
【図３】従来のリードオンチップリードフレームが用い
られた半導体素子のパッケージを示す図。
られた半導体素子のパッケージを示す図。
【図４】本発明の一実施形態であるリードオンチップリ
ードフレームを示す図。
ードフレームを示す図。
【図５】本発明の一実施形態であるリードオンチップリ
ードフレームが用いられた半導体素子のパッケージを形
成したものを示す図。
ードフレームが用いられた半導体素子のパッケージを形
成したものを示す図。
【図６】一つのチップに左右に独立した回路ブロックが
備えられたものを示す図。
備えられたものを示す図。
Ｌ１・・・Ｌｎ３，Ｌ′１・・・Ｌ′ｎ…リード Ｐ１・・・Ｐｎ，Ｐ′１・・・Ｐ′１ｎ…パッド １０…一つのチップ １００，２００…回路ブロック
Claims (7)
- 【請求項１】 一つのチップに独立した回路ブロックが
二つが備えられ、前記それぞれの回路ブロックに備えら
れるパッドがチップの中央を基準して対称に備えられる
チップに用いられるリードオンチップリードフレームに
おいて、 前記各回路ブロックに備えられる同一機能を有する一対
のパッドに対して共通にワイヤボンディングできるよう
前記チップの中央部まで長く延在し、前記チップの一側
縁に取り出される複数のリードを有することを特徴とす
るリードオンチップリードフレーム。 - 【請求項２】 前記多数のリードで互いに隣接するリー
ドは、互いに逆方向に取り出されるよう配列されること
を特徴とする請求項１記載のリードオンチップリードフ
レーム。 - 【請求項３】 前記一つのリードに共通にワイヤボンデ
ィングする前記一対のパッドは、パワーライン、制御信
号ライン及び／又はアドレス信号が連結されるパッドで
あることを特徴とする請求項１記載のリードオンチップ
リードフレーム。 - 【請求項４】 前記各回路ブロックにおける入出力信号
（Ｉ／Ｏ）が連結するそれぞれのパッドにワイヤボンデ
ィングされる独立のリードを有することを特徴とする請
求項１記載のリードオンチップリードフレーム。 - 【請求項５】 一つのチップに独立した回路ブロック偶
数個備えられ、前記回路ブロックに備えられるパッドが
チップの中央を基準して対称に備えられるチップに用い
られるリードオンチップリードフレームにおいて、 前記各回路ブロックに備えられるパワーライン、制御信
号ライン及び／又はアドレス信号が連結される同一機能
のパッドに対して共通にワイヤボンディングできるよう
に前記チップの中央部まで長く延在し、前記チップの一
側縁に取り出されるリードを含むリードオンチップリー
ドフレーム。 - 【請求項６】 独立した回路ブロック二つが備えられ、
前記各回路ブロックに備えられるパッドが対称に備えら
れる一つのチップに、リードオンチップリードフレーム
が装着され、ワイヤボンディング及びモールディング工
程を経て形成される半導体素子パッケージにおいて、 前記それぞれの回路ブロックに備えられ、チップ上部に
同一機能を有する一対のパッドに対して共通にワイヤボ
ンディングされるよう長く延在すると共に、前記パッケ
ージの一側に取り出されるリードと、 前記それぞれの回路ブロックで入出力信号（Ｉ／Ｏ）が
連結されるそれぞれのパッドにワイヤボンディングさ
れ、前記パッケージの一側に取り出される独立したリー
ドを含む半導体素子のパッケージ。 - 【請求項７】 前記一対のパッドに対して共通にワイヤ
ボンディングされるリードが互いに隣接する場合、相互
逆方向にリードが取り出されることを特徴とする請求項
６記載の半導体素子のパッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023268A KR100224770B1 (ko) | 1996-06-24 | 1996-06-24 | 리드 온 칩 리드프레임 및 이를 이용한 반도체 소자 패키지 |
| KR96-23268 | 1996-06-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056123A true JPH1056123A (ja) | 1998-02-24 |
| JP2866362B2 JP2866362B2 (ja) | 1999-03-08 |
Family
ID=19463073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155161A Expired - Fee Related JP2866362B2 (ja) | 1996-06-24 | 1997-06-12 | リードオンチップリードフレーム及びこれを用いた半導体素子のパッケージ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5907186A (ja) |
| JP (1) | JP2866362B2 (ja) |
| KR (1) | KR100224770B1 (ja) |
| CN (1) | CN1073283C (ja) |
| TW (1) | TW384533B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427541B1 (ko) * | 1997-06-30 | 2004-07-19 | 주식회사 하이닉스반도체 | 패턴 필름 제조 방법 및 이를 이용한 칩 모듈 |
| US6268643B1 (en) * | 1997-12-22 | 2001-07-31 | Texas Instruments Incorporated | Lead frame device for delivering electrical power to a semiconductor die |
| US6534861B1 (en) | 1999-11-15 | 2003-03-18 | Substrate Technologies Incorporated | Ball grid substrate for lead-on-chip semiconductor package |
| KR100381892B1 (ko) * | 1999-11-24 | 2003-04-26 | 삼성전자주식회사 | 듀얼-리드 타입 정방형 반도체 패키지 및 그를 사용한양면 실장형 메모리 모듈 |
| US6445603B1 (en) | 2000-08-21 | 2002-09-03 | Micron Technology, Inc. | Architecture, package orientation and assembly of memory devices |
| US6541849B1 (en) * | 2000-08-25 | 2003-04-01 | Micron Technology, Inc. | Memory device power distribution |
| US6275446B1 (en) | 2000-08-25 | 2001-08-14 | Micron Technology, Inc. | Clock generation circuits and methods |
| CN100490145C (zh) * | 2006-10-17 | 2009-05-20 | 力成科技股份有限公司 | 包覆在非对称单侧引脚下晶片的封装构造 |
| US8174099B2 (en) * | 2008-08-13 | 2012-05-08 | Atmel Corporation | Leadless package with internally extended package leads |
| TWI539565B (zh) * | 2014-01-29 | 2016-06-21 | 森富科技股份有限公司 | 記憶體與記憶體球位焊墊之佈局方法 |
| TW201530726A (zh) * | 2014-01-29 | 2015-08-01 | Eorex Corp | 記憶體與記憶體儲存裝置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365113A (en) * | 1987-06-30 | 1994-11-15 | Hitachi, Ltd. | Semiconductor device |
| US5068712A (en) * | 1988-09-20 | 1991-11-26 | Hitachi, Ltd. | Semiconductor device |
| JPH039407A (ja) * | 1989-06-06 | 1991-01-17 | Fujitsu Ten Ltd | 制御装置の検査方式 |
| JP2567961B2 (ja) * | 1989-12-01 | 1996-12-25 | 株式会社日立製作所 | 半導体装置及びリ−ドフレ−ム |
| US5229329A (en) * | 1991-02-28 | 1993-07-20 | Texas Instruments, Incorporated | Method of manufacturing insulated lead frame for integrated circuits |
| US5250840A (en) * | 1992-02-24 | 1993-10-05 | Samsung Electronics Co., Ltd. | Semiconductor lead frame with a chip having bonding pads in a cross arrangement |
| SG44840A1 (en) * | 1992-09-09 | 1997-12-19 | Texas Instruments Inc | Reduced capacitance lead frame for lead on chip package |
-
1996
- 1996-06-24 KR KR1019960023268A patent/KR100224770B1/ko not_active Expired - Fee Related
-
1997
- 1997-05-24 TW TW086107041A patent/TW384533B/zh not_active IP Right Cessation
- 1997-05-27 US US08/863,307 patent/US5907186A/en not_active Expired - Lifetime
- 1997-06-12 JP JP9155161A patent/JP2866362B2/ja not_active Expired - Fee Related
- 1997-06-24 CN CN97111828A patent/CN1073283C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW384533B (en) | 2000-03-11 |
| CN1073283C (zh) | 2001-10-17 |
| US5907186A (en) | 1999-05-25 |
| JP2866362B2 (ja) | 1999-03-08 |
| CN1170235A (zh) | 1998-01-14 |
| KR980006563A (ko) | 1998-03-30 |
| KR100224770B1 (ko) | 1999-10-15 |
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