JPH1056376A

JPH1056376A - 制御用半導体集積回路およびそれを搭載する電子制御装置

Info

Publication number: JPH1056376A
Application number: JP8212907A
Authority: JP
Inventors: Toshio Tanaka; 寿夫田中; Masao Yokoyama; 正穂横山
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 1996-08-12
Filing date: 1996-08-12
Publication date: 1998-02-24
Anticipated expiration: 2016-08-12
Also published as: JP3686733B2

Abstract

(57)【要約】【課題】ハードウエア資源を効率よく切り換えて、多
くの制御システムに適用可能。【解決手段】システムＬＳＩ２０は、核となるマイク
ロコンピュータ２１と外部装置２４，２５との間に、Ｆ
ＰＧＡブロック２２を備え、メモリ内のデータをＦＰＧ
Ａブロック自動配線用装置３０に読み出して、内部配線
の変更が可能である。情報量が多い部分に多くのハード
ウエア資源を配分し、効率的な制御を行うことができ
る。使用するシステムの必要に応じて、論理的な構成を
変更し、多くの制御システムに適合させることも可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、使用条件に回路仕
様を適合させることができる制御用半導体集積回路およ
びそれを搭載する電子制御装置に関する。

【０００２】

【従来の技術】図６は、従来からの典型的な先行技術に
よる制御用半導体集積回路の概略的な構成を示す。この
ような制御用半導体集積回路では、マイクロコンピュー
タ１が核となり、入力インターフェイスを含む専用のロ
ジック回路２や出力インターフェイスを含む専用のロジ
ック回路３が備えられる。各種センサ等を含む外部装置
４からの入力信号は、専用のロジック回路２で処理さ
れ、入力インターフェイスを通ってマイクロコンピュー
タ１に入力される。マイクロコンピュータ１からの出力
は、出力インターフェイスから直接または専用のロジッ
ク回路３を経て、各種アクチュエータなどの外部装置５
に出力信号として与えられる。マイクロコンピュータ１
内には、中央処理ユニット（以下、「ＣＰＵ」と略称す
る）６、ＲＯＭやＲＡＭなどのメモリ７、入力装置８お
よび出力装置９が含まれる。入力装置８および出力装置
９は、専用のロジック回路２，３に対する電気的なイン
ターフェイスおよびバッファなどのために設けられる。
専用のロジック回路２，３は、外部装置４，５の選択や
制御などのために設けられる。

【０００３】図６に示すような制御用半導体集積回路
は、大規模集積回路（以下、「ＬＳＩ」と略称する）の
一種で特定の用途に適合したシステムＬＳＩ１０として
製造される。特定用途向けのＬＳＩを効率的に設計し、
製造する技術はＡＳＩＣと呼ばれ、集積度と仕様変更へ
の柔軟性との兼ね合いで、スタンダード・セル、ゲート
・アレイ、フィールド・プログラマブル・ゲート・アレ
イ（以下、「ＦＰＧＡ」と略称する）およびプログラマ
ブル・ロジック・デバイス（以下、「ＰＬＤ」と略称す
る）などが使い分けられている。システムＬＳＩ１０に
は、製造コストの関係でスタンダード・セルやゲート・
アレイが使用される。メモリ７に設定するプログラムに
よって、ＣＰＵ６の動作で実現される機能の変更が可能
である。

【０００４】ＣＰＵを含み、機能の変更が可能な他の先
行技術としては、たとえば特開平２−１４０８５１に、
大規模集積回路内に動作モード設定レジスタを形成して
おき、特定のタイミングで外部から動作の切換え用のデ
ータの書き込みが可能な構成が開示されている。特開平
３−７１３０７には、外部から与えられるコマンドに従
って、複数の制御プログラムを選択して実行する先行技
術が開示されている。特開平４−２８２７４０には、Ｃ
ＰＵのマイクロプログラム自体を書き換える先行技術が
開示されている。

【０００５】

【発明が解決しようとする課題】図６に示す先行技術で
は、専用のロジック回路２，３が必要となるため、１つ
のシステムＬＳＩ１０は、１つのシステムにしか対応す
ることができない。したがって、ＣＰＵの動作で実現可
能な範囲でしか機能変更を行うことができない。特開平
３−７１３０７、特開平４−２８２７４０などの先行技
術でも、ＣＰＵの動作で実現可能な範囲でしか機能変更
を行うことができない。これらの先行技術がソフトウエ
アによって機能変更を行っているのに対し、特開平２−
１４０８５１の先行技術では、ハードウエアの切り換え
による機能変更が可能である。ただし、可能な動作モー
ドの全部が実行可能なハードウエアが用意され、その中
から選択される動作モードに関連する部分のみが動作
し、動作に関与しない部分は遊ぶことになるので、半導
体集積回路としてハードウエア資源の利用効率が低下す
る。しかも、予め切り換えの対象になっているシステム
にしか適用することができない。

【０００６】本発明の目的は、ハードウエア資源を効率
よく切り換えて、多くのシステムに適用することができ
る制御用半導体集積回路およびそれを搭載する電子制御
装置を提供することである。

【０００７】

【課題を解決するための手段】本発明は、ＣＰＵおよび
メモリを含む演算処理回路と、予め定めるプログラムに
従って、内部配線が変更可能な入出力用の論理回路とを
含むことを特徴とする制御用半導体集積回路である。本
発明に従えば、予め定められるプログラムに従って、演
算処理回路への入出力用の論理回路の内部配線を変更す
ることができるので、必要とする動作に関与する機能の
みを形成し、多くのシステムに対して適切にハードウエ
ア資源を配分して、効率的な制御を行うことができる。

【０００８】また本発明で前記メモリには、前記論理回
路の内部配線を前記プログラムに従って変更するための
データを記憶する不揮発性メモリを備えることを特徴と
する。本発明に従えば、メモリに備えられる不揮発性メ
モリに、論理回路の内部配線を変更するためのデータが
記憶されるので、論理回路の内部配線変更用の外部装置
にデータを読み出すことによって、容易に機能の変更を
行うことができる。

【０００９】また本発明で前記論理回路は、ＦＰＧＡで
あることを特徴とする。本発明に従えば、論理回路がＦ
ＰＧＡであるので、比較的大規模な変更を容易に行うこ
とができる。

【００１０】また本発明で前記データは、前記論理回路
に対する内部配線変更のための焼き付け装置に対する配
線データであることを特徴とする。本発明に従えば、論
理回路に対する内部配線変更のための焼き付け装置に対
する配線データをメモリに記憶しておくので、焼き付け
装置を外部に接続するだけで、容易に機能の変更を行う
ことができる。

【００１１】また本発明で前記データは、前記論理回路
を変更すべき回路をハードウエア記述言語で示す回路デ
ータであることを特徴とする。本発明に従えば、論理回
路を変更すべき回路をハードウエア記述言語で示す回路
データをメモリに記憶しておくので、回路の機能が分か
りやすく、多くの種類の回路をメモリに効率的に記憶す
ることができる。

【００１２】また本発明で前記論理回路は、予め形成さ
れる複数の入力用または出力用の回路ブロックを有し、
内部配線変更によって、複数の入力用または出力用の外
部接続端子に対する各回路ブロックの接続状態が置換可
能であることを特徴とする。本発明に従えば、内部配線
変更によって、予め形成される複数の入力用または出力
用の回路ブロックの複数の入力用または出力用の外部接
続端子に対する接続状態が置換可能であるので、外部接
続端子の使用頻度などに応じて接続状態を置換え、回路
ブロックを効率的に利用することができる。

【００１３】また本発明で前記論理回路は、予め入力用
または出力用の外部接続端子にそれぞれ接続される入力
用または出力用の回路ブロックと、未接続の回路ブロッ
クとを有し、内部配線変更によって、外部接続端子に接
続される回路ブロックに対する回路構成要素が追加可能
であることを特徴とする。本発明に従えば、内部配線変
更によって、予め入力用または出力用の外部接続端子に
それぞれ接続されている入力用または出力用の回路ブロ
ックに、外部接続端子の使用頻度などに応じて未接続の
回路ブロックを追加し、ハードウエア資源を効率的に利
用することができる。

【００１４】さらに本発明は、予め設定される複数種類
の機能を、前記データに従う前記論理回路の内部配線変
更によって切換え可能な制御用半導体集積回路と、制御
用半導体集積回路の機能切換えを指示する切換え指示手
段と、切換え指示手段によって、制御用半導体集積回路
の機能切換えが指示されるとき、制御用半導体集積回路
内のメモリに記憶されているデータに基づいて論理回路
の内部配線変更を行う配線変更手段とを含むことを特徴
とする電子制御装置である。本発明に従えば、予め設定
される複数種類の機能を、論理回路の内部配線変更によ
って切換え可能な制御用半導体集積回路に対し、切換え
指示手段によって機能切換えが指示される。配線変更手
段は、制御用半導体集積回路内のメモリに記憶されてい
るデータに基づいて論理回路の内部配線変更を行う。こ
のような制御用半導体集積回路を搭載する電子制御装置
は、多くのシステムに合わせて論理回路の構成を変更
し、効率的な制御を行うことができる。

【００１５】

【発明の実施の形態】図１は、本発明の実施の一形態と
しての制御用半導体集積回路であるシステムＬＳＩ２０
およびそれを搭載する電子制御装置の概略的な構成を示
す。システムＬＳＩ２０は、基本的に、核としてのマイ
クロコンピュータ２１と、斜線を施して示す周辺として
のＦＰＧＡブロック２２とで構成される。ＦＰＧＡブロ
ック２２は、システムＬＳＩ２０が使用されるシステム
における各種センサ等の入力側の外部装置２４や各種ア
クチュエータを含む出力側の外部装置２５などに合わせ
て、内部配線変更のためのプログラムが施され、最適な
ハードウエア資源の配分が行われる。

【００１６】マイクロコンピュータ２１内には、ＣＰＵ
２６、メモリ２７、入力装置２８および出力装置２９が
含まれる。メモリ２７には、ＲＯＭおよびＲＡＭが含ま
れ、ＲＯＭに格納されているプログラムに従ってＣＰＵ
２６の動作が行われる。ＲＯＭには、ＦＰＧＡブロック
２２の内部配線変更用のデータも記憶される。このデー
タは、ＦＰＧＡブロック自動配線用装置３０に読み込ま
れ、ＦＰＧＡブロック２２の配線を変更するプログラム
として利用可能である。

【００１７】図２は、ＦＰＧＡブロック２２内で内部配
線を変更するプログラムが可能である構成部分の一例を
示す。（ａ）は複数のロジックブロック３１を含む内部
配線変更可能部分を示し、（ｂ）は背部配線変更用の接
続点の構成を示す。（ａ）に示すように、複数のロジッ
クブロック３１が間隔をあけて分布している間に、スイ
ッチマトリクス３２で交わる配線の基礎となる垂直方向
のローカルライン３３と水平方向のローカルライン３４
とが形成されている。ローカルライン３３，３４の他
に、ロングライン３５およびダイレクトライン３６も形
成されている。各ライン３３〜３６は、半導体集積回路
基板上で異なる階層に形成され、接続点３７を設けるこ
とによって相互の電気的な接続が可能である。

【００１８】接続点３７での電気的な接続をプログラム
可能とするため、各接続点３７には、（ｂ）に示すよう
に、プログラム用ＲＡＭ４０が備えられる。プログラム
用ＲＡＭ４０の出力は、スイッチング用パストランジス
タ４１を制御する。パストランジスタ４１が導通する
と、上側ライン４２と下側ライン４３との間が電気的に
接続される。すなわち、プログラム用ＲＡＭ４０に書き
込むデータに応じて、接続点３７における導通または非
導通を切換えることができる。ただし、プログラム用Ｒ
ＡＭにデータを設定するためには、予め定められる書き
込み用のプログラムに従う必要がある。

【００１９】一般に、ＦＰＧＡやＰＬＤなどのプログラ
ム可能な論理回路では、多くの資源を利用して並列処理
などを多くする方が高速動作が可能である。したがっ
て、重要性がある部分には、ロジックブロック３１など
の資源要素を多く配分するように、接続点３７を設定す
る必要がある。

【００２０】図３は、図１のＦＰＧＡブロック自動配線
用装置３０の内部構成の一例を示す。メモリ２８に記憶
されているデータは、たとえばハードウエア記述言語
（以下、「ＨＤＬ」と略称する）による回路データであ
り、システムＬＳＩ２０を適用する制御システムなどの
必要に応じて、予め作成されている複数の回路データか
ら選択され、ＨＤＬコンパイラ５１に入力される。ＨＤ
Ｌコンパイラ５１によって回路データをコンパイルした
結果は、たとえばネットリストのような型式で自動配置
配線プログラム５２に与えられ、焼き付け装置５３が動
作可能な配線データに変換される。焼き付け装置５３
は、変換された配線データに従って、図１のＦＰＧＡブ
ロック２２に対する内部配線変更のための書き込みを行
う。

【００２１】図４は、本発明の実施の他の形態としての
システムＬＳＩ６０に関連する構成を示す。本実施形態
で、図１の形態に対応する部分には同一の参照符を付
し、説明を省略する。システムＬＳＩ６０内には、予め
複数のＦＰＧＡブロック６２Ａ，６２Ｂ，６２Ｃ，６２
Ｄ，６２Ｅ，６２Ｆが形成され、複数の外部入力装置７
１，７２および外部出力装置８１，８２がそれぞれ接続
される外部接続端子に対する割り当てを変更可能であ
る。

【００２２】外部入力装置７１および外部出力装置８１
が第１のシステムを構成し、外部入力装置７２および外
部出力装置８２が第２のシステムを構成する場合を想定
する。たとえば、外部入力装置７１からの入力情報量が
多いとして、ＦＰＧＡブロック６２Ａ，６２Ｂ，６２
Ｄ，６２Ｅを第１システムに割り当て、ＦＰＧＡブロッ
ク６２Ｃ，６２Ｆを第２システムに割り当てておく。第
２システムの情報量が増えると、ＦＰＧＡブロック６２
Ｂ，６２Ｃ，６２Ｅ，６２Ｆを第２システムに割り当
て、ＦＰＧＡブロック６２Ａ，６２Ｄを第１システムに
割り当てるように、内部配線変更によって組み替える。
入力情報量を評価し、複数のＦＰＧＡブロック間での割
り当ての組み替えを自動的に行うようにすれば、動的な
最適化を図ることができる。

【００２３】図５は、本発明の実施のさらに他の形態と
してのシステムＬＳＩ９０に関連する構成を示す。本実
施形態で、図１または図４の形態に対応する部分には同
一の参照符を付し、説明を省略する。システムＬＳＩ９
０内には、複数のＦＰＧＡブロック９２Ａ，９２Ｂ，９
２Ｃ，９２Ｄ，９２Ｅ，９２Ｆが予め形成され、外部入
力装置７１，７２や外部出力装置８１，８２に割り当て
られている。システムＬＳＩ９０内には、斜線を施して
示すような追加ブロック９３Ａ，９３Ｂ，９３Ｃ，９３
Ｄ，９３Ｅ，９３Ｆとして利用可能なＦＰＧＡの領域が
残されており、必要に応じて、ＦＰＧＡ自動配線用装置
３０で書き込みを行うことによって、各ＦＰＧＡブロッ
ク９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅ，９２Ｆに
それぞれ追加することができる。さらに、追加ブロック
９３Ａ，９３Ｂ，９３Ｃ，９３Ｄ，９３Ｅ，９３Ｆは、
対応するＦＰＧＡブロック９２Ａ，９２Ｂ，９２Ｃ，９
２Ｄ，９２Ｅ，９２Ｆとは異なるＦＰＧＡブロックに対
して追加することもできる。このようにして、ＦＰＧＡ
の回路ブロックを、適用するシステムの情報バランスに
応じて書き換えることによって、情報の処理速度を向上
させることができる。

【００２４】以上説明した各実施の形態では、メモリに
ＨＤＬの回路データを記憶しているけれども、焼き付け
装置５３に直接与えることができる配線データなどを記
憶することもできる。ＨＤＬのデータをそのまま使え
ば、設計者の作業時間は大幅に削減することができる。
また、同一記憶容量のメモリに記憶可能な回路データの
量を多くすることができる。

【００２５】各実施の形態で、内部配線変更用のデータ
を記憶するメモリとして、書き換え可能な不揮発性メモ
リであるＥＥＰＲＯＭやフラッシュＲＯＭを用いれば、
システムＬＳＩ２０，６０，９０を電子制御装置に搭載
してから、データを最新のものに書き換えることも容易
である。たとえば、車載用のナビゲーション装置など
で、最新の地図データを収録したＣＤ−ＲＯＭに、ソフ
トウエアのアップツーデート用のプログラムを追加する
と同時に、ソフトウエアの修正に合わせて装置の入出力
の取り扱いに対する変更のためのデータも添付しておく
ような応用が可能である。

【００２６】

【発明の効果】以上のように本発明によれば、予め定め
られるプログラムに従って、演算処理回路への入出力用
の論理回路の内部配線を変更することができるので、１
種類の制御用半導体集積回路で多くのシステムに対して
対応することができる。大量生産が可能となるため、コ
ストダウンを実現することもできる。また、情報量に応
じて適切にハードウエア資源を配分し、外部環境の変化
に対応して、情報の処理速度を向上させ、効率的な制御
を行うことも可能である。

【００２７】また本発明によれば、メモリに備えられる
不揮発性メモリから、論理回路の内部配線を変更するた
めのデータを読み出すことによって、容易に機能の変更
を行うことができる。

【００２８】また本発明によれば、論理回路がＦＰＧＡ
であるので、比較的大規模な変更を容易に行うことがで
きる。

【００２９】また本発明によれば、焼き付け装置を外部
に接続するだけで、内部配線変更用の配線データを利用
して、容易に機能の変更を行うことができる。

【００３０】また本発明によれば、論理回路を変更すべ
き回路をハードウエア記述言語で示す回路データをメモ
リに記憶しておくので、回路の機能が分かりやすく、多
くの種類の回路をメモリに効率的に記憶することができ
る。ハードウエア記述言語のデータをそのまま使用する
ので、設計者の作業時間を削減し、作業の負担を軽減す
ることができる。

【００３１】また本発明によれば、内部配線変更による
置換によって、ハードウエア資源の割り当てが変更可能
であるので、外部接続端子の使用頻度などに応じて接続
状態を置換え、情報量に応じて回路ブロックを効率的に
利用することができる。

【００３２】また本発明によれば、内部配線変更による
追加によって、回路ブロックの配分が情報量に応じて最
適化可能であり、ハードウエア資源を効率的に利用する
ことができる。

【００３３】さらに本発明によれば、制御用半導体集積
回路内のメモリに記憶されているデータに基づいて論理
回路の内部配線変更を行い、機能の最適化を図ることが
できるので、このような制御用半導体集積回路を搭載す
る電子制御装置は、多くのシステムに合わせて論理回路
の構成を変更し、効率的な制御を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態のシステムＬＳＩ２０に
関連する構成を示すブロック図である。

【図２】図１のシステムＬＳＩ２０内のＦＰＧＡブロッ
ク２２の基本構成を示すブロック図である。

【図３】図１のＦＰＧＡブロック自動配線用装置３０の
構成を示すブロック図である。

【図４】本発明の実施の他の形態のシステムＬＳＩ６０
に関連する構成を示すブロック図である。

【図５】本発明の実施のさらに他の形態のシステムＬＳ
Ｉ９０に関連する構成を示すブロック図である。

【図６】先行技術による制御用半導体集積回路に関連す
る構成を示すブロック図である。

【符号の説明】

２０，６０，９０システムＬＳＩ２１マイクロコンピュータ２２，６２Ａ〜６２Ｆ，９２Ａ〜９２ＦＦＰＧＡブロ
ック２４，２５外部装置２６ＣＰＵ２７メモリ３０ＦＰＧＡブロック自動配線用装置３１ロジックブロック３２スイッチマトリックス３７接続点４０プログラムＲＡＭ４１パストランジスタ５１ＨＤＬコンパイラ５３焼き付け装置７１，７２外部入力装置８１，８２外部出力装置９３Ａ〜９３Ｆ追加ブロック

Claims

【特許請求の範囲】

【請求項１】ＣＰＵおよびメモリを含む演算処理回路
と、予め定めるプログラムに従って、内部配線が変更可能な
入出力用の論理回路とを含むことを特徴とする制御用半
導体集積回路。
【請求項２】前記メモリには、前記論理回路の内部配
線を前記プログラムに従って変更するためのデータを記
憶する不揮発性メモリを備えることを特徴とする請求項
１記載の制御用半導体集積回路。
【請求項３】前記論理回路は、ＦＰＧＡであることを
特徴とする請求項１または２記載の制御用半導体集積回
路。
【請求項４】前記データは、前記論理回路に対する内
部配線変更のための焼き付け装置に対する配線データで
あることを特徴とする請求項１〜３のいずれかに記載の
制御用半導体集積回路。
【請求項５】前記データは、前記論理回路を変更すべ
き回路をハードウエア記述言語で示す回路データである
ことを特徴とする請求項１〜３のいずれかに記載の制御
用半導体集積回路。
【請求項６】前記論理回路は、予め形成される複数の
入力用または出力用の回路ブロックを有し、内部配線変
更によって、複数の入力用または出力用の外部接続端子
に対する各回路ブロックの接続状態が置換可能であるこ
とを特徴とする請求項１〜５のいずれかに記載の制御用
半導体集積回路。
【請求項７】前記論理回路は、予め入力用または出力
用の外部接続端子にそれぞれ接続される入力用または出
力用の回路ブロックと、未接続の回路ブロックとを有
し、内部配線変更によって、外部接続端子に接続される
回路ブロックに対する回路構成要素が追加可能であるこ
とを特徴とする請求項１〜５のいずれかに記載の制御用
半導体集積回路。
【請求項８】請求項１〜７のいずれかに記載の制御用
半導体集積回路であって、予め設定される複数種類の機
能を、前記データに従う前記論理回路の内部配線変更に
よって切換え可能な制御用半導体集積回路を搭載し、制御用半導体集積回路の機能切換えを指示する切換え指
示手段と、切換え指示手段によって、制御用半導体集積回路の機能
切換えが指示されるとき、制御用半導体集積回路内のメ
モリに記憶されているデータに基づいて論理回路の内部
配線変更を行う配線変更手段とを含むことを特徴とする
電子制御装置。