JPH1056377A

JPH1056377A - ２線２相式非同期論理ファンクションジェネレータ、およびそれを用いた半導体集積回路装置

Info

Publication number: JPH1056377A
Application number: JP21016296A
Authority: JP
Inventors: Makoto Kuwata; 真鍬田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-08-08
Filing date: 1996-08-08
Publication date: 1998-02-24

Abstract

(57)【要約】【課題】２線２相式非同期データを入力としてハザー
ドのない２線２相式データが出力でき、しかもユーザー
が所望の論理をフィールドにて実現することができる２
線２相式非同期論理ファンクションジェネレータ、さら
にＦＰＧＡを始めとするＡＳＩＣによる半導体集積回路
装置を提供する。【解決手段】ＡＳＩＣにおける非同期論理ＦＰＧＡの
論理回路ブロックを構成し、２線２相式論理における内
部回路の状態を所望の回路動作の後に必ず初期状態に戻
す状態遷移を用いた非同期論理方式のファンクションジ
ェネレータであって、入力データに応じてデコード結果
を出力するデコーダ１と、所望の論理データを記憶する
記憶回路２と、記憶回路２の論理データを出力する出力
回路３と、記憶回路２への書き込みを制御するスキャン
ラッチコントローラ４とから構成され、２線２相式デー
タＡ，Ｂを入力として２線２相式データＱが出力され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＳＩＣ（Applic
ation Specific Integrated Circuit)、特にＦＰＧＡ
（Field Programmable Gate Array)の回路動作技術に関
し、２線２相式データを入出力として非同期動作をする
システムに用いて好適な２線２相式非同期論理ファンク
ションジェネレータ、およびそれを用いた半導体集積回
路装置に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、発明者が検討した技術とし
て、論理ブロック構造を有するＦＰＧＡを始めとするＡ
ＳＩＣにおいて、このＡＳＩＣにおけるファンクション
ジェネレータとしては、PROCEEDING OF THE IEEE,vol8
1,No.7 july 1993 p1030 “A Reprogrammable Gate Arr
ay and Application ”にあるように、ユーザーが所望
の論理を開発現場（フィールド）にて実現できる特徴を
持つ技術などが考えられる。

【０００３】

【発明が解決しようとする課題】ところで、前記のよう
なファンクションジェネレータにおいては、外部に同期
式のラッチがあることを前提として構成されているた
め、出力に入力データ間の遅延や内部ゲート間の遅延に
よって生じる一時的な、誤った“１”あるいは“０”の
ヒゲ・パルスの発生によるハザードが生じる可能性を含
んでいる。また、同期式の１線式データの入力を前提と
しているために、２線２相式非同期入力に対して対応す
ることができない。

【０００４】また、社団法人電子情報通信学会技法
（CPSY94-26,FTS94-26,ICD94-26 (1994-04) ）の“非同
期式プロセッサＴＩＴＡＣの設計と評価”にあるよう
に、２線２相式非同期論理は原理的に低消費電力化の面
で注目されている技術であり、さらに本発明者が以前に
出願した特願平６−３２９２９０号の“半導体記憶回
路”にあるように、２線２相式非同期記憶回路の構成方
法は示されているが、２線２相式非同期論理において、
所望の論理をフィールドにて実現できるような回路構成
については言及されていない。

【０００５】従って、前記のような所望の論理をフィー
ルドにて実現できるＦＰＧＡを始めとするＡＳＩＣにお
いて、２線２相式非同期データを入力とする非同期論理
回路ブロック（ＣＬＢ：Configuration Logic Block)を
実現するためには、２線２相式非同期データが入力で
き、かつハザードのない２線２相式データを出力できる
ようなファンクションジェネレータを構成する必要があ
る。

【０００６】そこで、本発明の目的は、２線２相式非同
期データを入力としてハザードのない２線２相式データ
が出力でき、しかもユーザーが所望の論理をフィールド
にて実現することができる２線２相式非同期論理ファン
クションジェネレータを提供することにある。

【０００７】さらに、ＦＰＧＡを始めとするＡＳＩＣに
おいて、２線２相式非同期論理ファンクションジェネレ
ータを含む非同期論理回路ブロックにより構成される非
同期論理ＦＰＧＡ、また非同期論理回路ブロックを埋め
込んだゲートアレー、エンベデッドアレーまたはスタン
ダードセルにより構成することができる半導体集積回路
装置を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１０】すなわち、本発明の２線２相式非同期論理
ファンクションジェネレータは、２線２相式論理による
内部回路の状態を所望の回路動作の後に必ず初期状態に
戻す状態遷移を応用したものであり、２線２相式データ
を入力とし、初期状態から入力が全て確定したときにの
みデコード結果を出力するデコーダを作り、これを入力
データのデコーダに適用し、所望の論理データを記憶す
る記憶回路を選択し、その結果を２線２相式データで出
力するものである。この記憶回路は、フリップフロップ
またはメモリで構成するようにしたものである。

【００１１】また、本発明の半導体集積回路装置は、前
記２線２相式非同期論理ファンクションジェネレータを
用い、半導体集積回路装置の論理回路ブロック構造を、
ファンクションジェネレータ、セレクタおよび非同期レ
ジスタを含む非同期論理回路ブロックから構成するもの
である。

【００１２】特に、前記半導体集積回路装置は、１つも
しくは複数の非同期論理回路ブロック、および１つもし
くは複数のスイッチボックスを有する非同期論理ＦＰＧ
Ａから構成したり、または非同期論理回路ブロックを埋
め込んだゲートアレー、エンベデッドアレーまたはスタ
ンダードセルから構成するようにしたものである。

【００１３】よって、前記２線２相式非同期論理ファン
クションジェネレータ、およびそれを用いた半導体集積
回路装置によれば、２線２相式非同期データを入力とし
てハザードのない２線２相式データが出力でき、かつ２
線２相式非同期デコーダ出力をプログラマブルな記憶回
路の選択信号として使用することにより、ユーザーが所
望の論理をフィールドにて実現できる２線２相式非同期
ファンクションジェネレータを構成することができる。

【００１４】さらに、この非同期ファンクションジェネ
レータを含む非同期論理回路ブロックと周知の技術で構
成されたスイッチボックスとを組み合わせることによ
り、非同期論理ＦＰＧＡを構成することができ、またゲ
ートアレー、エンベデッドアレーまたはスタンダードセ
ルに非同期論理回路ブロックを埋め込むことで、２線２
相式データを入出力として非同期動作が可能な半導体集
積回路装置を実現することができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１６】（実施の形態１）図１は本発明の実施の形
態１であるファンクションジェネレータを示す回路図、
図２〜図４は本実施の形態１において、基本的な構成に
よるデコーダを示す回路図、真理値を示す説明図、およ
び入出力信号を示す波形図、図５はファンクションジェ
ネレータの入出力状態を示すタイミングチャート、図６
はファンクションジェネレータを用いた非同期論理回路
ブロックの一例を示す回路図、図７は非同期論理回路ブ
ロックを用いた２線２相式非同期論理ＦＰＧＡの一例を
示す構成図である。

【００１７】まず、図１により本実施の形態１のファン
クションジェネレータの構成を説明する。

【００１８】本実施の形態１のファンクションジェネレ
ータは、たとえばＡＳＩＣによる半導体集積回路装置に
おいて、非同期論理ＦＰＧＡの論理回路ブロックを構成
し、２線２相式論理における内部回路の状態を所望の回
路動作の後に必ず初期状態に戻す状態遷移を用いた非同
期論理方式のファンクションジェネレータとされ、入力
データに応じてデコード結果を出力するデコーダ１と、
所望の論理データを記憶する記憶回路２と、記憶回路２
の論理データを出力する出力回路３と、記憶回路２への
書き込みを制御するスキャンラッチコントローラ４とか
ら構成され、２線２相式データ（Ａ＋、Ａ−）、（Ｂ
＋、Ｂ−）を入力として、２線２相式データ（Ｑ＋、Ｑ
−）が出力されるようになっている。

【００１９】デコーダ１は、４つの論理ゲートＮＡＮＤ
の組み合わせによる回路構成とされ、２線２相式データ
を入力とし、初期状態から入力データが全て有効状態に
なったときにのみデコード結果を出力する部分であり、
このデコード結果は出力回路の出力制御をするため出力
回路３に出力される。

【００２０】記憶回路２は、４つのフリップフロップＦ
Ｆから構成され、それぞれデータ入力端子Ｄ、２つの選
択信号入力端子Ｓ１，Ｓ２、クロック信号入力端子Ｔ、
データ出力端子Ｑ，バーＱが設けられている。この記憶
回路２は、それぞれのフリップフロップＦＦに所望の論
理データを記憶する部分であり、この論理データはデコ
ーダ１のデコード結果に応じて出力回路３に出力され
る。

【００２１】出力回路３は、一対からなる４組の３ステ
ートインバータＩＶと、４つのＮチャネル型ＭＯＳＦＥ
ＴからなるＮＭＯＳ回路５と、２つの論理ゲートＮＯＲ
との組み合わせにより構成されている。この出力回路３
は、フリップフロップＦＦの出力データを入力とし、記
憶回路２の論理データを出力する部分であり、この論理
データはデコーダ１に入力される２線２相式データに基
づいて、３ステートインバータＩＶの出力が論理ゲート
ＮＯＲを介するＮＭＯＳ回路５のアクティブプルダウン
出力と排他論理的に接続され２線２相式データとして出
力される。

【００２２】スキャンラッチコントローラ４は、記憶回
路２のフリップフロップＦＦへの書き込みをアドレスス
キャンラッチ方式により実現する部分であり、ＬＳＩの
外部より入力されたアドレスをデコードし、フリップフ
ロップＦＦの選択信号に入力することで任意のラッチを
指定し、スキャンクロックＳＣに同期させて、データＤ
ｉｎをフリップフロップＦＦに書き込むことができるよ
うになっている。

【００２３】次に、本実施の形態１の作用について、始
めに図２〜図４に基づいて基本的なデコーダ１の構成お
よび動作などの概要を説明する。

【００２４】図２は、２線２相式非同期データを入力と
するデコーダ１の基本的な構成を示し、初期状態から入
力が全て確定したときにのみデコード結果を出力するこ
とができるように構成された回路例であり、その真理値
表は図３、波形例は図４に示すようになる。

【００２５】このデコーダ１は、２データ入力・４デー
タ出力の例であり、入力は２線２相式のデータ形式にて
表現され、すなわち１データは２線（本実施の形態１で
は（ａ＋、ａ−）、（ｂ＋、ｂ−）と表すものとする）
にて表現され、（ａ＋、ａ−）＝（０、０）はデータが
無効の状態、（ａ＋、ａ−）＝（０、１）はデータが有
効データ０の状態、（ａ＋、ａ−）＝（１、０）はデー
タが有効状態１の状態をそれぞれ表し、また（ａ＋、ａ
−）＝（１、１）は状態として認めない。なお、（ｂ
＋、ｂ−）のデータについても同様である。

【００２６】ここで、デコーダ１の回路動作を図３およ
び図４を用いて説明すると、このデコーダ１の初期状態
においては必ず全ての入力が無効状態である。その後、
入力が有効状態０もしくは有効状態１に遷移するが、そ
のタイミングは必ずしも同一ではない。しかし、このデ
コーダ１では、全ての入力が確定したときにのみ、ただ
１つのデコード結果を有効状態にすることができる。

【００２７】そして、デコードの終了後は、入力は全て
無効状態に戻され、その結果、全ての出力は無効状態と
なる。よって、本実施の形態１におけるデコーダ１にお
いては、不要な回路は動作しないため、必要最小限の電
力しか必要としないという効果がある。

【００２８】次に、本実施の形態１におけるファンクシ
ョンジェネレータのタイミングチャートの一例を図５を
用いて説明する。

【００２９】このファンクションジェネレータにおいて
は、入力データＡ（Ａ＋、Ａ−）、Ｂ（Ｂ＋、Ｂ−）の
両方、もしくは片方のみが無効状態の場合はデコーダ１
の出力が全て“Ｈ”となり、ＮＭＯＳ回路５により、フ
ァンクションジェネレータの出力データＱ（Ｑ＋、Ｑ
−）は無効状態となる。また、入力データＡ，Ｂの両方
の入力が有効状態になった時点でデコーダ１の出力がた
だ１つ“Ｌ”となり、記憶回路２のフリップフロップＦ
Ｆの出力が選択され、ファンクションジェネレータの出
力データＱが有効状態となる。

【００３０】ここで、記憶回路２のフリップフロップＦ
Ｆに所望の値を書き込んでおくことで、任意の所望の論
理を実現することができる。入力データＡ，Ｂの両方の
入力が有効状態から、少なくとも１つの入力が無効状態
になると、デコーダ１の出力は全て“Ｈ”となり、ＮＭ
ＯＳ回路５によりファンクションジェネレータの出力デ
ータは無効状態となる。このように動作させることで、
２線２相式非同期論理に対応したファンクションジェネ
レータを構成することができる。

【００３１】このファンクションジェネレータにおい
て、フリップフロップＦＦへの書き込みはスキャンラッ
チコントローラ４により実現することができる。すなわ
ち、ＬＳＩの外部より入力されたアドレス信号をデコー
ドし、フリップフロップＦＦの選択信号に入力すること
で任意のラッチを指定し、データを書き込むことができ
る。

【００３２】この例では、ファンクションジェネレータ
の出力データを得るのに３ステートインバータＩＶを接
続することで実現しているが、この３ステート出力機能
をフリップフロップＦＦに持たせてもよいし、もしくは
フリップフロップＦＦの出力をただ論理和をとること
や、トランスファゲートにより出力を選択することで実
現してもよい。

【００３３】このようなフリップフロップＦＦについて
は、非同期レジスタなどの周知の技術をそのまま使用で
きる、またフリップフロップＦＦへの書き込みについて
も、ここではアドレススキャンラッチ方式を示したが、
これも周知であるシリアルスキャン方式などを用いても
よい。

【００３４】このシリアルスキャン方式は、アドレスス
キャン方式がアドレスの割り付けられたフリップフロッ
プＦＦを１つ１つ選択してデータの読み書きを行うのに
対して、たとえばフリップフロップＦＦにスキャンデー
タ入力端子と出力端子を持ち、これらを前後のフリップ
フロップＦＦと接続することでデータをシリアルに転送
し、データの読み書きを行う方法である。

【００３５】次に、本実施の形態１におけるファンクシ
ョンジェネレータを用いた非同期論理回路ブロックの一
例を図６を用いて説明する。

【００３６】この非同期論理回路ブロックは、２線２相
式データが入力される３つのファンクションジェネレー
タ６と、これらのファンクションジェネレータ６の出力
を選択する８つのセレクタ７と、これらのセレクタ７の
出力の同期をとって出力する２つの非同期レジスタ８と
からなり、８組の２線２相式データＡ１〜Ａ３，Ｂ１〜
Ｂ３，Ｃ，Ｄを入力として、４組の２線２相式データＷ
〜Ｚが出力される構成となっている。

【００３７】たとえば、セレクタ７は組み合わせ回路、
トランスファーＭＯＳＦＥＴ、３ステートバッファなど
により構成され、また非同期レジスタ８は各種論理ゲー
トの組み合わせによって構成されている。

【００３８】この非同期論理回路ブロックにおいては、
一部の２線２相式入力データＡ１〜Ａ３，Ｂ１〜Ｂ３，
Ｃはファンクションジェネレータ６のいずれかに入力さ
れ、所望の論理出力を生成する。この出力は、他の入力
データＤとともにセレクタ７に入力され、所望の出力が
選択される。このセレクタ７において、どの入力を選択
するかは、ファンクションジェネレータ６と同様にプロ
グラマブルにしてもよいし、ユーザー論理に開放しても
よい。

【００３９】そして、セレクタ７により選択された出力
は、データの同期を取ったりするため、非同期レジスタ
８を介して出力データＷ，Ｚとして出力するか、非同期
レジスタ８を介さずにそのまま非同期論理回路ブロック
の外に出力データＸ，Ｙとして出力される。

【００４０】この非同期論理回路ブロックの構成におい
ては、ここで示した例を拡張し、ファンクションジェネ
レータ６の入力数を増やしたり、セレクタ７の入力を限
定したり、必要ならば基本ゲートなどを埋め込んだりし
てもよく、特にその構成方法には限定されない。

【００４１】次に、前記非同期論理回路ブロックを用い
た２線２相式非同期論理ＦＰＧＡの一例を図７を用いて
説明する。

【００４２】ここでは、たとえば周知のパストランジス
タで構成された複数のスイッチボックス９（Ｓ）を用
い、この格子状に配置されたスイッチボックス９の中心
部に非同期論理回路ブロック１０（Ｃ）が配置され、外
周部にはＩ／Ｏブロック１１が配置された２線２相式非
同期論理ＦＰＧＡ構造となっている。

【００４３】このＦＰＧＡにおいては、スイッチボック
ス９により、非同期論理回路ブロック１０を構成する所
望のファンクションジェネレータの出力もしくはＩ／Ｏ
ブロック１１と、ファンクションジェネレータの入力も
しくはＩ／Ｏブロック１１とを接続することができる。

【００４４】ここでは、２線２相式非同期論理ＦＰＧＡ
について述べてきたが、ＦＰＧＡでデバックした論理に
ついてプログラマブル部を固定したり、大量生産に向け
コストを低減するため、ゲートアレー／エンベデッドア
レー／スタンダードセルに容易に論理を乗せ換えられる
ように、ファンクションジェネレータを用いた非同期論
理回路ブロック１０をゲートアレー／エンベデッドアレ
ー／スタンダードセルに埋め込んでおいてもよい。

【００４５】従って、本実施の形態１のファンクション
ジェネレータ６によれば、入力データに応じてデコード
結果を出力するデコーダ１と、所望の論理データを記憶
する記憶回路２と、記憶回路２の論理データを出力する
出力回路３などから構成されることにより、２線２相式
非同期データを入力として、ハザードのない２線２相式
データを出力することができる。

【００４６】また、ファンクションジェネレータ６を含
む非同期論理回路ブロック１０により構成される非同期
論理ＦＰＧＡ、また非同期論理回路ブロック１０を埋め
込んだゲートアレー、エンベデッドアレーまたはスタン
ダードセルによるＡＳＩＣにおいて、２線２相式非同期
データを入出力とする所望の論理をユーザーがフィール
ドにて実現することができる。

【００４７】（実施の形態２）図８は本発明の実施の形
態２であるファンクションジェネレータを示す回路図で
ある。

【００４８】本実施の形態２のファンクションジェネレ
ータは、前記実施の形態１と同様にＡＳＩＣにおいて、
非同期論理ＦＰＧＡの論理回路ブロックを構成し、２線
２相式論理における内部回路の状態を所望の回路動作の
後に必ず初期状態に戻す状態遷移を用いた非同期論理方
式のファンクションジェネレータとされ、実施の形態１
との相違点は、フリップフロップＦＦへの書き込みにお
いて、アドレス指定をフリップフロップＦＦの選択信号
からデコード出力の論理和をとることで実現するように
した点である。

【００４９】すなわち、本実施の形態２においては、図
８に示すように、デコーダ１ａが４組の論理ゲートＡＮ
Ｄと論理ゲートＮＯＲの組み合わせによる回路構成とさ
れ、論理ゲートＮＯＲには論理ゲートＡＮＤの出力信号
とスキャンラッチコントローラ４ａからのアドレス信号
が入力され、そしてこの論理ゲートＮＯＲの出力信号は
出力回路３ａを構成する３ステートインバータＩＶの制
御端子と、記憶回路２ａを構成するフリップフロップＦ
Ｆの書き込み許可信号ＷＥの反転端子にそれぞれ入力さ
れる。

【００５０】これにより、記憶回路２ａのフリップフロ
ップＦＦへの書き込みにおいて、フリップフロップＦＦ
のアドレス指定を、それぞれの論理ゲートＡＮＤの出力
を一方の入力とするように接続される論理ゲートＮＯＲ
により、デコーダ１ａの出力の論理和をとることで実現
することができる。

【００５１】従って、本実施の形態２のファンクション
ジェネレータによれば、論理ゲートＡＮＤ、この論理ゲ
ートＡＮＤの出力信号とスキャンラッチコントローラ４
ａからのアドレス信号とが入力される論理ゲートＮＯＲ
の組み合わせによってデコーダ１ａが構成されることに
より、前記実施の形態１と同様にユーザーが所望の論理
をフィールドにて実現でき、２線２相式非同期データを
入力として、ハザードのない２線２相式データを出力す
ることができ、特に本実施の形態２においては、フリッ
プフロップＦＦに書き込まれたデータを容易に確認する
ことができる。

【００５２】（実施の形態３）図９は本発明の実施の形
態３であるファンクションジェネレータを示す回路図で
ある。

【００５３】本実施の形態３のファンクションジェネレ
ータは、前記実施の形態１と同様にＡＳＩＣにおいて、
非同期論理ＦＰＧＡの論理回路ブロックを構成し、２線
２相式論理における内部回路の状態を所望の回路動作の
後に必ず初期状態に戻す状態遷移を用いた非同期論理方
式のファンクションジェネレータとされ、実施の形態１
との相違点は、記憶回路をＲＡＭにして構成するように
した点である。

【００５４】前記実施の形態１，２のように、フリップ
フロップＦＦは一般的にトランジスタを多数必要とする
ため、本実施の形態３においては、図９に示すように、
フリップフロップＦＦに代えて、記憶回路２ｂをＲＡＭ
により構成するものである。すなわち、デコーダ１ｂに
は記憶回路２ｂを構成するメモリセル１２と、出力回路
３ｂを構成するセンスアンプ１３およびトランスファー
ＭＯＳ回路１４〜１６がそれぞれ接続されている。

【００５５】たとえば、メモリセル１２は２組のＮチャ
ネル型ＭＯＳＦＥＴとインバータ、センスアンプ１３は
２組のＮチャネル型ＭＯＳＦＥＴとＰチャネル型ＭＯＳ
ＦＥＴとの対からなり、またトランスファーＭＯＳ回路
１４〜１６は、それぞれ２つのＰチャネル型ＭＯＳＦＥ
Ｔ、２つのＮチャネル型ＭＯＳＦＥＴ、２組のＰチャネ
ル型ＭＯＳＦＥＴの対から構成されている。

【００５６】このファンクションジェネレータにおいて
は、デコーダ１ｂの出力信号がメモリセル１２を構成す
るＭＯＳＦＥＴのゲートにそれぞれ入力され、さらにメ
モリセル１２に接続される相捕データ線にはセンスアン
プ１３が接続されている。また、相捕データ線上には、
スキャンラッチコントローラ４ｂとの間に書き込み許可
用のトランスファーＭＯＳ回路１４が接続され、また論
理ゲートＯＲとの間に書き込み時にプリチャージ電位と
書き込み電位とがショートすることを防ぐためのトラン
スファーＭＯＳ回路１５、プリチャージ用のトランスフ
ァーＭＯＳ回路１６がそれぞれ接続されている。

【００５７】本実施の形態３におけるファンクションジ
ェネレータの動作は、前記実施の形態１と同様、入力デ
ータＡ，Ｂの両方の入力が有効状態になった時点でデコ
ーダ１ｂの出力がただ１つ“Ｌ”となり、メモリセル１
２の出力が選択され、センスアンプ１３にて出力データ
Ｑが生成される。また、入力データＡ，Ｂの少なくとも
片方が非選択時には全てのメモリセル１２が非選択とな
るが、トランスファーＭＯＳ回路１６によりデータ線が
“Ｈ”となり、センスアンプ１３により無効データが出
力される。

【００５８】また、メモリセル１２への書き込み時には
スキャンラッチコントローラ４ｂより出力される書き込
み許可信号バーＷＥによりトランスファーＭＯＳ回路１
４が電気的に開き、スキャンラッチコントローラ４ｂよ
り書き込みデータＤｉｎを書き込むことができる。この
書き込み時に、書き込みデータとプリチャージデータと
が衝突しないように、トランスファーＭＯＳ回路１５に
てデータ線とプリチャージ用のトランスファーＭＯＳ回
路１６とを切り離す。

【００５９】ここでは、データ線のセンスにセンスアン
プ１３を用いたが、電気的にマージンがある場合には２
つのセンスアンプ１３の代わりに、２つのインバータな
どのゲートを用いてもよい。

【００６０】従って、本実施の形態３のファンクション
ジェネレータによれば、メモリセル１２、センスアンプ
１３、トランスファーＭＯＳ回路１４〜１６からなるＲ
ＡＭによって記憶回路２ｂが構成されることにより、前
記実施の形態１と同様にユーザーが所望の論理をフィー
ルドにて実現でき、２線２相式非同期データを入力とし
て、ハザードのない２線２相式データを出力することが
できる。

【００６１】以上、本発明者によってなされた発明を発
明の実施の形態１〜３に基づき具体的に説明したが、本
発明は前記実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。

【００６２】たとえば、前記実施の形態のファンクショ
ンジェネレータについては、図１、図８、図９に示すよ
うな回路構成に限定されるものではなく、デコーダの論
理構成、記憶回路および出力回路の回路構成については
種々の変形が可能であり、特に２線２相式非同期データ
を入力として、２線２相式データを出力することができ
る回路構成であればよい。

【００６３】たとえば、前記実施の形態のようなファン
クションジェネレータにおいて、複数の出力が必要な場
合には、図にて説明はしないが、フリップフロップＦＦ
を２次元配列することで簡単に得ることができる。

【００６４】また、前記実施の形態では、２データ入力
・４データ出力のデコーダを用いた例を示したが、この
デコーダを拡張し、さらに多入力のデコーダを構成する
ことで多入力のファンクションジェネレータを構成する
ことができる。

【００６５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６６】(1).２線２相式非同期データを入力として
ハザードのない２線２相式データが出力でき、かつ２線
２相式非同期デコーダ出力をプログラマブルな記憶回路
の選択信号として使用することで、ユーザーが所望の論
理をフィールドにて実現できる２線２相式非同期ファン
クションジェネレータを構成することが可能となる。

【００６７】(2).前記(1) の非同期ファンクションジェ
ネレータを含む非同期論理回路ブロックと周知のスイッ
チボックスとを組み合わせることで、非同期論理ＦＰＧ
Ａを構成することができ、またゲートアレー、エンベデ
ッドアレーまたはスタンダードセルに非同期論理回路ブ
ロックを埋め込むことで、２線２相式データを入出力と
して非同期動作が可能な半導体集積回路装置を実現する
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１であるファンクションジ
ェネレータを示す回路図である。

【図２】本発明の実施の形態１において、基本的な構成
によるデコーダを示す回路図である。

【図３】本発明の実施の形態１において、基本的な構成
によるデコーダの真理値を示す説明図である。

【図４】本発明の実施の形態１において、基本的な構成
によるデコーダの入出力信号を示す波形図である。

【図５】本発明の実施の形態１におけるファンクション
ジェネレータの入出力状態を示すタイミングチャートで
ある。

【図６】本発明の実施の形態１におけるファンクション
ジェネレータを用いた非同期論理回路ブロックの一例を
示す回路図である。

【図７】本発明の実施の形態１において、非同期論理回
路ブロックを用いた２線２相式非同期論理ＦＰＧＡの一
例を示す構成図である。

【図８】本発明の実施の形態２であるファンクションジ
ェネレータを示す回路図である。

【図９】本発明の実施の形態３であるファンクションジ
ェネレータを示す回路図である。

【符号の説明】

１，１ａ，１ｂデコーダ２，２ａ，２ｂ記憶回路３，３ａ，３ｂ出力回路４，４ａ，４ｂスキャンラッチコントローラ５ＮＭＯＳ回路６ファンクションジェネレータ７セレクタ８非同期レジスタ９スイッチボックス１０非同期論理回路ブロック１１Ｉ／Ｏブロック１２メモリセル１３センスアンプ１４〜１６トランスファーＭＯＳ回路

Claims

【特許請求の範囲】

【請求項１】２線２相式論理による内部回路の状態を
所望の回路動作の後に必ず初期状態に戻す状態遷移を用
いた非同期論理方式のファンクションジェネレータであ
って、２線２相式データを入力データとし、初期状態か
ら前記入力データが全て有効状態になったときにのみデ
コード結果を出力するデコーダと、所望の論理データを
記憶する記憶回路とを有し、前記入力データが全て有効
状態になった時点で、前記デコーダにより前記入力デー
タのデコード結果に応じて前記記憶回路の１つの論理デ
ータを選択し、この選択された論理データを２線２相式
データとして出力することを特徴とする２線２相式非同
期論理ファンクションジェネレータ。
【請求項２】請求項１記載の２線２相式非同期論理フ
ァンクションジェネレータであって、前記記憶回路は、
フリップフロップまたはメモリから構成されることを特
徴とする半導体集積回路装置。
【請求項３】請求項１または２記載の２線２相式非同
期論理ファンクションジェネレータを用いた半導体集積
回路装置であって、前記半導体集積回路装置の論理回路
ブロック構造は、前記ファンクションジェネレータ、セ
レクタおよび非同期レジスタを有する非同期論理回路ブ
ロックからなることを特徴とする半導体集積回路装置。
【請求項４】請求項３記載の半導体集積回路装置であ
って、前記半導体集積回路装置は、１つもしくは複数の
前記非同期論理回路ブロック、および１つもしくは複数
のスイッチボックスを有する非同期論理ＦＰＧＡからな
ることを特徴とする半導体集積回路装置。
【請求項５】請求項３記載の半導体集積回路装置であ
って、前記半導体集積回路装置は、前記非同期論理回路
ブロックを埋め込んだゲートアレー、エンベデッドアレ
ーまたはスタンダードセルからなることを特徴とする半
導体集積回路装置。