JPH1063234A - デジタル画像表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ画像入力信号Ｓｉａをデジタル信号
Ｓｉｄ化して表示するデジタル画像素子装置ＤＤにおい
て、クロック周波数Ｓｃ、位相データＳｐ及び表示位置
データＳｄｃを入力信号Ｓｉａに応じて自動的に設定す
る。 【解決手段】 ビデオ信号Ｓｉｄの開始ＨｃＳと終了座
標ＨｃＥを同期信号Ｈｓｙｎｃ、Ｖｓｙｎｃとクロック
Ｓｃを用い検出する画像開始・終了座標検出回路３と、
クロック数データＳｃｄに基づいて、クロックＳｃを生
成するクロック生成回路２と、位相データＳｐに基づい
て、水平同期信号Ｈｓｙｎｃを遅せクロック生成回路２
に出力する遅延回路５と、画像開始・終了座標検出回路
３からの座標データＳｄｃをもとに表示しようとする画
像に対しクロック数データＳｃｄ、位相データＳｐ、表
示位置データＳｄｃを算出する表示制御回路４から構成
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パーソナルコン
ピュータ等のビデオ信号源から出力されるアナログビデ
オ信号をデジタルビデオ信号に変換するビデオアダプタ
であって、更に詳述すれば、変換されたデジタルビデオ
信号のクロック周波数、位相タイミング、及び表示位置
の変動を補償するビデオアダプタ及び同ビデオアダプタ
を組み込んだデジタル画像表示装置に関するものであ
る。

【０００２】

【従来の技術】従来、パーソナルコンピュータの画像表
示装置として、陰極管（ＣＲＴ）を用いたラスタスキャ
ン表示を行うアナログディスプレイが広く用いられてき
た。しかし、このようなアナログディスプレイは、近年
の省スペース化及び小電力化の要求に応えるために、液
晶ディスプレイ、プラズマディスプレイ、及びカソード
タイプのラスタスキャン表示を行うフラットディスプレ
イに代表されるデジタル画像表示装置に置き換えられつ
つある。本来、パーソナルコンピュータが内部で生成
し、処理する画像信号はデジタルビデオ信号である。そ
こで、従来のアナログディスプレイに表示するために、
内蔵或いは外部のビデオアダプタによって、デジタルビ
デオ信号をアナログビデオ信号に変換して出力してい
る。

【０００３】それ故に、デジタル画像表示装置を従来の
アナログ画像表示装置の代替として用いる為には、デジ
タル画像表示装置側で内蔵或いは外部のビデオアダプタ
を用いて、パーソナルコンピュータから出力されたアナ
ログビデオ信号をデジタルビデオ信号に変換する必要が
ある。便宜上、パーソナルコンピュータ側で用いられる
ビデオアダプタを出力ビデオアダプタと、デジタル画像
表示装置側で用いるビデオアダプタを入力ビデオアダプ
タと呼称する。

【０００４】図１０に、パーソナルコンピュータから入
力されるアナログビデオ信号を、Ａ／Ｄ変換して、デジ
タル画像信号Ｓｉｄｃ及びデジタル画像教示装置の表示
装置制御データＤｃｏを生成する従来の入力ビデオアダ
プタＶＡｃの構成が示されている。ビデオアダプタのＶ
Ａｃは、Ａ／Ｄ変換器１、クロック生成回路２、遅延回
路５、表示制御回路６、及びプリセットメモリ７から構
成される。アナログビデオ信号に含まれるアナログ画像
信号Ｓｉａ及び水平同期信号Ｈｓｙｎｃが、それぞれ、
Ａ／Ｄ変換器１及び遅延回路５に入力される。クロック
生成回路２はＰＬＬ（フェーズロックループ）回路によ
って構成され、画像開始・終了検出回路３はカウンタ回
路と比較回路をロジック回路にて構成したゲートアレイ
等で構成され、表示制御回路４はマイクロコンピュータ
で構成され、そして、遅延回路５はゲートアレイ内の各
素子のデレイ値を利用する方法もしくは遅延ライン等で
構成される。プリセットデータメモリー７には、パーソ
ナルコンピュータから入力される可能性のあるアナログ
ビデオ信号の各画像解像度に適したクロック数データＤ
ｃｌ、位相データＤｐｈ、表示座標データＤｃｏのセッ
トからなる画像調整パラメータＰIが、予め格納されて
いる。

【０００５】表示制御回路６は、入力された映像信号に
よる水平同期信号Ｈｓｙｎｃ及び垂直同期信号Ｖｓｙｎ
ｃの周波数をモニタすることによって、アナログ画像信
号Ｓｉａの画像解像度に対応する画像調整パラメータＰ
Iを読み出して、クロック数データＤｃｌをクロック生
成回路２に出力し、位相データＤｐｈを遅延回路５に出
力し、表示座標データＤｃｏをディジタル表示装置に出
力する。

【０００６】遅延回路５は、位相データＤｐｈに基づい
て、水平同期信号Ｈｓｙｎｃを所定時間遅延させて位相
を変えた後、クロック生成回路２に出力する。

【０００７】クロック生成回路２は、ＰＬＬ回路により
構成されており、表示制御回路６からのクロック数デー
タＤｃｌがセットされる。クロック生成回路２は、セッ
トされたクロック数データＤｃｌの指示する周波数を有
すると共に、遅延回路５で位相をずらされた水平同期信
号Ｈｓｙｎｃ’に位相同期したクロックＣＬＫを生成し
て、Ａ／Ｄ変換器１に出力する。

【０００８】Ａ／Ｄ変換器１は、クロックＣＬＫのタイ
ミングに応じて、アナログ画像信号Ｓｉａをデジタル画
像信号Ｓｉｄｃに変換して、デジタル画像表示装置の表
示回路（不図示）に出力する。

【０００９】このように、アナログビデオ信号の画像解
像度に応じた画像調整パラメータＰIをプリセットデー
タメモリ７から読み出して、それぞれ対応する回路に出
力することにより画像表示の調整を行う。つまり、表示
制御回路６は、遅延回路５に対し位相データＤＰｈ（つ
まり遅延時間）を出力することによりＡ／Ｄ変換器１に
おけるクロックＣＬＫとデータの位相関係を制御する。
更に、ユーザーはそれらの画像調整パラメータＰＩを直
接調整できるように、表示制御回路６に接続されたキー
スイッチ（不図示）等の入力手段が用意されている。

【００１０】

【発明が解決しようとする課題】しかしながら、上述の
従来ビデオアダプタＶＡでは、パーソナルコンピュータ
から入力されるアナログビデオ信号のクロック、表示、
及び位相のそれぞれのタイミングに規定するクロックＣ
ＬＫ、表示座標データＤｃｏ、及び位相データＤｐｈか
らなる画像調整パラメータＰＩの各種データを、予めプ
リセットデータメモリ７に格納して必要がある。その
為、プリセットデータメモリ７に格納されている画像調
整パラメータに対応しないタイミングを有するアナログ
ビデオ信号が入力された場合は、画像調整ができずに、
デジタル画像表示装置は画像を正しく表示できない。

【００１１】また、パーソナルコンピュータ側の出力ビ
デオアダプタは、完全に規格化されていないこともあ
り、機種間は言うまでもなく、個々のビデオアダプタ毎
に出力されるアナログビデオ信号のタイミングは標準と
されているタイミングから多少ずれている場合が多い。
この様な場合には、表示制御回路６がプリセットデータ
メモリー７から読み出すクロック数データＤｃｌ、位相
データＤｐｈ、表示座標データＤｃｏの値は、実際に入
力されたアナログビデオ信号に相応しく無い。その結
果、デジタル画像表示装置で表示される画像の一部が欠
けたり、画像が揺らいだりするという問題が生じる。

【００１２】この様な画像のちらつき、ジッター、及び
画面欠けという事態に対しては、実際に入力されるアナ
ログ映像信号の状態に応じて、画像調整パラメータＰI
のクロック数データＤｃｌ、位相データＤｐｈ、表示座
標データＤｃｏを修正しなければならない。つまり、ユ
ーザーは表示装置に表示される画像を見ながら、キース
イッチ等により、プリセットデータメモリ７に格納され
ている画像調整パラメータＰＩを、実際に入力されてい
るアナログビデオ信号に合わせて調整する必要がある。
この調整には、画素単位での画像の変化を目視にて確認
する必要があり、非常に熟練を要する困難な作業であ
る。この画像調整作業に関して、図１１、図１２、及び
図１３を参照して、クロック数データＤｃｌ、位相デー
タＤｐｈ、及び表示座標データＤｃｏについてそれぞれ
説明する。

【００１３】先ず、クロック数データＤｃｌの調整につ
いて説明する。ビデオアダプタＶＡｃに入力されるアナ
ログビデオ信号は元々、パーソナルコンピュータなどの
デジタル回路によりデジタル信号として作成されてい
る。この元のデジタルビデオ信号を、Ｄ／Ａ変換回路を
用いて、水平同期信号Ｈｓｙｎｃに同期したドットクロ
ックに基づいてアナログ信号に変換した後に、ＣＲＴモ
ニター等のアナログ画像信号を入力とする表示装置に供
給している。

【００１４】図１１に、クロック生成回路２が生成する
クロックＣＬＫと、水平同期信号Ｈｓｙｎｃを示す。同
水平同期信号Ｈｓｙｎｃにドットクロックを同期させた
ことは前述の通りである。このクロックＣＬＫに基づい
て、Ａ／Ｄ変換器１はアナログ画像信号Ｓｉａを、順
次、デジタル画像信号Ｓｉｄｃに変換する。その為、デ
ジタル画像表示部、例えば液晶モニターに画像を正しく
表示させる為には、クロックＣＬＫの位相を、水平同期
信号Ｈｓｙｎｃの位相に同期させる必要がある。

【００１５】水平同期信号ＨｓｙｎｃのパルスＰｈ１と
パルスＰｈ２に、クロックＣＬＫのパルスＰｃ１とパル
スＰｃｎが対応している。尚、ｎは整数であり、アナロ
グ画像信号Ｓｉａの水平解像度より所定の数だけ大き
い。パルスＰｈ１とパルスＰｈ２は、それぞれ、所定の
一水平同期期間Ｔｈの始まりと終わりに位置している。
今、パルスＰｈ１とパルスＰｃ１との時間差を始点時間
差α、パルスＰｈ２とパルスＰｃｎとの時間差を終点時
間差βとすると、始点時間差αが終点時間差βに等しけ
れば、クロックＣＬＫと水平同期信号Ｈｓｙｎｃは同期
している。

【００１６】つまり、クロック数データＤｃｌの調整と
は、始点時間差αと終点時間差βが等しくなるように、
つまり始点時間差αと終点時間差βの差Ｔ（Dcl）＝α
−βがゼロになるように、クロック数データＤｃｌの数
値を変えることによって、クロックＣＬＫを水平同期信
号Ｈｓｙｎｃに同期させることが出来る。始点時間差α
が終点時間差βと等しくなったかどうかの判定は、ユー
ザーがモニターに表示される画像の画質で判断する。こ
のようにして、実際のドットクロックに対するプリセッ
トデータＤｃｌのズレＴ（Dcl）を調整する。

【００１７】次に、位相データＤｐｈの調整について説
明する。遅延回路５は表示制御回路６からの位相データ
Ｄｐｈに基づいてクロック生成回路２へ供給する水平同
期信号Ｈｓｙｎｃを遅延させる。クロック生成回路２
は、この遅延された水平同期信号Ｈｓｙｎｃ’と位相同
期しているクロックＣＬＫを生成して、Ａ／Ｄ変換器１
に出力する。つまり、位相データＤｐｈは、水平同期信
号Ｈｓｙｎｃを、どの程度、遅延させるかを示す値で、
Ａ／Ｄ変換器１がアナログ画像信号Ｓｉａをデジタル画
像信号Ｓｉｄに変換するタイミングを決定する値であ
る。

【００１８】図１２に、アナログ画像信号Ｓｉａ、理想
クロックＣＬＫａ、及び現実のクロックＣＬＫｂを示
す。理想クロックＣＬＫａは、アナログ画像信号Ｓｉａ
を正しくＡ／Ｄ変換するために理想的なタイミングパル
スを持っている。例えば、クロックの立上がりにてＡ／
Ｄ変換するタイミングを決定されるとすると、理想クロ
ックＣＬＫａは、アナログ画像信号Ｓｉａの画素の中心
に位置する立ち上がりエッジＥａを有している。

【００１９】一方、現実のクロックＣＬＫｂは、理想ク
ロックＣＬＫａに対して、位相がずれておりその差Ｔ
（Dph）は、図１２に示すように最大１８０度である。
この場合、現実のクロックＣＬＫｂは、アナログ画像信
号Ｓｉａの立ち上がり部分及び立ち下がり部分に立ち上
がりエッジＥｂを有している。その為、アナログ画像信
号Ｓｉａが不安定な部分を中心としてＡ／Ｄ変換される
ため表示される画像は揺らぐ。この画像の揺らぎを解決
するには、現実のクロックＣＬＫｂを位相差Ｔ（Dph）
だけ遅延させて、理想のクロックＣＬＫａに近づける、
或いは等しくなるように位相データＴ（Dph）を修正す
る必要がある。つまり、現実のクロックＣＬＫｂが理想
クロックＣＬＫａと同期したかどうかの判定は、ユーザ
ーがモニターに表示される画像の画質で判断する。この
ようにして、クロックＣＬＫの理想クロックＣＬＫａに
対するプリセットデータＤｐｈのズレＴ（Dph）を調整
する。

【００２０】更に、表示座標データＤｃｏについて説明
する。図１３に、一水平ライン上の画像に関して、水平
同期信号Ｈｓｙｎｃ、アナログ画像信号Ｓｉａ、理想の
画像取り込み区間Ｃｐ１、及び現実の画像取り込み区間
Ｃｐ２を示す。表示座標データＤｃｏはアナログ画像信
号Ｓｉａの取り込み区間ＣＰを決めるデータである。ア
ナログ画像信号Ｓｉａは、水平同期信号Ｈｓｙｎｃの一
同期期間内に、水平有効表示区間ＨＥＤＰを有してい
る。尚、水平有効表示区間ＨＥＤＰとは、表示しようと
する画素が存在する水平区間、つまり画面上に表示され
る各水平ライン上画素の内、最も左端に位置する画素と
最も右端に位置する画素との水平方向の距離に相当する
区間である。理想の画像取り込み区間Ｃｐ１は、アナロ
グ画像信号Ｓｉａの水平有効表示区間ＨＥＤＰと一致し
ており、画像はすべて表示される。

【００２１】しかし、現実の画像取り込み区間Ｃｐ２
は、画像取り込み区間Ｃｐ１に対して所定の期間Ｔ（Dc
o）だけずれている。つまり、画像取り込み区間Ｃｐ２
では取り込み区間ＣＰと水平有効表示区間ＨＥＤＰが一
致しておらず、画面は両端部が期間Ｔ（Dco）づつ欠け
た画像表示になる。この画像の欠損を解決するには、現
実の画像取り込み区間Ｃｐ２を期間Ｔ（Dco）丈ずらし
て、理想の画像取り込み区間Ｃｐ１に近づける、或いは
等しくなるように表示座標データＤｃｏを修正する必要
がある。つまり、現実の画像取り込み区間Ｃｐ２が理想
画像取り込み区間Ｃｐ１と同期したかどうかの判定は、
ユーザーがモニターに表示される画像の画質で判断す
る。このようにして、画像取り込み区間Ｃｐ２の理想の
画像取り込み区間Ｃｐ１に対する対するプリセットデー
タ表示座標データＤｃｏのズレＴ（Dco）を調整する。

【００２２】上述のように、実際の入力アナログ画像信
号Ｓｉａに応じて、ユーザーが画像を確認しながら、手
動で調整しているクロック数データＤｃｌ、位相データ
Ｄｐｈ、表示座標データＤｃｏを、自動的に調整する方
法と手段を提供するのが本案の目的である。

【００２３】

【課題を解決するための手段】この目的を達成するため
に本発明の表示装置はパーソナルコンピュータからのア
ナログ画像入力信号と、一定の周期でアナログからデジ
タルに変換する為のクロックを入力として、該アナログ
画像入力信号をデジタル信号に変換するＡ／Ｄ変換回路
と、該Ａ／Ｄ変換回路からの出力であるデジタルビデオ
信号と該アナログ画像入力信号に同期した水平同期信号
と垂直同期信号、該Ａ／Ｄ変換回路のクロックを入力と
して、水平区間内で水平画像開始座標と水平画像終了座
標を検出する画像開始・終了座標検出回路と、該水平画
像開始座標と該水平画像終了座標より、該Ａ／Ｄ変換回
路のクロックの周波数と関係づけられたクロック数デー
タを算出する表示制御回路と、該表示制御回路からのク
ロック数データに基づいて、該Ａ／Ｄ変換回路のクロッ
クを生成するクロック生成回路より構成され、該表示制
御回路により、該水平画像終了座標から該水平画像開始
座標を減じた値が、該アナログ画像入力信号をデジタル
的に生成した時の水平有効表示区間の画素数に合致する
ように、該Ａ／Ｄ変換回路のクロック数に対応するクロ
ックを算出する事により、該Ａ／Ｄ変換するクロックの
周波数を自動調整する事を特徴とした表示調整装置およ
び表示装置である。

【００２４】

【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照しながら説明する。図１に、本発明に基づ
く実施形態に基づく入力ビデオアダプタＶＡを組み込ん
だデジタル画像表示装置ＤＤの構造を簡単に示す。デジ
タル画像表示装置ＤＤは、大別して、入力ビデオアダプ
タＶＡ、画像表示部駆動回路１０、及び画像表示部１１
からなる。入力ビデオアダプタＶＡ（以降、ビデオアダ
プタＶＡと称する）はパーソナルコンピュータに接続さ
れて、パーソナルコンピュータから供給されるアナログ
ビデオ信号に基づいてデジタル画像信号Ｓｉｄと表示装
置制御データＳｄｃを生成する。画像表示部駆動回路１
０はビデオアダプタＶＡに接続されて、ビデオアダプタ
ＶＡから供給されるデジタル画像信号Ｓｉｄ及び表示装
置制御データＳｄｃに基づいて、画像表示部１１を駆動
するデジタル画像駆動信号ＳＤを生成する。画像表示部
１１は画像表示部駆動回路１０に接続されて、デジタル
信号ＳＤによって駆動されて画像の表示を行う。画像表
示部１１として、液晶ディスプレイ、プラズマディスプ
レイ、及びカソードタイプのフラットディスプレイ等の
デジタルビデオ信号によって画像を表示する装置を用い
ることができる。

【００２５】更に、ビデオアダプタＶＡは、同図に示す
様に互いに接続されているＡ／Ｄ変換器１、クロック生
成回路２、画像開始・終了座標検出回路３、表示制御回
路４、及び遅延回路５を有する。Ａ／Ｄ変換器１、画像
開始・終了座標検出回路３、及び遅延回路５は、それぞ
れパーソナルコンピュータ（不図示）に接続されて、パ
ーソナルコンピュータから供給されるアナログビデオ信
号を構成するアナログ画像信号Ｓｉａ、垂直同期信号Ｖ
ｓｙｎｃ、及び水平同期信号Ｈｓｙｎｃが供給される。

【００２６】遅延回路５は、後で詳述する表示制御回路
４から供給される位相データＳｐに基づいて水平同期信
号Ｈｓｙｎｃを所定の時間Ｔｓ遅らせて遅延水平同期信
号Ｓｈｓを生成してクロック生成回路２及び画像開始・
終了座標検出回路３に供給する。

【００２７】クロック生成回路２は、遅延水平同期信号
Ｓｈｓに位相同期すると共に表示制御回路４から供給さ
れるクロック数データＳｃｄに対応する周波数を有する
クロックＳｃを生成して、Ａ／Ｄ変換器１及び画像開始
・終了座標検出回路３に供給する。

【００２８】Ａ／Ｄ変換器１は、クロックＳｃに基づい
てアナログ画像信号Ｓｉａをデジタル信号に変換してデ
ジタルビデオ信号Ｓｉｄを生成して、画像開始・終了座
標検出回路３及びに画像表示部駆動回路１０に出力す
る。

【００２９】画像開始・終了座標検出回路３は、Ａ／Ｄ
変換器１から供給されるデジタル画像信号Ｓｉｄと、ク
ロック生成回路２から供給されるクロックＳｃと、遅延
回路５から供給される遅延水平同期信号Ｓｈｓと、パー
ソナルコンピュータから供給される垂直同期信号Ｖｓｙ
ｎｃに基づいて、デジタル画像信号Ｓｉｄが表す一フレ
ーム画像の水平及び垂直方向の開始座標及び終了座標を
検出して、画像の状態を表す画像情報信号Ｓｉを生成す
る。この画像情報信号Ｓｉの生成方法については、図７
を参照して、後ほど詳しく説明する。

【００３０】表示制御回路４は、画像開始・終了座標検
出回路３に接続されて、画像情報信号Ｓｉの供給を受け
る。表示制御回路４は、画像情報信号Ｓｉに基づいて、
上述のクロック数データＳｃｄ、位相データＳｐ、及び
表示装置制御データＳｄｃを生成する。この表示制御回
路４の動作については、図６を参照して、後ほど詳しく
説明する。

【００３１】次に、図２を参照して、ビデオアダプタＶ
Ａ及びデジタル画像表示装置ＤＤの動作について説明す
る。パーソナルコンピュータから、アナログ画像信号Ｓ
ｉａ、水平同期信号Ｈｓｙｎｃ及び垂直同期信号Ｖｓｙ
ｎｃから成るアナログビデオ信号が入力されると、ビデ
オアダプタＶＡは、以下の手順でデジタル画像信号Ｓｉ
ｄ及び表示装置制御データＳｄｃを生成する。

【００３２】ステップ＃１００で、デジタル画像信号Ｓ
ｉｄの状態に応じてクロック数データＳｃｄを、表示制
御回路４にて生成することにより、クロックを正しく調
整する。そして、次のステップ＃２００に進む。尚、本
ステップで実施されるクロック調整ルーチンの詳細につ
いては、図６及び図７を参照して後で詳述する。

【００３３】ステップ＃２００では、デジタル画像信号
Ｓｉｄの状態に応じて位相データＳｐを、表示制御回路
４にて生成することにより、位相を正しく調整する。そ
して、次のステップ＃３００に進む。尚、本ステップで
実施される位相調整ルーチンの詳細については、図８を
参照して後で詳述する。

【００３４】ステップ＃３００では、デジタル画像信号
Ｓｉｄの状態に応じて表示装置制御データＳｄｃを生成
することにより、表示位置を正しく調整する。そして、
次のステップ＃４００に進む。尚、本ステップで実施さ
れる表示位置調整ルーチンの詳細については、図９を参
照して後で詳述する。

【００３５】ステップ＃４００では、ステップ＃４００
で生成された表示装置制御データＳｄｃに基づいて、画
像表示部駆動回路１０が、デジタル画像信号Ｓｉｄに画
像信号処理を施して、デジタル画像表示装置の駆動信号
ＳＤを生成して、次のステップ＃５００に進む。

【００３６】ステップ＃５００では、駆動信号ＳＤに基
づいて、画像を正しい状態で表示して、処理を終了す
る。

【００３７】尚、上述のフローチャートでは、アナログ
画像信号Ｓｉａのデジタル変換に関して、常時画像調整
を行う例が説明されているが、アナログ画像信号Ｓｉａ
の画像解像度が変更される時に画像調整を行う様にして
もよい。以下に、クロック数データＳｃｄ、位相データ
ＳｐＨ、表示装置制御データＳｄｃの算出、及び自動調
整について順番に説明する。

【００３８】先ず、図３、図４、図６、及び図７を参照
して、本発明に基づくクロック調整について説明する。
図３に、一水平ライン上の画像に対応する水平同期信号
Ｈｓｙｎｃ、アナログ画像信号Ｓｉａ、及びクロックＳ
ｃを示す。画像信号Ｓｉａは好ましくは、図示のよう
に、水平同期信号Ｈｓｙｎｃの一水平同期期間Ｔｈ中
に、一水平ライン分の画像を表示する水平有効表示区間
ＨＥＤＰをバランス良く配置される。つまり、一水平ラ
インの画像信号において、水平有効表示区間ＨＥＤＰの
前後に表示画像データがない前無表示区間ＴｎＰ及び後
無表示区間ＴｎＦが含まれる。Ａ／Ｄ変換の基準である
クロックＳｃのクロックパルスに同期して、アナログ画
像信号Ｓｉａからアナログ・デジタル変換されたデジタ
ル画像信号Ｓｉｄを画素単位で、画像を有しているかど
うかを調べることにより、デジタル画像信号Ｓｉｄの一
ライン毎に、水平有効表示区間ＨＥＤＰのライン画像開
始画素ＰＳ’とライン画像終了画素ＰＥ’を検出でき
る。ライン画像開始画素ＰＳ’の水平位置を画像左端水
平座標ＨｃＳ’とし、ライン画像終了画素ＰＥ’の水平
座標を画像左端座標ＨｃＥ’とする。

【００３９】この水平有効表示区間ＨＥＤＰの間に、パ
ーソナルコンピュータ側の出力ビデオアダプタの解像度
に応じた、水平方向画素数の画像情報を有する。つま
り、標準的な、ＶＧＡビデオアダプタから出力される画
像の一画面当たりの解像度は、グラフィックモードでは
水平方向画素数６４０×垂直方向画素数４８０である。
つまり、水平有効表示区間ＨＥＤＰに６４０画素の画像
情報が含まれている。このように、水平有効表示区間Ｈ
ＥＤＰは、デジタル画像信号Ｓｉｄの水平方向画素数Ｈ
で表すことができる。尚、この様にクロックＳｃの各パ
ルス間の期間に同期して行われる処理過程をクロックサ
イクルと言う。

【００４０】アナログ画像信号Ｓｉａをアナログ・デジ
タル変換して、水平有効表示区間ＨＥＤＰ内に６４０画
素の画像情報を有するデジタル画像信号Ｓｉｄを生成す
るためには、クロックＳｃがこの水平有効表示区間ＨＥ
ＤＰ内に６４０個のパルスを有するようにクロック数デ
ータＳｃｄの値を調整する必要がある。

【００４１】図４に、アナログ画像信号Ｓｉａが有して
いる画像情報が表現する一画面画像ＦＩを表す。画面画
像ＦＩは、水平有効表示区間ＨＥＤＰ及び垂直有効表示
区間ＶＥＤＰで規定されるマトリックス内の画素で表現
される。同図に於いて、画面画像ＦＩの左上隅、右上
隅、左下隅、及び右下隅に位置する画素をそれぞれ第一
隅画素Ｐａ、第二隅画素Ｐｂ、第三隅画素Ｐｃ、及び第
四隅画素Ｐｄとする。画素Ｐａは水平有効表示区間ＨＥ
ＤＰ及び垂直有効表示区間ＶＥＤＰの始点、つまり画面
画像ＦＩの最初の画素である。画素Ｐｂは、水平有効表
示区間ＨＥＤＰの終点、且つ垂直有効表示区間ＶＥＤＰ
の始点に位置する、つまり、ラスタ画像ＦＩの第一行目
の最終画素である。画素Ｐｃは、水平有効表示区間ＨＥ
ＤＰの始点、且つ垂直有効表示区間ＶＥＤＰの終点に位
置する、つまりラスタ画像ＦＩの最終水平ラインＶの開
始画素である。画素Ｐｄは、水平有効表示区間ＨＥＤＰ
及び垂直有効表示区間ＶＥＤＰの終点、つまりラスタ画
像ＦＩの最終水平ラインＶの最終画素である。第一隅画
素Ｐａと第三隅画素Ｐｃを結ぶ垂直線上の画素が、各水
平ライン上の開始画素である。第二隅画素Ｐｂと第四隅
画素Ｐｄを結ぶ垂直線上の画素が、各水平ラインの終了
画素である。

【００４２】今、アナログ画像信号Ｓｉａは第一隅画素
ＰＡ或いは第三隅画素ＰＣ、第二隅画素ＰＢ或いは第四
隅画素ＰＤの画素値を有する、つまり何らかの画像を表
すものとする。この画像を表す画素値を有する画素を有
効表示画素と呼ぶ。表示制御回路４はクロック生成回路
２に対し、クロック数データＳｃｄの初期値として適当
なクロック値Ｐｃｖを与える。画像開始・終了座標検出
回路３は、Ａ／Ｄ変換器１から出力されるデジタル画像
信号Ｓｉｄの画面画像ＦＩの画素の内で、最も左端に位
置する有効表示画素を画像左端画素ＰＳとして、最も右
端に位置する有効表示画素を画像右端画素ＰＥとしてそ
れぞれ検出する。

【００４３】今、画像左端画素ＰＳの座標を（ＨｃＳ、
ＶｃＳ）、画像右端画素ＰＥの座標を（ＨｃＥ、Ｖｃ
Ｅ）、ライン画像開始画素ＰＳ’の座標を（ＨｃＳ’、
ＶｃＳ’）、及びライン画像終了画素ＰＥ’の座標を
（ＨｃＥ’、ＶｃＥ’）として示すことが出来る。画面
画像ＦＩの左端とは、垂直位置Ｖｃに関係なく、各水平
ラインＶｃに於いて、画像左端画素ＰＳとは、一画面画
像ＦＩの全てのライン画像開始画素ＰＳ’の中でその水
平座標ＨｃＳ’の値が、垂直座標ＶｃＳ’の値に関係な
く、垂直ラインＰＡ−ＰＣ上、或いは最も接近している
画素を意味する。同様に、画像右端画素ＰＥとは、一画
面画像ＦＩの全てのライン画像終了画素ＰＥ’の中でそ
の水平座標ＨｃＥ’の値が、垂直位置ＶｃＥ’の値に関
係無く、水平位置Ｈｃが垂直ラインＰＢ−ＰＤ上に、或
いは最も接近している画素を意味する。このようにして
求められた、画像左端画素ＰＳと画像右端画素ＰＥの水
平方向の区間を水平画像表示区間ＨＰと呼ぶ。この水平
画像表示区間ＨＰの距離は、｜ＨｃＳ−ＨｃＥ｜で表す
ことができる。デジタル画像信号Ｓｉｄに於いて、この
水平画像表示区間ＨＰと水平有効表示区間ＨＥＤＰは同
一で無ければならない。

【００４４】画像開始・終了座標検出回路３は、本発明
に基づく処理中に、各水平ラインＶｃ毎に検出されるラ
イン画像開始画素ＰＳ’及びライン画像終了画素ＰＥ’
の座標を、それぞれ画像左端画素ＰＳの仮の座標及び画
像右端画素ＰＥの仮の座標として随時記憶しておくレジ
スタ（不図示）を有する。

【００４５】図６に示すフローチャートを参照して、図
２に示したステップ＃１００のクロック調整ルーチンの
動作について説明する。

【００４６】クロック調整ルーチンが開始すると、先ず
ステップＳ１１０に於いてシステムのリセットが行われ
る。尚、ステップＳ１１０の初期化は、ステップＳ１０
２と後続のステップＳ１０４に分かれて以下の様に行わ
れる。

【００４７】ステップＳ１０２で、画像開始・終了座標
検出回路３によって、デジタル画像信号Ｓｉｄの画像解
像度を示す垂直方向画素数Ｖ及び水平方向画素数Ｈを抽
出する。次に、垂直同期信号Ｖｓｙｎｃに続いて、最初
に現れる水平ライン上の画素に関して、ライン画像開始
画素ＰＳ’及びライン画像終了画素ＰＥ’の検出を開始
する。つまり、図３に示す水平同期信号Ｈｓｙｎｃのパ
ルスＰｈ１の入力をもってスタート信号として、最初の
水平ラインから数えて何番目のラインであるかを表す垂
直位置パラメータＶｃを１にセットする。従って、垂直
位置パラメータＶｃは垂直方向画素数Ｖ以下の整数であ
り、水平位置パラメータＨｃは平同期期間Ｔｈに対応す
るクロックパルス数以下の整数である。そして、次のス
テップＳ１０４に進む。

【００４８】ステップＳ１０４で、先ずクロック数デー
タＳｃｄに初期値Ｐｃｖがセットされ、クロックＳｃに
同期してクロックＳｃのパルスの数を数えるクロックカ
ウンタＰＮＣの値がゼロにリセットされ、レジスタに記
憶されている画像左端画素ＰＳ及び画像右端画素ＰＥの
座標値、及びライン画像開始画素ＰＳ’及びライン画像
終了画素ＰＥ’の座標値がそれぞれゼロにリセットされ
る。つまり、ＨｃＳ、ＶｃＳ、ＨｃＥ、ＶｃＥ、Ｈｃ
Ｓ’、ＶｃＳ’、ＨｃＥ’、及びＶｃＥ’の値をゼロに
セットされる。更に、Ａ／Ｄ変換器１で、アナログ画像
信号Ｓｉａから変換されたデジタル画像信号Ｓｉｄが画
像開始・終了座標検出回路３に入力される。このように
して、ステップＳ１１０での初期化のあと、次のステッ
プＳ１２０に進む。

【００４９】ステップＳ１２０では、デジタル画像信号
Ｓｉｄ中の各画素について、各水平ラインＶｃ毎に、ラ
スタースキャンの順番に画像を有しているかどうかを調
べて、水平画像表示区間ＨＰを検出した後、次のステッ
プＳ１７０に進む。本ステップに於ける水平画像表示区
間ＨＰ検出の動作について、図７を参照して、以下に説
明する。

【００５０】ステップＳ１２２では、クロックＳｃのパ
ルスの１つに同期して、クロックカウンタＰＮＣが１で
インクリメントされる。デジタル画像信号Ｓｉｄの現水
平ライン上の最初の画素を有効表示画素であるかどうか
の判定対象とセットした後、次のステップＳ１２４に進
む。

【００５１】ステップＳ１２４では、判定対象画素が、
このライン上の画素で最初の有効表示画素、つまりライ
ン画像開始画素ＰＳ’であるかを判断する。前述の様
に、パルスＰｈ１以降の前無表示区間ＴｎＰ期間中は、
表示すべき画像が無いので、ＮＯと判断される。更に、
水平有効表示区間ＨＥＤＰ中の画素であっても、例え
ば、現在検出対象の第一隅画素ＰＡが有効表示画素でな
ければ、ＮＯと判断されてステップＳ１２６に進む。

【００５２】ステップＳ１２６では、水平同期信号Ｈｓ
ｙｎｃの次のパルスＰｈ２が検出されているかどうかが
判断される。つまり、パルスＰｈ２検出の有無をもっ
て、現水平ラインＶｃ上の全ての画素について、ライン
画像開始画素ＰＳ’の判定が行われたか否かが判断され
る。現在処理の対象である画素Ｐ（ＰＮＣ、Ｖｃ）が、
現ラインの終端で無い場合には、パルスＰｈ２は検出さ
れないので、ＮＯと判断されてステップＳ１２２に戻
る。このようにして、ライン画像開始画素ＰＳ’に関し
て未判定の画素が現ラインＶｃに残っている限り判定を
継続する。

【００５３】ステップＳ１２２では、前回のクロックサ
イクルと同様に、クロックＳｃのパルスに同期して、ク
ロックカウンタＰＮＣがまたインクリメントされて、次
の画素が処理の対象としてセットされる。この様にし
て、ステップＳ１２４でラインライン画像開始画素Ｐ
Ｓ’が検出されるか、ステップＳ１２６で現水平ライン
上の全ての画素に対する判定の終了が確認される迄、ス
テップＳ１２２、Ｓ１２４、及びＳ１２６の処理がクロ
ックサイクル毎に繰り返される。

【００５４】一方、ステップＳ１２４でＹＥＳ、つまり
ライン画像開始画素ＰＳ’が検出された場合には、ステ
ップＳ１２８に進む。これは、現ライン上に残っている
未判定の画素についてライン画像開始画素ＰＳ’の検出
は、もう不要であるからである。

【００５５】ステップＳ１２８では、現水平ラインＶｃ
のライン画像開始画素ＰＳ’として、その時点での検出
対象画素の座標がセットされる。つまり、ライン画像開
始水平座標ＨｃＥ’にその時点のクロックカウンタＰＮ
Ｃの値がセットされ、ライン画像開始垂直座標ＶｃＥ’
にその時点のラインの垂直位置パラメータＶｃの値がセ
ットされる。そして、次のステップＳ１３０に進む。

【００５６】ステップＳ１３０では、前述のステップＳ
１２２と同様に、クロックＳｃの次のパルスに同期し
て、クロックカウンタＰＮＣがインクリメントされて、
更に次の画素が処理対象にセットされる。そして、次の
ステップＳ１３２に進む。

【００５７】ステップＳ１３２では、判定対象画素が、
このライン上の画素で最後の有効表示画素ＰＥ’の次の
画素、つまりライン画像終了画素Ｐ（ＨｃＥ’＋１、Ｖ
ｃ）であるかを判断する。例えば、現在検出対象のＰ
（ＰＮＣ、Ｖｃ）が、有効表示画素であれば、ＮＯと判
断されてステップＳ１３４に進む。

【００５８】ステップＳ１３４では、ステップＳ１２６
と同様に、水平同期信号Ｈｓｙｎｃの次のパルスＰｈ２
検出の有無が判定される。但し、本ステップでは、ライ
ン画像終了画素ＰＥ’検出処理を施されていない画素が
現ライン上に残っているかが判定される。ゆえに、現在
処理の対象である画素Ｐ（ＰＮＣ、Ｖｃ）が、現ライン
の終端画素で無い場合には、ＮＯと判断されてステップ
Ｓ１３０に戻る。この様にして、ステップＳ１３２でラ
イン画像終了画素ＰＥ’が検出されるか、ステップＳ１
３４で現ライン上の全ての画素に対する判定の終了が確
認される迄、ステップＳ１３０、Ｓ１３２、及びＳ１３
４の処理がクロックサイクル毎に繰り返される。

【００５９】一方、ステップＳ１３２でＹＥＳ、つまり
Ｐ（ＰＮＣ、Ｖｃ）が非有効表示画素である場合には、
この画素Ｐ（ＰＮＣ、Ｖｃ）はライン画像終了画素Ｐ
Ｅ’の次の画素Ｐ（ＨｃＥ’＋１、Ｖｃ）であると判断
して、ステップＳ１３６に進む。これは、一クロックサ
イクル前の判定対象画素Ｐ（ＰＮＣ−１、Ｖｃ）がライ
ン画像終了画素ＰＥ’であると検出したので、現ライン
上に残っている画素についての判定は不要であるからで
ある。

【００６０】ステップＳ１３６では、現水平ラインＶｃ
のライン画像終了画素ＰＥ’の座標として、一クロック
サイクル前に検出された画素の座標がセットされる。つ
まり、ライン画像終了水平座標ＨｃＥ’に、一クロック
サイクル前のクロックカウンタＰＮＣの値であるＰＮＣ
−１がセットされ、ライン画像終了垂直座標ＶｃＥ’に
その時点のラインの垂直位置パラメータＶｃの値がセッ
トされる。そして、次のステップＳ１３８に進む。

【００６１】一方、ステップＳ１２６でＹＥＳ、つまり
現水平ラインＶｃには、ライン画像開始画素ＰＳ’が無
いと判断された場合には、ステップＳ１２８で、初期化
時或いは以前のクロックサイクルで検出されたライン画
像開始画素ＰＳ’の水平座標値ＨｃＳ’及び垂直座標値
ＶｃＳ’を更新すること無く、直接ステップＳ１３８に
進む。

【００６２】更に、ステップＳ１３４でＹＥＳ、つまり
現ラインには、ライン画像終了画素ＰＥ’が無いと判断
された場合には、ステップＳ１３８で初期化時或いは以
前のクロックサイクルで検出されたライン画像終了画素
ＰＥ’の水平座標値ＨｃＥ’及び垂直座標値ＶｃＥ’を
更新すること無く、直接ステップＳ１３８に進む。

【００６３】ステップＳ１３８では、上述のように、ス
テップＳ１２６、Ｓ１３４、及びＳ１３６のいずれかを
経て、現水平ラインＶｃに関して獲得されたライン画像
開始画素ＰＳ’及びライン画像終了画素ＰＥ’に基づい
て、レジスタに格納されている画像左端画素ＰＳ及び画
像右端画素ＰＥの座標値を、以下の如く更新する。

【００６４】先ず、画像左端画素ＰＳの更新について述
べる。新たに検出されたライン画像開始画素ＰＳ’の水
平座標値ＨｃＳ’が、レジスタに格納されている画像左
端画素ＰＳの水平座標値ＨｃＳより少さければ、今回の
ライン画像開始画素ＰＳ’の水平座標値ＨｃＳ’を画像
左端画素ＰＳの水平座標値ＨｃＳとしてレジスタに格納
する。つまり、画面画像ＦＩの各水平ライン上の有効表
示画素の内、よりラスタスキャン順位の早い画素の水平
座標を、その時点での画像左端座標ＨｃＳとする。更
に、垂直座標ＶｃＳの値もＶｃＳ’で更新される。

【００６５】次に、画像右端画素ＰＥの更新について述
べる。新たに検出されたライン画像終了画素ＰＥ’の水
平座標値ＨｃＥ’が、レジスタに記憶されている画像左
端画素ＰＳの水平座標値ＨｃＥより大きければ、今回の
ライン画像終了画素ＰＥ’の水平座標値ＨｃＥ’を画像
右端画素ＰＥの水平座標値ＨｃＥとしてレジスタに格納
する。つまり、画面画像ＦＩの各水平ライン上の有効表
示画素のよりラスタスキャン順位の遅い画素の水平座標
を、その時点での画像左端座標ＨｃＥとする。

【００６６】このようにして、一ライン単位で求めた、
ライン画像開始画素ＰＳ’及びライン画像終了画素Ｐ
Ｅ’の水平座標値をレジスタに格納されている画像左端
画素ＰＳ及び画像右端画素ＰＥの水平座標値と比較し
て、然るべく更新するすことによって、最初の水平ライ
ンＶ１から現水平ラインＶｃを含む画面画像ＦＩ全体
で、最も左端に位置する画素ＰＳの水平座標ＨｃＳと、
最も右端に位置する画素ＰＥの水平座標ＨｃＥを求めた
後、次のステップＳ１４０に進む。

【００６７】ステップＳ１４０では、垂直位置パラメー
タＶｃが垂直方向画素数Ｖと同一かが判断される。判定
対象水平ラインＶｃが画面画像ＦＩの最終水平ラインＶ
に到達していない場合には、Ｎ０と判断されてステップ
Ｓ１４２に進む。

【００６８】ステップＳ１４２では、垂直位置パラメー
タＶｃを一でインクリメントして、次の水平ライン上の
画素を判定対象としセットする。そして、次のステップ
Ｓ１２２に戻る。

【００６９】一方、ステップＳ１４０でＹＥＳ、つまり
画面画像ＦＩ中の全水平ラインを判定対象として、ステ
ップＳ１３８で画像左端画素ＰＳ及び画像右端画素ＰＥ
の座標値を更新した後、ステップＳ１４４に進む。

【００７０】ステップＳ１４４では、ステップＳ１３８
で画面画像ＦＩ全体に対して検出した画像右端水平座標
値ＨｃＥから画像左端水平座標値ＨｃＳを減じて１を足
すことによって、水平画像表示区間ＨＰの画素数ＮＨＰ
を求める。そして、次のステップＳ１４６に進む。尚、
本ステップに於ける水平画像表示区間画素数ＮＨＰの算
出は次式で表すことが出来る。

【００７１】

【数１】ＮＨＰ＝ＨｃＥ−ＨｃＳ＋１

【００７２】ステップＳ１４６では、画像開始・終了座
標検出回路３によって、画像情報信号Ｓｉを生成しステ
ップＳ１３８及びＳ１４４で検出された情報に基づいて
画像情報信号Ｓｉが生成される。更に、この画像情報信
号Ｓｉは表示制御回路４に出力される。この様にして、
検出有効画素数ＮＰ検出ルーチン処理（ステップＳ１２
０）を終了した後に、図３に示すステップＳ１７０に進
む。

【００７３】ステップＳ１７０では、表示調整回路４
は、画像情報信号Ｓｉから読み出した水平画像表示区間
画素数ＮＨＰが、予め設定された有効表示区間の画素数
ＮＰＰに合致しているか否か判定する。尚、設定有効画
素数ＮＰＰは、好ましくはアナログ画像信号Ｓｉａの水
平方向画素数Ｈと等しいことは前述の通りであるが、そ
れ以外の適当な所定の値を採っても良い。

【００７４】水平画像表示区間画素数ＮＨＰが設定有効
表示画素数ＮＰＰに等しい場合は、クロックＳｃのクロ
ック数は入力されるアナログ画像信号Ｓｉａに適合して
いるので、クロックＳｃの調整は不要であるので処理を
終了する。

【００７５】一方、水平画像表示区間画素数ＮＨＰが設
定画素数ＮＰＰに等しくない場合は、ステップＳ１７０
でＮＯと判断して、次のステップＳ１７２に進む。

【００７６】ステップＳ１７２では、表示制御回路４に
て、現在のクロック数データＳｃｄを、設定有効表示画
素数ＮＰＰと水平画像表示区間画素数ＮＨＰとの誤差分
を補正したクロック数で更新される。更にこの更新され
たクロック数データＳｃｄがクロック生成回路２に出力
された後に、ステップＳ１７４に進む。なお、本ステッ
プに於けるクロック数データＳｃｄの更新は次式で表す
ことができる。

【００７７】

【数２】Ｓｃｄ＝Ｓｃｄ＋ＮＰＰ−ＮＨＰ

【００７８】ステップＳ１７４では、クロック生成回路
２は、表示制御回路４から入力されたクロック数データ
Ｓｃｄに基づいて、新たにクロックＳｃを生成して、Ａ
／Ｄ変換器１に出力する。そして、次のステップＳ１７
６に進む。

【００７９】ステップＳ１７６では、Ａ／Ｄ変換器１で
は、このクロックＳｃに基づいて、アナログ画像信号Ｓ
ｉａからデジタル画像信号Ｓｉｄを生成し、このデジタ
ル画像信号Ｓｉｄに基づいて画像開始・終了座標検出回
路３、表示制御回路４、及びクロック生成回路２が上述
のステップＳ１２０、Ｓ１７０、Ｓ１７２、Ｓ１７４、
及びＳ１７６の処理を繰り返し、ステップＳ１７０で設
定有効画素数ＮＰＰが検出有効画素数ＮＰと一致した時
点で、ステップ＃１００のクロック数データＳｃｄ生成
ルーチンを終了して、次のステップ＃２００に進む。こ
れにより、自動的にクロック数データ（クロック周波
数）を算出、調整する事ができる。

【００８０】尚、前述した画像開始・終了座標検出回路
３の画像開始座標と画像終了座標の検出は、各水平ライ
ン毎にライン画像開始画素ＰＳ’及びライン画像終了画
素ＰＥ’の座標を検出し記憶しておき、次の水平ライン
にて、一つ前のライン画像開始画素ＰＳ’及びライン画
像終了画素ＰＥ’の座標の値と比較して更新する事によ
り、画面画像ＦＩ全体の画像左端画素ＰＳ及び画像右端
画素ＰＥの座標検出を実現したが、次に述べる様な方法
でも実現できる。画像左端画素ＰＳの座標レジスタと最
小値比較回路、及び画像右端画素ＰＥの座標レジスタと
最大値比較回路に水平同期信号Ｈｓｙｎｃをトリッガと
してクロックＳｃにてカウンタするカウンターＰＮＣに
接続するように構成する。そして、ビデオ信号Ｓｉａが
存在する時に、最小値比較回路と最大値比較回路をそれ
ぞれ作動させ、最小値を画像左端座標レジスターに検出
させると共に最大値を画像右端座標レジスターに検出さ
せる。

【００８１】又、水平有効表示区間ＨＥＤＰ内の設定有
効画素数ＮＰＰは、ふたつの垂直同期信号内の水平同期
信号をカウントする（一画面分の総水平ライン数を検出
する）カウンターと、この値を予め設定された値と比較
する比較回路から設定する事で実現できる。画面の画素
数は一般的にＶＧＡ、ＳＶＧＡ、ＸＧＡ等の各ビデオア
ダプタの出力モード毎に定められており、通常、ＶＧＡ
の場合はＨ６４０×Ｖ４８０ドット、ＳＶＧＡの場合Ｈ
８００×Ｖ６００ドット、ＸＧＡの場合Ｈ１、０２４×
Ｖ７６８ドットの画素数である。一方、総水平同期信号
数は垂直画素数に関係しており、総水平同期信号数を検
出し、この値が閾値Ｎ１、Ｎ２に対しどのような大小関
係になるかでＶＧＡ、ＳＶＧＡ、及びＸＧＡの各ビデオ
アダプタの出力モードの判定を行う。簡便化の為、以降
各ビデオアダプタの出力モードを単に、 ＶＧＡモー
ド、ＳＶＧＡモード、及びＸＧＡモードと言うように、
各ビデオアダプタ名をそのまま出力モードとして呼ぶ。

【００８２】ここで、Ｎ１に対しては６００もしくは６
００に数ラインのビデオ信号のないブランキング区間の
ライン数を加えた値を、Ｎ２には７６８もしくは７６８
に数ラインのブランキング区間を加えた値を用いる。総
水平同期信号数がＮ１以下ならＶＧＡモード、Ｎ１から
Ｎ２の間ならＳＶＧＡモード、Ｎ２以上ならＸＧＡモー
ドと判別し、ＶＧＡモードなら設定有効画素数ＮＰＰを
６４０に、ＳＶＧＡモードなら設定有効画素数ＮＰＰを
８００に、そして、ＸＧＡモードなら検出有効画素数Ｎ
Ｐを１、０２４にそれぞれ設定する。この機能を画像開
始・終了座標検出回路３内に設けて、表示制御回路４に
出力しておく。又は、水平同期信号Ｈｓｙｎｃの総数検
出の為のカウンター機能と比較機能等高速処理が要求さ
れる部分を、画像開始・終了座標検出回路３に設け、表
示制御回路４にて、出力ビデオアダプタの出力モードの
識別をし、設定有効画素数ＮＰＰを設定することによっ
ても実現できる。

【００８３】次に、図２に示したステップ＃２００の位
相調整ルーチンについて、図５及び図８を参照して以下
に説明する。先ず、図５を参照して、本発明に於ける位
相調整の概念を説明した後に、図８を参照して、具体的
な動作について説明する。

【００８４】図５に、アナログ画像信号Ｓｉａ、クロッ
クＣＬＫ１、ＣＬＫ２及びＣＬＫ３を示す。本発明に於
いては、位相の調整、つまり位相データＳｐの生成は、
水平表示の最初のビデオ信号、すなわち、前述の画像左
端画素ＰＳの水平座標ＨｃＳに着目し、この時のデジタ
ル画像信号Ｓｉｄを使用して行われる。

【００８５】つまりクロックＣＬＫ１の場合、第２０番
目のクロックパルスＰｈ２０が、アナログ画像信号Ｓｉ
ａの開始端Ｓｅを検出した事を示し、この時のライン画
像開始水平座標ＨｃＳ’の値は２０である。この状態か
ら、クロックＣＬＫ１を右方向にずらして位相を変え
る。クロックＣＬＫ１の位相を右に３６０度ずらした場
合を、クロックＣＬＫ２に示す。クロックＣＬＫ２で
は、第１９番目のクロックパルスＰｈ１９で、アナログ
画像信号Ｓｉａの開始端Ｓｅを検出した事を示し、この
時の画像開始水平座標の値は１９である。このアナログ
画像信号Ｓｉａの開始端Ｓｅが、クロックパルスＰｈ２
０からクロックパルスＰｈ１９の変わり目に位置するよ
うに調整されたクロックをクロックＣＬＫ３に示す。つ
まり、クロックＣＬＫ３の位相は、クロックＣＬＫ１及
びクロックＣＬＫ２の位相に対して、それぞれ１８０度
づつずれており、ちょうどクロックＣＬＫ１とクロック
ＣＬＫ２の中間の位相を持っている。

【００８６】つまり、本発明において、クロックＳｃの
位相をずらして、二つのクロックＣＬＫ１とＣＬＫ２を
生成して、それぞれに対応するアナログ画像信号Ｓｉａ
の開始端Ｓｅの座標を位相データとして検出し、この２
点の位相データの中間点を最適な位相データとするクロ
ックＣＬＫ３生成することによって、位相を調整する。

【００８７】図８に示すフローチャートを参照して、図
２に示したステップ＃２００の具体的動作を説明する。
尚、本位相調整ルーチンに先だって、ステップ＃１００
のクロック調整ステップで、クロックＳｃはすでに、入
力されるアナログ画像信号Ｓｉａに応じて正しく調整さ
れていることは言うまでも無い。また、アナログ画像信
号Ｓｉａは画面の左端に画像がある信号を入力する。つ
まり、アナログ画像信号Ｓｉａは、図４に示す画素Ｐａ
又はＰｃを有しているものとする。

【００８８】ステップＳ４０２では、表示制御回路４は
遅延回路５に対し位相データＳｐの初期値として、最短
の遅延時間を示す位相データＳｐｖを出力した後、次の
ステップＳ４０４に進む。

【００８９】ステップＳ４０４では、表示制御回路４は
更に、画像開始・終了座標検出回路３から画像左端水平
座標ＨｃＳを読み出した後、次のステップＳ４０６に進
む。尚、画像左端水平座標ＨｃＳの読み出しは、図７を
参照して詳しく説明した水平画像表示区間ＨＰの検出ル
ーチンにで行われたのと同様の方法にて行われる。

【００９０】ステップＳ４０６では、表示制御回路４に
よって、ステップＳ４０４で読み出された画像左端水平
座標ＨｃＳに基づいて、位相データＳｐを遅延時間の増
加する方向にインクリメントしてクロックＣＬＫ１を出
力する。そして、次のステップＳ４０８に進む。

【００９１】ステップＳ４０８では、新たに、画像左端
水平座標ＨｃＳ’を読み出して、次のステップＳ４１０
に進む。

【００９２】ステップＳ４１０では、今回読み出した画
像左端水平座標ＨｃＳ’が前回読みだした画像左端水平
座標ＨｃＳと等しいかどうか判断する。ＨｃＳ’がＨｃ
Ｓに等しく無い場合には、ＮＯと判断されて、ステップ
Ｓ４１２に進む。

【００９３】ステップＳ４１２では、クロックＣＬＫ１
に基づく位相データＳｐを更にインクリメントしてクロ
ックＣＬＫ２を生成した後、次のステップＳ４１４に進
む。

【００９４】ステップＳ４１４では、クロックＣＬＫ２
を遅延回路５に出力した後、ステップＳ４１０に戻る。

【００９５】一方、ステップＳ４１０でＮＯ、つまり今
回の画像左端水平座標ＨｃＳ’が前回の画像左端水平座
標ＨｃＳと異なる場合には、ステップＳ４１６に進む。

【００９６】ステップＳ４１６では、一回目の変化点で
あるか、つまり、ＨｃＳ’≠ＨｃＳである位相データＳ
ｐであるか否かが判断される。ＹＥＳの場合には、ステ
ップＳ４１８に進む。

【００９７】ステップＳ４１８では、クロックＣＬＫ１
に基づく位相データＳｐを変数Ｐ１に格納した後に、ス
テップＳ４１２に進む。そして、前述のステップＳ４１
２、Ｓ４１４、Ｓ４０８、及びＳ４１０の変化点をさが
す処理を繰り返す。

【００９８】一方、ステップＳ４１６でＮＯ、つまりス
テップＳ４１０で二回、ＹＥＳと判断された場合には、
この２回目に検出した変化点に対応するクロックＣＬＫ
２に基づく位相データＳｐを変数Ｐ２に格納した後、次
のステップＳ４２０に進む。

【００９９】ステップＳ４２０では、変数Ｐ１と変数Ｐ
２の平均値を調整した位相データＳｐとして生成した
後、次のステップＳ４２４に進む。

【０１００】ステップＳ４２４で、ステップＳ４２０で
生成されたクロックＣＬＫ３に相当する位相データＳｐ
を遅延回路５に出力した後に、処理を終了する。このよ
うにして、アナログ画像信号ＳｉａをＡ／Ｄ変換をする
タイミングを決める位相データＳｐを算出し、調整する
事により、表示画像の揺らぎ無くす事ができる。

【０１０１】尚、以上の説明では、左端の画像を用いて
いるが、右端の画像を入力し、画像終了座標のデータを
用いても同様に調整可能である。この場合は、画像開始
・終了座標検出回路３からの画像終了座標を使用する。

【０１０２】次に、図２に示したステップ＃３００の表
示位置調整ルーチンの詳細にすいて図９に示すフローチ
ャートを参照して以下に説明する。尚、本ルーチン開始
時には、先行するステップ＃１００及び＃２００にて、
クロックＳｃ及び位相データＳｐは入力されるアナログ
画像信号Ｓｉａ応じて正しく調整済みであることは言う
までもない。また、入力されるアナログ画像信号Ｓｉａ
は、左端で上端に画像のある、つまり図４に示す画素Ｐ
ａに対応する画像を有する信号である。更に、画像開始
・終了検出回路３は、クロック調整及び位相調整にて説
明した機能に、さらに垂直方向の画像開始検出機能を有
している。尚、この垂直方向の画像開始検出機能は、主
にソフトウェアにて構成されるので、特に回路等の手段
としては図示していない。また、垂直方向の画像開始位
置とは、画面画像ＦＩの上端の垂直座標、つまり画像上
端垂直座標ＶｃＳを求めることに他ならない。画像上端
垂直座標ＶｃＳを検出するために、画像開始・終了座標
検出回路３は、垂直同期信号Ｖｓｙｎｃをトリッガとし
て水平同期信号Ｈｓｙｎｃをカウントして垂直座標値Ｖ
ｃとし、最初にアナログ画像信号Ｓｉａの現れた垂直座
標値Ｖｃを画像上端垂直座標ＶｃＳとする。なお、各ス
テップ毎の処理内容は以下の通りである。

【０１０３】ステップＳ３０２に於いて、表示制御回路
４は画像開始・終了座標検出回路３から画像左端水平座
標ＨｃＳ及び画像上端垂直座標ＶｃＳのそれぞれを読み
出した後、次のステップＳ３０４に進む。

【０１０４】ステップＳ３０４では、これらの画像左端
水平座標ＨｃＳ及び画像上端垂直座標ＶｃＳに基づい
て、以下の処理を実行して表示装置制御データＳｄｃを
生成する。画像左端水平座標ＨｃＳを水平表示開始座標
ＨｓＳとしてセットする。水平有効表示区間ＨＥＤＰ内
の画素数を表す水平画像表示区間画素数ＮＨＰを画像左
端水平座標ＨｃＳに加算して、画像左端座標ＨｃＥを算
出する。画像上端垂直座標ＶｃＳを垂直表示開始座標Ｖ
ｓＳとしてセットする。更に、垂直有効表示区間ＶＥＤ
Ｐ内の画素数を表す垂直画像表示区間画素数ＮＶＰ、画
像上端垂直座標ＶｃＳに加算して、画像下端垂直座標Ｖ
ｃＥを算出する。尚、垂直画像表示区間画素数ＮＶＰ
は、基本的には、水平画像表示区間画素数ＮＨＰと同様
の方法にて求めることができるので、具体的に方法につ
いての説明を省く。以上の処理を実行後、次のステップ
Ｓ３０６に進む。

【０１０５】Ｓ３０６では、Ｓ３０４で生成された画像
左端座標ＨｃＥ及び画像下端垂直座標ＶｃＥから成る表
示装置制御データＳｄｃを画像表示部駆動回路１０に出
力して処理を終了する。

【０１０６】上述の例では画像左端座標ＨｃＥ及び画像
下端垂直座標ＶｃＥを、それぞれ、画像左端水平座標Ｈ
ｃＳと水平有効表示区間ＨＥＤＰ、及び画像上端垂直座
標ＶｃＳと垂直有効表示区間ＶＥＤＰから算出してい
る。しかし、画面画像ＦＩの左上隅及び右下隅に、それ
ぞれ有効画像画素Ｐａ及びＰｄを有するアナログ画像信
号Ｓｉａを入力し、画像開始・終了検出回路３から画像
左端座標ＨｃＥ及び画像下端垂直座標ＶｃＥデータを検
出し、表示座標制御データＳｄｃを生成することも可能
である。この場合、画像開始・終了検出回路３に、さら
に、垂直方向の画像終了位置を検出する機能を有する。
垂直方向の画像終了位置を検出するには、垂直同期信号
Ｖｓｙｎｃをトリッガとして水平同期信号Ｈｓｙｎｃを
カウントして垂直座標値Ｖｃとし、アナログ画像信号Ｓ
ｉａの現れた時の垂直座標値Ｖｃを逐次レジスターに記
憶しておく事で、このレジスターの値が画像下端垂直座
標ＶｃＥになる。画像開始・終了検出回路３は、画像左
端水平座標ＨｃＳと画像上端垂直座標ＶｃＳ、及び画像
左端座標ＨｃＥと画像下端垂直座標ＶｃＥを検出する。
そして、表示制御回路４は、これらの値に基づいて、表
示装置制御データＳｄｃを生成し、画像表示部駆動回路
１０に出力する。入力するアナログ画像信号Ｓｉａとし
て、図４に示すように、画面画像ＦＩの右上隅及び左下
隅にそれぞれ有効表示画素Ｐｂ及びＰｃを有する信号で
あっても良い。

【０１０７】本発明に基づいて、画像の表示位置を調整
するために、表示座標制御データを正しく生成するの
に、特別な画面は通常不要になる。例えば、Ｗｉｎｄｏ
ｗｓ（米国マイクロソフト社の登録商標）画面で全体に
壁紙のある入力画像で良い。

【０１０８】または、水平画像表示区間画素数ＮＨＰ及
び垂直画像表示区間画素数ＮＶＰを次の手段で検出する
事もできる。クロック数データの算出で述べた水平同期
信号Ｈｓｙｎｃをカウントする（一画面分の総水平ライ
ン数を検出する）カウンターと、この値を予め設定され
た値と比較する比較回路からの構成することで、各表示
モードを識別し、水平有効表示区間ＨＥＤＰ及び垂直有
効表示区間ＶＥＤＰの画素数を設定する。ＶＧＡモード
の場合は水平有効期間の画素数を６４０に垂直有効期間
の画素数を４８０に、ＳＶＧＡモードの場合は水平有効
期間の画素数を８００に垂直有効期間の画素数を６００
に、ＸＧＡモードの場合は水平有効期間の画素数を１０
２４に垂直有効期間の画素数を７６８に設定する。この
場合は、必要な画像画面は、図４に示す左上隅に有効表
示画素Ｐａのみを有する丈で良い。そして、画像左端水
平座標ＨｃＳ及び画像上端垂直座標ＶｃＳのみを検出
し、これに、各モードの水平・垂直有効期間の画素数を
加算する事で、表示制御データＳｄｃを算出することが
できる。

【０１０９】また、白黒の画像にて説明したが、カラー
画像の場合について、白黒画像の場合と異なる部分につ
いてのみ以下に説明する。Ａ／Ｄ変換器１は、Ｒ
（赤）、Ｇ（緑）及びＢ（青）のそれぞれ対応して、計
３つ用意する。これら３つのＡ／Ｄ変換回路の出力の論
理和をとり、この出力を、デジタル画像信号Ｓｉｄとし
て、画像開始・終了検出回路３に接続する。その他の回
路は、前述の構成で良く、Ａ／Ｄ変換器１以外の手段を
各カラー信号毎に、別途用意する必要は内。

【０１１０】この構成によって、予めパーソナルコンピ
ュータからのアナログ画像入力信号に合わせたプリセッ
トデータを用意しなくても、入力ビデオ信号に応じた最
適のクロック数データ、位相データ、表示位置データを
自動的に設定できる。また、それによりユーザーによる
データ調整も不必要になる。

【０１１１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、デジタル化されたビデオ信号の画像開始・終
了座標を検出し、それらのデータを用いることにより入
力されるビデオ信号の実際の状態に合致したクロック数
データ、位相データ、表示位置データを設定することが
できる。その為、入力しようとするビデオ信号に合わせ
たプリセットデータを予め用意する必要が無い。その結
果、入力されているビデオ信号とプリセットデータＰＩ
とのズレも別途ユーザーが調整する必要が無い。

【図面の簡単な説明】

【図１】 本発明に基づく実施形態に基づく入力ビデオ
アダプタを組み込んだデジタル画像表示装置の構造を示
すブロック図である。

【図２】 図１に示す本発明に基づく入力ビデオアダプ
タの主な動作を示すフローチャートである。

【図３】 本発明に基づくクロック調整を説明する概念
図である。

【図４】 本発明に基づく、画像信号の画像情報を説明
する概念図である。

【図５】 本発明に基づく位相調整を説明する概念図で
ある。

【図６】 図２に示したクロック調整ルーチンの詳細な
動作を示すフローチャートである。

【図７】 図６に示した水平画像表示区間画素数検出ル
ーチンの詳細を示すフローチャートである。

【図８】 図２に示した位相調整ルーチンの詳細な動作
を示すフローチャートである。

【図９】 図２に示した表示位置調整ルーチンの詳細な
動作を示すフローチャートである。

【図１０】 従来の入力ビデオアダプタの構造を示すブ
ロック図である。

【図１１】 従来の入力アダプタに固有のクロック調整
の問題を説明する概念図である。

【図１２】 従来の入力アダプタに固有の位相調整の問
題を説明する概念図である。

【図１３】 従来の入力アダプタに固有の表示位置調整
の問題を説明する概念図である。

【符号の説明】

１ Ａ／Ｄ変換回路 ２ クロック生成回路 ３ 画像開始・終了座標検出回路 ４ 表示制御回路 ５ 遅延回路 ７ プリセットデータメモリー １０ 画像表示部駆動回路 １１ 画像表示部 １４ 表示制御回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アナログ画像入力信号（Ｓｉａ）をデジ
   タル変換して表示するデジタル画像表示装置（ＤＤ）で
   あって、 該アナログ画像入力信号（Ｓｉａ）と、一定の周期でア
   ナログからデジタルに変換する為のクロック（Ｓｃ）を
   入力として、該アナログ画像入力信号（Ｓｉａ）をデジ
   タル信号に変換するＡ／Ｄ変換回路（１）と、 該Ａ／Ｄ変換回路（１）からの出力であるデジタルビデ
   オ信号（Ｓｉｄ）と該アナログ画像入力信号（Ｓｉａ）
   に同期した水平同期信号（Ｈｓｙｎｃ）と垂直同期信号
   （Ｖｓｙｎｃ）、該Ａ／Ｄ変換回路（１）のクロック
   （Ｓｃ）を入力として、水平区間内（Ｐｈ１-Ｐｈ２）
   で水平画像開始座標（ＨｃＳ）と水平画像終了座標（Ｈ
   ｃＥ）を検出する画像開始・終了座標検出回路（３）
   と、 該水平画像開始座標（ＨｃＳ）と該水平画像終了座標
   （ＨｃＥ）より、該Ａ／Ｄ変換回路（１）のクロック
   （Ｓｃ）の周波数と関係づけられたクロック数データ
   （Ｓｃｄ）を算出する表示制御回路（４）と、 該表示制御回路（４）からのクロック数データ（Ｓｃ
   ｄ）に基づいて、該Ａ／Ｄ変換回路（１）のクロック
   （Ｓｃ）を生成するクロック生成回路（２）より構成さ
   れ、 該表示制御回路（４）により、該水平画像終了座標（Ｈ
   ｃＥ）から該水平画像開始座標（ＨｃＳ）を減じた値
   が、該アナログ画像入力信号（Ｓｉａ）をデジタル的に
   生成した時の水平有効表示区間（ＨＥＤＰ）の画素数
   （ＮＨＰ）に合致するように、該Ａ／Ｄ変換回路（１）
   のクロック数に対応するクロック（Ｓｃ）を算出する事
   により、該Ａ／Ｄ変換するクロック（Ｓｃ）の周波数を
   自動調整する事を特徴とするデジタル画像表示装置（Ｄ
   Ｄ）。
2. 【請求項２】 アナログ画像入力信号（Ｓｉａ）をデジ
   タル変換して表示するデジタル画像表示装置（ＤＤ）で
   あって、 該アナログ画像入力信号（Ｓｉａ）と、一定の周期でア
   ナログからデジタルに変換する為のクロック（Ｓｃ）を
   入力として、該アナログ画像入力信号をデジタル信号に
   変換するＡ／Ｄ変換回路（１）と、 該Ａ／Ｄ変換回路（１）からの出力であるデジタルビデ
   オ信号（Ｓｉｄ）と該アナログ画像入力信号（Ｓｉａ）
   に同期した水平同期信号（Ｈｓｙｎｃ）と垂直同期信号
   （Ｖｓｙｎｃ）と該Ａ／Ｄ変換回路（１）のクロック
   （Ｓｃ）を入力として、水平区間内（Ｐｈ１−Ｐｈ２）
   で水平画像開始座標（ＨｃＳ）を検出する画像開始座標
   検出回路（３）と、 該アナログ画像入力信号（Ｓｉａ）に同期した水平同期
   信号（Ｈｓｙｎｃ）を遅らせる遅延回路（５）と、 該遅延回路（５）の出力（Ｓｈｓ）と同期して該Ａ／Ｄ
   変換回路（１）のクロック（Ｓｃ）を生成するクロック
   生成回路（２）と、 該水平画像開始座標（ＨｃＳ）を入力として、該水平同
   期信号（Ｈｓｙｎｃ）の遅延時間（Ｔｓ）を決める位相
   データ（Ｓｐ）を該遅延回路（５）に出力する表示制御
   回路（４）より構成され、 該表示制御回路（４）にて該位相データ（Ｓｐ）を変
   え、これにより該画像開始座標検出回路（３）からの画
   像開始座標値（ＨｃＳ、Ｓｅ）が一座標分（ＨｃＳ、Ｈ
   ｃＳ’）変化する該位相データ（Ｓｐ）を２点（Ｐ１、
   Ｐ２）検出し、該検出された位相データ（Ｐ１、Ｐ２）
   を用いて、該Ａ／Ｄ変換回路（１）のクロックの位相を
   自動調整する事を特徴とするデジタル画像表示装置（Ｄ
   Ｄ）。
3. 【請求項３】 アナログ画像入力信号（Ｓｉａ）をデジ
   タル変換して表示するデジタル画像表示装置（ＶＡ）で
   あって、 アナログ画像入力信号（Ｓｉａ）と、アナログからデジ
   タルに変換する為のクロック（Ｓｃ）を入力として、該
   アナログ（Ｓｉａ）をデジタル信号に変換するＡ／Ｄ変
   換回路（１）と、 該Ａ／Ｄ変換回路（１）からの出力であるデジタルビデ
   オ信号（Ｓｉａ）、該アナログ画像（Ｓｉａ）に同期し
   た水平同期信号（Ｈｓｙｎｃ）と垂直同期信号（Ｖｓｙ
   ｎｃ）、該Ａ／Ｄ変換回路（１）のクロックを入力とし
   て、水平画像開始座標（ＨｃＳ）と、垂直画像開始座標
   （ＶｃＳ）を検出する画像開始座標検出回路（３）と、 デジタルにて変換されたビデオ信号（Ｓｉｄ）を表示す
   る為に表示座標（Ｓｄｃ）を制御する表示座標制御回路
   （４）から構成され、 該表示座標制御回路（４）は、水平表示開始座標（Ｈｓ
   Ｓ）を該水平画像開始座標（ＨｃＳ）から、水平表示終
   了座標（ＨｓＥ）を該水平画像開始座標（ＨｃＳ）と該
   アナログ画像入力信号（Ｓｉａ）をデジタル的に生成し
   た時の水平有効表示区間（ＨＥＤＰ）内の画素数（ＮＨ
   Ｐ）とから、垂直表示開始座標（ＶｓＳ）を該垂直画像
   開始座標（ＶｃＳ）から、垂直表示最終座標（ＶｓＥ）
   を該垂直画像開始座標（ＶｃＥ）と該アナログ画像入力
   信号（Ｓｉａ）をデジタル的に生成した時の垂直有効表
   示区間（ＶＥＤＰ）のライン数（Ｖ）から算出した事に
   より表示座標（Ｓｄｃ）を自動調整する事を特徴とする
   デジタル画像表示装置。
4. 【請求項４】 右端で上端および左端で下端、または左
   端で上端および右端で下端に画像を表示する画面を入力
   し、 該画像開始座標検出回路（３）に、水平画像終了座標
   （ＨｃＥ）と垂直画像終了座標（ＶｃＥ）を検出する機
   能を付加して、 該表示座標制御回路（４）内の該アナログ画像入力信号
   （Ｓｉａ）をデジタル的に生成した時の水平有効表示区
   間内の画素数（ＮＨＰ）を水平画像終了座標（ＨｃＥ）
   から水平画像開始座標（ＨｃＳ）を減じた値とし、該ア
   ナログ画像入力信号をデジタル的に生成した時の垂直有
   効表示区間（ＶＥＤＰ）のライン数を垂直画像終了座標
   （ＶｃＥ）から垂直画像開始座標（ＶｃＳ）を減じた値
   とし、表示座標を自動調整する事を特徴とする請求項３
   に記載のデジタル画像表示装置。
5. 【請求項５】 該アナログ画像入力信号に同期した垂直
   同期信号の間の水平同期信号の総数をカウントする機能
   を該画像開始終了検出回路（３）に追加し、該アナログ
   画像入力信号をデジタル的に生成した時の水平有効表示
   区間（ＨＥＤＰ）の画素数（ＮＨＰ）の識別に使用する
   機能を持つことによりＡ／Ｄ変換するクロックの周波数
   を自動調整する事を特徴とする請求項１に記載のデジタ
   ル画像表示装置。
6. 【請求項６】 請求項５に記載の垂直同期信号の間の水
   平同期信号の総数から識別されたアナログ画像入力信号
   をデジタル的に生成した時の水平有効表示区間（ＨＥＤ
   Ｐ）の画素数（ＮＨＰ）を、請求項３に記載のアナログ
   画像入力信号をデジタル的に生成した時の水平有効表示
   区間内の画素数に設定し、該請求の範囲５の垂直同期信
   号の間の水平同期信号の総数を、アナログ画像入力信号
   をデジタル的に生成した時の垂直有効表示区間のライン
   数の識別にも使用して、この値を、請求の範囲３におけ
   るアナログ画像入力信号をデジタル的に生成した時の垂
   直有効表示区間のライン数として設定する事により表示
   座標を自動調整する事を特徴とするデジタル画像表示装
   置。