JPH1063584A - キャッシュメモリシステム - Google Patents
キャッシュメモリシステムInfo
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- JPH1063584A JPH1063584A JP8222573A JP22257396A JPH1063584A JP H1063584 A JPH1063584 A JP H1063584A JP 8222573 A JP8222573 A JP 8222573A JP 22257396 A JP22257396 A JP 22257396A JP H1063584 A JPH1063584 A JP H1063584A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- cache memory
- mpu
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 キャッシュメモリがアドレスバスに入ったノ
イズをアドレス信号と誤って認識しても、ＭＰＵが誤っ
て動作しないようにする。 【解決手段】 アドレスバス１２を介してキャッシュメ
モリ１７に入力された出力アドレス信号ＯＡをそのまま
リターンアドレス信号ＲＡとしてＭＰＵ１６に返還する
レジスタ９をキャッシュメモリ１７内に設け、リターン
アドレス信号ＲＡがＭＰＵ１６が実際に出力した出力ア
ドレス信号ＯＡと一致しないとキャッシュメモリ１７か
ら読出されたデータ信号ＤＱを取込まないようにする比
較制御器１１をＭＰＵ１６内に設ける。
イズをアドレス信号と誤って認識しても、ＭＰＵが誤っ
て動作しないようにする。 【解決手段】 アドレスバス１２を介してキャッシュメ
モリ１７に入力された出力アドレス信号ＯＡをそのまま
リターンアドレス信号ＲＡとしてＭＰＵ１６に返還する
レジスタ９をキャッシュメモリ１７内に設け、リターン
アドレス信号ＲＡがＭＰＵ１６が実際に出力した出力ア
ドレス信号ＯＡと一致しないとキャッシュメモリ１７か
ら読出されたデータ信号ＤＱを取込まないようにする比
較制御器１１をＭＰＵ１６内に設ける。
Description
【０００１】
【発明の属する技術分野】この発明はキャッシュメモリ
システムに関し、さらに詳しくは、アドレスノイズによ
る誤動作を防止する機能を備えたキャッシュメモリシス
テムに関する。
システムに関し、さらに詳しくは、アドレスノイズによ
る誤動作を防止する機能を備えたキャッシュメモリシス
テムに関する。
【０００２】
【従来の技術】従来の典型的なキャッシュメモリシステ
ムは、図４に示されるように、マイクロプロセッサ（Ｍ
ＰＵ）１と、スタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）から構成されるキャッシュメモリ２と、ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）から構成さ
れるメインメモリ４とを備える。ＭＰＵ１、キャッシュ
メモリ２およびメインメモリ４は、アドレスバス５およ
びデータバス６によって相互に接続される。このキャッ
シュメモリシステムはさらに、１３３ＭＨｚで動作する
ＭＰＵ１を６６ＭＨｚで動作するメインメモリ４と同期
させるブリッジ３を備える。
ムは、図４に示されるように、マイクロプロセッサ（Ｍ
ＰＵ）１と、スタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）から構成されるキャッシュメモリ２と、ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）から構成さ
れるメインメモリ４とを備える。ＭＰＵ１、キャッシュ
メモリ２およびメインメモリ４は、アドレスバス５およ
びデータバス６によって相互に接続される。このキャッ
シュメモリシステムはさらに、１３３ＭＨｚで動作する
ＭＰＵ１を６６ＭＨｚで動作するメインメモリ４と同期
させるブリッジ３を備える。
【０００３】ＭＰＵ１は、データを読出／書込むための
アドレス信号を出力する。キャッシュメモリ２内の該当
するアドレスにデータがある場合、キャッシュメモリ２
からそのデータが読出される。キャッシュメモリ２内の
該当するアドレスにデータがない場合、メインメモリ４
からそのデータが読出される。
アドレス信号を出力する。キャッシュメモリ２内の該当
するアドレスにデータがある場合、キャッシュメモリ２
からそのデータが読出される。キャッシュメモリ２内の
該当するアドレスにデータがない場合、メインメモリ４
からそのデータが読出される。
【０００４】
【発明が解決しようとする課題】ところで、今後、ＭＰ
Ｕ１の動作周波数はますます高くなり、また、アドレス
信号の振幅はますます小さくなることが予想される。そ
のため、ノイズがアドレスバス５に入ったときキャッシ
ュメモリ２がそのノイズをアドレス信号と誤って認識す
る可能性がある。この場合、キャッシュメモリ２はその
ノイズに応答して誤ったデータ信号を出力し、ＭＰＵ１
がその誤ったデータ信号を取込むという問題が生じ得
る。
Ｕ１の動作周波数はますます高くなり、また、アドレス
信号の振幅はますます小さくなることが予想される。そ
のため、ノイズがアドレスバス５に入ったときキャッシ
ュメモリ２がそのノイズをアドレス信号と誤って認識す
る可能性がある。この場合、キャッシュメモリ２はその
ノイズに応答して誤ったデータ信号を出力し、ＭＰＵ１
がその誤ったデータ信号を取込むという問題が生じ得
る。
【０００５】この発明は上記のような問題を解決するた
めになされたもので、その目的はアドレスノイズに応答
して誤動作しないキャッシュメモリシステムを提供する
ことである。
めになされたもので、その目的はアドレスノイズに応答
して誤動作しないキャッシュメモリシステムを提供する
ことである。
【０００６】
【課題を解決するための手段】この発明に係るキャッシ
ュメモリシステムは、アドレス信号を出力するＭＰＵ
と、ＭＰＵから出力されたアドレス信号に応答してデー
タ信号を出力するキャッシュメモリと、ＭＰＵから出力
されたアドレス信号をキャッシュメモリに転送するため
のアドレスバスとを備えたキャッシュメモリシステムで
あって、上記キャッシュメモリは、アドレスバスを介し
て入力された信号をＭＰＵに出力する出力手段を含み、
上記ＭＰＵは、出力手段から出力された信号がアドレス
信号と一致しないときキャッシュメモリから出力された
データ信号の入力を禁止する禁止手段を含む。
ュメモリシステムは、アドレス信号を出力するＭＰＵ
と、ＭＰＵから出力されたアドレス信号に応答してデー
タ信号を出力するキャッシュメモリと、ＭＰＵから出力
されたアドレス信号をキャッシュメモリに転送するため
のアドレスバスとを備えたキャッシュメモリシステムで
あって、上記キャッシュメモリは、アドレスバスを介し
て入力された信号をＭＰＵに出力する出力手段を含み、
上記ＭＰＵは、出力手段から出力された信号がアドレス
信号と一致しないときキャッシュメモリから出力された
データ信号の入力を禁止する禁止手段を含む。
【０００７】上記出力手段は好ましくは、アドレスバス
を介して入力された信号を一時的に記憶する第１のレジ
スタ回路を含む。
を介して入力された信号を一時的に記憶する第１のレジ
スタ回路を含む。
【０００８】上記禁止手段は好ましくは、出力手段から
出力された信号をアドレス信号と比較する比較手段と、
出力手段から出力された信号がアドレス信号と一致する
ときキャッシュメモリから出力されたデータ信号の入力
を許可し、出力手段から出力された信号がアドレス信号
と一致しないときキャッシュメモリから出力されたデー
タ信号の入力を禁止する手段を含む。
出力された信号をアドレス信号と比較する比較手段と、
出力手段から出力された信号がアドレス信号と一致する
ときキャッシュメモリから出力されたデータ信号の入力
を許可し、出力手段から出力された信号がアドレス信号
と一致しないときキャッシュメモリから出力されたデー
タ信号の入力を禁止する手段を含む。
【０００９】上記比較手段は好ましくは、出力手段から
出力された信号の１ビットとその１ビットに対応する上
記アドレス信号の１ビットとを受ける排他的論理和回路
と、排他的論理和回路からの出力信号を一時的に記憶す
る第２のレジスタ回路とを含む。
出力された信号の１ビットとその１ビットに対応する上
記アドレス信号の１ビットとを受ける排他的論理和回路
と、排他的論理和回路からの出力信号を一時的に記憶す
る第２のレジスタ回路とを含む。
【００１０】
【発明の実施の形態】以下、この発明の一実施の形態を
図１〜図３を参照して詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。
図１〜図３を参照して詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。
【００１１】図１を参照して、この発明の実施の形態に
よるキャッシュメモリシステムは、ＭＰＵ１６およびキ
ャッシュメモリ１７をそれぞれ含む複数の基本ブロック
１５と、メインメモリ４と、基本ブロック１５の動作周
波数をメインメモリ４の動作周波数と同期させるブリッ
ジ３とを備える。複数の基本ブロック１５およびメイン
メモリ４は、ブリッジ３を介してアドレスバス５および
データバス６によって相互に接続される。
よるキャッシュメモリシステムは、ＭＰＵ１６およびキ
ャッシュメモリ１７をそれぞれ含む複数の基本ブロック
１５と、メインメモリ４と、基本ブロック１５の動作周
波数をメインメモリ４の動作周波数と同期させるブリッ
ジ３とを備える。複数の基本ブロック１５およびメイン
メモリ４は、ブリッジ３を介してアドレスバス５および
データバス６によって相互に接続される。
【００１２】各基本ブロック１５は、ＭＰＵ１６および
キャッシュメモリ１７に加えて、ＭＰＵ１６をキャッシ
ュメモリ１７に接続するための出力アドレスバス１２、
リターンアドレスバス１３、およびデータバス１４を含
む。出力アドレスバス１２は、ＭＰＵ１６からの出力ア
ドレス信号ＯＡをキャッシュメモリ１７に転送する。リ
ターンアドレスバス１３は、キャッシュメモリ１７から
の後述するリターンアドレス信号ＲＡをＭＰＵ１６に転
送する。データバス１４は、ＭＰＵ１６およびキャッシ
ュメモリ１７の間で相互にデータ信号ＤＱを転送する。
キャッシュメモリ１７に加えて、ＭＰＵ１６をキャッシ
ュメモリ１７に接続するための出力アドレスバス１２、
リターンアドレスバス１３、およびデータバス１４を含
む。出力アドレスバス１２は、ＭＰＵ１６からの出力ア
ドレス信号ＯＡをキャッシュメモリ１７に転送する。リ
ターンアドレスバス１３は、キャッシュメモリ１７から
の後述するリターンアドレス信号ＲＡをＭＰＵ１６に転
送する。データバス１４は、ＭＰＵ１６およびキャッシ
ュメモリ１７の間で相互にデータ信号ＤＱを転送する。
【００１３】ＭＰＵ１６は、出力しようとする出力アド
レス信号ＯＡを一時的に記憶するレジスタ１０と、リタ
ーンアドレス信号ＲＡが出力アドレス信号ＯＡと一致し
ないときデータ信号ＤＱの入力を禁止する比較制御器１
１とを含む。
レス信号ＯＡを一時的に記憶するレジスタ１０と、リタ
ーンアドレス信号ＲＡが出力アドレス信号ＯＡと一致し
ないときデータ信号ＤＱの入力を禁止する比較制御器１
１とを含む。
【００１４】キャッシュメモリ１７は、アドレスステー
タス信号／ＡＤＳに応答して出力アドレス信号ＯＡを取
込むアドレスバッファ７と、その取込まれた出力アドレ
ス信号ＯＡに応答してデータ信号ＤＱを出力するＳＲＡ
Ｍコア８と、その取込まれた出力アドレス信号ＯＡを一
時的に記憶しかつそれをリターンアドレス信号ＲＡとし
てＭＰＵ１６に返還するレジスタ９とを含む。ＳＲＡＭ
コア８は、スタティックメモリセルアレイおよびその周
辺回路から構成される。
タス信号／ＡＤＳに応答して出力アドレス信号ＯＡを取
込むアドレスバッファ７と、その取込まれた出力アドレ
ス信号ＯＡに応答してデータ信号ＤＱを出力するＳＲＡ
Ｍコア８と、その取込まれた出力アドレス信号ＯＡを一
時的に記憶しかつそれをリターンアドレス信号ＲＡとし
てＭＰＵ１６に返還するレジスタ９とを含む。ＳＲＡＭ
コア８は、スタティックメモリセルアレイおよびその周
辺回路から構成される。
【００１５】上述した比較制御器１１は、たとえば図２
に示されるように、複数の排他的論理和（ＥＸＯＲ）回
路１８と、複数のＥＸＯＲ回路１８からの出力信号を受
ける否定論理和（ＮＯＲ）回路１９と、制御信号ＣＴに
応答してＮＯＲ回路１９からの出力信号を一時的に記憶
するレジスタ２０と、レジスタ２０からの出力信号に応
答してキャッシュメモリ１７からのデータ信号ＤＱの入
力を許可または禁止するデータ取込制御部２１とを含
む。ここで、各ＥＸＯＲ回路１８は、対応する１ビット
の出力アドレス信号ＯＡｉ（ｉ＝０〜ｎ）および対応す
る１ビットのリターンアドレス信号ＲＡｉ（ｉ＝０〜
ｎ）を受ける。
に示されるように、複数の排他的論理和（ＥＸＯＲ）回
路１８と、複数のＥＸＯＲ回路１８からの出力信号を受
ける否定論理和（ＮＯＲ）回路１９と、制御信号ＣＴに
応答してＮＯＲ回路１９からの出力信号を一時的に記憶
するレジスタ２０と、レジスタ２０からの出力信号に応
答してキャッシュメモリ１７からのデータ信号ＤＱの入
力を許可または禁止するデータ取込制御部２１とを含
む。ここで、各ＥＸＯＲ回路１８は、対応する１ビット
の出力アドレス信号ＯＡｉ（ｉ＝０〜ｎ）および対応す
る１ビットのリターンアドレス信号ＲＡｉ（ｉ＝０〜
ｎ）を受ける。
【００１６】次に、このように構成されたキャッシュメ
モリシステムの動作を図３のタイミング図を参照して説
明する。
モリシステムの動作を図３のタイミング図を参照して説
明する。
【００１７】キャッシュメモリ１７は、図３（ａ）のク
ロック信号ＣＬＫに応答して動作する。したがって、ク
ロック信号ＣＬＫの周期（たとえばＴ１−Ｔ０）はキャ
ッシュメモリ１７の動作周期に相当する。
ロック信号ＣＬＫに応答して動作する。したがって、ク
ロック信号ＣＬＫの周期（たとえばＴ１−Ｔ０）はキャ
ッシュメモリ１７の動作周期に相当する。
【００１８】ＭＰＵ１６内のレジスタ１０が図３（ｂ）
に示されるように出力アドレス信号ＯＡを出力し、かつ
図３（ｃ）に示されるようにアドレスステータス信号／
ＡＤＳがＬ（論理ロー）レベルに活性化されると、アド
レスバッファ７はアドレスステータス信号／ＡＤＳの活
性化期間中出力アドレス信号ＯＡを取込む。アドレスバ
ッファ７はその取込んだ出力アドレス信号ＯＡをＳＲＡ
Ｍコア８に供給するとともに、レジスタ９にも供給す
る。ＳＲＡＭコア８は出力アドレス信号ＯＡに応答し
て、図３（ｄ）に示されるように時刻Ｔ３でデータ信号
ＤＱを出力する。
に示されるように出力アドレス信号ＯＡを出力し、かつ
図３（ｃ）に示されるようにアドレスステータス信号／
ＡＤＳがＬ（論理ロー）レベルに活性化されると、アド
レスバッファ７はアドレスステータス信号／ＡＤＳの活
性化期間中出力アドレス信号ＯＡを取込む。アドレスバ
ッファ７はその取込んだ出力アドレス信号ＯＡをＳＲＡ
Ｍコア８に供給するとともに、レジスタ９にも供給す
る。ＳＲＡＭコア８は出力アドレス信号ＯＡに応答し
て、図３（ｄ）に示されるように時刻Ｔ３でデータ信号
ＤＱを出力する。
【００１９】このデータ信号ＤＱの出力に先立って、レ
ジスタ９は、図３（ｅ）に示されるように時刻Ｔ２でリ
ターンアドレス信号ＲＡを出力する。したがって、レジ
スタ１０からの出力アドレス信号ＯＡだけでなく、レジ
スタ９からのリターンアドレス信号ＲＡもまた比較制御
器１６に供給される。リターンアドレス信号ＲＡは出力
アドレス信号ＯＡがアドレスバッファ７およびレジスタ
９を介してそのまま供給されたものであるから、レジス
タ１０から供給された出力アドレス信号ＯＡと完全に一
致する。
ジスタ９は、図３（ｅ）に示されるように時刻Ｔ２でリ
ターンアドレス信号ＲＡを出力する。したがって、レジ
スタ１０からの出力アドレス信号ＯＡだけでなく、レジ
スタ９からのリターンアドレス信号ＲＡもまた比較制御
器１６に供給される。リターンアドレス信号ＲＡは出力
アドレス信号ＯＡがアドレスバッファ７およびレジスタ
９を介してそのまま供給されたものであるから、レジス
タ１０から供給された出力アドレス信号ＯＡと完全に一
致する。
【００２０】したがって、図２に示された比較制御器１
１内のＥＸＯＲ回路１８の出力信号はすべてＬレベルと
なる。そのため、ＮＯＲ回路１９からのＨ（論理ハイ）
レベルの出力信号がレジスタ２０に格納される。レジス
タ２０からのＨレベルの出力信号に応答してデータ取込
制御部２１は閉状態となる。したがって、ＳＲＡＭコア
８からのデータ信号ＤＱはデータ取込制御部２１を介し
てＭＰＵ１６内の演算ユニットに供給される。
１内のＥＸＯＲ回路１８の出力信号はすべてＬレベルと
なる。そのため、ＮＯＲ回路１９からのＨ（論理ハイ）
レベルの出力信号がレジスタ２０に格納される。レジス
タ２０からのＨレベルの出力信号に応答してデータ取込
制御部２１は閉状態となる。したがって、ＳＲＡＭコア
８からのデータ信号ＤＱはデータ取込制御部２１を介し
てＭＰＵ１６内の演算ユニットに供給される。
【００２１】他方、ＭＰＵ１６内のレジスタ１０が出力
アドレス信号ＯＡを出力していなくても、時刻Ｔ１でノ
イズがアドレスバス１２に入ると、アドレスバッファ７
は上述した出力アドレス信号ＯＡと同様にそのノイズを
ＳＲＡＭコア８とレジスタ９に供給する。そのため、Ｍ
ＰＵ１６が出力アドレス信号ＯＡを出力していないにも
かかわらず、ＳＲＡＭコア８はそのノイズに応答して誤
ったデータ信号ＤＱを出力する。
アドレス信号ＯＡを出力していなくても、時刻Ｔ１でノ
イズがアドレスバス１２に入ると、アドレスバッファ７
は上述した出力アドレス信号ＯＡと同様にそのノイズを
ＳＲＡＭコア８とレジスタ９に供給する。そのため、Ｍ
ＰＵ１６が出力アドレス信号ＯＡを出力していないにも
かかわらず、ＳＲＡＭコア８はそのノイズに応答して誤
ったデータ信号ＤＱを出力する。
【００２２】この誤ったデータ信号ＤＱの出力に先立っ
て、キャッシュメモリ１７内のレジスタ９はそのノイズ
をそのままリターンアドレス信号ＲＡとして出力する。
リターンアドレス信号ＲＡは比較制御器１１に供給され
るが、レジスタ１０は出力アドレス信号ＯＡを出力して
いないので、リターンアドレス信号ＲＡはレジスタ１０
からの出力アドレス信号をＯＡと一致しない。そのた
め、図２に示された比較制御器１１内のＥＸＯＲ回路１
８からの少なくとも１つの出力信号がＨレベルとなる。
したがって、ＮＯＲ回路１９からのＬレベルの出力信号
がレジスタ２０に格納される。データ取込制御部２１
は、レジスタ２０からのＬレベルの出力信号に応答して
開状態となる。したがって、キャッシュメモリ１７から
の誤ったデータ信号ＤＱはデータ取込制御部２１によっ
て遮断され、ＭＰＵ１６内部に供給されない。
て、キャッシュメモリ１７内のレジスタ９はそのノイズ
をそのままリターンアドレス信号ＲＡとして出力する。
リターンアドレス信号ＲＡは比較制御器１１に供給され
るが、レジスタ１０は出力アドレス信号ＯＡを出力して
いないので、リターンアドレス信号ＲＡはレジスタ１０
からの出力アドレス信号をＯＡと一致しない。そのた
め、図２に示された比較制御器１１内のＥＸＯＲ回路１
８からの少なくとも１つの出力信号がＨレベルとなる。
したがって、ＮＯＲ回路１９からのＬレベルの出力信号
がレジスタ２０に格納される。データ取込制御部２１
は、レジスタ２０からのＬレベルの出力信号に応答して
開状態となる。したがって、キャッシュメモリ１７から
の誤ったデータ信号ＤＱはデータ取込制御部２１によっ
て遮断され、ＭＰＵ１６内部に供給されない。
【００２３】上述した実施の形態によれば、アドレスバ
ス１２を介して入力された信号がＭＰＵに出力され、そ
の信号がＭＰＵ１６から出力された実際の出力アドレス
信号ＯＡであるか否かが確認され、その結果、実際の出
力アドレス信号ＯＡでなければキャッシュメモリ１７か
ら出力されたデータ信号ＤＱはＭＰＵ１６に入力されな
い。したがって、ノイズがアドレスバス１２に入っても
キャッシュメモリ１７からの誤ったデータ信号ＤＱがＭ
ＰＵ１６に入力されることはない。これにより、ＭＰＵ
１６が誤ったデータ信号に応答して誤動作することはな
い。
ス１２を介して入力された信号がＭＰＵに出力され、そ
の信号がＭＰＵ１６から出力された実際の出力アドレス
信号ＯＡであるか否かが確認され、その結果、実際の出
力アドレス信号ＯＡでなければキャッシュメモリ１７か
ら出力されたデータ信号ＤＱはＭＰＵ１６に入力されな
い。したがって、ノイズがアドレスバス１２に入っても
キャッシュメモリ１７からの誤ったデータ信号ＤＱがＭ
ＰＵ１６に入力されることはない。これにより、ＭＰＵ
１６が誤ったデータ信号に応答して誤動作することはな
い。
【００２４】また、出力アドレス信号ＯＡはレジスタ９
で一時的に格納された後にリターンアドレス信号ＲＡと
して出力されるため、レジスタ１０からの出力アドレス
信号ＯＡは常にそれに対応するリターンアドレス信号Ｒ
Ａと比較される。
で一時的に格納された後にリターンアドレス信号ＲＡと
して出力されるため、レジスタ１０からの出力アドレス
信号ＯＡは常にそれに対応するリターンアドレス信号Ｒ
Ａと比較される。
【００２５】また、比較制御器１１においてＮＯＲ回路
１９の出力信号はレジスタ２０に一時的に格納されるた
め、比較された出力アドレス信号ＯＡおよびリターンア
ドレス信号ＲＡに対応するデータ信号ＤＱの入力が制御
される。
１９の出力信号はレジスタ２０に一時的に格納されるた
め、比較された出力アドレス信号ＯＡおよびリターンア
ドレス信号ＲＡに対応するデータ信号ＤＱの入力が制御
される。
【００２６】
【発明の効果】この発明に係るキャッシュメモリシステ
ムによれば、アドレスバスを介してキャッシュメモリに
入力された信号がＭＰＵに出力され、その信号がＭＰＵ
が出力したアドレス信号と一致しないとキャッシュメモ
リから出力されたデータ信号の入力が禁止されるため、
ノイズがアドレスバスに入ってもＭＰＵは誤ったデータ
信号を取込んで誤動作することはない。
ムによれば、アドレスバスを介してキャッシュメモリに
入力された信号がＭＰＵに出力され、その信号がＭＰＵ
が出力したアドレス信号と一致しないとキャッシュメモ
リから出力されたデータ信号の入力が禁止されるため、
ノイズがアドレスバスに入ってもＭＰＵは誤ったデータ
信号を取込んで誤動作することはない。
【００２７】また、アドレスバスを介してキャッシュメ
モリに入力された信号はレジスタ回路に一時的に記憶さ
れるため、アドレスバスを介してキャッシュメモリに入
力された信号は常にそれに対応するアドレス信号と比較
される。
モリに入力された信号はレジスタ回路に一時的に記憶さ
れるため、アドレスバスを介してキャッシュメモリに入
力された信号は常にそれに対応するアドレス信号と比較
される。
【００２８】また、アドレスバスを介してキャッシュメ
モリに入力された信号はＭＰＵが出力したアドレス信号
と比較され、一致する場合はキャッシュメモリからのデ
ータ信号の入力が許可され、一致しない場合はキャッシ
ュメモリからのデータ信号の入力が禁止されるため、ノ
イズがアドレスバスに入ってもＭＰＵが誤ったデータ信
号を取込んで誤動作することはない。
モリに入力された信号はＭＰＵが出力したアドレス信号
と比較され、一致する場合はキャッシュメモリからのデ
ータ信号の入力が許可され、一致しない場合はキャッシ
ュメモリからのデータ信号の入力が禁止されるため、ノ
イズがアドレスバスに入ってもＭＰＵが誤ったデータ信
号を取込んで誤動作することはない。
【００２９】また、アドレスバスを介してキャッシュメ
モリに入力された信号は排他的論理和回路によってＭＰ
Ｕが出力したアドレス信号と比較され、排他的論理和回
路からの出力信号がレジスタ回路に一時的に記憶される
ため、常にアドレス信号に対応するデータ信号が正確に
キャッシュメモリからＭＰＵに転送される。
モリに入力された信号は排他的論理和回路によってＭＰ
Ｕが出力したアドレス信号と比較され、排他的論理和回
路からの出力信号がレジスタ回路に一時的に記憶される
ため、常にアドレス信号に対応するデータ信号が正確に
キャッシュメモリからＭＰＵに転送される。
【図１】 この発明の実施の形態によるキャッシュメモ
リシステムの構成を示すブロック図である。
リシステムの構成を示すブロック図である。
【図２】 図１中の比較制御器の構成を示すブロック図
である。
である。
【図３】 図１のキャッシュメモリシステムの動作を示
すタイミング図である。
すタイミング図である。
【図４】 従来のキャッシュメモリシステムの構成を示
すブロック図である。
すブロック図である。
５ アドレスバス、８ ＳＲＡＭコア、９，１０，２０
レジスタ、１１ 比較制御器、１２ アドレスバス、
１６ ＭＰＵ、１７ キャッシュメモリ、１８ＥＸＯＲ
回路、２１ データ取込制御部、ＯＡ 出力アドレス信
号、ＲＡ リターンアドレス信号 ＤＱ データ信号。
レジスタ、１１ 比較制御器、１２ アドレスバス、
１６ ＭＰＵ、１７ キャッシュメモリ、１８ＥＸＯＲ
回路、２１ データ取込制御部、ＯＡ 出力アドレス信
号、ＲＡ リターンアドレス信号 ＤＱ データ信号。
Claims (4)
- 【請求項１】 アドレス信号を出力するＭＰＵと、 前記ＭＰＵから出力されたアドレス信号に応答してデー
タ信号を出力するキャッシュメモリと、 前記ＭＰＵから出力されたアドレス信号を前記キャッシ
ュメモリに転送するためのアドレスバスとを備えたキャ
ッシュメモリシステムであって、 前記キャッシュメモリは、前記アドレスバスを介して入
力された信号を前記ＭＰＵに出力する出力手段を含み、 前記ＭＰＵは、前記出力手段から出力された信号が前記
アドレス信号と一致しないとき前記キャッシュメモリか
ら出力されたデータ信号の入力を禁止する禁止手段を含
む、キャッシュメモリシステム。 - 【請求項２】 前記出力手段は、前記アドレスバスを介
して入力された信号を一時的に記憶する第１のレジスタ
回路を含む、請求項１に記載のキャッシュメモリシステ
ム。 - 【請求項３】 前記禁止手段は、前記出力手段から出力
された信号を前記アドレス信号と比較する比較手段と、 前記出力手段から出力された信号が前記アドレス信号と
一致するとき前記キャッシュメモリから出力されたデー
タ信号の入力を許可し、前記出力手段から出力された信
号が前記アドレス信号と一致しないとき前記キャッシュ
メモリから出力されたデータ信号の入力を禁止する手段
とを含む、請求項１に記載のキャッシュメモリシステ
ム。 - 【請求項４】 前記比較手段は、前記出力手段から出力
された信号の１ビットとその１ビットに対応する前記ア
ドレス信号の１ビットとを受ける排他的論理和回路と、 前記排他的論理和回路からの出力信号を一時的に記憶す
る第２のレジスタ回路とを含む、請求項３に記載のキャ
ッシュメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8222573A JPH1063584A (ja) | 1996-08-23 | 1996-08-23 | キャッシュメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8222573A JPH1063584A (ja) | 1996-08-23 | 1996-08-23 | キャッシュメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1063584A true JPH1063584A (ja) | 1998-03-06 |
Family
ID=16784592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8222573A Withdrawn JPH1063584A (ja) | 1996-08-23 | 1996-08-23 | キャッシュメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1063584A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1734536A1 (fr) * | 2005-06-15 | 2006-12-20 | STMicroelectronics SA | Mémoire protégée contre des attaques par injection d'erreur dans des signaux de sélection de cellules mémoire |
| JP2017220272A (ja) * | 2016-06-06 | 2017-12-14 | ルネサスエレクトロニクス株式会社 | メモリマクロおよび半導体集積回路装置 |
-
1996
- 1996-08-23 JP JP8222573A patent/JPH1063584A/ja not_active Withdrawn
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| JP2017220272A (ja) * | 2016-06-06 | 2017-12-14 | ルネサスエレクトロニクス株式会社 | メモリマクロおよび半導体集積回路装置 |
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