JPH1065032A - メモリセル及びその製造方法 - Google Patents
メモリセル及びその製造方法Info
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- JPH1065032A JPH1065032A JP9183003A JP18300397A JPH1065032A JP H1065032 A JPH1065032 A JP H1065032A JP 9183003 A JP9183003 A JP 9183003A JP 18300397 A JP18300397 A JP 18300397A JP H1065032 A JPH1065032 A JP H1065032A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 正確に規定されたプログラミング電圧又はプ
ログラミング時間を生ずるようにメモリセルを形成する
と共に、その製造方法を提供する。 【解決手段】 半導体基体１上に多数の構造化された層
を配置しファウラーノルドハイムトンネル効果によって
プログラミングすることのできるメモリセルは、第１の
ドープ領域２とフローティングゲート層５との正確に規
定されたオーバーラップ領域を有する。コントロールゲ
ート層７は第１のドープ領域２の上方にほぼオーバーラ
ップすることなく配置される。
ログラミング時間を生ずるようにメモリセルを形成する
と共に、その製造方法を提供する。 【解決手段】 半導体基体１上に多数の構造化された層
を配置しファウラーノルドハイムトンネル効果によって
プログラミングすることのできるメモリセルは、第１の
ドープ領域２とフローティングゲート層５との正確に規
定されたオーバーラップ領域を有する。コントロールゲ
ート層７は第１のドープ領域２の上方にほぼオーバーラ
ップすることなく配置される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基体と、こ
の基体の第１の主面に設けられ第１の導電形にドープさ
れた第１のドープ領域と、この基体の第１の主面に設け
られ第１の導電形にドープされた第２のドープ領域と、
この基体の第１の主面上に配置され酸化物層が下に置か
れており第１のドープ領域と第２のドープ領域との間の
領域を覆いかつ両ドープ領域の少なくとも一方を部分的
に覆うフローティングゲート層と、このフローティング
ゲート層上に配置され誘電体が下に置かれているコント
ロールゲート層とを備え、第１のドープ領域がドレイン
端子に接続され、第２のドープ領域がソース端子に接続
され、コントロールゲート層がコントロールゲート端子
に接続されたメモリセル、ならびにその製造方法に関す
る。
の基体の第１の主面に設けられ第１の導電形にドープさ
れた第１のドープ領域と、この基体の第１の主面に設け
られ第１の導電形にドープされた第２のドープ領域と、
この基体の第１の主面上に配置され酸化物層が下に置か
れており第１のドープ領域と第２のドープ領域との間の
領域を覆いかつ両ドープ領域の少なくとも一方を部分的
に覆うフローティングゲート層と、このフローティング
ゲート層上に配置され誘電体が下に置かれているコント
ロールゲート層とを備え、第１のドープ領域がドレイン
端子に接続され、第２のドープ領域がソース端子に接続
され、コントロールゲート層がコントロールゲート端子
に接続されたメモリセル、ならびにその製造方法に関す
る。
【０００２】
【従来の技術】このようなメモリセルは例えばマイン
ケ、グルントラッハ共著「高周波技術教本（Ｌｅｈｒｂ
ｕｃｈ ｄｅｒ Ｈｏｃｈｆｒｅｑｕｅｎｚｔｅｃｈｎ
ｉｋ）」シュプリンガー出版社、第５版、１９９２年発
行、第Ｍ４０頁以下によって知られている。この種のメ
モリセルの場合、ゲート端子又はソース端子にそれぞれ
接続された両ドープ領域間の電流の流れはフローティン
グゲート層内にある電荷の影響を相当受ける。
ケ、グルントラッハ共著「高周波技術教本（Ｌｅｈｒｂ
ｕｃｈ ｄｅｒ Ｈｏｃｈｆｒｅｑｕｅｎｚｔｅｃｈｎ
ｉｋ）」シュプリンガー出版社、第５版、１９９２年発
行、第Ｍ４０頁以下によって知られている。この種のメ
モリセルの場合、ゲート端子又はソース端子にそれぞれ
接続された両ドープ領域間の電流の流れはフローティン
グゲート層内にある電荷の影響を相当受ける。
【０００３】フローティングゲート層の充電もしくは放
電は、例えばファウラーノルドハイムトンネル効果を利
用してフローティングゲート層と両ドープ領域の一方と
の間にトンネル電流を流すことによって行われる。以下
においては文献での慣習に従い、ドレイン端子に接続さ
れた第１のドープ領域はしばしばドレイン領域とも称
し、またフローティングゲートへトンネル電流を流すド
ープ領域と見做すが、しかしながらこのことは、フロー
ティングゲート層とドレイン領域の代わりにソース端子
に接続された第２のドープ領域との間にもトンネル電流
が流れ得ることを排除するものではない。
電は、例えばファウラーノルドハイムトンネル効果を利
用してフローティングゲート層と両ドープ領域の一方と
の間にトンネル電流を流すことによって行われる。以下
においては文献での慣習に従い、ドレイン端子に接続さ
れた第１のドープ領域はしばしばドレイン領域とも称
し、またフローティングゲートへトンネル電流を流すド
ープ領域と見做すが、しかしながらこのことは、フロー
ティングゲート層とドレイン領域の代わりにソース端子
に接続された第２のドープ領域との間にもトンネル電流
が流れ得ることを排除するものではない。
【０００４】フローティングゲート層とドレイン領域と
の間にトンネル電流を流すことは、コントロールゲート
端子とドレイン端子との間に充分に高い電圧を印加する
ことの他に、ドレイン領域とのフローティングゲート層
のオーバーラップを必要とする。この場合、印加すべき
電圧（この電圧はプログラミング電圧とも称される）の
大きさ、ならびに下側電位から上側電位へ又はその逆へ
フローティングゲート層を充電及び放電させるために必
要な時間（この時間はプログラミング時間とも称され
る）は、オーバーラップ領域に敏感に左右される。
の間にトンネル電流を流すことは、コントロールゲート
端子とドレイン端子との間に充分に高い電圧を印加する
ことの他に、ドレイン領域とのフローティングゲート層
のオーバーラップを必要とする。この場合、印加すべき
電圧（この電圧はプログラミング電圧とも称される）の
大きさ、ならびに下側電位から上側電位へ又はその逆へ
フローティングゲート層を充電及び放電させるために必
要な時間（この時間はプログラミング時間とも称され
る）は、オーバーラップ領域に敏感に左右される。
【０００５】従来のメモリセルの場合、コントロールゲ
ート層とフローティングゲート層との共通の構造エッジ
（この構造エッジはゲートエッジとも称される）はドレ
イン領域上に設けられる。すなわちコントロールゲート
層とフローティングゲート層とはドレイン領域を等しく
覆っている。それゆえ、このメモリセルの製造プロセス
中に、基体の第１の主面上ではドレイン領域がゲートエ
ッジのところまで第１の主面内へドープされ、それゆえ
フローティングゲート層とドレイン領域とのオーバーラ
ップ領域はまだ構成されない。オーバーラップ領域はフ
ローティングゲート層の下へのドレイン領域の次の熱拡
散によって生じ、その場合このオーバーラップ領域はと
りわけ次の３つの事情から狭められる。
ート層とフローティングゲート層との共通の構造エッジ
（この構造エッジはゲートエッジとも称される）はドレ
イン領域上に設けられる。すなわちコントロールゲート
層とフローティングゲート層とはドレイン領域を等しく
覆っている。それゆえ、このメモリセルの製造プロセス
中に、基体の第１の主面上ではドレイン領域がゲートエ
ッジのところまで第１の主面内へドープされ、それゆえ
フローティングゲート層とドレイン領域とのオーバーラ
ップ領域はまだ構成されない。オーバーラップ領域はフ
ローティングゲート層の下へのドレイン領域の次の熱拡
散によって生じ、その場合このオーバーラップ領域はと
りわけ次の３つの事情から狭められる。
【０００６】１．ドレイン領域のドーピングは種々の理
由からゲートエッジのところまで行うことができず、こ
のことにより次の拡散では小さなオーバーラップ領域が
形成される。
由からゲートエッジのところまで行うことができず、こ
のことにより次の拡散では小さなオーバーラップ領域が
形成される。
【０００７】２．製造時に続いて行われる酸化中にゲー
トエッジには比較的厚い酸化物層、いわゆるバーズ・ビ
ーク（Ｂｉｒｄｓ Ｂｅａｋ）が形成され、これによっ
てトンネル電流密度が指数関数的に減少する。
トエッジには比較的厚い酸化物層、いわゆるバーズ・ビ
ーク（Ｂｉｒｄｓ Ｂｅａｋ）が形成され、これによっ
てトンネル電流密度が指数関数的に減少する。
【０００８】３．ドーパント濃度は横方向へ向かって著
しく減少し、それゆえ電荷キャリヤの効率の良いトンネ
リングはゲートエッジのところでのみ行うことができ
る。
しく減少し、それゆえ電荷キャリヤの効率の良いトンネ
リングはゲートエッジのところでのみ行うことができ
る。
【０００９】すなわち全体として見ると、従来のメモリ
セルの製造時の小さなプロセス変動によって、プログラ
ミング電圧及びプログラミング時間が大きくばらつくお
それがある。というのは、ドレイン領域とフローティン
グゲート層とのオーバーラップ領域のトンネリングのた
めに重要な領域は、バーズ・ビークの長さとフローティ
ングゲート層の下に拡散したドープ領域の長さとの差に
よって与えられ、正確に規定することができないからで
ある。
セルの製造時の小さなプロセス変動によって、プログラ
ミング電圧及びプログラミング時間が大きくばらつくお
それがある。というのは、ドレイン領域とフローティン
グゲート層とのオーバーラップ領域のトンネリングのた
めに重要な領域は、バーズ・ビークの長さとフローティ
ングゲート層の下に拡散したドープ領域の長さとの差に
よって与えられ、正確に規定することができないからで
ある。
【００１０】
【発明が解決しようとする課題】本発明の課題は、正確
に規定されたプログラミング電圧又はプログラミング時
間を生ずるように冒頭で述べたメモリセルを形成すると
共に、その製造方法を提供することにある。
に規定されたプログラミング電圧又はプログラミング時
間を生ずるように冒頭で述べたメモリセルを形成すると
共に、その製造方法を提供することにある。
【００１１】
【課題を解決するための手段】このような課題は、本発
明によればメモリセルに関しては、コントロールゲート
層が、ドープ領域にオーバーラップするコントロールゲ
ート層のオーバーラップ部分面がドープ領域にオーバー
ラップするフローティングゲート層のオーバーラップ部
分面より小さくなるように、両ドープ領域の少なくとも
一方の上に配置され、コントロールゲート層の第１の構
造エッジと第２の構造エッジとの間隔がフローティング
ゲート層の第１の構造エッジと第２の構造エッジとの間
隔より小さくされることによって解決される。
明によればメモリセルに関しては、コントロールゲート
層が、ドープ領域にオーバーラップするコントロールゲ
ート層のオーバーラップ部分面がドープ領域にオーバー
ラップするフローティングゲート層のオーバーラップ部
分面より小さくなるように、両ドープ領域の少なくとも
一方の上に配置され、コントロールゲート層の第１の構
造エッジと第２の構造エッジとの間隔がフローティング
ゲート層の第１の構造エッジと第２の構造エッジとの間
隔より小さくされることによって解決される。
【００１２】本発明によるメモリセルの実施態様は請求
項２乃至１１に記載されている。
項２乃至１１に記載されている。
【００１３】さらに上記の課題は、本発明によればメモ
リセルの製造方法に関しては、酸化物層、フローティン
グゲート層、誘電体、コントロールゲート層、ならびに
このコントロールゲート層の被覆層が既に設けられてい
る半導体基体内へ、ホトマスクを使用して、第１の導電
形にドープされた両ドープ領域をドープする工程と、ホ
トマスクを除去する工程と、コントロールゲート層の側
面に２つのスペーサを形成する工程と、コントロールゲ
ート層の一方の側面におけるスペーサを除去する工程
と、コントロールゲート層及び残っているスペーサによ
って覆われていない第１の主面の領域から誘電体及びフ
ローティングゲート層を除去する工程と、コントロール
ゲート層の一方の側面におけるスペーサを除去する工程
において除去されなかったスペーサを除去する工程とに
よってメモリセルを製造することにより解決される。
リセルの製造方法に関しては、酸化物層、フローティン
グゲート層、誘電体、コントロールゲート層、ならびに
このコントロールゲート層の被覆層が既に設けられてい
る半導体基体内へ、ホトマスクを使用して、第１の導電
形にドープされた両ドープ領域をドープする工程と、ホ
トマスクを除去する工程と、コントロールゲート層の側
面に２つのスペーサを形成する工程と、コントロールゲ
ート層の一方の側面におけるスペーサを除去する工程
と、コントロールゲート層及び残っているスペーサによ
って覆われていない第１の主面の領域から誘電体及びフ
ローティングゲート層を除去する工程と、コントロール
ゲート層の一方の側面におけるスペーサを除去する工程
において除去されなかったスペーサを除去する工程とに
よってメモリセルを製造することにより解決される。
【００１４】本発明によるメモリセルの製造方法の実施
態様は請求項１３又は１４に記載されている。
態様は請求項１３又は１４に記載されている。
【００１５】上述の構造のメモリセルの場合、ドレイン
領域とフローティングゲート層とのオーバーラップ領域
のトンネリングのために重要な領域を正確に定め、それ
ゆえプログラミング電圧及びプログラミング時間を正確
に規定することが簡単に可能となる。ドレイン領域とフ
ローティングゲート層とのオーバーラップ領域のトンネ
リングのために重要な領域は、上記の構造のメモリセル
の場合、ドレイン領域とフローティングゲート層とのオ
ーバーラップ領域に一致する。
領域とフローティングゲート層とのオーバーラップ領域
のトンネリングのために重要な領域を正確に定め、それ
ゆえプログラミング電圧及びプログラミング時間を正確
に規定することが簡単に可能となる。ドレイン領域とフ
ローティングゲート層とのオーバーラップ領域のトンネ
リングのために重要な領域は、上記の構造のメモリセル
の場合、ドレイン領域とフローティングゲート層とのオ
ーバーラップ領域に一致する。
【００１６】上述の構造は、メモリセルの製造方法を実
施する際に、フローティングゲート層とドレイン領域と
のオーバーラップ領域の大きさを、フローティングゲー
ト層のコントロールゲート層とはオーバーラップしてい
ない領域の大きさに応じて選定することを可能にする。
施する際に、フローティングゲート層とドレイン領域と
のオーバーラップ領域の大きさを、フローティングゲー
ト層のコントロールゲート層とはオーバーラップしてい
ない領域の大きさに応じて選定することを可能にする。
【００１７】電荷キャリヤは第１のドープ領域つまりド
レイン領域からフローティングゲート層上へトンネルす
るものと仮定すると、第２のドープ領域とのフローティ
ングゲート層のオーバーラップは必要とされない。本発
明の一実施態様によれば、第２のドープ領域とのフロー
ティングゲート層のオーバーラップが行われるが、その
場合第２のドープ領域とのコントロールゲート層のオー
バーラップは第２のドープ領域とのフローティングゲー
ト層のオーバーラップより小さくされる。
レイン領域からフローティングゲート層上へトンネルす
るものと仮定すると、第２のドープ領域とのフローティ
ングゲート層のオーバーラップは必要とされない。本発
明の一実施態様によれば、第２のドープ領域とのフロー
ティングゲート層のオーバーラップが行われるが、その
場合第２のドープ領域とのコントロールゲート層のオー
バーラップは第２のドープ領域とのフローティングゲー
ト層のオーバーラップより小さくされる。
【００１８】本発明によるメモリセルの一実施態様によ
れば第１の導電形にドープされた両ドープ領域はｎ形で
あり、また別の実施態様によれば両ドープ領域はｐ形で
ある。半導体基体の形成は例えばシリコンで行われ、こ
の場合このメモリセルの製造方法は良好にコントロール
可能になり、一方例えばヒ化ガリウムで半導体基体を形
成すると高い集積密度が得られる。両実施態様におい
て、フローティングゲート層は適当な半導体材料、すな
わちシリコン又はヒ化ガリウムから形成することがで
き、一方半導体基体がシリコンから形成される場合フロ
ーティングゲート層は窒化シリコンから形成することも
できる。
れば第１の導電形にドープされた両ドープ領域はｎ形で
あり、また別の実施態様によれば両ドープ領域はｐ形で
ある。半導体基体の形成は例えばシリコンで行われ、こ
の場合このメモリセルの製造方法は良好にコントロール
可能になり、一方例えばヒ化ガリウムで半導体基体を形
成すると高い集積密度が得られる。両実施態様におい
て、フローティングゲート層は適当な半導体材料、すな
わちシリコン又はヒ化ガリウムから形成することがで
き、一方半導体基体がシリコンから形成される場合フロ
ーティングゲート層は窒化シリコンから形成することも
できる。
【００１９】フローティングゲート層のための材料とし
てはその他に金属窒化物又は金属ケイ化物がある。
てはその他に金属窒化物又は金属ケイ化物がある。
【００２０】
【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。なお、図において同じ意味を持つ同一部品
には、他の符号が与えられない限り、同一符号が付され
ている。
に説明する。なお、図において同じ意味を持つ同一部品
には、他の符号が与えられない限り、同一符号が付され
ている。
【００２１】図１には本発明によるメモリセルの第１の
実施例の断面図が示されている。図１の実施例において
は、酸化物層４が下に設けられているフローティングゲ
ート層５は第１のドープ領域２と部分的にオーバーラッ
プしている。この第１のドープ領域２は半導体基体１の
主面８内にウエル状にドープされている。第１のドープ
領域２とフローティングゲート層５とのオーバーラップ
領域はウエル状にドープされた第２のドープ領域３へ向
かって、コントロールゲート層７の第１の構造エッジ９
を含む１つの平面によって制限されている。それゆえ、
コントロールゲート層７は第１のドープ領域２とはオー
バーラップしていない。
実施例の断面図が示されている。図１の実施例において
は、酸化物層４が下に設けられているフローティングゲ
ート層５は第１のドープ領域２と部分的にオーバーラッ
プしている。この第１のドープ領域２は半導体基体１の
主面８内にウエル状にドープされている。第１のドープ
領域２とフローティングゲート層５とのオーバーラップ
領域はウエル状にドープされた第２のドープ領域３へ向
かって、コントロールゲート層７の第１の構造エッジ９
を含む１つの平面によって制限されている。それゆえ、
コントロールゲート層７は第１のドープ領域２とはオー
バーラップしていない。
【００２２】フローティングゲート層５及びこのフロー
ティングゲート層５から誘電体６によって分離されたコ
ントロールゲート層７は図１の実施例では第２のドープ
領域３とはオーバーラップしていない。この場合、コン
トロールゲート層７の第２の構造エッジ１０と、フロー
ティングゲート層５の第２の構造エッジ１２とは、半導
体基体１に向かって延びることを考えると、第２のドー
プ領域３を制限する１つの平面内に位置している。図１
の実施例では、両ドープ領域２、３はｎドープされ、一
方半導体基体１はｐドープされていると仮定する。しか
しながら両ドープ領域２、３がｐ形にドープされ、半導
体基体１がｎ形にドープされるようにすることも可能で
ある。
ティングゲート層５から誘電体６によって分離されたコ
ントロールゲート層７は図１の実施例では第２のドープ
領域３とはオーバーラップしていない。この場合、コン
トロールゲート層７の第２の構造エッジ１０と、フロー
ティングゲート層５の第２の構造エッジ１２とは、半導
体基体１に向かって延びることを考えると、第２のドー
プ領域３を制限する１つの平面内に位置している。図１
の実施例では、両ドープ領域２、３はｎドープされ、一
方半導体基体１はｐドープされていると仮定する。しか
しながら両ドープ領域２、３がｐ形にドープされ、半導
体基体１がｎ形にドープされるようにすることも可能で
ある。
【００２３】同様に、半導体基体１及び両ドープ領域
２、３を同じ導電形の領域として形成し、両ドープ領域
２、３の周囲及び両ドープ領域２、３間に相補的な導電
形のウエルを設けることもできる。
２、３を同じ導電形の領域として形成し、両ドープ領域
２、３の周囲及び両ドープ領域２、３間に相補的な導電
形のウエルを設けることもできる。
【００２４】図２には本発明によるメモリセルの第２の
実施例が示されている。図２の実施例においては、第１
のドープ領域２及び第２のドープ領域３はフローティン
グゲート層５と部分的にオーバーラップしている。第１
のドープ領域２は第２のドープ領域３へ向かって、コン
トロールゲート層７の第１の構造エッジ９を含む１つの
平面によって制限されている。第２のドープ領域３はこ
の実施例においては第１のドープ領域２へ向かって、コ
ントロールゲート層７の第２の構造エッジ１０を含む１
つの平面によって制限されている。
実施例が示されている。図２の実施例においては、第１
のドープ領域２及び第２のドープ領域３はフローティン
グゲート層５と部分的にオーバーラップしている。第１
のドープ領域２は第２のドープ領域３へ向かって、コン
トロールゲート層７の第１の構造エッジ９を含む１つの
平面によって制限されている。第２のドープ領域３はこ
の実施例においては第１のドープ領域２へ向かって、コ
ントロールゲート層７の第２の構造エッジ１０を含む１
つの平面によって制限されている。
【００２５】コントロールゲート層７は両ドープ領域
２、３の一方又は両方と絶対にオーバーラップすること
なく配置される必要はない。コントロールゲート層７と
ドープ領域２、３の一方又は両方との僅かなオーバーラ
ップは通常避けられないことである。というのは、ドー
プ領域２、３は製造方法を実施する際の熱工程に基づい
て僅かに拡散するからである。
２、３の一方又は両方と絶対にオーバーラップすること
なく配置される必要はない。コントロールゲート層７と
ドープ領域２、３の一方又は両方との僅かなオーバーラ
ップは通常避けられないことである。というのは、ドー
プ領域２、３は製造方法を実施する際の熱工程に基づい
て僅かに拡散するからである。
【００２６】次に、本発明によるメモリセルを製造する
ための実施例を図３乃至図７に示した種々の製造工程に
基づいて説明する。
ための実施例を図３乃至図７に示した種々の製造工程に
基づいて説明する。
【００２７】図３には本発明による製造方法の第１の工
程におけるメモリセルが示されている。既に酸化物層
４、フローティングゲート層５及び誘電体６が全面に、
ならびにコントロールゲート層７及び被覆層１４が構造
化されて設けられている半導体基体１の第１の主面８内
には、ホトマスク１３を使用して、両ドープ領域２、３
がドープされる。イオン注入法によるドーピングはドー
パントがフローティングゲート層５を通って基体１の第
１の主面８上へ到達するように行われ、その場合ホトマ
スク１３と、被覆層１４を設けられたコントロールゲー
ト層７とが主面８のドーピングを行ってはならない領域
を保護する。この場合第１のドープ領域２は第２のドー
プ領域３へ向かって、コントロールゲート層７の第１の
構造エッジ９を含む１つの平面によって制限されてい
る。さらに、第１のドープ領域２は逆の方向へ向かっ
て、ホトマスク１３の第１の構造エッジ１８を含む１つ
の平面によって制限されている。第２のドープ領域３は
第１のドープ領域２の方向へ向かって、コントロールゲ
ート層７の第２の構造エッジ１０を含む１つの平面によ
って制限されている。さらに、第２のドープ領域３は逆
の方向へ向かって、ホトマスク１３の第２の構造エッジ
１９を含む１つの平面によって制限されている。構造エ
ッジ１８、１９の代わりに、フィールド酸化物が同様に
ドープ領域２、３を制限するようにしても良い。
程におけるメモリセルが示されている。既に酸化物層
４、フローティングゲート層５及び誘電体６が全面に、
ならびにコントロールゲート層７及び被覆層１４が構造
化されて設けられている半導体基体１の第１の主面８内
には、ホトマスク１３を使用して、両ドープ領域２、３
がドープされる。イオン注入法によるドーピングはドー
パントがフローティングゲート層５を通って基体１の第
１の主面８上へ到達するように行われ、その場合ホトマ
スク１３と、被覆層１４を設けられたコントロールゲー
ト層７とが主面８のドーピングを行ってはならない領域
を保護する。この場合第１のドープ領域２は第２のドー
プ領域３へ向かって、コントロールゲート層７の第１の
構造エッジ９を含む１つの平面によって制限されてい
る。さらに、第１のドープ領域２は逆の方向へ向かっ
て、ホトマスク１３の第１の構造エッジ１８を含む１つ
の平面によって制限されている。第２のドープ領域３は
第１のドープ領域２の方向へ向かって、コントロールゲ
ート層７の第２の構造エッジ１０を含む１つの平面によ
って制限されている。さらに、第２のドープ領域３は逆
の方向へ向かって、ホトマスク１３の第２の構造エッジ
１９を含む１つの平面によって制限されている。構造エ
ッジ１８、１９の代わりに、フィールド酸化物が同様に
ドープ領域２、３を制限するようにしても良い。
【００２８】ホトマスク１３を除去し、コントロールゲ
ート層７の第１の構造エッジ９に第１のスペーサ１５を
形成し、かつコントロールゲート層７の第２の構造エッ
ジ１０に第２のスペーサ１６を形成すると、図４に示さ
れた構造が形成される。両スペーサ１５、１６の形成は
例えば等方性析出及び異方性エッチバックによって行う
ことができる。次の工程で、ホトマスク１７を使用し
て、図５に示されているように、スペーサ１５、１６の
一方（図示の例では第２のスペーサ１６）が除去され、
それによりメモリセルのための図６に示された構造が形
成される。
ート層７の第１の構造エッジ９に第１のスペーサ１５を
形成し、かつコントロールゲート層７の第２の構造エッ
ジ１０に第２のスペーサ１６を形成すると、図４に示さ
れた構造が形成される。両スペーサ１５、１６の形成は
例えば等方性析出及び異方性エッチバックによって行う
ことができる。次の工程で、ホトマスク１７を使用し
て、図５に示されているように、スペーサ１５、１６の
一方（図示の例では第２のスペーサ１６）が除去され、
それによりメモリセルのための図６に示された構造が形
成される。
【００２９】別の工程で、コントロールゲート層７及び
この実施例ではスペーサ１５によって覆われていない領
域における誘電体６が例えば異方性エッチングによって
除去される。その際、被覆膜１４は薄くしても良いが、
完全に除去してはならない。コントロールゲート層７及
びスペーサ１５によって覆われていない領域におけるフ
ローティングゲート層５を除去すると、図７に示された
構造が形成される。
この実施例ではスペーサ１５によって覆われていない領
域における誘電体６が例えば異方性エッチングによって
除去される。その際、被覆膜１４は薄くしても良いが、
完全に除去してはならない。コントロールゲート層７及
びスペーサ１５によって覆われていない領域におけるフ
ローティングゲート層５を除去すると、図７に示された
構造が形成される。
【００３０】本発明によるメモリセルの製造方法の別の
工程で、コントロールゲート層７の被覆層１４ならびに
スペーサ１５が除去される。次に、コントロールゲート
層７上でコントロールゲート端子Ｇのための金属化が行
われ、第１のドープ領域２上でドレイン端子Ｄのための
金属化が行われ、第２のドープ領域３上でソース端子Ｓ
のための金属化が行われる。このためには酸化物層４が
両ドープ領域２、３から全部又は一部分を除去されなけ
ればならない。
工程で、コントロールゲート層７の被覆層１４ならびに
スペーサ１５が除去される。次に、コントロールゲート
層７上でコントロールゲート端子Ｇのための金属化が行
われ、第１のドープ領域２上でドレイン端子Ｄのための
金属化が行われ、第２のドープ領域３上でソース端子Ｓ
のための金属化が行われる。このためには酸化物層４が
両ドープ領域２、３から全部又は一部分を除去されなけ
ればならない。
【００３１】図２に示された“対称形”メモリセルの製
造方法を実施する場合、図５に示されているようにホト
マスク１７を使用してスペーサ１５、１６を除去するこ
とが省略される。他の工程は以上に説明したのと同じよ
うに行われる。
造方法を実施する場合、図５に示されているようにホト
マスク１７を使用してスペーサ１５、１６を除去するこ
とが省略される。他の工程は以上に説明したのと同じよ
うに行われる。
【図１】本発明によるメモリセルの第１の実施例を示す
断面図。
断面図。
【図２】本発明によるメモリセルの第２の実施例を示す
断面図。
断面図。
【図３】本発明によるメモリセルの製造方法を実施する
際の１つの工程におけるメモリセルの断面図。
際の１つの工程におけるメモリセルの断面図。
【図４】本発明によるメモリセルの製造方法を実施する
際の別の工程におけるメモリセルの断面図。
際の別の工程におけるメモリセルの断面図。
【図５】本発明によるメモリセルの製造方法を実施する
際の別の工程におけるメモリセルの断面図。
際の別の工程におけるメモリセルの断面図。
【図６】本発明によるメモリセルの製造方法を実施する
際の別の工程におけるメモリセルの断面図。
際の別の工程におけるメモリセルの断面図。
【図７】本発明によるメモリセルの製造方法を実施する
際の別の工程におけるメモリセルの断面図。
際の別の工程におけるメモリセルの断面図。
１ 半導体基体 ２ 第１のドープ領域 ３ 第２のドープ領域 ４ 酸化物層 ５ フローティングゲート層 ６ 誘電体 ７ コントロールゲート層 ８ 半導体基体の主面 ９ コントロールゲート層の第１の構造エッジ １０ コントロールゲート層の第２の構造エッジ １１ フローティングゲート層の第１の構造エッジ １２ フローティングゲート層の第２の構造エッジ １３ ドーピングを行うためのホトマスク １４ 被覆層 １５ 第１のスペーサ １６ 第２のスペーサ １７ スペーサを除去するためのホトマスク １８ ドーピングを行うためのホトマスクの第１の構造
エッジ １９ ドーピングを行うためのホトマスクの第２の構造
エッジ Ｄ ドレイン端子 Ｇ ゲート端子 Ｓ ソース端子
エッジ １９ ドーピングを行うためのホトマスクの第２の構造
エッジ Ｄ ドレイン端子 Ｇ ゲート端子 Ｓ ソース端子
Claims (14)
- 【請求項１】 半導体基体（１）と、この基体（１）の
第１の主面（８）に設けられ第１の導電形にドープされ
た第１のドープ領域（２）と、この基体（１）の主面
（８）に設けられ第１の導電形にドープされた第２のド
ープ領域（３）と、この基体（１）の第１の主面（８）
上に配置され酸化物層（４）が下に置かれており第１の
ドープ領域（２）と第２のドープ領域（３）との間の領
域を覆いかつ両ドープ領域（２、３）の少なくとも一方
を部分的に覆うフローティングゲート層（５）と、この
フローティングゲート層（５）上に配置され誘電体
（６）が下に置かれているコントロールゲート層（７）
とを備え、第１のドープ領域（２）がドレイン端子
（Ｄ）に接続され、第２のドープ領域（３）がソース端
子（Ｓ）に接続され、コントロールゲート層（７）がコ
ントロールゲート端子（Ｇ）に接続されたメモリセルに
おいて、コントロールゲート層（７）は、ドープ領域
（２、３）にオーバーラップするコントロールゲート層
（７）のオーバーラップ部分面がドープ領域にオーバー
ラップするフローティングゲート層（５）のオーバーラ
ップ部分面より小さくなるように、両ドープ領域（２、
３）の少なくとも一方の上に配置され、コントロールゲ
ート層（７）の第１の構造エッジ（９）と第２の構造エ
ッジ（１０）との間隔はフローティングゲート層（５）
の第１の構造エッジ（１１）と第２の構造エッジ（１
２）との間隔より小さいことを特徴とするメモリセル。 - 【請求項２】 コントロールゲート層（７）は、ドープ
領域（２、３）にオーバーラップするコントロールゲー
ト層（７）のオーバーラップ部分面がドープ領域（２、
３）にオーバーラップするフローティングゲート層
（５）のオーバーラップ部分面より小さくなるように、
両ドープ領域（２、３）の上に配置されていることを特
徴とする請求項１記載のメモリセル。 - 【請求項３】 コントロールゲート層（７）は両ドープ
領域（２、３）の少なくとも一方とはオーバーラップす
ることなく配置されていることを特徴とする請求項１記
載のメモリセル。 - 【請求項４】 フローティングゲート層（５）は第１の
ドープ領域（２）及び第２のドープ領域（３）に部分的
にオーバーラップし、一方コントロールゲート層（７）
は両ドープ領域（２、３）とはオーバーラップすること
なく配置されていることを特徴とする請求項１記載のメ
モリセル。 - 【請求項５】 第１の導電形にドープされた領域（２、
３）はｎ形であることを特徴とする請求項１乃至４の１
つに記載のメモリセル。 - 【請求項６】 第１の導電形にドープされた領域（２、
３）はｐ形であることを特徴とする請求項１乃至４の１
つに記載のメモリセル。 - 【請求項７】 半導体基体（１）はシリコンから形成さ
れていることを特徴とする請求項１乃至６の１つに記載
のメモリセル。 - 【請求項８】 半導体基体（１）はヒ化ガリウムから形
成されていることを特徴とする請求項１乃至６の１つに
記載のメモリセル。 - 【請求項９】 フローティングゲート層（５）は半導体
材料から形成されていることを特徴とする請求項１乃至
８の１つに記載のメモリセル。 - 【請求項１０】 フローティングゲート層（５）は窒化
シリコンから形成されていることを特徴とする請求項１
乃至７の１つに記載のメモリセル。 - 【請求項１１】 フローティングゲート層（５）は金属
窒化物又は金属ケイ化物から構成されていることを特徴
とする請求項１乃至８の１つに記載のメモリセル。 - 【請求項１２】 ａ）酸化物層（４）、フローティング
ゲート層（５）、誘電体（６）、コントロールゲート層
（７）、ならびにこのコントロールゲート層（７）の被
覆層（１４）が既に設けられている半導体基体（１）内
へホトマスク（１３）を使用して第１の導電形にドープ
された両ドープ領域（２、３）をドープする工程と、 ｂ）ホトマスク（１３）を除去する工程と、 ｃ）コントロールゲート層（７）の側面（９、１０）に
２つのスペーサ（１５、１６）を形成する工程と、 ｄ）コントロールゲート層（７）の一方の側面（９、１
０）におけるスペーサ（１５、１６）を除去する工程
と、 ｅ）コントロールゲート層（７）及び残っているスペー
サ（１５、１６）によって覆われていない第１の主面
（８）の領域から誘電体（６）及びフローティングゲー
ト層（５）を除去する工程と、 ｆ）ｄ）の工程において除去されなかったスペーサ（１
５、１６）を除去する工程とによって請求項１乃至１１
の１つに記載のメモリセルを製造することを特徴とする
メモリセルの製造方法。 - 【請求項１３】 工程ｄ）が省略され、工程ｆ）におい
て両スペーサ（１５、１６）が除去されることを特徴と
する請求項１２記載の方法。 - 【請求項１４】 コントロールゲート層（７）上には被
覆層（１４）が設けられないことを特徴とする請求項１
２又は１３記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19626089A DE19626089C2 (de) | 1996-06-28 | 1996-06-28 | Speicherzelle und Verfahren zu ihrer Herstellung |
| DE19626089.2 | 1996-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065032A true JPH1065032A (ja) | 1998-03-06 |
Family
ID=7798369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9183003A Pending JPH1065032A (ja) | 1996-06-28 | 1997-06-24 | メモリセル及びその製造方法 |
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|---|---|
| US (1) | US5976932A (ja) |
| EP (1) | EP0817278A3 (ja) |
| JP (1) | JPH1065032A (ja) |
| KR (1) | KR980006532A (ja) |
| DE (1) | DE19626089C2 (ja) |
| TW (1) | TW374250B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656049B2 (en) | 2005-12-22 | 2010-02-02 | Micron Technology, Inc. | CMOS device with asymmetric gate strain |
| FR3069376B1 (fr) | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor comprenant une grille elargie |
| FR3069377B1 (fr) * | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor mos a double blocs de grille a tension de claquage augmentee |
| FR3069374B1 (fr) | 2017-07-21 | 2020-01-17 | Stmicroelectronics (Rousset) Sas | Transistor mos a effet bosse reduit |
| US10644236B2 (en) | 2018-08-14 | 2020-05-05 | Newport Fab, Llc | Phase-change material (PCM) radio frequency (RF) switch with reduced parasitic capacitance |
| US10461253B1 (en) | 2018-08-14 | 2019-10-29 | Newport Fab, Llc | High reliability RF switch based on phase-change material |
| US10622560B2 (en) | 2018-08-14 | 2020-04-14 | Newport Fab, Llc | Semiconductor chips and systems having phase-change material (PCM) switches integrated with micro-electrical-mechanical systems (MEMS) and/or resonators |
| US10566528B1 (en) | 2018-08-14 | 2020-02-18 | Newport Fab, Llc | Heating element designs for phase-change material (PCM) radio frequency (RF) switches |
| US10454027B1 (en) | 2018-08-14 | 2019-10-22 | Newport Fab, Llc | Phase-change material (PCM) radio frequency (RF) switches with stressor layers and contact adhesion layers |
| US10770389B2 (en) | 2018-08-14 | 2020-09-08 | Newport Fab, Llc | Phase-change material (PCM) radio frequency (RF) switches with capacitively coupled RF terminals |
| US10686130B2 (en) | 2018-08-14 | 2020-06-16 | Newport Fab, Llc | Phase-change material (PCM) contact configurations for improving performance in PCM RF switches |
| US11050022B2 (en) | 2018-08-14 | 2021-06-29 | Newport Fab, Llc | Radio frequency (RF) switches having phase-change material (PCM) and heat management for increased manufacturability and performance |
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| US10693061B2 (en) | 2018-08-14 | 2020-06-23 | Newport Fab, Llc | Semiconductor devices having phase-change material (PCM) radio frequency (RF) switches and integrated active devices |
| US10529922B1 (en) | 2018-08-14 | 2020-01-07 | Newport Fab, Llc | Substrates and heat spreaders for heat management and RF isolation in integrated semiconductor devices having phase-change material (PCM) radio frequency (RF) switches |
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| DE3037744A1 (de) * | 1980-10-06 | 1982-05-19 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen einer monolithisch integrierten zwei-transistor-speicherzelle in mos-technik |
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| DE3482847D1 (de) * | 1983-04-18 | 1990-09-06 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung mit einem schwebenden gate. |
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| JPH023982A (ja) * | 1988-06-20 | 1990-01-09 | Hitachi Ltd | 不揮発性記憶素子およびその製造方法 |
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| JP3283614B2 (ja) * | 1993-02-19 | 2002-05-20 | 株式会社リコー | 不揮発性半導体メモリ装置及びその製造方法 |
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