JPH1065274A

JPH1065274A - 発光素子駆動装置

Info

Publication number: JPH1065274A
Application number: JP22082096A
Authority: JP
Inventors: Kiyotoshi Nobechi; 清敏野辺地; Makoto Miki; 誠三木; Shuichi Yasuda; 秀一安田; Satoru Matsuyama; 哲松山; Norio Murakami; 典生村上; Hirokazu Kanesaka; 洋起金坂; Yukio Akazawa; 幸雄赤沢; Noboru Ishihara; 昇石原; Makoto Nakamura; 誠中村
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; NTT Inc
Priority date: 1996-08-22
Filing date: 1996-08-22
Publication date: 1998-03-06
Anticipated expiration: 2016-08-22
Also published as: JP3656100B2

Abstract

(57)【要約】【課題】発光素子駆動装置に関し、低コスト化、低消
費電力化が図れ、動作信頼性の高い駆動装置の提供。【解決手段】発光素子、駆動回路、光出力一定制御回
路を備える駆動装置において、複数入力端子に高インピ
ーダンスの閾値電圧発生回路を備え、各入力端子のデー
タ信号を比較する汎用の入力インタフェース回路を備え
る。相互コンダクタンスの異なるＦＥＴを相補接続した
インバータ回路よりなるパルス幅補償回路を備える。Ｌ
Ｄ駆動の差動対に加える節電用遮断信号をローパスフィ
ルタでなまらせ、ハザード光の発生を押さえる。入力信
号のピーク検出回路に補助電流回路を付加し、瞬時のボ
トム検出を行う。容量にＦＥＴスイッチと抵抗の直列回
路を接続し、容量の充／放電特性（時定数）を変える。
ＬＤ駆動回路及び付属回路の構成，動作を模写した回路
でＬＤ駆動回路の正確な動作電流をモニタする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は発光素子駆動装置に
関し、更に詳しくは発光素子（レーザダイオードＬＤ
等）と、その駆動回路と、該発光素子の光出力一定制御
を行う制御回路とを備える発光素子駆動装置に関する。
近年、光通信の普及に伴い、この種の発光素子駆動装置
は光加入者用電気一光信号変換装置として多用されてい
る。特に、光加入者用ＬＤ駆動装置では、その低コスト
化、低消費電力化を目的としてＣＭＯＳ集積回路化が進
められており、この目的の高度な実現が望まれる。

【０００２】

【従来の技術】図２６は従来のＬＤ駆動装置の概略構成
を示す図である。このＬＤ駆動装置は、ＬＤ駆動の主制
御を行うＬＤ駆動ＬＳＩ２００と、ＬＤ対応の負荷抵抗
ＲＬと、レーザダイオードＬＤと、ＬＤのバック光をモ
ニタするフォトダイオードＰＤと、ＬＤ電流制御信号Ｖ
_PCNTを保持する外付けの容量Ｃ１及び抵抗Ｒ１とを含
む。

【０００３】ＬＤ駆動ＬＳＩ２００は、データ信号の処
理を行う主信号部５０と、ＬＤの光出力一定制御等を行
うＡＰＣ部６０を備える。主信号部５０において、５１
は入力のデータ信号を終端（インタフェース）する入力
インタフェース回路、５２は入力のデータ信号をリタイ
ミング（パルス幅整形）するフリップフロップ回路（Ｆ
Ｆ）、５４はデータ信号，クロック信号を抽出する信号
検出回路、５５は時分割多重（ＴＣＭ）通信等における
データ非送信時のＬＤ駆動回路を消勢（ＬＤ電流を遮
断）して節電を図る節電制御回路、５６はＬＤ発光遅延
による光パルス幅の減少を補償する（太らせる）ための
パルス幅補償回路、５７はデータ信号の電圧圧縮／レベ
ルフトを行い、ＬＤ駆動回路に整合させるＬＤ駆動前段
回路、５８はＬＤを駆動するＬＤ駆動回路である。

【０００４】ＡＰＣ部６０において、６１はデータ信号
に基づき所定の基準信号を生成する基準信号生成回路、
６２はＰＤの光電流を電圧信号に変換するＩ／Ｖ変換回
路、６３はＬＤの光出力一定制御等を行う自動光出力制
御（ＡＰＣ）回路、６６はＬＤの光出力レベルが所定以
下となった状態を検出してアラーム信号ＳＡＬＭを生成
する光出力アラーム回路、６７はＬＤや駆動回路を過電
流による損傷から保護するためにＬＤ駆動電流の上限を
定める電流制限回路である。

【０００５】しかしながら、上記従来のＬＤ駆動装置及
びこれを構成する各回路には改良すべき幾つかの問題点
が存在する。以下、詳細に説明する。図２７は従来の入
力インタフェース回路を説明する図である。ところで、
この種のＬＤ駆動ＬＳＩが外部より受けるデータ信号に
は様々なタイプ｛平衡型（差動型），不平衡型（単一信
号）等｝や終端特性が存在する。従来は、入力信号のタ
イプや終端特性に応じて夫々に専用の入力インタフェー
ス回路を構成していた。以下、具体的に説明する。

【０００６】図２７（Ａ）は入力信号が単一信号（正論
理入力）の場合を示している。この場合は、各１つの入
力端子，閾値電圧発生回路，比較回路ＣＭＰを備え、該
ＣＭＰの＋入力端子に入力信号ＩＮ１を入力し、その−
入力端子には閾値電圧発生回路で生成した閾値電圧（し
きい値電圧）Ｖ_thを入力する。出力信号ＯＵＴは、ＩＮ
１＞Ｖ_thの時は論理１（ＨＩＧＨ）レベル、ＩＮ１≦Ｖ
_thの時は論理０（ＬＯＷ）レベルとなる。

【０００７】図２７（Ｂ）は入力信号が単一信号（負論
理入力）の場合を示している。この場合は、各１つの入
力端子，閾値電圧発生回路，比較回路ＣＭＰを備え、該
ＣＭＰの＋入力端子に閾値電圧Ｖ_thを入力し、その−入
力端子には入力信号ＩＮ２を入力する。出力信号ＯＵＴ
は、ＩＮ２≦Ｖ_thの時は論理１レベル、ＩＮ２＞Ｖ_thの
時は論理０レベルとなる。

【０００８】図２７（Ｃ）は入力信号が平衡型（差動入
力）の場合を示している。この場合は、２つの入力端子
と、１つの比較回路ＣＭＰを備え、該ＣＭＰの＋入力端
子には平衡型の入力信号ＩＮ１を入力し、その−入力端
子には平衡型の入力信号ＩＮ２を入力する。出力信号Ｏ
ＵＴは、ＩＮ１＞ＩＮ２の時は論理１レベル、ＩＮ１≦
ＩＮ２の時は論理０レベルとなる。

【０００９】更に、入力信号の種類（ＴＴＬ，ＣＭＬ
等）に応じた入力の終端特性を備えていた。例えば、線
路を５１Ωで終端する要求がある場合は、線路を５１Ω
で終端していた。しかし、上記の如く各場合に対応して
専用の入力インタフェース回路を設ける構成であると、
信号形態や終端条件が異なる他の種類の入力信号に対し
ては同じ入力インタフェース回路を使用できない。従来
は、外部に部品を追加する等して対処しているが、この
ことはスペースファクタの悪化や、消費電力、コストの
増加を招く。まして、このような専用の入力インタフェ
ース回路をＬＳＩに内蔵する場合は、入力信号に応じた
ＬＳＩを製造する必要があり、この問題の改善が望まれ
る。

【００１０】図２８は従来のパルス幅補償回路を説明す
る図である。従来は、ＬＤ駆動回路ＤＲＶの前段に比較
回路ＣＭＰを使用したパルス幅補償回路を設け、入力信
号のパルス幅を太らせて（補償して）いた。以下、具体
的に説明する。図２８（Ａ）はパルス幅補償回路の回路
図、図２８（Ｂ）はその動作タイミングチャーチトであ
る。図において、フルップフロップＦＦは、入力のデー
タ信号ＤＡＴＡをクロック信号ＣＬＫによりリタイミン
グし、クロック周期を単位とする所定パルス幅のデータ
信号ｖ_iを出力する。比較回路ＣＭＰの−入力端子には
閾値電圧Ｖ_thが入力しており、この閾値電圧Ｖ_thはデー
タ信号ｖ_iの振幅の１／２よりもやや低めに設定されて
いる。ＣＭＰの出力信号ｖ_oは、ｖ_i＞Ｖ_thの時は論理
１レベル、ｖ_i≦Ｖ_thの時は論理０レベルとなる。従っ
て、出力信号ｖ_oのパルス幅は、Ｖ_thがｖ_i／２の場合
よりも太り、発光パルス幅の減少が改善される。

【００１１】しかし、上記の如くパルス幅補償回路に通
常の比較回路ＣＭＰを用いると、消費電流の増大や、Ｃ
ＭＰが高速動作出来ないことによるジッタ発生等の問題
が生じる。従って、このようなパルス幅補償回路の改善
が望まれる。図２９は従来の電流制限機能付ＬＤ駆動回
路を説明する図である。従来は、ＬＤ駆動電流Ｉ２の１
／ｎに相当する電流Ｉ１を疑似カレントミラーにより抽
出し、これを所定電流Ｉ_CONSTと比較することにより、
ＬＤに過大な電流が流れるのを防止していた。以下、具
体的に説明する。

【００１２】ＬＤ駆動回路において、NMOSFET Ｔ１１，
Ｔ１２は電流スイッチ回路を構成しており、各ゲートに
平衡型の入力信号ＤＡＴＡ，ＸＤＡＴＡが入力する。Ｄ
ＡＴＡ＝０，ＸＤＡＴＡ＝１の時はＬＤに駆動電流Ｉ_LD
は流れず、ＬＤは消灯する。逆にＤＡＴＡ＝１，ＸＤＡ
ＴＡ＝０の時はＬＤに駆動電流Ｉ_LDが流れ、ＬＤは発光
する。このＬＤ駆動電流Ｉ２（＝Ｉ_LD）は、定電流源回
路をなすNMOSFET Ｔ１３より供給され、その大きさはＬ
Ｄ電流制御信号Ｖ_PCNT（即ち、NMOSFET Ｔ１３のｖ_GS）
により決定される。Ｖ_PCNTが高ければＩ２は大きく、Ｖ
_PCNTが低ければＩ２は小さい。

【００１３】ＡＰＣ出力段回路において、比較回路ＣＭ
ＰはＬＤのモニタ信号Ｖ_MONと所定の基準信号Ｖ_REFと
を比較している。電源投入時は、外付けの容量Ｃ１が放
電しており、Ｖ_PCNT≒ＧＮＤと低いので、ＬＤの光出力
は小さい。よって、Ｖ_MON≦Ｖ_REFとなり、ＣＭＰの出
力はＬＯＷレベルとなる。これによりPMOSFET Ｔ１にＡ
ＰＣ充電電流Ｉ_APCが流れ、容量Ｃ１が充電され、Ｖ
_PCNTが上昇し、ＬＤの光出力は上昇する。やがて、Ｖ
_MON＞Ｖ_REFになると、ＣＭＰの出力はＨＩＧＨレベル
となり、PMOSFET Ｔ１はＯＦＦされ、Ｖ_PCNTはそれ以上
には上がらない。容量Ｃ１（≒１００００ｐＦ）及び抵
抗Ｒ１（≒１０ＭΩ）はこのようなＡＰＣループの時定
数（ゲイン）を決めており、こうして、ＬＤの光出力一
定制御が行われる。

【００１４】電流制限回路において、NMOSFET Ｔ３とＬ
Ｄ駆動回路のNMOSFET Ｔ１３とは電気的特性が揃ってお
り、かつそのチャネル長Ｌは同一、チャネル幅はＷ₁，
Ｗ₂（Ｗ₁／Ｗ₂＝１／１００程度）に選ばれている。
また、NMOSFET Ｔ３，Ｔ１３には同じＶ_PCNTが加えられ
ており、これらを流れる電流Ｉ１，Ｉ２にはＶ_GSが同一
により疑似カレントミラー（但し、Ｖ_S1＝Ｖ_S2とは限ら
ないので疑似カレントミラーと呼ぶ）の関係がある。例
えばＩ２＝１００ｍＡ（通常）とすると、Ｉ１＝１ｍＡ
となる。またＩ２＝１５０ｍＡ（上限）とすると、Ｉ１
＝１．５ｍＡとなる。

【００１５】一方、定電流源ＣＣＳはNMOSFET Ｔ３のド
レインに定電流Ｉ_CONSTを供給している。かかる構成で
は、モニタ電流Ｉ１と定電流Ｉ_CONSTとの電流比較が行
われ、比較結果として得られる電流制限信号Ｖ
_LIMITは、Ｉ１＜Ｉ_CONSTの場合はＨＩＧＨレベルに、
またＩ１＞Ｉ_CONSTの場合はＬＯＷレベルとなる。これ
により、Ｉ１＜Ｉ_CONSTの場合、即ち、Ｉ２＜１５０ｍ
Ａの場合は、PMOSFET Ｔ２はＯＦＦし、これにより次段
のPMOSFET Ｔ１はＶ_PCNTのＡＰＣ制御を行える。逆にＩ
１≧Ｉ_CONSTの場合、即ち、Ｉ２≧１５０ｍＡの場合
は、PMOSFET Ｔ２はＯＮし、次段のPMOSFET Ｔ１は強制
的にＯＦＦされる。従って、ＬＤに過大な電流が流れる
のを防止できる。

【００１６】しかし、一般にＬＤの駆動電流Ｉ２は使用
した光素子（ＬＤ／ＰＤ）の特性バラツキ等により大き
く変動する。またそのカレントミラー電流Ｉ１も、電力
節約の観点から極力小さな値にしているため、NMOSFET
Ｔ３のドレイン電圧Ｖ_S1と、NMOSFET Ｔ１３のドレイン
電圧Ｖ_S2との間にはバラツキが生じる。その結果、NM
OSFET Ｔ３，Ｔ１３間のカレントミラーに誤差が生じ、
電源変動や温度変動下におけるＶ_LIMITのバラツキが大
きくなってしまうという問題があった。しかも、最近で
は経済化を目的としてＬＳＩの低電圧化を行うが、上記
従来方式によると、Ｖ_S1，Ｖ_S2間のバラツキが電源電圧
に対して相対的に大きくなり、このままではＬＳＩの低
電圧化に対応できないと言う問題点もあった。

【００１７】図３０は従来のＬＤ駆動回路の駆動方式を
説明する図である。入力のデータ信号ＤＡＴＡは、外部
の様々な条件によりそのパルス幅が変動する。従来は、
前段のＦＦで入力のデータ信号ＤＡＴＡをリタイミング
し、パルス幅の変動を無くしていた。ところで、この種
のＬＳＩの試験にはＬＤ駆動回路ＤＲＶの直流動作試験
が含まれる。この直流動作試験では、ＤＲＶの入力に任
意の直流レベル（１／０等）を加えてＤＲＶやＬＤの直
流動作の試験を行いたい。

【００１８】しかし、従来は、ＤＲＶの入力レベルを変
化させるために、データ信号ＤＡＴＡとクロック信号Ｃ
ＬＫを入力する必要があった。このため、直流動作の試
験時でもクロック発生装置（治具を含む）が必要とな
る。しかも、クロック信号ＣＬＫを入力して測定を開始
するために、試験時間の増大を招き、結果としＬＳＩの
低コスト化を妨げていた。

【００１９】図３１は従来の節電制御回路を説明する図
で、図３１（Ａ）はその回路図、図３１（Ｂ）は動作タ
イミングチャートである。従来は、データ信号Ｖ_D，Ｖ
_XDの各ラインとグランドＧＮＤとの間に夫々NMOSFET Ｔ
１，Ｔ２を設けると共に、データ送信時には節電信号Ｓ
ＡＶＥ＝０、またデータ非送信時にはＳＡＶＥ＝１とす
ることで、データ送信時以外はＬＤ駆動回路に電流が流
れない様にしていた。

【００２０】しかし、ＬＤ駆動用のNMOSFET Ｔ１１，Ｔ
１２は大電流をスイッチするために、そのゲート幅Ｗ、
即ち、ゲート容量Ｃ_Gが大きい。このためNMOSFET Ｔ１
１，Ｔ１２の各ゲートに速い信号を加えると、ゲート容
量Ｃ_Gを介してＬＤにハザード電流が流れてしまう。こ
のことは消光比の劣化、並びに他の通信ノードにおける
受信データへの悪影響を生じることとなり問題となって
きた。

【００２１】図３２，図３３は従来のボトム検出回路を
説明する図（１），（２）である。電気通信や光通信シ
ステムへの搭載を目的としたこの種のＬＳＩにおいて
は、入力信号の振幅（例えばボトム値）を瞬時に検出
し、これを所定時間保持するボトム検出回路は、送信
部、受信部の双方で用いられる。図３２は従来のボトム
検出回路の回路図で、図３２（Ａ）は負論理入力の場
合、図３２（Ｂ）は正論理入力の場合を示している。

【００２２】図３２（Ａ）において、入力信号ＩＮ＝Ｈ
Ｉ（＞出力信号ＯＵＴ）の時は、差動ＡＭＰの出力＝Ｌ
Ｏになり、これによりNMOSFET Ｔ１はＯＦＦし、容量Ｃ
は比較的大きな抵抗Ｒ１を介してＯＵＴ＝ＩＮとなるま
で低速で充電（初期化）される。次に、入力信号ＩＮ＝
ＬＯ（＜出力信号ＯＵＴ）になると、差動ＡＭＰの出力
＝ＨＩになり、これによりNMOSFET Ｔ１はＯＮし、容量
ＣはNMOSFET Ｔ１を介してＯＵＴ＝ＩＮとなるまで急速
に放電（ボトム検出）される。

【００２３】図３３（Ａ）にこの場合の動作チミングチ
ャートを示す。ボトムレベルの検出時間ｔは、容量Ｃに
比例し、NMOSFET Ｔ１の放電電流Ｉ１に反比例するの
で、検出時間ｔを小さくし、ボトム値の高速検出動作を
行うには、容量Ｃを小さくすることと、放電電流Ｉ１を
大きくすることが考えられる。しかし、容量Ｃを小さく
すると、抵抗Ｒ１による充電時間も小さくなり、ボトム
検出値の保持が困難となる。また放電電流Ｉを大きくす
ると、図３３（Ｂ）に示す如く、ボトム値を検出する際
の行き過ぎ（オーバシュート）が発生してしまう。この
ように、従来は、容量Ｃと放電電流Ｉ１とにトレードオ
フの関係があり、高速のボトム検出と、維持を両立させ
るのは困難であった。図３２（Ｂ）のボトム回路につい
ても同様である。

【００２４】図３４，図３５は従来のＡＰＣ出力段回路
を説明する図（１），（２）で、図３４（Ａ）は一例の
光加入者伝送方式のシステム構成を示している。局側装
置ＯＳＵと複数の加入者装置ＯＮＵ＃１〜＃ｎとの間は
光スターカプラにより分岐接続されている。ここで、送
信時（特に加入者側から局側）に伝送される信号は定期
的に発生するバースト信号であり、最初（電源投入時
等）の１バースト目を除けば、２バースト目からはその
先頭より所定パワーの光出力を要求されるため、このバ
ースト間（データ非送信区間）において、前回形成され
たＬＤ電流制御信号Ｖ_PCNTを保持する必要がある。但
し、ＡＰＣ回路はＶ_PCNTの高速動作（１バースト目以内
に立ち上げ）が必要なため、容量Ｃ１をあまり大きく出
来ない。またバースト周期は長い（最大１ｍｓｅｃ）た
め、抵抗Ｒ１を大きくする必要がある、等の制約があ
る。

【００２５】図３４（Ｂ）は従来のＡＰＣ出力段回路に
含まれるバースト間保持機能を示している。従来は、外
付けの容量Ｃ１（≒１００００ｐＦ）と外付けの抵抗Ｒ
１（≒１０ＭΩ）とにより決まる時定数τ＝Ｃ１×Ｒ１
を利用してＶ_PCNTのバースト間保持を行っていた。しか
し、値の大きな外付け抵抗は、仮に樹脂等で保護して
も、温度，湿度等の影響で抵抗値が変動し、その変動量
にも保証がないため、モジュールとしての信頼度低下と
いう問題があった。

【００２６】また、従来は、容量Ｃ１が対アースＧＮＤ
間に接続されているため、Ｖ_PCNTの初期電圧はアース電
位にあり、１バースト目のＡＰＣの立ち上げが遅くなる
という問題があった。図３５に１バースト目のＡＰＣの
立ち上げの動作タイミングチャートを示す。図におい
て、電源投入後、送信データが発生すると、ＡＰＣ機能
が付勢され、Ｖ _PCNTはアース電位から、この区間に流れ
るＡＰＣ充電電流Ｉ_APCにより逐次充電され、所望の光
出力の電位になるまで上昇する。この場合に、ＬＤは、
しきい値電流を越えてから発光するため、１バースト目
の発光は図示の如く大幅に遅れてしまう。

【００２７】図３６は従来の光出力断アラーム回路を説
明する図で、図３６（Ａ）はその回路図、図３６（Ａ）
はその動作タイミングチャートである。モニタＰＤの光
電流信号はＩ／Ｖ変換回路ＩＶＭＯＮにより対応するモ
ニタ電圧信号に変換される。このモニタ電圧信号をピー
ク検出して信号ＭＯＮＨを生成し、またモニタ電圧信号
をボトム検出して信号ＭＯＮＬを生成する。

【００２８】一方、基準信号（基準データ信号）ＲＥＦ
ＤＡＴはＩＶＲＥＦ回路に入力し、ここで、そのＬＯＷ
レベルはＭＯＮＬより低電位で、かつそのＨＩＧＨレベ
ルは信号ＭＯＮＨと同電位となるようなＲＥＦ電圧信号
に変換される。このＲＥＦ側電圧信号をピーク検出して
信号ＲＥＦＨを生成する。そして、ＭＯＮＬとＲＥＦＨ
を抵抗分割し、光出力断アラーム検出のための閾値電圧
Ｖ_thを形成する。比較回路ＣＭＰは、ＭＯＮＨ＜Ｖ_thの
場合はアラーム信号ＳＡＬＭを出力する。

【００２９】しかし、図示の如く回路構成が複雑である
と、各回路（ＩＶＭ０Ｎ，ＩＶＲＥＦ，ピーク検出，ボ
トム検出，コンバレータ）のオフセット等が合成され、
その影響でＭＯＮＨとＶ_thの関係が所望の設定値からず
れてしまう。また、例えばＬＤ劣化が進み、ＭＯＮＨが
Ｖ_th付近にあるような場合には、ＭＯＮＨの雑音成分の
影響でアラーム信号ＳＡＬＭがバタつく現象もあった。
更には、モニタ電圧信号に雑音が載るため、後段で誤っ
たピーク値、ボトム値を検出してしまう不都合もあっ
た。これらにより、光出力断アラーム不良のＬＤ駆動装
置が多数発生していた。

【００３０】

【発明が解決しようとする課題】上記のように従来の発
光素子駆動装置では、改良すべき問題点が多数存在して
いた。本発明の目的は、一層の低コスト化、低消費電力
化が図れると共に、動作信頼性の高い発光素子駆動装置
を提供することにある。

【００３１】

【課題を解決するための手段】上記の課題は例えば図
１，図２（Ａ）の構成により解決される。即ち、本発明
（１）の発光素子駆動装置は、発光素子と、その駆動回
路と、該発光素子の光出力一定制御を行う制御回路とを
備える発光素子駆動装置において、データ信号を入力す
る入力インタフェース回路を備え、該入力インタフェー
ス回路は、複数の入力端子ａ，ｂと、各入力端子に接続
したインピーダンスの高い閾値電圧発生回路Ａ，Ｂと、
各入力端子のデータ信号を比較する比較回路ＣＭＰとを
備えるものである。

【００３２】入力信号が単一信号の場合は、一方の入力
端子ａ／ｂに単一信号を入力し、かつ他方の入力端子ｂ
／ａは無接続にして内部の閾値電圧Ｖ_th2／Ｖ_th1を入
力信号の判別に利用する。また、入力信号が差動信号の
場合は、２つの入力端子ａ，ｂに差動信号を入力する。
従って、汎用のインタフェース回路を備えるＬＳＩを提
供でき、装置のコストダウンにつながる。

【００３３】好ましくは、本発明（２）においては、上
記本発明（１）において、閾値電圧発生回路は、抵抗素
子の分圧回路よりなる。また好ましくは、本発明（３）
においては、上記本発明（１）において、閾値電圧発生
回路は、ＦＥＴを自己バイアスした分圧回路よりなる。
また好ましくは、本発明（４）においては、上記本発明
（１）において、閾値電圧発生回路は、バイポーラトラ
ンジスタを自己バイアスした分圧回路よりなるものであ
る。

【００３４】また上記の課題は例えば図１，図５（Ａ）
の構成により解決される。即ち、本発明（５）の発光素
子駆動装置は、上記前提となる発光素子駆動装置におい
て、データ信号のパルス幅を整形するパルス幅補償回路
を備え、該パルス幅補償回路は、相互コンダクタンスの
異なるＦＥＴを相補接続したインバータ回路よりなるも
のである。

【００３５】相補接続したＦＥＴの相互コンダクタンス
ｇ_mが異なれば、出力信号ｖ_oの反転の閾値Ｖ_thは入力
信号の振幅ｖ_iの１／２よりも高い／低い側にシフトす
る。従って、これを利用して出力信号ｖ_oのパルス幅を
太らせることが可能となる。しかも、この種のインバー
タ回路は安価に構成でき、かつ高速に動作し、消費電力
が小さい。

【００３６】また上記の課題は例えば図１，図６（Ａ）
の構成により解決される。即ち、本発明（６）の発光素
子駆動装置は、上記前提となる発光素子駆動装置におい
て、データ信号のパルス幅を整形するパルス幅補償回路
を備え、該パルス幅補償回路は、相互コンダクタンスの
異なるＦＥＴの一方を抵抗負荷となし、他方を反転増幅
回路とするインバータ回路よりなるものである。

【００３７】抵抗負荷ＦＥＴと反転増幅回路ＦＥＴの相
互コンダクタンスｇ_mが異なれば、反転出力信号ｖ_oの
トランジションを速めることで出力信号ｖ_oのパルス幅
を太らせることが可能となる。しかも、この種のインバ
ータ回路は安価に構成でき、かつ高速に動作し、消費電
力が小さい。また本発明（７）の発光素子駆動装置は、
上記前提となる発光素子駆動装置において、データ信号
のパルス幅を整形するパルス幅補償回路を備え、該パル
ス幅補償回路は、電流増幅率の異なるバイポーラトラン
ジスタを相補接続したインバータ回路よりなるものであ
る。従って、上記本発明（５）と同様の作用、効果が得
られる。

【００３８】また本発明（８）の発光素子駆動装置は、
上記前提となる発光素子駆動装置において、データ信号
のパルス幅を整形するパルス幅補償回路を備え、該パル
ス幅補償回路は、電流増幅率の異なるバイポーラトラン
ジスタの一方を抵抗負荷となし、他方を反転増幅回路と
するインバータ回路よりなるものである。従って、上記
本発明（６）と同様の作用、効果が得られる。

【００３９】また上記の課題は例えば図１，図８の構成
により解決される。即ち、本発明（９）の発光素子駆動
装置は、上記前提となる発光素子駆動装置において、発
光素子を駆動する定電流源回路Ｔ１３及び該電流をスイ
ッチする差動対Ｔ１１，Ｔ１２を有する駆動回路と、前
記差動対に入力するデータ信号の振幅調整及び又はレベ
ル変換を行う前段回路と、前記駆動回路の発光素子駆動
電流Ｉ２をモニタして該駆動電流が所定以上とならない
様に前記定電流源回路Ｔ１３に加える駆動信号Ｖ_PCNTに
対して制限を加える電流制限回路とを備え、該電流制限
回路は、前記前段回路及び駆動回路の少なくとも一方の
データ信号の流れに関連する部分を模写した回路構成
（各Ｔｎ´等）を備えると共に、これらに前記前段回路
及び駆動回路の必要な各動作電流を所定割合でカレント
ミラーしてこれらを同一条件下で動作させ、前記駆動回
路の発光素子駆動電流Ｉ２をモニタするものである。

【００４０】これにより、Ｔ１３のカレントミラーとな
るＴ１３´のドレイン電圧Ｖ_S1を、電源、温度、ＬＤ電
流Ｉ２、ＬＤ電流制御電圧Ｖ_PCNT、ＬＤ駆動回路の入力
信号Ｖ_DATA，Ｖ_XDATA等の如何によらず、Ｔ１３のドレ
イン電圧Ｖ_S2と同じ状態にたもて、高精度なカレントミ
ラーを行える。従って、ＬＤ電流Ｉ２の上限を正確にモ
ニタ，判定でき、動作信頼性の高い装置を提供できる。

【００４１】また上記の課題は例えば図１，図９の構成
により解決される。即ち、本発明（１０）の発光素子駆
動装置は、上記前提となる発光素子駆動装置において、
入力のデータ信号を所定のクロック信号によりリタイミ
ングするフリップフロップ回路と、外部制御ＭＯＤＥに
より入力のデータ信号とフリップフロップ回路の出力信
号の何れかを選択出力する選択回路とを備え、該選択回
路の出力信号により駆動回路を駆動するように構成した
ものである。

【００４２】従って、例えばＬＳＩ装置の直流試験を行
うような場合には、入力のデータ信号で駆動回路ＤＲＶ
を直接に駆動でき、この試験工数の削減により製造コス
トを低減できる。また上記の課題は例えば図１，図１０
の構成により解決される。即ち、本発明（１１）の発光
素子駆動装置は、上記前提となる発光素子駆動装置にお
いて、発光素子を駆動する定電流源回路及び該電流をス
イッチする差動対Ｔ１１，Ｔ１２を有する駆動回路と、
所定の制御信号ＳＡＶＥにより前記差動対に加える各デ
ータ信号Ｖ_D，Ｖ_XDを該差動対の遮断域にクランプする
節電制御回路とを備え、該節電制御回路は、クランプ信
号をなまらせるためのローパスフィルタ回路を備えるも
のである。

【００４３】従って、例えばＬＤ駆動素子Ｔ１２のゲー
ト容量Ｃ_Gを介して発光素子ＬＤにハザード電流が流れ
るのを有効に防止できる。好ましくは、本発明（１２）
においては、上記本発明（１１）において、例えば図１
１に示す如く、ローパスフィルタ回路は、容量Ｃと、制
御信号ＳＡＶＥの一方のレベルに従い前記容量から第１
の電流Ｉ１を取り出す第１の定電流源回路Ｔ３と、制御
信号ＳＡＶＥの他方のレベルに従い前記容量に第２の電
流Ｉ２を供給する第２の定電流源回路Ｔ４とを備える。

【００４４】従って、容量Ｃ、即ち、クランプ信号の立
ち上がり、立ち下がりの速度を夫々最適に設定できる。
また好ましくは、本発明（１３）においては、上記本発
明（１２）において、第１，第２の定電流源回路は、抵
抗素子を備えない。従って、抵抗のバラツキに影響され
ない、正確な制御が行える。

【００４５】また上記の課題は例えば図１，図１２の構
成により解決される。即ち、本発明（１４）の発光素子
駆動装置は、上記前提となる発光素子駆動装置におい
て、入力信号ＩＮとその出力信号ＯＵＴ´との比較に基
づく容量Ｃの充／放電により該入力信号のピーク値（図
はボトム値）を検出・保持するピーク検出回路と、前記
入力信号ＩＮと前記ピーク検出回路の出力信号ＯＵＴ´
を抵抗Ｒ２を介して得た信号との比較に基づき前記容量
Ｃの充／放電を補助する補助電流Ｉ２を生成する補助電
流生成回路とを備えるものである。

【００４６】これにより、容量Ｃの電荷はピーク検出回
路の主電流Ｉ１と補助電流生成回路の補助電流Ｉ２とに
より瞬時（従来の数十ｎｓｅｃに対して数ｎｓｅｃ程
度）に放電される。しかも、検出されたボトム値は比較
的値の大きい抵抗Ｒ１により長時間保持される。好まし
くは、本発明（１５）においては、上記本発明（１４）
において、補助電流生成回路は、入力信号とピーク検出
回路の出力信号を抵抗を介して得た信号との比較を行う
差動増幅又は比較回路と、該差動増幅又は比較回路の出
力に基づき対応する補助電流をアース又は電源側に流す
ＦＥＴ素子Ｔ２とを備える。

【００４７】また好ましくは、本発明（１６）において
は、上記本発明（１４）において、、例えば図１６
（Ａ）に示す如く、補助電流生成回路は、入力信号とピ
ーク検出回路の出力信号を抵抗を介して得た信号との比
較を行う差動増幅又は比較回路と、該差動増幅又は比較
回路の出力に基づき対応する補助電流を前記差動増幅又
は比較回路に流すダイオード素子Ｄ１とを備える。

【００４８】また好ましくは、本発明（１７）において
は、上記本発明（１６）において、例えば図１６（Ｂ）
−（ｂ），（ｄ）に示す如く、ダイオード素子は、ゲー
トと、ドレインと、素子基板とを共通にしたＭＯＳＦＥ
Ｔ素子からなる。従って、集積化容易である。また好ま
しくは、本発明（１８）においては、上記本発明（１
６）において、例えば図１６（Ｂ）−（ｃ），（ｅ）に
示す如く、ダイオード素子は、ゲートと、ドレインとを
共通にしたＭＯＳＦＥＴ素子からなる。従って、集積化
容易である。

【００４９】また好ましくは、本発明（１９）において
は、上記本発明（１４）において、例えば図１７に示す
如く、補助電流生成回路は、入力信号とピーク検出回路
の出力信号を抵抗を介して得た信号との比較を行う差動
増幅又は比較回路と、該差動増幅又は比較回路の出力に
基づき対応する補助電流をアース又は電源側に流すバイ
ポーラトランジスタ素子Ｔ２とを備える。

【００５０】また上記の課題は例えば図１，図１８
（Ａ）の構成により解決される。即ち、本発明（２０）
の発光素子駆動装置は、上記前提となる発光素子駆動装
置において、発光素子を駆動する定電流源回路Ｔ１３及
び該電流をスイッチする差動対Ｔ１１，Ｔ１２を有する
駆動回路と、発光素子の光出力をモニタして光出力一定
制御のための前記定電流源回路Ｔ１３に加える制御電圧
Ｖ_PCNTを容量Ｃ１に生成する制御回路と、前記生成され
た制御電圧Ｖ_PCNTを次のバースト送信まで保持するバー
スト間保持回路とを備え、該バースト間保持回路は、デ
ータ送／受信の制御信号Ｔ／ＲによりＯＮ／ＯＦＦ駆動
されるＦＥＴ素子Ｔ５と、該ＦＥＴ素子に直列に接続さ
れた抵抗Ｒ２とを備えるものである。

【００５１】制御信号Ｔ／Ｒ＝１（バースト送信）の区
間は、ＦＥＴ素子Ｔ５がＯＮするので、容量Ｃ１のＶ
_PCNTは、抵抗Ｒ２を含むループゲインの光出力一定制御
に従い制御される。一方、制御信号Ｔ／Ｒ＝０（非送
信）の区間は、ＦＥＴ素子Ｔ５がＯＦＦするので、今回
生成されたＶ_PCNTは次のバースト送信まで有効に保持さ
れる。従って、２バースト目からは、その最初から所定
の光パワーでデータ送信できる。また、この場合の抵抗
値Ｒ２は比較的小さく（５００ＫΩ程度に）できるの
で、この抵抗２はＴ５と共にＬＳＩ内部に形成できる。
従って、温度や湿度等に影響されない信頼性の高い動作
が得られる。

【００５２】また上記の課題は例えば図１，図１９
（Ａ）の構成により解決される。即ち、本発明（２１）
の発光素子駆動装置は、上記前提となる発光素子駆動装
置において、発光素子を駆動する定電流源回路Ｔ１３及
び該電流をスイッチする差動対を有する駆動回路と、発
光素子の光出力をモニタして光出力一定制御のための前
記定電流源回路Ｔ１３に加える制御電圧Ｖ_PCNTを容量Ｃ
１に生成する制御回路と、所定の初期化電圧ＶＴＨを生
成する初期電圧発生回路と、前記容量と初期電圧発生回
路との間に介在し、かつ装置の電源投入の際にＯＮ駆動
されるスイッチ回路Ｔ７とを備えるものである。

【００５３】装置の電源投入時にスイッチ回路Ｔ７をＯ
Ｎすると、容量ＣＩは所定の初期化電圧ＶＴＨ（例えば
ＬＤ素子にそのしきい値電流より僅かに少ない電流を供
給する電圧）まで速やかに充電される。従って、１バー
スト目の光パワーを従来よりも早く所定パワーに上げる
ことが可能となる。好ましくは、本発明（２２）におい
ては、上記本発明（２１）において、例えば図２１
（Ａ）に示す如く、容量Ｃ１と並列に接続され、かつデ
ータ送／受信の制御信号Ｔ／ＲによりＯＮ／ＯＦＦ駆動
されるＦＥＴ素子Ｔ５と、該ＦＥＴ素子に直列に接続さ
れた抵抗Ｒ２とを有するバースト間保持回路を備える。

【００５４】従って、この構成は上記本発明（２０）と
上記本発明（２１）の作用、効果を兼ね備える。好まし
くは、本発明（２３）においては、上記本発明（２１）
において、例えば図２３（Ａ）に示す如く、容量Ｃ１と
初期電圧発生回路との間に接続され、かつデータ送／受
信の制御信号Ｔ／ＲによりＯＮ／ＯＦＦ駆動されるＦＥ
Ｔ素子Ｔ５と、該ＦＥＴ素子に直列に接続された抵抗Ｒ
２とを有するバースト間保持回路を備える。

【００５５】この場合の抵抗Ｒ２の一端は、アース側で
なく、ＶＴＨ側に接続されるので、抵抗Ｒ２の端子間電
圧が小さくなり、抵抗Ｒ２の値を小さくできる。また上
記の課題は例えば図１，図２５（Ａ）の構成により解決
される。即ち、本発明（２４）の発光素子駆動装置は、
上記前提となる発光素子駆動装置において、発光素子の
光出力が所定以下の状態を検出する光出力アラーム回路
を備え、該光出力アラーム回路は、所定の閾値Ｖ_tnを発
生する閾値発生回路と、光出力のモニタ信号を前記閾値
Ｖ_tnのバラツキ又は変動を考慮した振幅の信号に増幅す
る増幅回路ＩＶＭＯＮと、前記増幅後のモニタ信号のピ
ーク値を検出・保持するピーク検出回路と、前記閾値と
前記モニタ信号のピーク値とを比較してアラーム信号を
生成する比較回路ＣＭＰとを備えるものである。

【００５６】単純かつ単一の閾値発生回路を備えること
で、複数回路によるオフセット合成の悪影響を有効に排
除できる。一方、光出力のモニタ信号を閾値Ｖ_tnのバラ
ツキ又は変動を考慮した振幅の信号に増幅する。例え
ば、大きめに増幅する。これにより、増幅されたモニタ
信号に対する閾値Ｖ_tnのバラツキや変動の割合は相対的
に小さくなる。従って、簡単な構成で信頼性の高いアラ
ーム検出を行える。

【００５７】好ましくは、本発明（２５）においては、
上記本発明（２４）において、比較回路は、ヒステリシ
ス特性を備える。従って、アラーム検出信号ＳＡＬＭの
バタツキを防止できる。また好ましくは、本発明（２
６）においては、上記本発明（２４）において、光出力
のモニタ信号をフィルタするためのローパスフィルタ回
路を備える。従って、比較対象の光出力モニタ信号に含
まれるノイズ成分を有効に抑制でき、信頼性の高いアラ
ーム検出を行える。

【００５８】

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる実施の形態を詳細に説明する。図１は実施の形
態によるＬＤ駆動装置の概略構成を示す図である。この
ＬＤ駆動装置は、ＬＤ駆動の主制御を行うＬＤ駆動ＬＳ
Ｉ１００と、ＬＤ対応の負荷抵抗ＲＬと、レーザダイオ
ードＬＤと、ＬＤのバック光をモニタするフォトダイオ
ードＰＤと、ＬＤ電流制御信号Ｖ_PCNTを保持する外付け
の容量Ｃ１とを含む。

【００５９】ＬＤ駆動ＬＳＩ１００は、大きく分けて、
データ信号の処理を行う主信号部１０と、ＬＤの光出力
一定制御等を行うＡＰＣ部２０とを備える。主信号部１
０において、１１は入力のデータ信号を終端（インタフ
ェース）する入力インタフェース回路、１２は入力のデ
ータ信号をリタイミング（パルス幅整形）するフリップ
フロップ回路（ＦＦ）、１３はＬＤ駆動ＬＳＩ１００の
直流試験をする場合に入力のデータ信号をバイパスさせ
るセレクタ（ＳＥＬ）、１４はデータ信号やクロック信
号を抽出する信号検出回路、１５は時分割多重（ＴＣ
Ｍ）通信等におけるデータ非送信時のＬＤ駆動回路を消
勢（ＬＤ電流を遮断）して節電を図る節電制御回路、１
６はＬＤ発光遅延による光パルス幅の減少を補償する
（太らせる）ためのパルス幅補償回路、１７はデータ信
号の電圧圧縮／レベルフトを行い、ＬＤ駆動回路に入力
に整合させるＬＤ駆動前段回路、１８はＬＤ駆動回路で
ある。

【００６０】ＡＰＣ部２０において、２１はデータ信号
に基づき所定の基準信号Ｖ_REFを生成する基準信号生成
回路、２２はＰＤの光電流を対応する電圧信号Ｖ_MONに
変換するＩ／Ｖ変換回路、２３はＬＤの光出力一定制御
等を行う自動光出力制御（ＡＰＣ）回路、２４はＬＤ電
流制御信号Ｖ_PCNTに与える初期電圧値ＶＴＨを生成する
ＶＴＨ発生回路、、２５は今回の制御で確定したＶ_PCNT
を次の送信バーストまでの間保持するためのバースト間
保持回路、２６はＬＤの光出力レベルが所定以下となっ
た状態を検出してアラーム信号ＳＡＬＭを生成する光出
力アラーム回路、２７はＬＤやその駆動回路を過電流に
よる損傷から保護するためにＬＤ駆動電流の上限を定め
る電流制限回路である。以下、各回路の詳細を説明す
る。

【００６１】図２〜図４は実施の形態による入力インタ
フェース回路を説明する（１）〜（３）である。図２
（Ａ）に入力インタフェース回路の概念的構成を示す。
この入力インタフェース回路は、２つの入力端子ａ，ｂ
を備えており、一方の入力端子ａは高インピーダンスを
有する閾値電圧発生回路Ａと比較回路ＣＭＰの非反転入
力（＋）とに接続し、また他方の入力端子ｂは同じく高
インピーダンスを有する閾値電圧発生回路Ｂと比較回路
ＣＭＰの反転入力（−）とに接続している。これによ
り、各入力端子ａ，ｂには所定のしきい値（閾値）電圧
Ｖ_th1，Ｖ _th2が印加され、かつこれらは高インピーダ
ンスで終端される。各閾値電圧発生回路Ａ，Ｂは、所定
の閾値電圧Ｖ_th1，Ｖ_th2（Ｖ_th1＝Ｖ_th2でも良い）
を生成し、かつ入力信号に対して相対的に高いインピー
ダンスを有するものであれば、回路構成は問わない。

【００６２】この様な構造のインタフェース回路は、汎
用のインタフェース回路として使用でき、どのタイプ
（不平衡型，平衡型）の入力信号でもそのままでインタ
フェースできる。例えば、入力の不平衡型（単一信号）
の正のパルス信号ＩＮ１を正の出力パルス信号ＯＵＴに
変換したい場合は、端子ａに入力信号ＩＮ１を接続し、
端子ｂはそのまま開放とする。これにより、端子ａの電
圧は低出力インピーダンスで駆動される入力信号ＩＮ１
により論理１／０のレベルに駆動されるが、端子ｂの電
圧は内部で生成した閾値電圧Ｖ_th2に保持される。従っ
て、出力信号ＯＵＴは、ＩＮ１＞Ｖ_th2の時は論理１
（ＨＩＧＨ）レベル、ＩＮ１≦Ｖ_th2の時は論理０（Ｌ
ＯＷ）レベルとなる。

【００６３】また、入力の不平衡型（単一信号）の負の
パルス信号ＩＮ２を正の出力パルス信号ＯＵＴに変換し
たい場合は、端子ａはそのまま開放とし、端子ｂに入力
信号ＩＮ２を接続する。これにより、端子ｂの電圧は低
出力インピーダンスで駆動される入力信号ＩＮ２により
論理１／０のレベルに駆動されるが、端子ａの電圧は内
部で生成した閾値電圧Ｖ_th1に保持される。従って、出
力信号ＯＵＴは、ＩＮ２≦Ｖ_th1の時は論理１レベル、
ＩＮ２＞Ｖ_th1の時は論理０レベルとなる。

【００６４】また、入力の平衡型（差動入力）の正，負
のパルス信号ＩＮ１，ＩＮ２を正の出力パルス信号ＯＵ
Ｔに変換したい場合は、端子ａに入力信号ＩＮ１を接続
し、かつ端子ｂには入力信号ＩＮ２を接続する。これに
より、端子ａ，ｂの各電圧は低出力インピーダンスで駆
動される各入力信号ＩＮ１，ＩＮ２により論理１／０，
０／１のレベルに駆動される。従って、出力信号ＯＵＴ
は、ＩＮ１＞ＩＮ２の時は論理１レベル、ＩＮ１≦ＩＮ
２の時は論理０レベルとなる。

【００６５】図２（Ｂ）は閾値電圧発生回路が抵抗分圧
回路からなる場合を示す。２入力端子ａ，ｂに、例えば
各５０ｋΩの抵抗Ｒ１，Ｒ２及び抵抗Ｒ３，Ｒ４からな
る抵抗分圧回路を夫々接続し、各閾値電圧Ｖ_thを生成す
る。例えば、入力信号がＬＶＣＭＯＳレベルやＣＭＯＳ
レベルによる単一信号で、入力終端条件なしの場合は、
一方の入力端子ａ／ｂに信号を入力し、他方の入力端子
ｂ／ａはそのまま開放にして使用する。また、入力信号
が図示の如くＣＭＬレベルの差動信号で、入力終端条件
が５１Ωの場合は、２入力端子ａ，ｂに各信号を入力
し、かつ電源と各入力端子ａ，ｂとの間に５１Ωの終端
抵抗を接続（外付け）する。この様な用い方は以下の各
構成についても同様である。

【００６６】図３（Ａ）は閾値電圧発生回路がPMOSFET
の分圧回路からなる場合を示す。２入力端子に、各PMOS
FET Ｔ１，Ｔ２及びＴ３，Ｔ４からなる各分圧回路を夫
々接続し、各中間の閾値電圧Ｖ_thを提供する。ゲートを
ドレインに接続した各PMOSFET Ｔ１〜Ｔ４は夫々飽和領
域（ピンチオフ以上）に自己バイアスされており、これ
らのチャネルインピーダンスは１００ＫΩ程度と高い。

【００６７】図３（Ｂ）は閾値電圧発生回路がNMOSFET
の分圧回路からなる場合を示す。２入力端子に、各NMOS
FET Ｔ１，Ｔ２及びＴ３，Ｔ４からなる各分圧回路を夫
々接続し、各中間の閾値電圧Ｖ_thを提供する。ゲートを
ドレインに接続した各NMOSFET Ｔ１〜Ｔ４は夫々飽和領
域（ピンチオフ以上）に自己バイアスされており、これ
らのチャネルインピーダンスは１００ＫΩ程度と高い。

【００６８】図４（Ａ）は閾値電圧発生回路がｐｎｐト
ランジスタの分圧回路からなる場合を示す。２入力端子
に、各ｐｎｐトランジスタＴ１，Ｔ２及びＴ３，Ｔ４か
らなる各分圧回路を夫々接続し、各中間の閾値電圧Ｖ_th
を提供する。ベースをコレクタに接続した各ｐｎｐトラ
ンジスタＴ１〜Ｔ４は夫々飽和領域に自己バイアスされ
ており、これらのコレクタインピーダンスは十分に高
い。

【００６９】図４（Ｂ）は閾値電圧発生回路がｎｐｎト
ランジスタの分圧回路からなる場合を示す。２入力端子
に、各ｎｐｎトランジスタＴ１，Ｔ２及びＴ３，Ｔ４か
らなる各分圧回路を夫々接続し、各中間の閾値電圧Ｖ_th
を提供する。ベースをコレクタに接続した各ｎｐｎトラ
ンジスタＴ１〜Ｔ４は夫々飽和領域に自己バイアスされ
ており、これらのコレクタインピーダンスは十分に高
い。

【００７０】なお、上記以外にも、閾値電圧発生回路に
供給する電源電圧の正／負等を考慮した様々な変形が考
えられる。また、３以上の入力端子を備え、かつ複数の
比較回路ＣＭＰを使用して３以上の入力信号の様々な比
較を行うような用途にも、本発明構成を適用できる。図
５〜図７は実施の形態によるパルス幅補償回路を説明す
る図（１）〜（３）である。

【００７１】図５（Ａ）は実施の形態によるパルス幅補
償回路の回路図である。本実施の形態では、従来のコン
パレータ回路ＣＭＰの使用に代えて、ＣＭＯＳインバー
タ回路の採用により出力信号ｖ_oのパルス幅補償を実現
している。図５（Ｂ）にその動作特性を示す。入力信号
ｖ_i＜Ａの区間では、NMOSFET Ｔ１のＶ_GS＜Ｖ_T（しき
い値電圧）であり、該Ｔ１はＯＦＦしている。一方、PM
OSFET Ｔ２はそのＶ_DS＝小により線形領域でＯＮしてい
る。次に、Ａ＜ｖ_i＜Ｄになると、まずＡ点でNMOSFET
Ｔ１が飽和領域（Ｖ_DS＝大）でＯＮに転じ、かつPMOSFE
T Ｔ２は線形領域のままでＢ点に至る。更に、このＢ点
ではPMOSFET Ｔ２が飽和領域（Ｖ_DS＝大）に転じ、同じ
く飽和領域のNMOSFET Ｔ１と共にＣ点に至る。更に、こ
のＣ点ではNMOSFEＴ１が線形領域（Ｖ_DS＝小）に転じ、
かつPMOSFET Ｔ２は飽和領域のままでＤ点に至る。そし
て、入力信号ｖ_i＞Ｄの区間では、PMOSFET Ｔ２のＶ_GS
＜Ｖ_T（しきい値電圧）であり、該Ｔ２はＯＦＦにな
る。一方、NMOSFET Ｔ１は線形領域でＯＮしている。

【００７２】かかるスイッチング動作の対称性の下で、
一般のＣＭＯＳインバータ回路では、NMOSFET Ｔ１とPM
OSFET Ｔ２の各相互コンダクタンスｇ_m1，ｇ_m2を同一と
することにより、出力信号ｖ_oの反転の閾値Ｖ_thを電源
電圧Ｖ_SSの１／２程度に選んでいる。因みに、この相互
コンダクタンスｇ_mは、Ｖ_DS一定の場合に、ｇ_m＝（ｄ
Ｉ_D／ｄＶ_GS）と定義され、これはＴ１，Ｔ２のチャネ
ル幅Ｗ₁，Ｗ₂（但し、チャネル長Ｌ＝一定の場合）に
比例し、かつチャネル長Ｌ₁，Ｌ₂（但し、チャネル幅
Ｗ＝一定の場合）に反比例する関係にある。

【００７３】本実施の形態では、NMOSFET Ｔ１とPMOSFE
T Ｔ２の各相互コンダクタンスｇ_m1，ｇ_m2を異ならせる
ことにより、出力信号ｖ_oの反転の閾値Ｖ_thを中心から
左／右にオフセットさせる。具体的に言うと、図５
（Ｂ）の区間Ａ〜Ｄにおいて、例えばｇ_m1＞ｇ_m2に選ぶ
と、Ｉ１＞Ｉ２の関係にあり、出力信号ｖ_oの反転の閾
値Ｖ_thは実質的に矢印ａの方向にシフトする。即ち、入
力信号ｖ_iの小さい値で出力信号ｖ_oは反転する。また
ｇ_m1＜ｇ_m2に選ぶと、Ｉ１＜Ｉ２の関係にあり、出力信
号ｖ_oの反転の閾値Ｖ_thは実質的に矢印ｂの方向にシフ
トする。即ち、入力信号ｖ_iの大きい値で出力信号ｖ_o
は反転する。従って、正論理又は負論理の入力信号ｖ_i
に応じて、ｇ_m1＞ｇ_m2又はｇ_m1＜ｇ_m2に選ぶことで、出
力信号ｖ_oのパルス幅を太らすことが可能となる。

【００７４】図６は図５（Ａ）のパルス幅補償回路の動
作チミングチャートで、図６（Ａ）は入力信号ｖ_iが負
論理の場合の入出力動作を示している。ｇ_m1＜ｇ_m2に選
ぶと、出力信号ｖ_oの反転の閾値Ｖ_thは中間のＶ_SS／２
よりも高い方にシフトし、これにより出力信号ｖ_oのパ
ルス幅が太る。図６（Ｂ）は入力信号ｖ_iが正論理入力
の場合の入出力動作を示している。ｇ _m1＞ｇ_m2に選ぶ
と、出力信号ｖ_oの反転の閾値Ｖ_thは中間のＶ_SS／２よ
りも低い方にシフトし、これにより出力信号ｖ_oのパル
ス幅が太る。

【００７５】なお、このようなパルス幅補償回路は、上
記の如くパルス幅を太らせるのみならず、パルス幅を細
らせることも含めた、一般のパルス整形回路として使用
できることは言うまでも無い。図７（Ａ）は他の実施の
形態によるパルス幅補償回路の回路図である。本実施の
形態では、従来のコンパレータ回路ＣＭＰの使用に代え
て、ＭＯＳインバータ回路の採用により出力信号ｖ_oの
パルス幅補償を実現している。

【００７６】なお、ここではNMOSFET Ｔ１，Ｔ２を使用
したインバータ回路を示すが、PMOSFET Ｔ１，Ｔ２を使
用しても構成出来る。NMOSFET Ｔ２のゲートはそのドレ
イン端子Ｄ又は所定の電圧源Ｖ_GGに接続されており、該
Ｔ２は抵抗負荷として働く。この場合のNMOSFET Ｔ２に
は、ゲートのバイアス方式に応じて、ピンチオフ以上、
ピンチオフ以下、更にはディプレッションモード等の各
動作モードがあるが、これらの入出力特性のトランジシ
ョンの変化の傾向は類似である。

【００７７】図７（Ｂ）にこのＭＯＳインバータ回路の
一例の入出力特性を示す。なお、NMOSFET Ｔ２はピンチ
オフ以上で動作しているとする。このＭＯＳインバータ
回路においては、λ＝ｇ_m1／ｇ_m2とすると、λ∝（Ｗ₁
／Ｗ₂）・（Ｌ₂／Ｌ₁）の関係にあり、λを大に選ぶ
と、出力信号ｖ_oの反転の閾値Ｖ_thは矢印ａの方向にシ
フトし、出力信号ｖ_oのパルス幅が太る。

【００７８】なお、上記各実施の形態によるパルス幅補
償回路は、電流増幅率の異なるバイポーラトランジスタ
を組み合わせたインバータ回路又は相補形のインバータ
回路で実現してもよい。図８は実施の形態による電流制
限回路を説明する図である。ところで、ＬＤの駆動電流
Ｉ２は光素子ＬＤやＰＤのバラツキ等により影響され、
同じ光出力を得るのに、駆動電流Ｉ２は大の場合も小の
場合もある。一方、ＬＤ駆動回路の差動対Ｔ１１，Ｔ１
２に対しては、スイッチング電流に載るリンギング等の
発生を抑制するために、その時の駆動電流Ｉ２に応じた
振幅のデータ信号Ｖ_DATA，Ｖ_XDATAを加える必要があ
る。ＬＤ駆動前段回路は、この差動対Ｔ１１，Ｔ１２に
加える最適のデータ信号Ｖ_DATA，Ｖ_XDATAを生成する。
以下、詳細にのべる。

【００７９】入力の非反転データ信号ＤＡＴＡ及び反転
データ信号ＸＤＡＴＡは、差動対をなすPMOSFET Ｔ４，
Ｔ５の各ゲートに入力する。この差動対Ｔ４，Ｔ５には
定電流Ｉ３が供給されており、この定電流Ｉ３は、ＬＤ
駆動回路の駆動電流Ｉ２を同一のＬＤ電流制御信号Ｖ
_PCNTによりNMOSFET Ｔ１，PMOSFET Ｔ２を介して所定の
比でカレントミラーしたものである。従って、差動対Ｔ
４，Ｔ５に流れる電流Ｉ３はＬＤの駆動電流Ｉ２に連動
している。

【００８０】更に、この差動対Ｔ４，Ｔ５の負荷は抵抗
Ｒ１，Ｒ２（但し、Ｒ１＝Ｒ２）であり、該差動対Ｔ
４，Ｔ５が出力する各信号は、定電流Ｉ３と抵抗Ｒ１，
Ｒ２との積で決まる電圧と、ＧＮＤ間の振幅を持った信
号（電圧圧縮された信号）である。しかし、この信号の
ＤＣレベルは低いので、更に、各信号を夫々後段のソー
スフォロア回路Ｔ９，Ｔ１０により所定分だけレベルア
ップし、データ信号Ｖ_DA _TA，Ｖ_XDATAを生成する。

【００８１】一方、電流制限回路においては、ＬＤ駆動
回路のNMOSFET Ｔ１３のドレイン電圧Ｖ_S2と電流制限回
路のNMOSFET Ｔ１３´のドレイン電圧Ｖ_S1とを、ＬＤ駆
動電流Ｉ２，ＬＤ電流制御電圧Ｖ_PCNT及びデータ信号Ｖ
_DATAの如何によらず、常にＶ _S2＝Ｖ_S1となる様にした
い。こうすれば、NMOSFET Ｔ１３に特性を揃えたNMOSFE
T Ｔ１３´には、Ｖ_PCNT＝共通、及びＶ_S2＝Ｖ_S1の条件
により、ＬＤ駆動電流Ｉ２に比例した電流Ｉ１（例えば
Ｉ１＝Ｉ２／１００）が流れるからである。

【００８２】そこで、上記Ｖ_S2＝Ｖ_S1の条件を実現する
ために、ＬＤ駆動前段回路及びＬＤ駆動回路の中の必要
な回路構成を電流制限回路内に模写する。具体的に言う
と、NMOSFET Ｔ１３´とPMOSFET Ｔ１５との間に、NMOS
FET Ｔ１２相当のNMOSFET Ｔ１２´を挿入する。更に、
このNMOSFET Ｔ１２´の動作状態をNMOSFET Ｔ１２と同
一にするために、ＬＤ駆動前段回路内のＴ３，Ｔ５，Ｒ
２に対応して電流制限回路内にＴ３´Ｔ５´，Ｒ２を設
け、これに電流Ｉ３をカレントミラーする。また、ＬＤ
駆動前段回路内のＴ７，Ｔ９に対応して電流制限回路内
にＴ７´Ｔ９´を設け、これにＴ６の定電流をカレント
ミラーする。なお、PMOSFET Ｔ５´は常にＯＮとされて
おり、その抵抗Ｒ２で生成されたデータ信号Ｖ_DATAのＨ
ＩＧＨレベルに相当する直流電圧をNMOSFET Ｔ１２´の
ゲートに入力している。

【００８３】以上により、Ｖ_S2＝Ｖ_S1の関係となり、NM
OSFEＴ１３´の電流Ｉ１には常にＬＤ駆動電流Ｉ２が正
確に反映される。この電流Ｉ１をNMOSFEＴ１５を介して
PMOSFET Ｔ１４にカレントミラーし、得られた電流Ｉ４
と定電流源ＣＣＳの定電流Ｉ _CONSTとを比較する。そし
て、その大／小の比較に応じて電流制限信号Ｖ_LIMITを
生成する。従って、上記の如くカレントミラー誤差が有
効に抑えられ、電源や温度変動等によるＬＤ駆動電流制
限値Ｖ_LIMITのバラツキを有効に抑えることができる。

【００８４】図９は実施の形態によるバイパス回路を説
明する図である。フリップフロップ回路ＦＦは、入力の
データ信号ＤＡＴＡをクロック信号ＣＬＫによりリタイ
ミングし、クロック周期を単位とするようなデータ信号
ＦＤＡＴＡにタイミング整形する。即ち、パルス幅の変
動やジッタを押さえる。セレクタＳＥＬは外部のモード
選択信号ＭＯＤＥに従い入力のデータ信号ＤＡＴＡと整
形されたデータ信号ＦＤＡＴＡとを切り替える。通常時
は、モード選択信号ＭＯＤＥ＝１となし、ＦＦ出力のデ
ータ信号ＦＤＡＴＡでＬＤ駆動回路ＤＲＶを駆動する。
また、ＬＤ駆動回路の動作試験時（直流試験時）には、
モード選択信号ＭＯＤＥ＝０となし、入力のデータ信号
ＤＡＴＡでＬＤ駆動回路ＤＲＶを直接に駆動する。この
直流試験用のデータ信号ＤＡＴＡは、単にデータ入力端
子に適当な直流レベル（論理１／０等）を加えるだけで
得られ、従来のようにクロック入力端子にクロック信号
ＣＬＫを入力する必要は無い。従って、この種の動作試
験の時間、工数を大幅に短縮できる。

【００８５】図１０、図１１は実施の形態による節電制
御回路を説明する図（１），（２）である。図１０
（Ａ）は実施の形態による節電制御回路の回路図、図１
０（Ｂ）はその動作タイミングチャートである。入力の
データ信号Ｖ_D，Ｖ_XD（電圧圧縮信号）はＬＤ駆動回路
の差動対Ｔ１１，１２の各ゲートに加えられる。一方、
節電制御回路において、入力の節電制御信号ＳＡＶＥは
ＬＤ駆動回路の非送信時には「１」（ＨＩＧＨレベル）
にある。これにより容量Ｃが充電されていて、NMOSFET
Ｔ１，Ｔ２は共にＯＮ（Ｖ_D，Ｖ _XDをＧＮＤに短絡）し
ている。これによりＬＤ駆動回路の差動対Ｔ１１，Ｔ１
２は共にＯＦＦし、こうしてＬＤ駆動電流の節電が図ら
れる。

【００８６】次にデータ送信時になると、入力の節電制
御信号ＳＡＶＥは「１」から「０」（ＬＯＷレベル）に
変わる。本実施の形態では、NMOSFET Ｔ１，Ｔ２の前段
に節電制御信号ＳＡＶＥの立ち上がり部分及び立ち下が
り部分をなまらせるための波形整形回路（例えば、ＲＣ
ローパスフィルタ）が設けられている。その結果、容量
Ｃは抵抗Ｒを介して比較的緩やかに放電し、これにより
NMOSFET Ｔ１，Ｔ２をソフトＯＦＦする。この場合のNM
OSFET Ｔ１，Ｔ２の各ドレイン電圧は緩やかに上昇する
（開放される）ので、差動対Ｔ１１，１２の各ゲート容
量Ｃ_Gを介して負荷抵抗ＲＬやＬＤにハザード電流が流
れるのを有効に阻止できる。入力の節電制御信号ＳＡＶ
Ｅが「０」から「１」に変わる時も同様である。

【００８７】図１１（Ａ）は他の実施の形態による節電
制御回路の回路図で、図１１（Ｂ）はその動作タイミン
グチャートである。図１１（Ａ）において、この節電制
御回路は、NMOSFET Ｔ１，Ｔ２の前段に、入力の節電制
御信号ＳＡＶＥの波形をなまらせるための積分容量Ｃ
と、これを第１の定電流Ｉ１で放電するための電流源NM
OSFET Ｔ３と、この電流源NMOSFET Ｔ３をＯＮ／ＯＦＦ
制御するためのスイッチ回路Ｓ１と、前記積分容量Ｃを
第２の定電流Ｉ２で充電するための電流源PMOSFET Ｔ４
と、この電流源PMOSFET Ｔ４をＯＮ／ＯＦＦ制御するた
めのスイッチ回路Ｓ２とを備える。

【００８８】節電制御信号ＳＡＶＥが「１」から「０」
に変化すると、スイッチ回路Ｓ１はＶ_GG1（＞ＧＮＤ）
の側に接続し、NMOSFET Ｔ３に定電流Ｉ１が流れる。一
方、スイッチ回路Ｓ２は電源Ｖ_SSの側に接続し、PMOSFE
T Ｔ４はＯＦＦする。これにより容量Ｃは定電流Ｉ１に
より緩やかに放電され、NMOSFET Ｔ１，Ｔ２の出力は緩
やかに上昇する。

【００８９】次に、節電制御信号ＳＡＶＥが「０」から
「１」に変化すると、スイッチ回路Ｓ１はＧＮＤの側に
接続し、NMOSFET Ｔ３はＯＦＦする。一方、スイッチ回
路Ｓ２はＶ_GG2（＜Ｖ_SS）の側に接続し、PMOSFET Ｔ４
に定電流Ｉ２が流れる。これにより容量Ｃは定電流Ｉ２
により緩やかに充電され、NMOSFET Ｔ１，Ｔ２の出力は
緩やかに下降する。

【００９０】好ましくは、Ｉ１≠Ｉ２に選ぶことで、節
電制御信号ＳＡＶＥの立ち上がり部分と立ち下がり部分
の各トランジション時間を独立して調整することが出来
る。また、ＬＤ駆動回路の特性（ゲート容量Ｃ_G）を考
慮した各最小の時間幅でNMOSFET Ｔ１，Ｔ２の出力を変
化させ、ハザードの発生を有効に抑制する。また、この
節電制御回路（フィルタ回路）は抵抗を使用していない
ので、トランジション時間にバラツキが無く、精度の高
い立ち上がり時間及び立ち下がり時間を得ることが出来
る。

【００９１】図１２〜図１７は実施の形態によるボトム
検出回路を説明する図（１）〜（６）である。図１２は
実施の形態によるボトム検出回路の回路図である。この
ボトム検出回路の基本的な部分は図３２に示す従来のも
のと同様でよい。本実施の形態では、これに補助充電電
流発生回路が付加されている。

【００９２】補助充電電流発生回路は、差動ＡＭＰ２
（又は比較回路ＣＭＰでも良い）と、その出力にゲート
が接続されたNMOSFET Ｔ２とから成る。NMOSFET Ｔ２の
ソースをアースＧＮＤに接続し、かつそのドレインを抵
抗Ｒ２を介してNMOSFET Ｔ１のドレイン（Ａ点）に接続
する。更に、差動ＡＭＰ２の反転入力側（−）に入力信
号ＩＮを入力し、その非反転入力側（＋）をNMOSFET Ｔ
２のドレインに接続する。そして、NMOSFET Ｔ２のドレ
インから出力信号ＯＵＴを取り出している。

【００９３】図１３はボトム検出回路の動作タイミング
チャートである。図１３（Ａ）において、入力信号ＩＮ
がＬＯＷレベルになると、NMOSFET Ｔ１は従来と同様に
入力信号ＩＮの瞬時的なボトム検出を行えないため、入
力信号ＩＮとＡ点の電圧ＯＵＴ´との間にある電位差が
生じる。図１３（Ｂ）において、この電位差により差動
ＡＭＰ２の出力はＨＩＧＨレベルとなり、NMOSFET Ｔ２
がＯＮし、抵抗Ｒ２を介して容量Ｃから補助電流を引き
込む。この抵抗Ｒ２の値を適当に選ぶことで、容量Ｃの
電荷がオーバシュートせずに、最短の時間でボトム値ま
で放電するように設定できる。

【００９４】図１３（Ｃ）において、上記NMOSFET Ｔ１
の放電電流Ｉ１とNMOSFET Ｔ２の補助放電電流Ｉ２とに
より、出力信号ＯＵＴは速やかにか低下し、入力信号Ｉ
Ｎの瞬時的なボトム検出が行える。そして、出力信号Ｏ
ＵＴ（Ａ点の電圧ＯＵＴ´）が入力信号ＩＮのボトム値
と等しくなると、差動ＡＭＰ１，２の各出力は夫々低下
し、この各出力がNMOSFETＴ１，Ｔ２のしきい値電圧Ｖ
_T以下となるように設定することで、NMOSFET Ｔ１，Ｔ
２はＯＦＦする。従って、出力信号ＯＵＴ（Ａ点の電圧
ＯＵＴ´）は入力信号ＩＮのボトム値に保持される。そ
の後、入力信号ＩＮがＨＩＧＨレベルになても、差動Ａ
ＭＰ１，２の出力は共にＬＯＷレベルとなりNMOSFET
Ｔ，Ｔ２はＯＦＦの状態を保つ。

【００９５】以上により、ボトム検出時は充電電流（こ
の例では放電電流）を増大させることになるが、補助充
電電流発生回路が電圧比較器として動作するために、従
来問題であった放電時間が小さくなることや、ボトム検
出時の行き過ぎ等は発生せずに、良好なボトム検出動作
が可能となる。なお、容量Ｃに充電するための抵抗Ｒ１
はＭＯＳＦＥＴで構成しても良い。また容量Ｃの一端は
アースＧＮＤに代えて、電源Ｖ_DD側に接続しても良い。
このことは以下の他の実施の形態でも同様である。

【００９６】図１４（Ａ）は他の実施の形態によるボト
ム検出回路の回路図である。ここでは、ボトム検出回路
の側が、差動ＡＭＰ１と、その出力にゲートが接続され
たPMOSFET Ｔ１とから成っており、かつ差動ＡＭＰ１の
非反転入力側（＋）を入力信号ＩＮに接続し、かつその
反転入力側（−）はPMOSFET Ｔ１のソースに接続されて
いる。補助充電電流発生回路は図１２と同一である。か
かる組み合わせでも上記と同様に瞬時のボトム検出が行
える。

【００９７】図１４（Ｂ）は更に他の実施の形態による
ボトム検出回路の回路図である。ここでは、補助充電電
流発生回路の側が、差動ＡＭＰ２と、その出力にゲート
が接続されたPMOSFET Ｔ２とから成っており、かつ差動
ＡＭＰ２の非反転入力側（＋）を入力信号ＩＮに接続
し、かつその反転入力側（−）はPMOSFET Ｔ２のソース
に接続されている。ボトム検出回路の側は図１２と同一
である。かかる組み合わせでも上記と同様に瞬時のボト
ム検出が行える。

【００９８】図１５（Ａ）は更に他の実施の形態による
ボトム検出回路の回路図である。ここでは、図１４
（Ａ）のボトム検出回路と、図１４（Ｂ）の補助充電電
流発生回路とを組み合わせた構成になっている。かかる
組み合わせでも上記と同様に瞬時のボトム検出が行え
る。図１５（Ｂ）は更に他の実施の形態によるボトム検
出回路の回路図である。

【００９９】ここでは、補助充電電流発生回路の側が、
これまでの MOSFET Ｔ２に代えて、ダイオードＤ１を図
示の如く接続した構成となっている。補助充電電流発生
回路において、ＩＮ＜ＯＵＴの時は、差動ＡＭＰ２の出
力はＬＯＷレベルとなり、ダイオードＤ１に補助電流Ｉ
２が流れ、容量Ｃの放電を補助する。またＩＮ≧ＯＵＴ
になると、差動ＡＭＰ２の出力はＨＩＧＨレベルとな
り、ダイオードＤ１はＯＦＦする。このダイオードＤ１
としては、後述の図１６（Ｂ）に示す何れのものを使用
しても良い。かかる構成でも上記と同様に瞬時のボトム
検出が行える。

【０１００】図１６（Ａ）は更に他の実施の形態による
ボトム検出回路の回路図である。ここでは、図１４
（Ａ）のボトム検出回路と、図１５（Ｂ）のダイオード
Ｄ１を使用した補助充電電流発生回路とを組み合わせた
構成になっている。かかる組み合わせでも上記と同様に
瞬時のボトム検出が行える。図１６（Ｂ）はダイオード
Ｄ１の様々なタイプを示している。

【０１０１】図１６（Ｂ）において、（ａ）は通常のｐ
ｎ接合型のダイオードである。（ｂ）はNMOSFET を用い
たｐｎ接合型のダイオードである。NMOSFET では、ｐ型
基板中にｎ型のソースとドレインとが形成され、絶縁皮
膜を介したゲートに正の電位を加えることでソースとド
レイン間にｎチャネルが形成される。しかるに、図示の
如く、ゲートとドレインを短絡（共通に）し、かつこれ
にｐ型基板を短絡（共通に）すると、もはやNMOSFET と
しての機能は失われ、ｎ型ソースとｐ型基板（即ち、ド
レイン端子）との間に通常のｐｎ接合が形成される。こ
の部分をｐｎ接合型のダイオードとして使用する。

【０１０２】（ｃ）はNMOSFET を用いたチャネル形成型
のダイオードである。図示の如く、NMOSFET のゲートと
ドレインを短絡（共通に）すると、ｖ_S＜ｖ _G（＝
ｖ_D）の場合はｐ型基板中にｎチャネルが形成されて自
乗特性のドレイン電流が流れるが、ｖ_S＞ｖ_G（＝
ｖ_D）になるとｎチャネルが形成されず、NMOSFET はＯ
ＦＦする。このようなダイオードに類似の動作特性をダ
イオードとして利用している。

【０１０３】同様にして、（ｄ）はPMOSFET を用いたＰ
Ｎ接合型のダイオード、（ｅ）はPMOSFET のゲートとド
レインが共通であるチャネル形成型のダイオードであ
る。図１７（Ａ）は更に他の実施の形態によるボトム検
出回路の回路図である。ここでは、補助充電電流発生回
路の側が、上記の MOSFET Ｔ２に代えて、ｎｐｎトラン
ジスタＴ２を図示の如く接続した構成になっている。

【０１０４】補助充電電流発生回路において、ＩＮ＜Ｏ
ＵＴの時は、差動ＡＭＰ２の出力はＨＩＧＨレベルとな
り、ｎｐｎトランジスタＴ２に補助電流Ｉ２が流れ、容
量Ｃの放電を補助する。またＩＮ≧ＯＵＴになると、差
動ＡＭＰ２の出力はＬＯＷレベルとなり、ｎｐｎトラン
ジスタＴ２はＯＦＦする。図１７（Ｂ）は更に他の実施
の形態によるボトム検出回路の回路図である。

【０１０５】ここでは、補助充電電流発生回路の側が、
上記のｎｐｎトランジスタＴ２に代えて、ｐｎｐトラン
ジスタＴ２を図示の如く接続した構成になっている。補
助充電電流発生回路において、ＩＮ＜ＯＵＴの時は、差
動ＡＭＰ２の出力はＬＯＷレベルとなり、ｐｎｐトラン
ジスタＴ２に補助電流Ｉ２が流れ、容量Ｃの放電を補助
する。またＩＮ≧ＯＵＴになると、差動ＡＭＰ２の出力
はＨＩＧＨレベルとなり、ｐｎｐトランジスタＴ２はＯ
ＦＦする。

【０１０６】図１８は実施の形態によるバースト間保持
回路を説明する図である。図１８（Ａ）は実施の形態に
よるバースト間保持回路の回路図である。このＡＰＣ出
力段回路は、従来のバースト間保持用の外付け抵抗Ｒ１
（１０ＭΩ程度）の代わりに、NMOSFET Ｔ５と抵抗Ｒ２
（５００ＫΩ程度）とを直列接続したバースト間保持回
路をＬＳＩの内部に構成している。なお、容量Ｃ１は外
付けである。

【０１０７】送／受切替信号Ｔ／Ｒ＝１（バースト送
信）の時は、NMOSFET Ｔ５がＯＮし、容量Ｃ１の電荷は
抵抗Ｒ２を介して放電可能となる。即ち、容量Ｃ１と抵
抗Ｒ２とにより決まるループゲインでＬＤの光出力一定
（ＡＰＣ）制御が行われる。一方、送／受切替信号Ｔ／
Ｒ＝０（受信）の区間は、NMOSFET Ｔ５がＯＦＦするの
で、前回のＡＰＣ制御により容量Ｃ１にチャージされた
電荷は放電せず、よってそのＬＤ電流制御信号Ｖ_PCNTは
そのまま保持される。この場合に、NMOSFETＴ５のＯＦ
Ｆ時のチャネルインピーダンスは非常に大きいので、Ｌ
Ｄ電流制御信号Ｖ_PCNTは、バースト送信の周期によらず
夫々の電圧に保持される。

【０１０８】図１８（Ｂ）は他の実施の形態によるバー
スト間保持回路の回路図である。ここでは、図１８
（Ａ）のバースト間保持回路のNMOSFET Ｔ５に代えて、
PMOSFET Ｔ５を使用すると共に、そのゲート回路にはイ
ンバータ回路Ｉを挿入している。その動作は図１８
（Ａ）と同様に考えられる。図１９，図２０は実施の形
態によるＡＰＣ初期電圧発生回路（ＶＴＨ発生回路）を
説明する図（１），（２）である。

【０１０９】図１９（Ａ）は実施の形態によるＶＴＨ発
生回路の回路図である。ＶＴＨ発生回路は、定電流Ｉ
_CONSTを供給する定電流源回路ＣＣＳと、ダイオード接
続されたNMOSFET Ｔ６との直列回路とから成っており、
このNMOSFET Ｔ６に所定の定電流Ｉ_CONSTを流すこと
で、該NMOSFET Ｔ６のゲート（ドレイン）にＡＰＣ用の
初期電圧ＶＴＨを生成している。更に、ＬＤ駆動電流制
御信号Ｖ_PCON _Tの端子とNMOSFET Ｔ６のゲート間をスイ
ッチング用のNMOSFET Ｔ７で接続し、このNMOSFET Ｔ７
のゲートをシャットダウン信号ＳＤの反転信号により制
御する。なお、この例の抵抗Ｒ１は従来と同様に外付け
の場合を示している。

【０１１０】図２０にこのＶＴＨ発生回路の動作タイミ
ングチャートを示す。シャットダウン信号ＳＤは、電源
投入から送信データ発生までの間はＬＯＷレベルであ
り、その反転出力によりNMOSFET Ｔ７はＯＮし、この区
間に容量Ｃ１のＶ_PCONTはＶＴＨに初期化される。この
初期化電圧ＶＴＨは、予めＬＤにそのしきい値電流Ｉ_T
よりも僅かに少ない電流を流すような電圧である。

【０１１１】次に、送信データが入力されると、シャッ
トダウン信号ＳＤはＨＩＧＨレベルになり、これにより
NMOSFET Ｔ７はＯＦＦし、容量Ｃ１はＡＰＣ充電電流Ｉ
_APCの制御下に置かれる。この時、Ｖ_PCNTは既にＶＴＨ
に初期化されているので、高速なＡＰＣの立ち上げが可
能となる。図１９（Ｂ）は他の実施の形態によるＶＴＨ
発生回路の回路図である。

【０１１２】ここでは、図１９（Ａ）のスイッチング用
のNMOSFET Ｔ７を、スイッチング用のPMOSFET Ｔ７に代
え、かつインバータ回路Ｉを削除している。動作は図１
９（Ａ）の場合と同様に考えられる。図２１〜図２４は
実施の形態によるＡＰＣ出力回路を説明する図（１）〜
（４）である。

【０１１３】図２１（Ａ）は実施の形態によるＡＰＣ出
力回路の回路図である。このＡＰＣ出力回路は、図１８
（Ａ）のバースト間保持回路（NMOSFET Ｔ５と抵抗Ｒ
２）と、図１９（Ａ）のＶＴＨ発生回路とを組み合わせ
た構成になっている。これにより、図１８（Ａ）のバー
スト間保持機能と、図１９（Ａ）の高速なＡＰＣの立ち
上げ機能とを兼ね備えることになる。

【０１１４】図２１（Ｂ）は他の実施の形態によるＡＰ
Ｃ出力回路の回路図である。このＡＰＣ出力回路は、図
１８（Ｂ）のバースト間保持回路（PMOSFET Ｔ５と抵抗
Ｒ２）と、図１９（Ａ）のＶＴＨ発生回路とを組み合わ
せた構成になっている。これにより、図１８（Ｂ）のバ
ースト間保持機能と、図１９（Ａ）の高速なＡＰＣの立
ち上げ機能とを兼ね備えることになる。

【０１１５】図２２（Ａ）は更に他の実施の形態による
ＡＰＣ出力回路の回路図である。このＡＰＣ出力回路
は、図１８（Ａ）のバースト間保持回路（NMOSFET Ｔ５
と抵抗Ｒ２）と、図１９（Ｂ）のＶＴＨ発生回路とを組
み合わせた構成になっている。これにより、図１８
（Ａ）のバースト間保持機能と、図１９（Ｂ）の高速な
ＡＰＣの立ち上げ機能とを兼ね備えることになる。

【０１１６】図２２（Ｂ）は更に他の実施の形態による
ＡＰＣ出力回路の回路図である。このＡＰＣ出力回路
は、図１８（Ｂ）のバースト間保持回路（PMOSFET Ｔ５
と抵抗Ｒ２）と、図１９（Ｂ）のＶＴＨ発生回路とを組
み合わせた構成になっている。これにより、図１８
（Ｂ）のバースト間保持機能と、図１９（Ｂ）の高速な
ＡＰＣの立ち上げ機能とを兼ね備えることになる。

【０１１７】図２３（Ａ）は更に他の実施の形態による
ＡＰＣ出力回路の回路図である。このＡＰＣ出力回路
は、図１８（Ａ）のバースト間保持回路であるNMOSFET
Ｔ５と抵抗Ｒ２とから成る放電回路を、図示の如く、Ｖ
_PCONTの端子とNMOSFET Ｔ６のゲートとの間に接続した
構成を備える。これにより、バースト送信時における容
量Ｃ１は、これまでのア−スＧＮＤに代えて、ＡＰＣの
初期化電圧ＶＴＨに向けて放電される事になるが、こう
すると抵抗Ｒ２の両端の電位差が小さくなるため、ルー
プゲインを同じ時定数とする場合でも、小さな値の抵抗
Ｒ２を使用できる利点がある。

【０１１８】図２３（Ｂ）は更に他の実施の形態による
ＡＰＣ出力回路の回路図である。このＡＰＣ出力回路
は、図１８（Ｂ）のバースト間保持回路であるPMOSFET
Ｔ５と抵抗Ｒ２とから成る放電回路を、図示の如く、Ｖ
_PCONTの端子とNMOSFET Ｔ６のゲートとの間に接続した
構成を備える。動作は図２３（Ａ）の場合と同様に考え
られる。

【０１１９】図２４（Ａ）は更に他の実施の形態による
ＡＰＣ出力回路の回路図である。このＡＰＣ出力回路
は、図２３（Ａ）のスイッチング用のNMOSFET Ｔ７をPM
OSFET Ｔ７に代え、かつインバータ回路Ｉを削除した構
成を備える。図２４（Ｂ）は更に他の実施の形態による
ＡＰＣ出力回路の回路図である。このＡＰＣ出力回路
は、図２３（Ｂ）のスイッチング用のNMOSFET Ｔ７をPM
OSFET Ｔ７に代え、かつインバータ回路Ｉを削除した構
成を備える。

【０１２０】図２５は実施の形態による光出力断アラー
ム回路を説明する図で、図２５（Ａ）はその回路図であ
る。この光出力断アラーム回路は、基本的には、ＰＤの
モニタ信号を電圧信号に変換するモニタ光電変換回路Ｉ
ＶＭＯＮと、そのピーク値ＭＯＮＨを検出するピーク検
出回路と、所定の閾値電圧Ｖ_thを発生するＶ_th発生回路
と、ＭＯＮＨとＶ_thの比較を行う比較回路ＣＭＰとによ
り構成される。比較回路ＣＭＰは、ＭＯＮＨ≧Ｖ_thの場
合はアラーム信号ＳＡＬＭ＝０を出力し、ＭＯＮＨ＜Ｖ
_thになると、ＳＡＬＭ＝１（アラーム）を出力する。

【０１２１】この場合に、ＩＶＭＯＮの電流一電圧変換
利得を上げ、モニタ信号の振幅を大きくする。これによ
り光出力ピーク検出信号ＭＯＮＨの振幅（感度）が大き
くなる。一方、Ｖｔｈ発生回路は、所定の閾値Ｖ_thを発
生するような簡単な回路構成とする。例えば抵抗負荷に
定電流を加えることで所定の閾値電圧Ｖ_thを発生する。
以上の関係により、例えばＶ_th発生回路で生じるオフセ
ット等により閾値電圧Ｖ_thが多少ずれても、モニタ信号
の信号振幅を大きくしているので、ＭＯＮＨにに対する
Ｖ_thのずれの割合は小さくなる。従って、アラーム発出
レベルのずれも小さくなる。

【０１２２】本実施の形態による基本的な構成は上記の
もので良いが、好ましくは、比較回路ＣＭＰにヒステリ
ス特性を持たせる。一般に、信号ＭＯＮＨの雑音成分は
５０ｍＶ程度なので、この場合の閾値電圧Ｖ_th´として
は、Ｈ＝｛５ｋΩ／（２００ｋΩ ＋５ｋΩ）｝×３．３
Ｖ ≒ ８０ｍＶ程度のヒステリス特性を持たせる。

【０１２３】図２５（Ｂ）にヒステリス特性を有する光
出力断検出の動作タイミングチャートを示す。図示の如
く、ＬＤの劣化等により、信号ＭＯＮＨの電位が徐々に
低下し、一旦ＭＯＮＨ＜Ｖ_th´になると、ＳＡＬＭ＝１
（ＨＩＧＨレベル）になる。この場合に、上記ヒステリ
ス特性により、Ｖ_th´の電位は８０ｍＶ上がるので、雑
音によるＭＯＮＨの電位が再びＶ_th´よりも高くなるこ
とはない。従って、光出力断アラーム信号ＳＡＬＭのバ
タツキを防止できる。

【０１２４】また好ましくは、モニタ光電変換回路ＩＶ
ＭＯＮの後段に雑音除去用のローパスフィルタを挿入す
る。これにより信号ＭＯＮＨの雑音が減衰し、ＭＯＮＨ
の検出誤差が小さくなる。なお、上記各実施の形態で
は、近年のこの種のＬＳＩのＣＭＯＳ集積化の傾向に従
い、ＭＯＳＦＥＴによる回路構成を中心に述べたが、本
発明思想は、他のジャンクションＦＥＴや、バイポーラ
トランジスタを使用しても実現できることは言うまでも
無い。また、ＬＳＩに限らず、各回路をディスクリート
で構成してもよい。

【０１２５】また、上記各実施の形態では、ＬＤ駆動装
置への適用例を述べたが、本発明は、発光ダイオード、
その他の発光素子の駆動にも適用できる。また、上記各
実施の形態による入力インタフェース回路、パルス幅補
償回路、バイパス回路、節電制御回路、ボトム検出回路
（ピーク検出回路）、バースト間保持回路、初期電圧発
生回路、光出力断アラーム回路等に含まれる各発明思想
は、発光素子駆動装置に限らず、他の様々な通信装置や
電子機器等に適用できることは言うまでも無い。

【０１２６】また、上記本発明に好適なる複数の実施の
形態を述べたが、本発明思想を逸脱しない範囲内で、構
成、制御、及びこれらの組合せの様々な変更が行えるこ
とは言うまでも無い。

【０１２７】

【発明の効果】以上述べた如く本発明によれば、一層の
低コスト化、低消費電力化が図れると共に、動作信頼性
の高い発光素子駆動装置を提供でき、光通信の普及に寄
与するところが大きい。

【図面の簡単な説明】

【図１】図１は実施の形態によるＬＤ駆動装置の概略構
成を示す図である。

【図２】図２は実施の形態による入力インタフェース回
路を説明する（１）である。

【図３】図３は実施の形態による入力インタフェース回
路を説明する（２）である。

【図４】図４は実施の形態による入力インタフェース回
路を説明する（３）である。

【図５】図５は実施の形態によるパルス幅補償回路を説
明する図（１）である。

【図６】図６は実施の形態によるパルス幅補償回路を説
明する図（２）である。

【図７】図７は実施の形態によるパルス幅補償回路を説
明する図（３）である。

【図８】図８は実施の形態による電流制限回路を説明す
る図である。

【図９】図９は実施の形態によるバイパス回路を説明す
る図である。

【図１０】図１０は実施の形態による節電制御回路を説
明する図（１）である。

【図１１】図１１は実施の形態による節電制御回路を説
明する図（２）である。

【図１２】図１２は実施の形態によるボトム検出回路を
説明する図（１）である。

【図１３】図１３は実施の形態によるボトム検出回路を
説明する図（２）である。

【図１４】図１４は実施の形態によるボトム検出回路を
説明する図（３）である。

【図１５】図１５は実施の形態によるボトム検出回路を
説明する図（４）である。

【図１６】図１６は実施の形態によるボトム検出回路を
説明する図（５）である。

【図１７】図１７は実施の形態によるボトム検出回路を
説明する図（６）である。

【図１８】図１８は実施の形態によるバースト間保持回
路を説明する図である。

【図１９】図１９は実施の形態によるＡＰＣ初期電圧発
生回路（ＶＴＨ発生回路）を説明する図（１）である。

【図２０】図２０は実施の形態によるＡＰＣ初期電圧発
生回路（ＶＴＨ発生回路）を説明する図（２）である。

【図２１】図２１は実施の形態によるＡＰＣ出力回路を
説明する図（１）である。

【図２２】図２２は実施の形態によるＡＰＣ出力回路を
説明する図（２）である。

【図２３】図２３は実施の形態によるＡＰＣ出力回路を
説明する図（３）である。

【図２４】図２４は実施の形態によるＡＰＣ出力回路を
説明する図（４）である。

【図２５】図２５は実施の形態による光出力断アラーム
回路を説明する図である。

【図２６】図２６は従来のＬＤ駆動装置の概略構成を示
す図である。

【図２７】図２７は従来の入力インタフェース回路を説
明する図である。

【図２８】図２８は従来のパルス幅補償回路を説明する
図である。

【図２９】図２９は従来の電流制限機能付ＬＤ駆動回路
を説明する図である。

【図３０】図３０は従来のＬＤ駆動回路の駆動方式を説
明する図である。

【図３１】図３１は従来の節電制御回路を説明する図あ
る。

【図３２】図３２は従来のボトム検出回路を説明する図
（１）である。

【図３３】図３３は従来のボトム検出回路を説明する図
（２）である。

【図３４】図３４は従来のＡＰＣ出力段回路を説明する
図（１）である。

【図３５】図３５は従来のＡＰＣ出力段回路を説明する
図（２）である。

【図３６】図３６は従来の光出力断アラーム回路を説明
する図である。

【符号の説明】

１０主信号部１１入力インタフェース回路１２フリップフロップ回路１３セレクタ１４信号検出回路１５節電制御回路１６パルス幅補償回路１７ＬＤ駆動前段回路１８ＬＤ駆動回路２０ＡＰＣ部２１基準信号生成回路２２Ｉ／Ｖ変換回路２３自動光出力制御（ＡＰＣ）回路２４ＶＴＨ発生回路２５バースト間保持回路２６光出力アラーム回路２７電流制限回路１００ＬＤ駆動ＬＳＩＬＤレーザダイオードＰＤフォトダイオードＶ_PCNT ＬＤ電流制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者三木誠北海道札幌市中央区北一条西２丁目１番地富士通北海道ディジタル・テクノロジ株式会社内 (72)発明者安田秀一北海道札幌市中央区北一条西２丁目１番地富士通北海道ディジタル・テクノロジ株式会社内 (72)発明者松山哲北海道札幌市中央区北一条西２丁目１番地富士通北海道ディジタル・テクノロジ株式会社内 (72)発明者村上典生北海道札幌市中央区北一条西２丁目１番地富士通北海道ディジタル・テクノロジ株式会社内 (72)発明者金坂洋起神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者赤沢幸雄東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内 (72)発明者石原昇東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内 (72)発明者中村誠東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】発光素子と、その駆動回路と、該発光素
子の光出力一定制御を行う制御回路とを備える発光素子
駆動装置において、データ信号を入力する入力インタフェース回路を備え、該入力インタフェース回路は、複数の入力端子と、各入
力端子に接続したインピーダンスの高い閾値電圧発生回
路と、各入力端子のデータ信号を比較する比較回路とを
備えることを特徴とする発光素子駆動装置。
【請求項２】閾値電圧発生回路は、抵抗素子の分圧回
路よりなることを特徴とする請求項１の発光素子駆動装
置。
【請求項３】閾値電圧発生回路は、ＦＥＴを自己バイ
アスした分圧回路よりなることを特徴とする請求項１の
発光素子駆動装置。
【請求項４】閾値電圧発生回路は、バイポーラトラン
ジスタを自己バイアスした分圧回路よりなることを特徴
とする請求項１の発光素子駆動装置。
【請求項５】発光素子と、その駆動回路と、該発光素
子の光出力一定制御を行う制御回路とを備える発光素子
駆動装置において、データ信号のパルス幅を整形するパルス幅補償回路を備
え、該パルス幅補償回路は、相互コンダクタンスの異なるＦ
ＥＴを相補接続したインバータ回路よりなることを特徴
とする発光素子駆動装置。
【請求項６】発光素子と、その駆動回路と、該発光素
子の光出力一定制御を行う制御回路とを備える発光素子
駆動装置において、データ信号のパルス幅を整形するパルス幅補償回路を備
え、該パルス幅補償回路は、相互コンダクタンスの異なるＦ
ＥＴの一方を抵抗負荷となし、他方を反転増幅回路とす
るインバータ回路よりなることを特徴とする発光素子駆
動装置。
【請求項７】発光素子と、その駆動回路と、該発光素
子の光出力一定制御を行う制御回路とを備える発光素子
駆動装置において、データ信号のパルス幅を整形するパルス幅補償回路を備
え、該パルス幅補償回路は、電流増幅率の異なるバイポーラ
トランジスタを相補接続したインバータ回路よりなるこ
とを特徴とする発光素子駆動装置。
【請求項８】発光素子と、その駆動回路と、該発光素
子の光出力一定制御を行う制御回路とを備える発光素子
駆動装置において、データ信号のパルス幅を整形するパルス幅補償回路を備
え、該パルス幅補償回路は、電流増幅率の異なるバイポーラ
トランジスタの一方を抵抗負荷となし、他方を反転増幅
回路とするインバータ回路よりなることを特徴とする発
光素子駆動装置。
【請求項９】発光素子と、その駆動回路と、該発光素
子の光出力一定制御を行う制御回路とを備える発光素子
駆動装置において、発光素子を駆動する定電流源回路及び該電流をスイッチ
する差動対を有する駆動回路と、前記差動対に入力するデータ信号の振幅調整及び又はレ
ベル変換を行う前段回路と、前記駆動回路の発光素子駆動電流をモニタして該駆動電
流が所定以上とならない様に前記定電流源回路に加える
駆動信号に対して制限を加える電流制限回路とを備え、該電流制限回路は、前記前段回路及び駆動回路の少なく
とも一方のデータ信号の流れに関連する部分を模写した
回路構成を備えると共に、これらに前記前段回路及び駆
動回路の必要な各動作電流を所定割合でカレントミラー
してこれらを同一条件下で動作させ、前記駆動回路の発
光素子駆動電流をモニタすることを特徴とする発光素子
駆動装置。
【請求項１０】発光素子と、その駆動回路と、該発光
素子の光出力一定制御を行う制御回路とを備える発光素
子駆動装置において、入力のデータ信号を所定のクロック信号によりリタイミ
ングするフリップフロップ回路と、外部制御により入力のデータ信号とフリップフロップ回
路の出力信号の何れかを選択出力する選択回路とを備
え、該選択回路の出力信号により駆動回路を駆動するように
構成したことを特徴とする発光素子駆動装置。
【請求項１１】発光素子と、その駆動回路と、該発光
素子の光出力一定制御を行う制御回路とを備える発光素
子駆動装置において、発光素子を駆動する定電流源回路及び該電流をスイッチ
する差動対を有する駆動回路と、所定の制御信号により前記差動対に加える各データ信号
を該差動対の遮断域にクランプする節電制御回路とを備
え、該節電制御回路は、クランプ信号をなまらせるためのロ
ーパスフィルタ回路を備えることを特徴とする発光素子
駆動装置。
【請求項１２】ローパスフィルタ回路は、容量と、制
御信号の一方のレベルに従い前記容量から第１の電流を
取り出す第１の定電流源回路と、制御信号の他方のレベ
ルに従い前記容量に第２の電流を供給する第２の定電流
源回路とを備えることを特徴とする請求項１１の発光素
子駆動装置。
【請求項１３】第１，第２の定電流源回路は、抵抗素
子を備えないことを特徴とする請求項１２の発光素子駆
動装置。
【請求項１４】発光素子と、その駆動回路と、該発光
素子の光出力一定制御を行う制御回路とを備える発光素
子駆動装置において、入力信号とその出力信号との比較に基づく容量の充／放
電により該入力信号のピーク値を検出・保持するピーク
検出回路と、前記入力信号と前記ピーク検出回路の出力信号を抵抗を
介して得た信号との比較に基づき前記容量の充／放電を
補助する補助電流を生成する補助電流生成回路とを備え
ることを特徴とする発光素子駆動装置。
【請求項１５】補助電流生成回路は、入力信号とピー
ク検出回路の出力信号を抵抗を介して得た信号との比較
を行う差動増幅又は比較回路と、該差動増幅又は比較回
路の出力に基づき対応する補助電流をアース又は電源側
に流すＦＥＴ素子とを備えることを特徴とする請求項１
４の発光素子駆動装置。
【請求項１６】補助電流生成回路は、入力信号とピー
ク検出回路の出力信号を抵抗を介して得た信号との比較
を行う差動増幅又は比較回路と、該差動増幅又は比較回
路の出力に基づき対応する補助電流を前記差動増幅又は
比較回路に流すダイオード素子とを備えることを特徴と
する請求項１４の発光素子駆動装置。
【請求項１７】ダイオード素子は、ゲートと、ドレイ
ンと、素子基板とを共通にしたＭＯＳＦＥＴ素子からな
ることを特徴とする請求項１６の発光素子駆動装置。
【請求項１８】ダイオード素子は、ゲートと、ドレイ
ンとを共通にしたＭＯＳＦＥＴ素子からなることを特徴
とする請求項１６の発光素子駆動装置。
【請求項１９】補助電流生成回路は、入力信号とピー
ク検出回路の出力信号を抵抗を介して得た信号との比較
を行う差動増幅又は比較回路と、該差動増幅又は比較回
路の出力に基づき対応する補助電流をアース又は電源側
に流すバイポーラトランジスタ素子とを備えることを特
徴とする請求項１４の発光素子駆動装置。
【請求項２０】発光素子と、その駆動回路と、該発光
素子の光出力一定制御を行う制御回路とを備える発光素
子駆動装置において、発光素子を駆動する定電流源回路及び該電流をスイッチ
する差動対を有する駆動回路と、発光素子の光出力をモニタして光出力一定制御のための
前記定電流源回路に加える制御電圧を容量に生成する制
御回路と、前記生成された制御電圧を次のバースト送信まで保持す
るバースト間保持回路とを備え、該バースト間保持回路は、データ送／受信の制御信号に
よりＯＮ／ＯＦＦ駆動されるＦＥＴ素子と、該ＦＥＴ素
子に直列に接続された抵抗とを備えることを特徴とする
発光素子駆動装置。
【請求項２１】発光素子と、その駆動回路と、該発光
素子の光出力一定制御を行う制御回路とを備える発光素
子駆動装置において、発光素子を駆動する定電流源回路及び該電流をスイッチ
する差動対を有する駆動回路と、発光素子の光出力をモニタして光出力一定制御のための
前記定電流源回路に加える制御電圧を容量に生成する制
御回路と、所定の初期化電圧を生成する初期電圧発生回路と、前記容量と初期電圧発生回路との間に介在し、かつ装置
の電源投入の際にＯＮ駆動されるスイッチ回路とを備え
ることを特徴とする発光素子駆動装置。
【請求項２２】容量と並列に接続され、かつデータ送
／受信の制御信号によりＯＮ／ＯＦＦ駆動されるＦＥＴ
素子と、該ＦＥＴ素子に直列に接続された抵抗とを有す
るバースト間保持回路を備えることを特徴とする請求項
２１の発光素子駆動装置。
【請求項２３】容量と初期電圧発生回路との間に接続
され、かつデータ送／受信の制御信号によりＯＮ／ＯＦ
Ｆ駆動されるＦＥＴ素子と、該ＦＥＴ素子に直列に接続
された抵抗とを有するバースト間保持回路を備えること
を特徴とする請求項２１の発光素子駆動装置。
【請求項２４】発光素子と、その駆動回路と、該発光
素子の光出力一定制御を行う制御回路とを備える発光素
子駆動装置において、発光素子の光出力が所定以下の状態を検出する光出力ア
ラーム回路を備え、該光出力アラーム回路は、所定の閾値を発生する閾値発
生回路と、光出力のモニタ信号を前記閾値のバラツキ又
は変動を考慮した振幅の信号に増幅する増幅回路と、前
記増幅後のモニタ信号のピーク値を検出・保持するピー
ク検出回路と、前記閾値と前記モニタ信号のピーク値と
を比較してアラーム信号を生成する比較回路とを備える
ことを特徴とする発光素子駆動装置。
【請求項２５】比較回路は、ヒステリシス特性を備え
ることを特徴とする請求項２４の発光素子駆動装置。
【請求項２６】光出力のモニタ信号をフィルタするた
めのローパスフィルタ回路を備えることを特徴とする請
求項２４の発光素子駆動装置。