JPH1065517A - 論理回路およびその製造方法 - Google Patents
論理回路およびその製造方法Info
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- JPH1065517A JPH1065517A JP9131136A JP13113697A JPH1065517A JP H1065517 A JPH1065517 A JP H1065517A JP 9131136 A JP9131136 A JP 9131136A JP 13113697 A JP13113697 A JP 13113697A JP H1065517 A JPH1065517 A JP H1065517A
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Abstract
(57)【要約】
【課題】 最高動作速度を維持しつつ、動作時の消費電
力をより小さくできる論理回路を提供すること。 【解決手段】 予め定めた電圧よりも低いしきい値電圧
をもち、高速で動作する少なくともひとつの第１ＭＯＳ
トランジスタを有し、動作速度を決定する信号経路に配
置された第１論理ゲート（Ｌ４〜Ｌ９）と、前記予め定
めた電圧以上の中しきい値電圧をもつ第２ＭＯＳトラン
ジスタおよび前記予め定められた電圧以上の高しきい値
電圧をもつ第３ＭＯＳトランジスタの少なくとも一方を
動作速度にマージンのあるトランジスタとして有する、
前記第１論理ゲート（Ｌ１〜Ｌ３）以外の残余の論理ゲ
ートを具えたことを特徴とする論理回路。
力をより小さくできる論理回路を提供すること。 【解決手段】 予め定めた電圧よりも低いしきい値電圧
をもち、高速で動作する少なくともひとつの第１ＭＯＳ
トランジスタを有し、動作速度を決定する信号経路に配
置された第１論理ゲート（Ｌ４〜Ｌ９）と、前記予め定
めた電圧以上の中しきい値電圧をもつ第２ＭＯＳトラン
ジスタおよび前記予め定められた電圧以上の高しきい値
電圧をもつ第３ＭＯＳトランジスタの少なくとも一方を
動作速度にマージンのあるトランジスタとして有する、
前記第１論理ゲート（Ｌ１〜Ｌ３）以外の残余の論理ゲ
ートを具えたことを特徴とする論理回路。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路およびそ
の製造方法に関し、特にＣＭＯＳ論理回路の低消費電力
化を実現する回路構成に関するものである。
の製造方法に関し、特にＣＭＯＳ論理回路の低消費電力
化を実現する回路構成に関するものである。
【０００２】
【従来の技術】携帯電話等のように、電源電圧が１Ｖ以
下の低消費電力ＬＳＩを使用する分野では、ＣＭＯＳ回
路構成が使用されている。
下の低消費電力ＬＳＩを使用する分野では、ＣＭＯＳ回
路構成が使用されている。
【０００３】図２０は、従来のＣＭＯＳ論理回路を示す
図である。図２０においてＣＭＯＳ論理回路Ｃ１１は、
高しきい値電圧のｐＭＯＳトランジスタ８１と、低しき
い値電圧のｐＭＯＳトランジスタ８２と、低しきい値電
圧のｎＭＯＳトランジスタ８３とで構成されている。つ
まり、ＣＭＯＳ論理回路Ｃ１１は高しきい値電圧と低し
きい値電圧との２種類のしきい値を有するＭＯＳトラン
ジスタで構成されている。
図である。図２０においてＣＭＯＳ論理回路Ｃ１１は、
高しきい値電圧のｐＭＯＳトランジスタ８１と、低しき
い値電圧のｐＭＯＳトランジスタ８２と、低しきい値電
圧のｎＭＯＳトランジスタ８３とで構成されている。つ
まり、ＣＭＯＳ論理回路Ｃ１１は高しきい値電圧と低し
きい値電圧との２種類のしきい値を有するＭＯＳトラン
ジスタで構成されている。
【０００４】
【発明が解決しようとする課題】従来のＣＭＯＳ論理回
路Ｃ１１においては、低しきい値電圧のＭＯＳトランジ
スタ８２，８３が使用されているので、動作速度が高
い。加えて、待機時に、高しきい値電圧のｐＭＯＳトラ
ンジスタ８１がオフするので、低しきい値電圧のＭＯＳ
トランジスタ８２，８３には、動作時に比べて僅かなリ
ーク電圧しか流れない。したがって、待機時に低しきい
値電圧のＭＯＳトランジスタ８２，８３における消費電
力を低減することができる。
路Ｃ１１においては、低しきい値電圧のＭＯＳトランジ
スタ８２，８３が使用されているので、動作速度が高
い。加えて、待機時に、高しきい値電圧のｐＭＯＳトラ
ンジスタ８１がオフするので、低しきい値電圧のＭＯＳ
トランジスタ８２，８３には、動作時に比べて僅かなリ
ーク電圧しか流れない。したがって、待機時に低しきい
値電圧のＭＯＳトランジスタ８２，８３における消費電
力を低減することができる。
【０００５】しかし、ＣＭＯＳ論理回路Ｃ１１では、動
作時に、高しきい値電圧のｐＭＯＳトランジスタ８１が
オンするので、低しきい値電圧のＭＯＳトランジスタ８
２，８３にリーク電流が流れ、このリーク電流によって
無駄に電力が消費される。こうした状況では、動作時に
発生する無駄な消費電力を除去することができないとい
う問題がある。
作時に、高しきい値電圧のｐＭＯＳトランジスタ８１が
オンするので、低しきい値電圧のＭＯＳトランジスタ８
２，８３にリーク電流が流れ、このリーク電流によって
無駄に電力が消費される。こうした状況では、動作時に
発生する無駄な消費電力を除去することができないとい
う問題がある。
【０００６】請求項１〜１１記載の発明は、上記従来例
と同様に最高動作速度を維持しつつ、動作時の消費電力
をより小さくできる論理回路を提供することを目的とす
るものである。
と同様に最高動作速度を維持しつつ、動作時の消費電力
をより小さくできる論理回路を提供することを目的とす
るものである。
【０００７】請求項１２，１３記載の発明は、プロセス
工程を増加させることなく上記論理回路を製造する方法
を提供することを目的とするものである。
工程を増加させることなく上記論理回路を製造する方法
を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、予め定めた電圧よりも低いしき
い値電圧をもち、高速で動作する少なくともひとつの第
１ＭＯＳトランジスタを有し、動作速度を決定する信号
経路に配置された第１論理ゲートと、前記予め定めた電
圧以上の中しきい値電圧をもつ第２ＭＯＳトランジスタ
および前記予め定められた電圧以上の高しきい値電圧を
もつ第３ＭＯＳトランジスタの少なくとも一方を動作速
度にマージンのあるトランジスタとして有する、前記第
１論理ゲート以外の残余の論理ゲートを具えたことを特
徴とする。
に、請求項１の発明は、予め定めた電圧よりも低いしき
い値電圧をもち、高速で動作する少なくともひとつの第
１ＭＯＳトランジスタを有し、動作速度を決定する信号
経路に配置された第１論理ゲートと、前記予め定めた電
圧以上の中しきい値電圧をもつ第２ＭＯＳトランジスタ
および前記予め定められた電圧以上の高しきい値電圧を
もつ第３ＭＯＳトランジスタの少なくとも一方を動作速
度にマージンのあるトランジスタとして有する、前記第
１論理ゲート以外の残余の論理ゲートを具えたことを特
徴とする。
【０００９】ここで、請求項２の発明は、請求項１記載
の論理回路において、前記低および中しきい値をもつ第
１、および第２ＭＯＳトランジスタの少なくとも一方の
高電位電源側端子を、高しきい値電圧をもつ第４ＭＯＳ
トランジスタを介して主電源線に接続することができ
る。
の論理回路において、前記低および中しきい値をもつ第
１、および第２ＭＯＳトランジスタの少なくとも一方の
高電位電源側端子を、高しきい値電圧をもつ第４ＭＯＳ
トランジスタを介して主電源線に接続することができ
る。
【００１０】さらに、請求項３の発明は、請求項２記載
の論理回路において、前記第１論理ゲートにおける前記
少なくとも１つの第１ＭＯＳトランジスタは、前記信号
経路に挿入されたトランスファゲートを構成する第５Ｍ
ＯＳトランジスタと、該第５ＭＯＳトランジスタを制御
する第６ＭＯＳトランジスタとを有し、前記残余の論理
ゲートは、前記第５ＭＯＳトランジスタの出力を決定す
る第２論理ゲートと、前記第６ＭＯＳトランジスタを制
御する第３論理ゲートとを有することができる。
の論理回路において、前記第１論理ゲートにおける前記
少なくとも１つの第１ＭＯＳトランジスタは、前記信号
経路に挿入されたトランスファゲートを構成する第５Ｍ
ＯＳトランジスタと、該第５ＭＯＳトランジスタを制御
する第６ＭＯＳトランジスタとを有し、前記残余の論理
ゲートは、前記第５ＭＯＳトランジスタの出力を決定す
る第２論理ゲートと、前記第６ＭＯＳトランジスタを制
御する第３論理ゲートとを有することができる。
【００１１】さらに、請求項４の発明は、請求項３記載
の論理回路において、前記第５ＭＯＳトランジスタのゲ
ート端子には前記第６ＭＯＳトランジスタのドレイン端
子を接続し、前記第６ＭＯＳトランジスタのソース端子
には前記第３論理ゲートの出力端子を接続し、前記第６
ＭＯＳトランジスタのゲート端子には前記高電位電源線
および主電源線の一方または接地線を接続することがで
きる。
の論理回路において、前記第５ＭＯＳトランジスタのゲ
ート端子には前記第６ＭＯＳトランジスタのドレイン端
子を接続し、前記第６ＭＯＳトランジスタのソース端子
には前記第３論理ゲートの出力端子を接続し、前記第６
ＭＯＳトランジスタのゲート端子には前記高電位電源線
および主電源線の一方または接地線を接続することがで
きる。
【００１２】さらに、請求項５の発明は、請求項１また
は２記載の論理回路において、前記第１，第２および第
３ＭＯＳトランジスタがＳＯＩ構造を有し、前記低しき
い値電圧の第１ＭＯＳトランジスタ、および前記中しき
い値電圧の第２ＭＯＳトランジスタのうちの少なくとも
一方のＭＯＳトランジスタは、完全空乏型であるとする
ことができる。
は２記載の論理回路において、前記第１，第２および第
３ＭＯＳトランジスタがＳＯＩ構造を有し、前記低しき
い値電圧の第１ＭＯＳトランジスタ、および前記中しき
い値電圧の第２ＭＯＳトランジスタのうちの少なくとも
一方のＭＯＳトランジスタは、完全空乏型であるとする
ことができる。
【００１３】さらに、請求項６の発明は、請求項２記載
の論理回路において、前記第１，第２および第３ＭＯＳ
トランジスタがＳＯＩ構造を有し、前記低しきい値電圧
の第１ＭＯＳトランジスタ、および前記中しきい値電圧
の第２ＭＯＳトランジスタのうちの少なくとも一方のＭ
ＯＳトランジスタと、前記高しきい値電圧を有する第３
ＭＯＳトランジスタとは、完全空乏型であるとすること
ができる。
の論理回路において、前記第１，第２および第３ＭＯＳ
トランジスタがＳＯＩ構造を有し、前記低しきい値電圧
の第１ＭＯＳトランジスタ、および前記中しきい値電圧
の第２ＭＯＳトランジスタのうちの少なくとも一方のＭ
ＯＳトランジスタと、前記高しきい値電圧を有する第３
ＭＯＳトランジスタとは、完全空乏型であるとすること
ができる。
【００１４】さらに、請求項７の発明は、請求項３記載
の論理回路において、前記第５ＭＯＳトランジスタは、
ソースが前記トランスファゲートの信号入力端子に接続
され、ドレインが前記トランスファゲートの信号出力端
子に接続されている第１の第一導電型ＭＯＳエンハンス
メント型トランジスタであり、前記第６ＭＯＳトランジ
スタはソースが前記第３論理ゲートからの制御出力端子
に接続され、ドレインが前記第１の第一導電型ＭＯＳエ
ンハンスメント型トランジスタのゲートに接続され、ゲ
ートが前記高電位電源側端子または接地線に接続されて
いる第２の第一導電型ＭＯＳエンハンスメント型トラン
ジスタであり、前記第１の第一導電型ＭＯＳエンハンス
メント型トランジスタのボディーと前記第２の第一導電
型ＭＯＳエンハンスメント型トランジスタのボディーと
がフローティングされているとすることができる。
の論理回路において、前記第５ＭＯＳトランジスタは、
ソースが前記トランスファゲートの信号入力端子に接続
され、ドレインが前記トランスファゲートの信号出力端
子に接続されている第１の第一導電型ＭＯＳエンハンス
メント型トランジスタであり、前記第６ＭＯＳトランジ
スタはソースが前記第３論理ゲートからの制御出力端子
に接続され、ドレインが前記第１の第一導電型ＭＯＳエ
ンハンスメント型トランジスタのゲートに接続され、ゲ
ートが前記高電位電源側端子または接地線に接続されて
いる第２の第一導電型ＭＯＳエンハンスメント型トラン
ジスタであり、前記第１の第一導電型ＭＯＳエンハンス
メント型トランジスタのボディーと前記第２の第一導電
型ＭＯＳエンハンスメント型トランジスタのボディーと
がフローティングされているとすることができる。
【００１５】さらに、請求項８の発明は、請求項７記載
の論理回路において、前記第１の第一導電型ＭＯＳエン
ハンスメント型トランジスタ、および前記第２の第一導
電型ＭＯＳエンハンスメント型トランジスタは、ＳＯＩ
構造のトランジスタであるとすることができる。
の論理回路において、前記第１の第一導電型ＭＯＳエン
ハンスメント型トランジスタ、および前記第２の第一導
電型ＭＯＳエンハンスメント型トランジスタは、ＳＯＩ
構造のトランジスタであるとすることができる。
【００１６】さらに、請求項９の発明は、請求項８記載
の論理回路において、前記第１の第一導電型ＭＯＳエン
ハンスメント型トランジスタ、および前記第２の第一導
電型ＭＯＳエンハンスメント型トランジスタは、完全空
乏型であるとすることができる。
の論理回路において、前記第１の第一導電型ＭＯＳエン
ハンスメント型トランジスタ、および前記第２の第一導
電型ＭＯＳエンハンスメント型トランジスタは、完全空
乏型であるとすることができる。
【００１７】さらに、請求項１０の発明は、請求項４，
７，８または９のいずれかに記載の論理回路において、
前記残余の論理ゲートは第１および第２の入力信号とキ
ャリー信号とを受けて加算を行う全加算器を構成する論
理ゲートを有し、前記トランスファゲートに前記キャリ
ー信号を供給し、前記第３論理ゲートは前記第１および
第２入力信号に応じて前記キャリー信号を前記トランス
ファゲートから取り出すか否かを制御し、前記第２論理
ゲートは前記第１および第２入力信号に応じて前記トラ
ンスファゲートから前記キャリー信号が取り出されない
ときに前記第１および第２入力信号に応じて予め定めた
出力を前記トランスファゲート出力として形成すること
ができる。
７，８または９のいずれかに記載の論理回路において、
前記残余の論理ゲートは第１および第２の入力信号とキ
ャリー信号とを受けて加算を行う全加算器を構成する論
理ゲートを有し、前記トランスファゲートに前記キャリ
ー信号を供給し、前記第３論理ゲートは前記第１および
第２入力信号に応じて前記キャリー信号を前記トランス
ファゲートから取り出すか否かを制御し、前記第２論理
ゲートは前記第１および第２入力信号に応じて前記トラ
ンスファゲートから前記キャリー信号が取り出されない
ときに前記第１および第２入力信号に応じて予め定めた
出力を前記トランスファゲート出力として形成すること
ができる。
【００１８】さらに、請求項１１の発明は、請求項２記
載の論理回路において、前記低しきい値電圧をもつ前記
少なくともひとつの第１のＭＯＳトランジスタは、ソー
スが信号入力端子に接続され、ドレインが信号出力端子
に接続されている第１の第一導電型ＭＯＳエンハンスメ
ント型トランジスタと、ソースが制御端子に接続され、
ドレインが前記第１の第一導電型ＭＯＳエンハンスメン
ト型トランジスタのゲートに接続され、ゲートが前記高
電位電源側端子または接地線に接続されている第２の第
一導電型ＭＯＳエンハンスメント型トランジスタとを有
し、前記第１の第一導電型ＭＯＳエンハンスメント型ト
ランジスタのボディーと前記第２の第一導電型ＭＯＳエ
ンハンスメント型トランジスタのボディーとがフローテ
ィングされているスイッチ回路によりトランスファゲー
トを構成することができる。
載の論理回路において、前記低しきい値電圧をもつ前記
少なくともひとつの第１のＭＯＳトランジスタは、ソー
スが信号入力端子に接続され、ドレインが信号出力端子
に接続されている第１の第一導電型ＭＯＳエンハンスメ
ント型トランジスタと、ソースが制御端子に接続され、
ドレインが前記第１の第一導電型ＭＯＳエンハンスメン
ト型トランジスタのゲートに接続され、ゲートが前記高
電位電源側端子または接地線に接続されている第２の第
一導電型ＭＯＳエンハンスメント型トランジスタとを有
し、前記第１の第一導電型ＭＯＳエンハンスメント型ト
ランジスタのボディーと前記第２の第一導電型ＭＯＳエ
ンハンスメント型トランジスタのボディーとがフローテ
ィングされているスイッチ回路によりトランスファゲー
トを構成することができる。
【００１９】請求項１２の発明は、請求項１または２記
載の論理回路を製造する方法において、（Ａ）前記、
低、中、および高しきい値電圧をもつＭＯＳトランジス
タを形成するためのＭＯＳデバイス領域をそれぞれ互い
に絶縁分離して形成し、（Ｂ）前記低および高しきい値
電圧をもつＭＯＳトランジスタを形成するためのＭＯＳ
デバイス領域に低しきい値用不純物の注入を行い、
（Ｃ）前記中および高しきい値電圧をもつＭＯＳトラン
ジスタを形成するためのＭＯＳデバイス領域に中しきい
値用不純物の注入を行うことを特徴とする。
載の論理回路を製造する方法において、（Ａ）前記、
低、中、および高しきい値電圧をもつＭＯＳトランジス
タを形成するためのＭＯＳデバイス領域をそれぞれ互い
に絶縁分離して形成し、（Ｂ）前記低および高しきい値
電圧をもつＭＯＳトランジスタを形成するためのＭＯＳ
デバイス領域に低しきい値用不純物の注入を行い、
（Ｃ）前記中および高しきい値電圧をもつＭＯＳトラン
ジスタを形成するためのＭＯＳデバイス領域に中しきい
値用不純物の注入を行うことを特徴とする。
【００２０】また、請求項１３の発明は、請求項１２記
載の製造方法において、前記工程（Ａ）において、前記
ＭＯＳデバイス領域は第一および第二電導型ＭＯＳデバ
イス領域を有し、前記第一導電型ＭＯＳデバイス領域に
おいて前記工程（Ｂ）および（Ｃ）の処理を行い、つい
で前記第二導電型ＭＯＳデバイス領域において前記工程
（Ｂ）および（Ｃ）の処理を行うことができる。
載の製造方法において、前記工程（Ａ）において、前記
ＭＯＳデバイス領域は第一および第二電導型ＭＯＳデバ
イス領域を有し、前記第一導電型ＭＯＳデバイス領域に
おいて前記工程（Ｂ）および（Ｃ）の処理を行い、つい
で前記第二導電型ＭＯＳデバイス領域において前記工程
（Ｂ）および（Ｃ）の処理を行うことができる。
【００２１】
【発明の実施の形態】図１は、本発明の第１の実施例で
ある論理回路を示す回路図である。
ある論理回路を示す回路図である。
【００２２】図１において論理回路Ｃ１は、論理回路Ｌ
１〜Ｌ９により構成した組み合わせ論理回路に適用した
実施例である。ここで、論理回路Ｌ４，Ｌ５，Ｌ６，Ｌ
７，Ｌ８，Ｌ９は、低しきい値電圧のＭＯＳトランジス
タを使用した論理ゲートで構成されている。従って、論
理回路Ｃ１の動作速度は、論理回路Ｌ４，Ｌ５，Ｌ６，
Ｌ７，Ｌ８，Ｌ９によって決定されている。
１〜Ｌ９により構成した組み合わせ論理回路に適用した
実施例である。ここで、論理回路Ｌ４，Ｌ５，Ｌ６，Ｌ
７，Ｌ８，Ｌ９は、低しきい値電圧のＭＯＳトランジス
タを使用した論理ゲートで構成されている。従って、論
理回路Ｃ１の動作速度は、論理回路Ｌ４，Ｌ５，Ｌ６，
Ｌ７，Ｌ８，Ｌ９によって決定されている。
【００２３】図２は、ＣＭＯＳ論理回路Ｃ１における論
理回路Ｌ１の論理ゲートを、高しきい値電圧のＭＯＳト
ランジスタ１１，１２で構成した回路を示す図である。
理回路Ｌ１の論理ゲートを、高しきい値電圧のＭＯＳト
ランジスタ１１，１２で構成した回路を示す図である。
【００２４】図３は、論理回路Ｃ１における論理回路Ｌ
２，Ｌ３の論理ゲートの具体例を示す。論理回路Ｌ２の
論理ゲートを中しきい値電圧のｐＭＯＳトランジスタ２
２と、中しきい値電圧のｎＭＯＳトランジスタ２３の直
列接続で構成し、電源線ＶDDが高しきい値電圧のｐＭＯ
Ｓトランジスタ２１を介して、擬似高電位電源線２４に
接続されている。ｎＭＯＳトランジスタ２３の他端を大
地ないし接地電位ＧＮＤに接続する。論理回路Ｃ１にお
ける論理回路Ｌ３も、論理回路Ｌ２と同様に構成する。
２，Ｌ３の論理ゲートの具体例を示す。論理回路Ｌ２の
論理ゲートを中しきい値電圧のｐＭＯＳトランジスタ２
２と、中しきい値電圧のｎＭＯＳトランジスタ２３の直
列接続で構成し、電源線ＶDDが高しきい値電圧のｐＭＯ
Ｓトランジスタ２１を介して、擬似高電位電源線２４に
接続されている。ｎＭＯＳトランジスタ２３の他端を大
地ないし接地電位ＧＮＤに接続する。論理回路Ｃ１にお
ける論理回路Ｌ３も、論理回路Ｌ２と同様に構成する。
【００２５】図４は、論理回路Ｃ１における論理回路Ｌ
４〜Ｌ９の論理ゲートの具体例を示す。論理回路Ｌ４の
論理ゲートを、低しきい値電圧のｐＭＯＳトランジスタ
４２と、低しきい値電圧のｎＭＯＳトランジスタ４３と
の直列接続で構成し、電源線ＶDDが高しきい値電圧のｐ
ＭＯＳトランジスタ４１を介して、擬似高電位電源線４
４に接続されている。ｎＭＯＳトランジスタ４３の他端
を接地電圧に接続する。
４〜Ｌ９の論理ゲートの具体例を示す。論理回路Ｌ４の
論理ゲートを、低しきい値電圧のｐＭＯＳトランジスタ
４２と、低しきい値電圧のｎＭＯＳトランジスタ４３と
の直列接続で構成し、電源線ＶDDが高しきい値電圧のｐ
ＭＯＳトランジスタ４１を介して、擬似高電位電源線４
４に接続されている。ｎＭＯＳトランジスタ４３の他端
を接地電圧に接続する。
【００２６】論理回路Ｃ１における論理回路Ｌ５，Ｌ
６，Ｌ７，Ｌ８，Ｌ９のそれぞれも、論理回路Ｌ４と同
様に構成する。
６，Ｌ７，Ｌ８，Ｌ９のそれぞれも、論理回路Ｌ４と同
様に構成する。
【００２７】図５は、図１〜図４に示したｎＭＯＳトラ
ンジスタ、およびｐＭＯＳトランジスタの記号を、３種
類のしきい値電圧別に示す図である。
ンジスタ、およびｐＭＯＳトランジスタの記号を、３種
類のしきい値電圧別に示す図である。
【００２８】ここで、論理回路Ｃ１において、論理回路
Ｌ１，Ｌ２，Ｌ３は、速度的にマージンがあり、この速
度的にマージンがある論理回路Ｌ１，Ｌ２，Ｌ３は、中
しきい値電圧のＭＯＳトランジスタまたは高しきい値電
圧のＭＯＳトランジスタで構成されている。中しきい値
電圧のＭＯＳトランジスタまたは高しきい値電圧のＭＯ
Ｓトランジスタは、その動作時のリーク電流が低く、こ
のリーク電流が低い分だけ、動作時の消費電力が削減さ
れる。したがって、論理回路Ｌ１，Ｌ２，Ｌ３で削減さ
れた消費電力分だけ、論理回路Ｃ１の全体における消費
電力が削減される。
Ｌ１，Ｌ２，Ｌ３は、速度的にマージンがあり、この速
度的にマージンがある論理回路Ｌ１，Ｌ２，Ｌ３は、中
しきい値電圧のＭＯＳトランジスタまたは高しきい値電
圧のＭＯＳトランジスタで構成されている。中しきい値
電圧のＭＯＳトランジスタまたは高しきい値電圧のＭＯ
Ｓトランジスタは、その動作時のリーク電流が低く、こ
のリーク電流が低い分だけ、動作時の消費電力が削減さ
れる。したがって、論理回路Ｌ１，Ｌ２，Ｌ３で削減さ
れた消費電力分だけ、論理回路Ｃ１の全体における消費
電力が削減される。
【００２９】図６（Ａ）に示すレイアウトパターンで図
６（Ｂ）の断面図に示す低、中、高しきい値電圧のＭＯ
Ｓトランジスタ１０１，１０２および１０３を製造する
本発明の方法の一例を図７（Ａ）および（Ｂ）に示す。
ここで１０１−１，１０２−１，１０３−１はゲート電
極、１０１−２，１０２−２，１０３−２はドレイン領
域、１０１−３，１０２−３，１０３−３はソース領域
である。図８（Ａ）に示す低しきい値マスク１１１を用
いて、図７（Ａ）に示すように、低しきい値電圧設定の
ための不純物のイオンインプランテーションを行う。つ
いで、図８（Ｂ）に示す中しきい値マスク１１２を用い
て図７（Ｂ）に示すように、中しきい値電圧設定のため
の不純物のイオンインプランテーションを行う。これに
より、不純物濃度が低い、中間および高チャネル領域１
０４，１０５、および１０６がそれぞれ形成される。す
なわち、図６（Ａ）および（Ｂ）に示すレイアウトおよ
び断面形状の低しきい値、中しきい値および高しきい値
のＭＯＳＦＥＴ１０１，１０２、および１０３がそれぞ
れ形成される。
６（Ｂ）の断面図に示す低、中、高しきい値電圧のＭＯ
Ｓトランジスタ１０１，１０２および１０３を製造する
本発明の方法の一例を図７（Ａ）および（Ｂ）に示す。
ここで１０１−１，１０２−１，１０３−１はゲート電
極、１０１−２，１０２−２，１０３−２はドレイン領
域、１０１−３，１０２−３，１０３−３はソース領域
である。図８（Ａ）に示す低しきい値マスク１１１を用
いて、図７（Ａ）に示すように、低しきい値電圧設定の
ための不純物のイオンインプランテーションを行う。つ
いで、図８（Ｂ）に示す中しきい値マスク１１２を用い
て図７（Ｂ）に示すように、中しきい値電圧設定のため
の不純物のイオンインプランテーションを行う。これに
より、不純物濃度が低い、中間および高チャネル領域１
０４，１０５、および１０６がそれぞれ形成される。す
なわち、図６（Ａ）および（Ｂ）に示すレイアウトおよ
び断面形状の低しきい値、中しきい値および高しきい値
のＭＯＳＦＥＴ１０１，１０２、および１０３がそれぞ
れ形成される。
【００３０】次に、図７（Ａ）および（Ｂ）に示した本
発明製法の具体的工程を図９（Ａ）〜（Ｊ）に示す。
発明製法の具体的工程を図９（Ａ）〜（Ｊ）に示す。
【００３１】（１）図９（Ａ）に示すように、シリコン
基板２００上にｐＭＯＳデバイス領域２０１とｎＭＯＳ
デバイス領域２０２を形成し、それぞれを絶縁分離す
る。ここで、２２１および２２２はＳｉＯ2 絶縁層であ
る。
基板２００上にｐＭＯＳデバイス領域２０１とｎＭＯＳ
デバイス領域２０２を形成し、それぞれを絶縁分離す
る。ここで、２２１および２２２はＳｉＯ2 絶縁層であ
る。
【００３２】（２）図９（Ｂ）に示すように、高しきい
値ｐＭＯＳデバイス領域と低しきい値ｐＭＯＳデバイス
領域に開口するレジストマスクＭ１を形成し、それをマ
スクにしてｎ型不純物（リン）のイオン注入を行う。こ
れによりデバイス領域２０１の表面付近に不純物濃度が
Ｎｐｌとなる領域２０３を形成する。
値ｐＭＯＳデバイス領域と低しきい値ｐＭＯＳデバイス
領域に開口するレジストマスクＭ１を形成し、それをマ
スクにしてｎ型不純物（リン）のイオン注入を行う。こ
れによりデバイス領域２０１の表面付近に不純物濃度が
Ｎｐｌとなる領域２０３を形成する。
【００３３】（３）図９（Ｃ）に示すように、高しきい
値ｐＭＯＳデバイス領域と中しきい値ｐＭＯＳデバイス
領域に開口するレジストマスクＭ２を形成し、それをマ
スクにしてｎ型不純物（リン）のイオン注入を行う。こ
れによりデバイス領域２０１の表面付近に不純物濃度が
Ｎｐｍとなる領域２０４と不純物濃度が（Ｎｐｌ＋Ｎｐ
ｍ）となる領域２０５が形成される。（２）および
（３）両工程により、不純物濃度Ｎｐｌ，Ｎｐｍ，（Ｎ
ｐｌ＋Ｎｐｍ）でそれぞれ規定される、低、中、高、３
種類のしきい値電圧を有するｐＭＯＳデバイス領域２３
０が形成される。
値ｐＭＯＳデバイス領域と中しきい値ｐＭＯＳデバイス
領域に開口するレジストマスクＭ２を形成し、それをマ
スクにしてｎ型不純物（リン）のイオン注入を行う。こ
れによりデバイス領域２０１の表面付近に不純物濃度が
Ｎｐｍとなる領域２０４と不純物濃度が（Ｎｐｌ＋Ｎｐ
ｍ）となる領域２０５が形成される。（２）および
（３）両工程により、不純物濃度Ｎｐｌ，Ｎｐｍ，（Ｎ
ｐｌ＋Ｎｐｍ）でそれぞれ規定される、低、中、高、３
種類のしきい値電圧を有するｐＭＯＳデバイス領域２３
０が形成される。
【００３４】（４）図９（Ｄ）に示すように、高しきい
値ｎＭＯＳデバイス領域と低しきい値ｎＭＯＳデバイス
領域に開口するレジストマスクＭ３を形成し、それをマ
スクにしてｐ型不純物（ボロン）のイオン注入を行う。
これによりデバイス領域２０２の表面付近に不純物濃度
がＮｎｌとなる領域２０６が形成される。
値ｎＭＯＳデバイス領域と低しきい値ｎＭＯＳデバイス
領域に開口するレジストマスクＭ３を形成し、それをマ
スクにしてｐ型不純物（ボロン）のイオン注入を行う。
これによりデバイス領域２０２の表面付近に不純物濃度
がＮｎｌとなる領域２０６が形成される。
【００３５】（５）図９（Ｅ）に示すように、高しきい
値ｎＭＯＳデバイス領域と中しきい値ｎＭＯＳデバイス
領域に開口するレジストマスクＭ４を形成し、それをマ
スクにしてｐ型不純物（ボロン）のイオン注入を行う。
これによりデバイス領域２０２の表面付近に不純物濃度
がＮｎｍとなる領域２０７と不純物濃度が（Ｎｎｌ＋Ｎ
ｎｍ）となる領域２０８が形成される。（４）（５）両
工程により、不純物濃度Ｎｎｌ，Ｎｎｍ，（Ｎｎｌ＋Ｎ
ｎｍ）でそれぞれ規定される、低、中、高、３種類のし
きい値を有するｎＭＯＳデバイス領域２４０が形成され
る。
値ｎＭＯＳデバイス領域と中しきい値ｎＭＯＳデバイス
領域に開口するレジストマスクＭ４を形成し、それをマ
スクにしてｐ型不純物（ボロン）のイオン注入を行う。
これによりデバイス領域２０２の表面付近に不純物濃度
がＮｎｍとなる領域２０７と不純物濃度が（Ｎｎｌ＋Ｎ
ｎｍ）となる領域２０８が形成される。（４）（５）両
工程により、不純物濃度Ｎｎｌ，Ｎｎｍ，（Ｎｎｌ＋Ｎ
ｎｍ）でそれぞれ規定される、低、中、高、３種類のし
きい値を有するｎＭＯＳデバイス領域２４０が形成され
る。
【００３６】（６）ついで、基板２００の表面上にゲー
ト酸化膜形成後、ｐＭＯＳデバイス領域におけるゲート
酸化膜上にボロンをドープしたｐ型ポリシリコンを成長
させ、パターニングして、図９（Ｆ）に示すように、各
ｐＭＯＳデバイス領域にゲート電極２０９を形成する。
ト酸化膜形成後、ｐＭＯＳデバイス領域におけるゲート
酸化膜上にボロンをドープしたｐ型ポリシリコンを成長
させ、パターニングして、図９（Ｆ）に示すように、各
ｐＭＯＳデバイス領域にゲート電極２０９を形成する。
【００３７】（７）同様に、ｎＭＯＳデバイス領域にお
けるゲート酸化膜上にリンをドープしたｎ型ポリシリコ
ンを成長させ、パターニングして、図９（Ｇ）に示すよ
うに、各ｎＭＯＳデバイス領域にゲート電極２１０を形
成する。
けるゲート酸化膜上にリンをドープしたｎ型ポリシリコ
ンを成長させ、パターニングして、図９（Ｇ）に示すよ
うに、各ｎＭＯＳデバイス領域にゲート電極２１０を形
成する。
【００３８】（８）図９（Ｈ）に示すように、ｐＭＯＳ
デバイス領域に開口するレジストマスクＭ５を形成し、
ｐ型不純物（ボロン）イオン注入を行ってｐＭＯＳデバ
イスの高不純物濃度ソースおよびドレイン領域２１１を
形成する。
デバイス領域に開口するレジストマスクＭ５を形成し、
ｐ型不純物（ボロン）イオン注入を行ってｐＭＯＳデバ
イスの高不純物濃度ソースおよびドレイン領域２１１を
形成する。
【００３９】（９）図９（Ｉ）に示すように、ｎＭＯＳ
デバイス領域に開口するレジストマスクＭ６を形成し、
ｎ型不純物（リン）のイオン注入を行ってｎＭＯＳデバ
イスの高濃度ソースおよびドレイン領域２１２を形成す
る。
デバイス領域に開口するレジストマスクＭ６を形成し、
ｎ型不純物（リン）のイオン注入を行ってｎＭＯＳデバ
イスの高濃度ソースおよびドレイン領域２１２を形成す
る。
【００４０】（１０）全面に絶縁膜２２３を成長した
後、電極窓を開孔し配線金属を成長しそれをパターニン
グして、図９（Ｊ）も示すようにソースおよびドレイン
電極２１３を形成する。以上により、低、中、高しきい
値のｐＭＯＳトランジスタ２３１，２３２，２３３と
低、中、高しきい値のｎＭＯＳトランジスタ２４１，２
４２，２４３とを形成する。
後、電極窓を開孔し配線金属を成長しそれをパターニン
グして、図９（Ｊ）も示すようにソースおよびドレイン
電極２１３を形成する。以上により、低、中、高しきい
値のｐＭＯＳトランジスタ２３１，２３２，２３３と
低、中、高しきい値のｎＭＯＳトランジスタ２４１，２
４２，２４３とを形成する。
【００４１】図１０はイオン注入によるチャネル領域に
おける不純物の濃度（ｃｍ-2）としきい値電圧Ｖ
th（Ｖ）との関係を示すものである。低しきい値電圧を
０．１Ｖ、中しきい値電圧を０．２Ｖに設定すれば、
０．４Ｖのしきい値電圧を持つ高しきい値ＭＯＳトラン
ジスタを製造できる。この方法によれば、従来の２しき
い値電圧ＭＯＳトランジスタの製造プロセス工程を用い
て３しきい値のＭＯＳトランジスタを製造できるので、
プロセス工程、マスク枚数が増えない利点がある。
おける不純物の濃度（ｃｍ-2）としきい値電圧Ｖ
th（Ｖ）との関係を示すものである。低しきい値電圧を
０．１Ｖ、中しきい値電圧を０．２Ｖに設定すれば、
０．４Ｖのしきい値電圧を持つ高しきい値ＭＯＳトラン
ジスタを製造できる。この方法によれば、従来の２しき
い値電圧ＭＯＳトランジスタの製造プロセス工程を用い
て３しきい値のＭＯＳトランジスタを製造できるので、
プロセス工程、マスク枚数が増えない利点がある。
【００４２】図１１は、本発明の第２の実施例である。
ここで入力信号ＶINと出力信号ＶOUT との間のクリティ
カルパスに低しきい値論理ゲート１５０，１５１を配置
する。制御信号等が入力される信号の非クリティカルパ
スに中しきい値論理ゲート１５２を配置する。低しきい
値論理ゲート１５０，１５１および、中しきい値論理ゲ
ート１５２の擬似電源線(Virtual VDD) と電源線ＶDDと
の間に、高しきい値電圧のパワースイッチ・トランジス
タ１５３を挿入してスリープ制御信号によりこのスイッ
チ１５３のオン，オフを制御する。これにより、各ゲー
ト１５０，１５１，１５２の各々のリーク電流を削減す
ることにより、動作時の高速、低消費電力化、ならび
に、待機（スリープ）時の低消費電力化を同時に実現す
る。
ここで入力信号ＶINと出力信号ＶOUT との間のクリティ
カルパスに低しきい値論理ゲート１５０，１５１を配置
する。制御信号等が入力される信号の非クリティカルパ
スに中しきい値論理ゲート１５２を配置する。低しきい
値論理ゲート１５０，１５１および、中しきい値論理ゲ
ート１５２の擬似電源線(Virtual VDD) と電源線ＶDDと
の間に、高しきい値電圧のパワースイッチ・トランジス
タ１５３を挿入してスリープ制御信号によりこのスイッ
チ１５３のオン，オフを制御する。これにより、各ゲー
ト１５０，１５１，１５２の各々のリーク電流を削減す
ることにより、動作時の高速、低消費電力化、ならび
に、待機（スリープ）時の低消費電力化を同時に実現す
る。
【００４３】図１２は、本発明の第３の実施例である論
理回路Ｃ２を示す回路図である。論理回路Ｃ２は、順序
回路に適用した実施例であり、回路ブロックＢ１，Ｂ
２，Ｂ３を有する。ｆは、動作周波数を示し、回路ブロ
ックＢ１，Ｂ２はそれぞれ周波数ｆで動作し、回路ブロ
ックＢ３は、周波数ｆ／４で動作する。したがって、論
理回路Ｃ２において、回路ブロックＢ１，Ｂ２は、論理
回路Ｃ２の最高動作周波数を決定する。ＩＮ１，ＩＮ
２，ＩＮ３は入力信号、ＯＵＴは出力信号、ＣＫはクロ
ック信号を示す。
理回路Ｃ２を示す回路図である。論理回路Ｃ２は、順序
回路に適用した実施例であり、回路ブロックＢ１，Ｂ
２，Ｂ３を有する。ｆは、動作周波数を示し、回路ブロ
ックＢ１，Ｂ２はそれぞれ周波数ｆで動作し、回路ブロ
ックＢ３は、周波数ｆ／４で動作する。したがって、論
理回路Ｃ２において、回路ブロックＢ１，Ｂ２は、論理
回路Ｃ２の最高動作周波数を決定する。ＩＮ１，ＩＮ
２，ＩＮ３は入力信号、ＯＵＴは出力信号、ＣＫはクロ
ック信号を示す。
【００４４】図１３は、論理回路Ｃ２における回路ブロ
ックＢ１，Ｂ２を構成する論理ゲートの具体例を示す。
ックＢ１，Ｂ２を構成する論理ゲートの具体例を示す。
【００４５】論理回路Ｃ２は、順序回路に適用した場合
の実施例であり、論理回路Ｃ２を構成する回路ブロック
Ｂ１，Ｂ２は、論理回路Ｃ１を構成する論理回路Ｌ４〜
Ｌ９と同じ構成とすることができる。図１３では、論理
回路Ｌ４と同じ構成を有するものとして、回路ブロック
Ｂ１を示してある。しかし、回路ブロックＢ１，Ｂ２を
論理回路Ｌ４と異なる構成としても良い。
の実施例であり、論理回路Ｃ２を構成する回路ブロック
Ｂ１，Ｂ２は、論理回路Ｃ１を構成する論理回路Ｌ４〜
Ｌ９と同じ構成とすることができる。図１３では、論理
回路Ｌ４と同じ構成を有するものとして、回路ブロック
Ｂ１を示してある。しかし、回路ブロックＢ１，Ｂ２を
論理回路Ｌ４と異なる構成としても良い。
【００４６】図１３において、回路ブロックＢ１は、低
しきい値電圧のｐＭＯＳトランジスタ５２と、低しきい
値電圧のｎＭＯＳトランジスタ５３との直列接続で構成
し、電源ラインＶDDが高しきい値のｐＭＯＳトランジス
タ５１を介して、擬似高電位電源線５４が、電源線ＶDD
に接続されている。ｎＭＯＳトランジスタ５３の他端を
接地電位に接続する。
しきい値電圧のｐＭＯＳトランジスタ５２と、低しきい
値電圧のｎＭＯＳトランジスタ５３との直列接続で構成
し、電源ラインＶDDが高しきい値のｐＭＯＳトランジス
タ５１を介して、擬似高電位電源線５４が、電源線ＶDD
に接続されている。ｎＭＯＳトランジスタ５３の他端を
接地電位に接続する。
【００４７】図１４は、論理回路Ｃ２における回路ブロ
ックＢ３を構成する論理ゲートの具体例を示す。
ックＢ３を構成する論理ゲートの具体例を示す。
【００４８】回路ブロックＢ３は、論理回路Ｌ１と同様
に高しきい値電圧のｐＭＯＳトランジスタ６１と、高し
きい値電圧のｎＭＯＳトランジスタ６２とで構成する。
に高しきい値電圧のｐＭＯＳトランジスタ６１と、高し
きい値電圧のｎＭＯＳトランジスタ６２とで構成する。
【００４９】ここで、論理回路Ｃ２において、回路ブロ
ックＢ１，Ｂ２の論理ゲートは、低しきい値電圧のＭＯ
Ｓトランジスタ５２，５３で構成されている。回路ブロ
ックＢ３は、論理回路Ｃ２の最高動作周波数を決定する
部分以外の部分で使用されているので、論理回路Ｃ２の
最高動作周波数よりも低い周波数のクロックに同期した
回路ブロックで構成することができる。したがって、回
路ブロックＢ３の論理ゲートとして、高しきい値電圧の
ＭＯＳトランジスタ６１，６２を使用することができ
る。このように構成することによって、回路ブロックＢ
３における消費電力が低減される。したがって、回路ブ
ロックＢ３において低減された消費電力分だけ、論理回
路Ｃ２である順序回路の全体の消費電力を低減すること
ができる。
ックＢ１，Ｂ２の論理ゲートは、低しきい値電圧のＭＯ
Ｓトランジスタ５２，５３で構成されている。回路ブロ
ックＢ３は、論理回路Ｃ２の最高動作周波数を決定する
部分以外の部分で使用されているので、論理回路Ｃ２の
最高動作周波数よりも低い周波数のクロックに同期した
回路ブロックで構成することができる。したがって、回
路ブロックＢ３の論理ゲートとして、高しきい値電圧の
ＭＯＳトランジスタ６１，６２を使用することができ
る。このように構成することによって、回路ブロックＢ
３における消費電力が低減される。したがって、回路ブ
ロックＢ３において低減された消費電力分だけ、論理回
路Ｃ２である順序回路の全体の消費電力を低減すること
ができる。
【００５０】なお、この高しきい値電圧のＭＯＳトラン
ジスタ６１，６２の代わりに、中しきい値電圧のＭＯＳ
トランジスタを使用することができる。この場合も、回
路ブロックＢ３における消費電力が低減され、回路ブロ
ックＢ３において低減された消費電力分だけ、論理回路
Ｃ２である順序回路の全体の消費電力を低減することが
できる。
ジスタ６１，６２の代わりに、中しきい値電圧のＭＯＳ
トランジスタを使用することができる。この場合も、回
路ブロックＢ３における消費電力が低減され、回路ブロ
ックＢ３において低減された消費電力分だけ、論理回路
Ｃ２である順序回路の全体の消費電力を低減することが
できる。
【００５１】図１５は、回路ブロックＢ１の構成の他の
例を示す回路図である。
例を示す回路図である。
【００５２】この回路ブロックは（論理回路Ｌ４の変形
例として考えることもできる）。この回路ブロックＢ１
は低しきい値電圧のｐＭＯＳトランジスタ５２ａと、低
しきい値電圧のｎＭＯＳトランジスタ５３ａとの直列接
続を有する。電源ラインＶDDが高しきい値電圧のｐＭＯ
Ｓトランジスタ５１を介して、擬似高電位電源線５４に
接続されている。
例として考えることもできる）。この回路ブロックＢ１
は低しきい値電圧のｐＭＯＳトランジスタ５２ａと、低
しきい値電圧のｎＭＯＳトランジスタ５３ａとの直列接
続を有する。電源ラインＶDDが高しきい値電圧のｐＭＯ
Ｓトランジスタ５１を介して、擬似高電位電源線５４に
接続されている。
【００５３】図１５の回路ブロックＢ１において、トラ
ンジスタ５１，５２ａ，５３ａは、ＳＯＩ構造を有し、
低しきい値電圧のＭＯＳトランジスタ５２ａ，５３ａは
完全空乏型のトランジスタである。
ンジスタ５１，５２ａ，５３ａは、ＳＯＩ構造を有し、
低しきい値電圧のＭＯＳトランジスタ５２ａ，５３ａは
完全空乏型のトランジスタである。
【００５４】ここで、完全空乏型ＭＯＳトランジスタで
は、基板電位を固定する必要がないので、基板電位を固
定するための端子、配線を設置する必要がない。したが
って完全空乏型ＭＯＳトランジスタを使用すれば、この
端子、配線用スペース分だけ、従来に比べて、論理ゲー
トの占有面積を小さくすることができる。
は、基板電位を固定する必要がないので、基板電位を固
定するための端子、配線を設置する必要がない。したが
って完全空乏型ＭＯＳトランジスタを使用すれば、この
端子、配線用スペース分だけ、従来に比べて、論理ゲー
トの占有面積を小さくすることができる。
【００５５】また、図１５に示した回路ブロックＢ１に
おいて、低しきい値電圧のＭＯＳトランジスタ５２ａ，
５３ａとして完全空乏型を使用するのに加えて、高しき
い値電圧のＭＯＳトランジスタ５１にも完全空乏型を使
用するようにしてもよい。図１５の回路ブロックＢ１に
おいて、低しきい値電圧のＭＯＳトランジスタ５２ａ，
５３ａの代わりに、中しきい値電圧のＭＯＳトランジス
タを使用し、この中しきい値電圧のＭＯＳトランジスタ
として完全空乏型を使用するようにしてもよい。この場
合、高しきい値電圧のＭＯＳトランジスタ５１にも完全
空乏型を使用するようにしてもよい。
おいて、低しきい値電圧のＭＯＳトランジスタ５２ａ，
５３ａとして完全空乏型を使用するのに加えて、高しき
い値電圧のＭＯＳトランジスタ５１にも完全空乏型を使
用するようにしてもよい。図１５の回路ブロックＢ１に
おいて、低しきい値電圧のＭＯＳトランジスタ５２ａ，
５３ａの代わりに、中しきい値電圧のＭＯＳトランジス
タを使用し、この中しきい値電圧のＭＯＳトランジスタ
として完全空乏型を使用するようにしてもよい。この場
合、高しきい値電圧のＭＯＳトランジスタ５１にも完全
空乏型を使用するようにしてもよい。
【００５６】図１５に示した回路ブロックＢ１における
説明は、論理回路Ｌ４等についても当てはまる。つま
り、論理回路Ｌ４に着目すれば、トランジスタ４１，４
２，４３は、ＳＯＩ構造を有し、低しきい値電圧のＭＯ
Ｓトランジスタ４２，４３として完全空乏型を使用して
もよい。また、論理回路Ｌ４において、低しきい値電圧
のＭＯＳトランジスタ４２，４３として完全空乏型を使
用するのに加えて、高しきい値電圧のＭＯＳトランジス
タ４１にも完全空乏型を使用するようにしてもよい。さ
らに、論理回路Ｌ４において、低しきい値電圧のＭＯＳ
トランジスタ４２，４３の代わりに、中しきい値電圧の
ＭＯＳトランジスタを使用し、この中しきい値電圧のＭ
ＯＳトランジスタとして完全空乏型を使用するようにし
てもよい。この場合、高しきい値電圧のＭＯＳトランジ
スタ４１にも完全空乏型を使用するようにしてもよい。
説明は、論理回路Ｌ４等についても当てはまる。つま
り、論理回路Ｌ４に着目すれば、トランジスタ４１，４
２，４３は、ＳＯＩ構造を有し、低しきい値電圧のＭＯ
Ｓトランジスタ４２，４３として完全空乏型を使用して
もよい。また、論理回路Ｌ４において、低しきい値電圧
のＭＯＳトランジスタ４２，４３として完全空乏型を使
用するのに加えて、高しきい値電圧のＭＯＳトランジス
タ４１にも完全空乏型を使用するようにしてもよい。さ
らに、論理回路Ｌ４において、低しきい値電圧のＭＯＳ
トランジスタ４２，４３の代わりに、中しきい値電圧の
ＭＯＳトランジスタを使用し、この中しきい値電圧のＭ
ＯＳトランジスタとして完全空乏型を使用するようにし
てもよい。この場合、高しきい値電圧のＭＯＳトランジ
スタ４１にも完全空乏型を使用するようにしてもよい。
【００５７】ところで、一般に、低いしきい値のＭＯＳ
トランジスタで構成した論理ゲートは、動作速度が高い
が消費電力が大きい。逆に、高いしきい値のＭＯＳトラ
ンジスタで構成した論理ゲートは、動作速度は低いが消
費電力は小さい。論理回路の論理ゲートの中には、高い
動作速度を必要とする部分と必要としない部分とがあ
る。この事情を背景に、上記実施例では、動作の高速性
を必要とする部分に使用される論理ゲートに、低いしき
い値のＭＯＳトランジスタを使用することによって、論
理回路全体における動作の高速性を確保し、一方、速度
的にマージンのある部分で使用される論理ゲートに、高
いしきい値のＭＯＳトランジスタを使用することによっ
て、速度的にマージンのある論理ゲートにおける消費電
力を少なくし、論理回路全体における消費電力を少なく
している。つまり、必要な動作速度を確保しつつ、論理
回路全体として消費電力が小さくなる。
トランジスタで構成した論理ゲートは、動作速度が高い
が消費電力が大きい。逆に、高いしきい値のＭＯＳトラ
ンジスタで構成した論理ゲートは、動作速度は低いが消
費電力は小さい。論理回路の論理ゲートの中には、高い
動作速度を必要とする部分と必要としない部分とがあ
る。この事情を背景に、上記実施例では、動作の高速性
を必要とする部分に使用される論理ゲートに、低いしき
い値のＭＯＳトランジスタを使用することによって、論
理回路全体における動作の高速性を確保し、一方、速度
的にマージンのある部分で使用される論理ゲートに、高
いしきい値のＭＯＳトランジスタを使用することによっ
て、速度的にマージンのある論理ゲートにおける消費電
力を少なくし、論理回路全体における消費電力を少なく
している。つまり、必要な動作速度を確保しつつ、論理
回路全体として消費電力が小さくなる。
【００５８】上記各実施例における３種類のしきい値を
有するＭＯＳトランジスタにおけるしきい値の具体例を
表１に示す。
有するＭＯＳトランジスタにおけるしきい値の具体例を
表１に示す。
【００５９】
【表１】
【００６０】図１６は、表１に示した３種類のしきい値
を有するＭＯＳトランジスタを使用して３種類の２入力
ＮＡＮＤ回路を構成し、これら各２入力ＮＡＮＤ回路に
おいて、信号伝搬遅延時間と負荷のファンアウト数との
関係を回路シミュレーションで計算した結果を示す図で
ある。
を有するＭＯＳトランジスタを使用して３種類の２入力
ＮＡＮＤ回路を構成し、これら各２入力ＮＡＮＤ回路に
おいて、信号伝搬遅延時間と負荷のファンアウト数との
関係を回路シミュレーションで計算した結果を示す図で
ある。
【００６１】低しきい値電圧、中しきい値電圧、高しき
い値電圧の各ＭＯＳトランジスタで構成された３種類の
２入力ＮＡＮＤ回路における伝搬遅延時間の比は、ファ
ンアウト数が５である場合、１：１．３２：１．８であ
る。ここで、サブスレッショルド特性（ゲート電圧がし
きい値電圧以下で、表面が弱反転状態のときのＶD −Ｉ
D 特性）をＳ〜７０ｍｖ／ｄｅｃａｄｅとすると、１０
０ｍｖ程度しきい値電圧を大きくすることによって、リ
ーク電流を一桁程度低減することができることがわか
る。
い値電圧の各ＭＯＳトランジスタで構成された３種類の
２入力ＮＡＮＤ回路における伝搬遅延時間の比は、ファ
ンアウト数が５である場合、１：１．３２：１．８であ
る。ここで、サブスレッショルド特性（ゲート電圧がし
きい値電圧以下で、表面が弱反転状態のときのＶD −Ｉ
D 特性）をＳ〜７０ｍｖ／ｄｅｃａｄｅとすると、１０
０ｍｖ程度しきい値電圧を大きくすることによって、リ
ーク電流を一桁程度低減することができることがわか
る。
【００６２】したがって、速度のマージンが１．５倍以
下であれば、それだけの速度のマージンがある論理ゲー
トとして使用していた低しきい値電圧ＭＯＳトランジス
タを、中しきい値電圧のＭＯＳトランジスタで置き換え
ればよい。また、速度マージンが２倍以下であれば、そ
れだけの速度のマージンがある論理ゲートとして使用し
ていた低しきい値ＭＯＳトランジスタを、高しきい値の
ＭＯＳトランジスタで置き換えればよい。このように中
しきい値電圧のＭＯＳトランジスタまたは高しきい値電
圧のＭＯＳトランジスタで置き換えることによって、こ
れら置き換えられたＭＯＳトランジスタにおける動作時
のリーク電流を一桁または２桁、低減することができ、
したがって、論理回路全体の消費電力を削減することが
できる。
下であれば、それだけの速度のマージンがある論理ゲー
トとして使用していた低しきい値電圧ＭＯＳトランジス
タを、中しきい値電圧のＭＯＳトランジスタで置き換え
ればよい。また、速度マージンが２倍以下であれば、そ
れだけの速度のマージンがある論理ゲートとして使用し
ていた低しきい値ＭＯＳトランジスタを、高しきい値の
ＭＯＳトランジスタで置き換えればよい。このように中
しきい値電圧のＭＯＳトランジスタまたは高しきい値電
圧のＭＯＳトランジスタで置き換えることによって、こ
れら置き換えられたＭＯＳトランジスタにおける動作時
のリーク電流を一桁または２桁、低減することができ、
したがって、論理回路全体の消費電力を削減することが
できる。
【００６３】ところで、上記各実施例では、しきい値電
圧を３種類に分けているが、このように３種類に分ける
代わりに、所定の電圧よりも低いしきい値電圧を具備す
る第１のＭＯＳトランジスタと、上記所定の電圧以上の
しきい値電圧を具備する第２のＭＯＳトランジスタとの
２種類に分けるようにしてもよい。そして、第１のＭＯ
Ｓトランジスタを、高速で動作させるＭＯＳトランジス
タとして使用し、第２のＭＯＳトランジスタを、速度的
にマージンがあるＭＯＳトランジスタとして使用するよ
うにしてもよい。
圧を３種類に分けているが、このように３種類に分ける
代わりに、所定の電圧よりも低いしきい値電圧を具備す
る第１のＭＯＳトランジスタと、上記所定の電圧以上の
しきい値電圧を具備する第２のＭＯＳトランジスタとの
２種類に分けるようにしてもよい。そして、第１のＭＯ
Ｓトランジスタを、高速で動作させるＭＯＳトランジス
タとして使用し、第２のＭＯＳトランジスタを、速度的
にマージンがあるＭＯＳトランジスタとして使用するよ
うにしてもよい。
【００６４】本発明によれば、論理回路において、最高
動作速度を維持しつつ、動作時の消費電力をより小さく
することができるという効果を奏する。
動作速度を維持しつつ、動作時の消費電力をより小さく
することができるという効果を奏する。
【００６５】図１７は本発明の論理回路の第４の実施例
として全加算器ＬＣｉを示す。この全加算器ＬＣｉは、
加算を行うゲートＧ１１〜Ｇ１２と、キャリー伝搬のた
めのトランスファゲート用低しきい値ｎＭＯＳトランジ
スタＴＲ１１とこのトランジスタＴＲ１１を制御するた
めの低しきい値ｎＭＯＳトランジスタＴＲ１２とを有す
るスイッチ回路ＳＷ１と、このスイッチ回路ＳＷ１を制
御する為のゲートＧ１４と、および中しきい値ＭＯＳト
ランジスタＴＲ１３とＴＲ１４と、ＭＯＳトランジスタ
ＴＲ１４およびＴＲ１３をそれぞれ制御するためのゲー
トＧ１３およびＧ１５とを有する。スイッチ回路ＳＷ１
はキャリー信号を伝搬するトランスファーゲートとして
機能する低しきい値電圧のｎＭＯＳトランジスタＴＲ１
１と、この低しきい値電圧のｎＭＯＳトランジスタＴＲ
１１を制御するための低しきい値電圧のｎＭＯＳトラン
ジスタＴＲ１２とを有する。スイッチ回路ＳＷ１は、
として全加算器ＬＣｉを示す。この全加算器ＬＣｉは、
加算を行うゲートＧ１１〜Ｇ１２と、キャリー伝搬のた
めのトランスファゲート用低しきい値ｎＭＯＳトランジ
スタＴＲ１１とこのトランジスタＴＲ１１を制御するた
めの低しきい値ｎＭＯＳトランジスタＴＲ１２とを有す
るスイッチ回路ＳＷ１と、このスイッチ回路ＳＷ１を制
御する為のゲートＧ１４と、および中しきい値ＭＯＳト
ランジスタＴＲ１３とＴＲ１４と、ＭＯＳトランジスタ
ＴＲ１４およびＴＲ１３をそれぞれ制御するためのゲー
トＧ１３およびＧ１５とを有する。スイッチ回路ＳＷ１
はキャリー信号を伝搬するトランスファーゲートとして
機能する低しきい値電圧のｎＭＯＳトランジスタＴＲ１
１と、この低しきい値電圧のｎＭＯＳトランジスタＴＲ
１１を制御するための低しきい値電圧のｎＭＯＳトラン
ジスタＴＲ１２とを有する。スイッチ回路ＳＷ１は、
【００６６】
【外１】
【００６７】第１のｎＭＯＳエンハンスメント型トラン
ジスタＴＲ１１のゲートに接続されている第２のｎＭＯ
Ｓエンハンスメント型トランジスタＴＲ１２とを有し、
ｎＭＯＳトランジスタＴＲ１１のボディーおよびｎＭＯ
ＳトランジスタＴＲ１２のボディーをフローティングさ
せる。ゲートＧ１１〜Ｇ１５はすべて中しきい値ＭＯＳ
トランジスタで構成する。図１７において、ＡｉとＢｉ
は加算入力、Ｓｉは加算出力を示す。Ｃｉｉはキャリー
入力、Ｃｏｉはキャリー出力を示す。
ジスタＴＲ１１のゲートに接続されている第２のｎＭＯ
Ｓエンハンスメント型トランジスタＴＲ１２とを有し、
ｎＭＯＳトランジスタＴＲ１１のボディーおよびｎＭＯ
ＳトランジスタＴＲ１２のボディーをフローティングさ
せる。ゲートＧ１１〜Ｇ１５はすべて中しきい値ＭＯＳ
トランジスタで構成する。図１７において、ＡｉとＢｉ
は加算入力、Ｓｉは加算出力を示す。Ｃｉｉはキャリー
入力、Ｃｏｉはキャリー出力を示す。
【００６８】図１７に示した全加算器の動作について説
明する。スイッチ回路ＳＷ１の端子におけるキャリー伝
搬制御信号ｃは、入力信号ＡｉとＢｉとにより
明する。スイッチ回路ＳＷ１の端子におけるキャリー伝
搬制御信号ｃは、入力信号ＡｉとＢｉとにより
【００６９】
【数１】
【００７０】となる。入力信号ＡｉおよびＢｉの一方が
“１”で他方が“０”のときにのみＣ＝“１”となり、
低しきい値ｎＭＯＳトランジスタＴＲ１１は導通状態と
なる。それにより前段のキャリー信号Ｃｉｉが出力端子
Ｃｏｉに伝達される。入力信号ＡｉおよびＢｉがともに
“０”または“１”のときにはキャリー伝搬信号ｃは
“０”となり、トランジスタＴＲ１１は非導通となる。
従って、前段のキャリー信号ＣｉｉはトランジスタＴＲ
１１を介して出力端子Ｃｏｉに伝達されない。この場合
には、キャリー出力端子Ｃｏｉに接続されたｐＭＯＳト
ランジスタＴＲ１３またはｎＭＯＳトランジスタＴＲ１
４の一方が導通して、キャリー出力端子Ｃｏｉは“１”
または“０”になる。
“１”で他方が“０”のときにのみＣ＝“１”となり、
低しきい値ｎＭＯＳトランジスタＴＲ１１は導通状態と
なる。それにより前段のキャリー信号Ｃｉｉが出力端子
Ｃｏｉに伝達される。入力信号ＡｉおよびＢｉがともに
“０”または“１”のときにはキャリー伝搬信号ｃは
“０”となり、トランジスタＴＲ１１は非導通となる。
従って、前段のキャリー信号ＣｉｉはトランジスタＴＲ
１１を介して出力端子Ｃｏｉに伝達されない。この場合
には、キャリー出力端子Ｃｏｉに接続されたｐＭＯＳト
ランジスタＴＲ１３またはｎＭＯＳトランジスタＴＲ１
４の一方が導通して、キャリー出力端子Ｃｏｉは“１”
または“０”になる。
【００７１】図１２に示した全加算器をｎ段直列に接続
してｎビット加算器を構成する。キャリーが信号振幅を
減衰することなく伝達されるためには、各全加算器にお
いて、端子ｃの信号がキャリー入力信号Ｃｉｉの確立時
刻より先に確立（すなわちハイレベル）されなければな
らない。
してｎビット加算器を構成する。キャリーが信号振幅を
減衰することなく伝達されるためには、各全加算器にお
いて、端子ｃの信号がキャリー入力信号Ｃｉｉの確立時
刻より先に確立（すなわちハイレベル）されなければな
らない。
【００７２】ｎビット加算器では、上位ビットの全加算
器になればなる程、入力ビットの確立時刻からキャリー
入力信号Ｃｉｉの確立時刻までの時間が長いので、ゲー
トＧ１１およびＧ１４は十分な速度マージンをもってい
る。したがって、これらゲートＧ１１およびＧ１４を中
しきい値のＭＯＳトランジスタで構成しても、それらゲ
ートの動作を保持できる。
器になればなる程、入力ビットの確立時刻からキャリー
入力信号Ｃｉｉの確立時刻までの時間が長いので、ゲー
トＧ１１およびＧ１４は十分な速度マージンをもってい
る。したがって、これらゲートＧ１１およびＧ１４を中
しきい値のＭＯＳトランジスタで構成しても、それらゲ
ートの動作を保持できる。
【００７３】この実施例では、トランスファゲートを低
しきい値電圧のｎＭＯＳトランジスタＴＲ１１で構成す
るので、キャリー伝搬に当たって、キャリー信号の電圧
降下を小さくできる。トランスファゲートＴＲ１１を、
昇圧トランジスタとしての低しきい値ｎＭＯＳトランジ
スタＴＲ１２で制御し、このトランジスタＴＲ１２のゲ
ート端子を擬似電源線Virtual VDD に接続することによ
って、トランスファゲートＴＲ１１のゲート電位が電源
電圧Virtual VDD 以上に昇圧されるので、キャリー出力
の電圧降下を防止できる。トランジスタＴＲ１２のゲー
ト電極は、図１７のように擬似電源線Virtual VDD に接
続するのみならず、主電源線ＶDDに接続しても同様の効
果がある。
しきい値電圧のｎＭＯＳトランジスタＴＲ１１で構成す
るので、キャリー伝搬に当たって、キャリー信号の電圧
降下を小さくできる。トランスファゲートＴＲ１１を、
昇圧トランジスタとしての低しきい値ｎＭＯＳトランジ
スタＴＲ１２で制御し、このトランジスタＴＲ１２のゲ
ート端子を擬似電源線Virtual VDD に接続することによ
って、トランスファゲートＴＲ１１のゲート電位が電源
電圧Virtual VDD 以上に昇圧されるので、キャリー出力
の電圧降下を防止できる。トランジスタＴＲ１２のゲー
ト電極は、図１７のように擬似電源線Virtual VDD に接
続するのみならず、主電源線ＶDDに接続しても同様の効
果がある。
【００７４】図１８は、図１７に示した加算器ＬＣｉ
（ｉ＝０，１，２，３）を４つ直列に接続して構成した
４ビット加算器の構成例を示す。ＣOFはキャリーのオー
バーフロー出力信号を示す。特に、上位ビットほど、キ
ャリー伝播制御信号Ｃがキャリー信号より早くなるた
め、トランスファーゲートに接続された昇圧トランジス
タの昇圧効果が大きくなり、高速動作が可能になる利点
がある。
（ｉ＝０，１，２，３）を４つ直列に接続して構成した
４ビット加算器の構成例を示す。ＣOFはキャリーのオー
バーフロー出力信号を示す。特に、上位ビットほど、キ
ャリー伝播制御信号Ｃがキャリー信号より早くなるた
め、トランスファーゲートに接続された昇圧トランジス
タの昇圧効果が大きくなり、高速動作が可能になる利点
がある。
【００７５】図１７では、トランジスタＴＲ１１および
ＴＲ１２はｎＭＯＳトランジスタであるが、これらトラ
ンジスタＴＲ１１およびＴＲ１２としてｐＭＯＳトラン
ジスタを用いた本発明の第５の実施例を図１９に示す。
この実施例では、図１７中のインバータゲートＧ１４が
不要であり、トランジスタＴＲ１２のゲート電極は擬似
電源線Virtual VDD ではなく、接地電位ＧＮＤに接続さ
れている。
ＴＲ１２はｎＭＯＳトランジスタであるが、これらトラ
ンジスタＴＲ１１およびＴＲ１２としてｐＭＯＳトラン
ジスタを用いた本発明の第５の実施例を図１９に示す。
この実施例では、図１７中のインバータゲートＧ１４が
不要であり、トランジスタＴＲ１２のゲート電極は擬似
電源線Virtual VDD ではなく、接地電位ＧＮＤに接続さ
れている。
【図１】本発明論理回路の第１実施例を示すブロック図
である。
である。
【図２】図１中の論理回路Ｌ１の論理ゲートの具体例を
示す回路図である。
示す回路図である。
【図３】図１中の論理回路Ｌ２，Ｌ３の論理ゲートの具
体例を示す回路図である。
体例を示す回路図である。
【図４】図１中の論理回路Ｌ４〜Ｌ９の論理ゲートの具
体例を示す回路図である。
体例を示す回路図である。
【図５】３種類のしきい値電圧をもつｎＭＯＳおよびｐ
ＭＯＳトランジスタの記号の説明図である。
ＭＯＳトランジスタの記号の説明図である。
【図６】（Ａ）および（Ｂ）は本発明論理回路で用いら
れる低、中、高しきい値電圧のＭＯＳトランジスタを示
す、それぞれ、平面図および断面図である。
れる低、中、高しきい値電圧のＭＯＳトランジスタを示
す、それぞれ、平面図および断面図である。
【図７】（Ａ）および（Ｂ）は、図６（Ａ）および
（Ｂ）に示したＭＯＳトランジスタの本発明による製造
工程の一例を示す断面図である。
（Ｂ）に示したＭＯＳトランジスタの本発明による製造
工程の一例を示す断面図である。
【図８】（Ａ）および（Ｂ）は、ぞれぞれ、図７（Ａ）
および（Ｂ）に示した製造工程で用いる低、中しきい値
電圧設定のための不純物のイオンインプランテーション
のためのマスクを示す平面図である。
および（Ｂ）に示した製造工程で用いる低、中しきい値
電圧設定のための不純物のイオンインプランテーション
のためのマスクを示す平面図である。
【図９】（Ａ）〜（Ｊ）は図７（Ａ）および（Ｂ）に示
した本発明製造方法の具体例を示す断面図である。
した本発明製造方法の具体例を示す断面図である。
【図１０】チャネル領域の不純物濃度としきい値電圧と
の関係を示す特性図である。
の関係を示す特性図である。
【図１１】本発明論理回路の第２実施例を示すブロック
図である。
図である。
【図１２】本発明の第３実施例を示すブロック図であ
る。
る。
【図１３】図１２中の回路ブロックＢ１，Ｂ２の論理ゲ
ートの具体例を示す回路図である。
ートの具体例を示す回路図である。
【図１４】図１２中の回路ブロックＢ３の論理ゲートの
具体例を示す回路図である。
具体例を示す回路図である。
【図１５】図１２中の回路ブロックＢ１の論理ゲートの
他の具体例を示す回路図である。
他の具体例を示す回路図である。
【図１６】３種類のしきい値電圧のＭＯＳトランジスタ
で構成した２入力ＮＡＮＤゲートのファンアウト数と遅
延時間との関係を対比して示す特性図である。
で構成した２入力ＮＡＮＤゲートのファンアウト数と遅
延時間との関係を対比して示す特性図である。
【図１７】本発明論理回路の第４実施例としての全加算
器を示すブロック図である。
器を示すブロック図である。
【図１８】図１７に示した全加算器により構成した４ビ
ット加算器の例を示すブロック図である。
ット加算器の例を示すブロック図である。
【図１９】本発明論理回路の第５実施例としての全加算
器を示すブロック図である。
器を示すブロック図である。
【図２０】従来のＣＭＯＳ回路の一例を示す回路図であ
る。
る。
Ｃ１ ＣＭＯＳ論理回路 Ｌ１〜Ｌ９ 論理回路 ＶDD 電源線 ＧＮＤ 接地電位 ＩＮ１，ＩＮ２，ＩＮ３ 入力信号 ＯＵＴ 出力信号 １１，１２ 高しきい値電圧のＭＯＳトランジスタ ２１ 高しきい値電圧のｐＭＯＳトランジスタ ２２ 中しきい値電圧のｐＭＯＳトランジスタ ２３ 中しきい値電圧のｎＭＯＳトランジスタ ２４ 擬似高電位電源線 ４１ 高しきい値電圧のｐＭＯＳトランジスタ ４２ 低しきい値電圧のｐＭＯＳトランジスタ ４３ 低しきい値電圧のｎＭＯＳトランジスタ ４４ 擬似高電位電源線(Virtual VDD) １０１ 低しきい値電圧のＭＯＳトランジスタ １０１−１，１０２−１，１０３−１ ゲート電極 １０１−２，１０２−２，１０３−２ ドレイン領域 １０１−３，１０２−３，１０３−３ ソース領域 １０２ 中しきい値電圧のＭＯＳトランジスタ １０３ 高しきい値電圧のＭＯＳトランジスタ １０４ 低チャネル領域 １０５ 中チャネル領域 １０６ 高チャネル領域 １１１ 低しきい値マスク １１２ 中しきい値マスク ２００ シリコン基板２００ ２０１ ｐＭＯＳデバイス領域 ２０２ ｎＭＯＳデバイス領域 ２０３ デバイス領域２０１の表面付近に不純物濃度が
Ｎｐｌとなる領域 ２０４ デバイス領域２０１の表面付近に不純物濃度が
Ｎｐｍとなる領域 ２０５ 不純物濃度が（Ｎｐｌ＋Ｎｐｍ）となる領域 ２０６ デバイス領域２０２の表面付近に不純物濃度が
Ｎｎｌとなる領域 ２０７ デバイス領域２０２の表面付近に不純物濃度が
Ｎｎｍとなる領域 ２０８ 不純物濃度が（Ｎｎｌ＋Ｎｎｍ）となる領域 ２０９ ゲート電極 ２１０ ゲート電極 ２１１，２１２，２１３ ドレイン領域 ２２１，２２２ ＳｉＯ2 絶縁層 ２２３ 絶縁膜 ２３１ 低しきい値のｐＭＯＳトランジスタ ２３２ 中しきい値のｐＭＯＳトランジスタ ２３３ 高しきい値のｐＭＯＳトランジスタ ２４０ ｎＭＯＳデバイス領域 ２４１ 低しきい値のｎＭＯＳトランジスタ ２４２ 中しきい値のｎＭＯＳトランジスタ ２４３ 高しきい値のｎＭＯＳトランジスタ
Ｎｐｌとなる領域 ２０４ デバイス領域２０１の表面付近に不純物濃度が
Ｎｐｍとなる領域 ２０５ 不純物濃度が（Ｎｐｌ＋Ｎｐｍ）となる領域 ２０６ デバイス領域２０２の表面付近に不純物濃度が
Ｎｎｌとなる領域 ２０７ デバイス領域２０２の表面付近に不純物濃度が
Ｎｎｍとなる領域 ２０８ 不純物濃度が（Ｎｎｌ＋Ｎｎｍ）となる領域 ２０９ ゲート電極 ２１０ ゲート電極 ２１１，２１２，２１３ ドレイン領域 ２２１，２２２ ＳｉＯ2 絶縁層 ２２３ 絶縁膜 ２３１ 低しきい値のｐＭＯＳトランジスタ ２３２ 中しきい値のｐＭＯＳトランジスタ ２３３ 高しきい値のｐＭＯＳトランジスタ ２４０ ｎＭＯＳデバイス領域 ２４１ 低しきい値のｎＭＯＳトランジスタ ２４２ 中しきい値のｎＭＯＳトランジスタ ２４３ 高しきい値のｎＭＯＳトランジスタ
Claims (13)
- 【請求項１】 予め定めた電圧よりも低いしきい値電圧
をもち、高速で動作する少なくともひとつの第１ＭＯＳ
トランジスタを有し、動作速度を決定する信号経路に配
置された第１論理ゲートと、 前記予め定めた電圧以上の中しきい値電圧をもつ第２Ｍ
ＯＳトランジスタおよび前記予め定められた電圧以上の
高しきい値電圧をもつ第３ＭＯＳトランジスタの少なく
とも一方を動作速度にマージンのあるトランジスタとし
て有する、前記第１論理ゲート以外の残余の論理ゲート
を具えたことを特徴とする論理回路。 - 【請求項２】 請求項１記載の論理回路において、前記
低および中しきい値をもつ第１、および第２ＭＯＳトラ
ンジスタの少なくとも一方の高電位電源側端子を、高し
きい値電圧をもつ第４ＭＯＳトランジスタを介して主電
源線に接続したことを特徴とする論理回路。 - 【請求項３】 請求項２記載の論理回路において、前記
第１論理ゲートにおける前記少なくとも１つの第１ＭＯ
Ｓトランジスタは、前記信号経路に挿入されたトランス
ファゲートを構成する第５ＭＯＳトランジスタと、該第
５ＭＯＳトランジスタを制御する第６ＭＯＳトランジス
タとを有し、前記残余の論理ゲートは、前記第５ＭＯＳ
トランジスタの出力を決定する第２論理ゲートと、前記
第６ＭＯＳトランジスタを制御する第３論理ゲートとを
有することを特徴とする論理回路。 - 【請求項４】 請求項３記載の論理回路において、前記
第５ＭＯＳトランジスタのゲート端子には前記第６ＭＯ
Ｓトランジスタのドレイン端子を接続し、前記第６ＭＯ
Ｓトランジスタのソース端子には前記第３論理ゲートの
出力端子を接続し、前記第６ＭＯＳトランジスタのゲー
ト端子には前記高電位電源線および主電源線の一方また
は接地線を接続したことを特徴とする論理回路。 - 【請求項５】 請求項１または２記載の論理回路におい
て、前記第１，第２および第３ＭＯＳトランジスタがＳ
ＯＩ構造を有し、前記低しきい値電圧の第１ＭＯＳトラ
ンジスタ、および前記中しきい値電圧の第２ＭＯＳトラ
ンジスタのうちの少なくとも一方のＭＯＳトランジスタ
は、完全空乏型であることを特徴とする論理回路。 - 【請求項６】 請求項２記載の論理回路において、前記
第１，第２および第３ＭＯＳトランジスタがＳＯＩ構造
を有し、前記低しきい値電圧の第１ＭＯＳトランジス
タ、および前記中しきい値電圧の第２ＭＯＳトランジス
タのうちの少なくとも一方のＭＯＳトランジスタと、前
記高しきい値電圧を有する第３ＭＯＳトランジスタと
は、完全空乏型であることを特徴とする論理回路。 - 【請求項７】 請求項３記載の論理回路において、前記
第５ＭＯＳトランジスタは、 ソースが前記トランスファゲートの信号入力端子に接続
され、ドレインが前記トランスファゲートの信号出力端
子に接続されている第１の第一導電型ＭＯＳエンハンス
メント型トランジスタであり、前記第６ＭＯＳトランジ
スタはソースが前記第３論理ゲートからの制御出力端子
に接続され、ドレインが前記第１の第一導電型ＭＯＳエ
ンハンスメント型トランジスタのゲートに接続され、ゲ
ートが前記高電位電源側端子または接地線に接続されて
いる第２の第一導電型ＭＯＳエンハンスメント型トラン
ジスタであり、 前記第１の第一導電型ＭＯＳエンハンスメント型トラン
ジスタのボディーと前記第２の第一導電型ＭＯＳエンハ
ンスメント型トランジスタのボディーとがフローティン
グされていることを特徴とする論理回路。 - 【請求項８】 請求項７記載の論理回路において、前記
第１の第一導電型ＭＯＳエンハンスメント型トランジス
タ、および前記第２の第一導電型ＭＯＳエンハンスメン
ト型トランジスタは、ＳＯＩ構造のトランジスタである
ことを特徴とする論理回路。 - 【請求項９】 請求項８記載の論理回路において、前記
第１の第一導電型ＭＯＳエンハンスメント型トランジス
タ、および前記第２の第一導電型ＭＯＳエンハンスメン
ト型トランジスタは、完全空乏型であることを特徴とす
る論理回路。 - 【請求項１０】 請求項４，７，８または９のいずれか
に記載の論理回路において、前記残余の論理ゲートは第
１および第２の入力信号とキャリー信号とを受けて加算
を行う全加算器を構成する論理ゲートを有し、前記トラ
ンスファゲートに前記キャリー信号を供給し、前記第３
論理ゲートは前記第１および第２入力信号に応じて前記
キャリー信号を前記トランスファゲートから取り出すか
否かを制御し、前記第２論理ゲートは前記第１および第
２入力信号に応じて前記トランスファゲートから前記キ
ャリー信号が取り出されないときに前記第１および第２
入力信号に応じて予め定めた出力を前記トランスファゲ
ート出力として形成することを特徴とする論理回路。 - 【請求項１１】 請求項２記載の論理回路において、前
記低しきい値電圧をもつ前記少なくともひとつの第１の
ＭＯＳトランジスタは、 ソースが信号入力端子に接続され、ドレインが信号出力
端子に接続されている第１の第一導電型ＭＯＳエンハン
スメント型トランジスタと、ソースが制御端子に接続さ
れ、ドレインが前記第１の第一導電型ＭＯＳエンハンス
メント型トランジスタのゲートに接続され、ゲートが前
記高電位電源側端子または接地線に接続されている第２
の第一導電型ＭＯＳエンハンスメント型トランジスタと
を有し、前記第１の第一導電型ＭＯＳエンハンスメント
型トランジスタのボディーと前記第２の第一導電型ＭＯ
Ｓエンハンスメント型トランジスタのボディーとがフロ
ーティングされているスイッチ回路によりトランスファ
ゲートを構成したことを特徴とする論理回路。 - 【請求項１２】 請求項１または２記載の論理回路を製
造する方法において、 （Ａ）前記、低、中、および高しきい値電圧をもつＭＯ
Ｓトランジスタを形成するためのＭＯＳデバイス領域を
それぞれ互いに絶縁分離して形成し、 （Ｂ）前記低および高しきい値電圧をもつＭＯＳトラン
ジスタを形成するためのＭＯＳデバイス領域に低しきい
値用不純物の注入を行い、 （Ｃ）前記中および高しきい値電圧をもつＭＯＳトラン
ジスタを形成するためのＭＯＳデバイス領域に中しきい
値用不純物の注入を行うことを特徴とする論理回路の製
造方法。 - 【請求項１３】 請求項１２記載の製造方法において、
前記工程（Ａ）において、前記ＭＯＳデバイス領域は第
一および第二電導型ＭＯＳデバイス領域を有し、前記第
一導電型ＭＯＳデバイス領域において前記工程（Ｂ）お
よび（Ｃ）の処理を行い、ついで前記第二導電型ＭＯＳ
デバイス領域において前記工程（Ｂ）および（Ｃ）の処
理を行うことを特徴とする論理回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9131136A JPH1065517A (ja) | 1996-05-22 | 1997-05-21 | 論理回路およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15026896 | 1996-05-22 | ||
| JP8-150268 | 1996-05-22 | ||
| JP9131136A JPH1065517A (ja) | 1996-05-22 | 1997-05-21 | 論理回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065517A true JPH1065517A (ja) | 1998-03-06 |
Family
ID=26466064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9131136A Pending JPH1065517A (ja) | 1996-05-22 | 1997-05-21 | 論理回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065517A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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