JPH1065531A

JPH1065531A - チャージポンプとそれを用いた位相同期回路

Info

Publication number: JPH1065531A
Application number: JP8223368A
Authority: JP
Inventors: Tomonobu Yokoyama; 友信横山
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-08-26
Filing date: 1996-08-26
Publication date: 1998-03-06

Abstract

(57)【要約】【課題】位相同期回路（ＰＬＬ）のロック時間を速く
すると共に、ジッタを抑制する。【解決手段】例えば、クロックＣＫ１よりも電圧制御
発振器（ＶＣＯ）５０の出力する帰還クロックＣＫ２が
遅れた場合、位相比較器１０はその位相差の幅のパルス
を信号Ｓｕに形成する。信号Ｓｕに形成されたパルスに
基づきＰＭＯＳ２１がオンし、ＬＰＦ４０に対する充電
電流路が形成される。パルス幅変換回路２７ａ，２７ｂ
は、信号Ｓｕ中のパルスに応じて異なる幅のパルスを出
力するものであり、該パルス幅変換回路２７ａ，２７ｂ
とスイッチ３０ａ，３０ｂは、定電流源２４ａ〜２４ｃ
を選択的に短絡することになる。これで、ＬＰＦ４０の
充電電流が変化する。この充放電流でＬＰＦ４０中の容
量４２の充電される。出力ノード４３の電圧に基づき、
ＶＣＯ５０が発振してクロックＣＫ２を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャージポンプ
と、そのチャージポンプを用い、参照クロックに同期し
たクロックを生成する信号位相同期回路（Phase Locked
Loop ；以下、ＰＬＬという）とに関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次の文献に示されるものがあった。文献：実開平４−１３７６１６号公報上記文献は、ＰＬＬの高速ロックアップ回路全体をＩＣ
内部に組み込む技術を開示しており、ＰＬＬにおけるフ
ィルタ中のキャパシタに、チャージポンプを用いて電荷
を充放電する構成になっている。チャージポンプは、電
源に接続された定電流回路を備えている。この定電流回
路によって充放電電流か一定の値に設定され、この充放
電電流でキャパシタの充放電が行われている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
チャージポンプを用いたＰＬＬでは、次のような課題が
あった。図２は、従来の課題を説明するＰＬＬの回路図
である。このＰＬＬは、参照クロックＣＫ１が入力され
る位相比較器（ＰＣ）１と、該位相比較器１に接続され
たチャージポンプ２とを備えている。チャージポンプ２
には、ローパスフィルタ（以下、ＬＰＦという）３が接
続され、該ＬＰＦ３に電圧制御発振器（以下、ＶＣＯと
いう）４が接続されている。電圧制御発振器４は与えら
れた制御電圧に応じて発振してクロックＣＫ２を生成す
るものであり、該出力クロックＣＫ２が、位相比較器１
に帰還入力されるようになっている。位相比較器１は、
入力された参照クロックＣＫ１とＶＣＯ４の出力クロッ
クＣＫ２との位相を比較し、その位相差に応じて信号Ｓ
ｕまたは信号Ｓｄにパルスを形成して出力するものであ
る。

【０００４】チャージポンプ１は、信号Ｓｕをゲートに
入力するＰＭＯＳ２ａと、信号Ｓｄをインバータ２ｂを
介してゲートに入力するＮＭＯＳ２ｃとを、備えてい
る。ＰＭＯＳ２ａのソースは、定電流源２ｄを介して電
源電位Ｖｄｄに接続され、ＮＭＯＳ２ｃのソースは、定
電流源２ｅを介してグランドに接続されている。ＰＭＯ
Ｓ２ａのドレインとＮＭＯＳ２ｃのドレインとは接続さ
れ、このドレイン同士の接続点がチャージポンプ２の出
力端子２ｆになっている。ＬＰＦ３は、チャージポンプ
２の出力端子２ｆに一端が接続された抵抗３ａと、該抵
抗３ａの他端に一方の電極が接続されたキャパシタ３ｂ
とを備えている。キャパシタ３ｂの他方の電極は、グラ
ンドに接続されている。抵抗３ａとキャパシタ３ｂの接
続点が、このＬＰＦ３の出力ノード３ｃであり、該ノー
ドからＶＣＯ４の制御電圧Ｖｃを出力する構成である。

【０００５】このような構成のＰＬＬでは、次のような
動作を行う。まず、ＶＣＯ４の出力クロックＣＫ２の位
相が、参照クロックＣＫ１より遅い場合、位相比較器１
は信号Ｓｕに位相差分の幅の“Ｌ”レベルのパルスを形
成してＰＭＯＳ３ａのゲートに出力する。このとき、信
号Ｓｄのレベルは、“Ｈ”レベルのままであり、インバ
ータ２ｂによって“Ｌ”レベルの信号Ｓｄ₁に変換され
てＮＭＯＳ２ｃのゲートに与えられる。“Ｌ”レベルの
パルスが与えられたＰＭＯＳ２ａはオンし、出力端子２
ｆと定電流源２ｄ及び電源電位Ｖｄｄとが接続される。
これにより、定電流源２ｄの内部抵抗で設定された定電
流が抵抗３ａを介してキャパシタ３ｂに流れ、キャパシ
タ３ｂが充電される。そのため、出力ノード３ｃの電圧
Ｖｃが上昇する。制御電圧Ｖｃが上昇すると、ＶＣＯ４
の発振周波数が高くなり、出力クロックＣＫ２の位相が
速くなる。

【０００６】逆に、ＶＣＯ４の出力クロックＣＫ２の位
相が、参照クロックＣＫ１より早い場合、位相比較器１
は信号Ｓｄに位相差分の幅の“Ｌ”レベルのパルスを形
成する。このとき、信号Ｓｕのレベルは、“Ｈ”レベル
のままである。信号Ｓｄはインバータ２ｂによって信号
Ｓｄ₁に変換されてＮＭＯＳ２ｃのゲートに与えられ
る。ＮＭＯＳ２ｃは、信号Ｓｄ₁の“Ｈ”レベルのパル
スによってオンし、出力端子２ｆと定電流源２ｅ及びグ
ランドとが接続される。定電流源２ｃで設定された定電
流が抵抗３ａを介してキャパシタ３ｂから流出し、グラ
ンドに流れる。即ち、キャパシタ３ｂに対する放電が行
われ、この放電によって、出力ノード３ｃの電圧Ｖｃが
低下する。電圧Ｖｃが低下するとＶＣＯ４の発振周波数
が低くなり、出力クロックＣＫ２の位相が遅くなる。以
上の動作が繰り返され、ＶＣＯ４の出力クロックＣＫ２
と参照クロックＣＫ１との位相差が減じられる。それら
の位相が一致すると、信号Ｓｕと信号Ｓｄは共に“Ｈ”
レベルになり、ＬＰＦ３の出力ノード３ｃの電圧が固定
される。この状態では、ＶＣＯ４が一定の周波数で発振
し、ＰＬＬがロックする。

【０００７】従来例の図２のＰＬＬでは、ノード３ｄに
接続されたキャパシタ３ｂに対する充電は、定電流源２
ｄで設定された電流で行い、キャパシタ３ｂに対する放
電は、定電流源２ｅで設定される定電流で行うようにな
っている。これら定電流源２ｄ，２ｅが小電流型で定電
流の電流量が少ない場合には、キャパシタ３ｂの充放電
に時間がかかり、ロック時間の増大を招くことになる。
逆に、定電流源２ｄ，２ｅが大電流型で定電流の電流量
が多い場合には、キャパシタ３ｂの充放電時間は短縮さ
れるが、ノード３ｃの電圧が不安定になる。これが、Ｖ
ＣＯ４の発振周波数を変動させ、ジッタ増大を引起こす
ことになる。即ち、位相同期の動作過程における初期段
階のように、位相差が大きいときは、定電流源２ｄ，２
ｅは大電流型がよく、ある程度時間が経過して位相差が
小さくなった段階では定電流源２ｄ，２ｅが小電流型の
方がよい。ところが、従来のチャージポンプを用いたＰ
ＬＬでは、位相差にかかわらず充放電電流を一定にして
いるため、ロック時間が長くなったり、ジッタの増大を
まねいていた。

【０００８】

【課題を解決するための手段】本発明のうちの第１の発
明は、前記課題を解決するために、チャージポンプにお
いて、次のようなスイッチング素子と、複数の電流制御
手段と、パルス幅変換回路と、スイッチとを設けてい
る。スイッチング素子は、電源と出力端子との間に設け
られ、入力パルスが与えられている期間に、その電源と
出力端子とを接続するものである。複数の電流制御手段
は、電源と出力端子との間に直列或いは並列に接続さ
れ、電流路を形成するものである。パルス幅変換回路
は、入力パルスの与えられている期間に、この入力パル
スとは異なる幅のパルスを生成して出力する機能を有し
ている。スイッチは、パルス幅変換回路の出力するパル
スに応じてオンまたはオフし、電源と出力端子との間の
電流路を変更する機能を有している。位相比較器と、チ
ャージポンプと、チャージポンプの入出力する充放電電
流によって充放電されて出力ノードの電圧を設定するキ
ャパシタを持つ電圧設定器と、電圧設定器の出力電圧に
応じた周波数する発振器とを、備えたＰＬＬにおいて、
第１の発明のチャージポンプを用いると次のように動作
する。

【０００９】ＰＬＬでは、位相比較器が参照信号と帰還
信号を比較し、それらの位相差に応じたパルス信号を出
力する。チャージポンプでは、そのパルス信号に応じて
スイッチング手段が電源と出力端子間を導通状態し、充
放電電流を入出力する。チャージポンプの入出力する充
放電電流によって充放電されて電圧設定器のキャパシタ
が出力ノードの電圧を設定し、位相差に応じた電圧が該
出力ノードから出力される。電圧設定器の出力電圧に応
じた周波数で発振器が発振することにより、前記帰還信
号が生成される。ここで、第１の発明のチャージポンプ
に設けられたパルス幅変換回路は、位相比較器の出力す
るパルス信号を入力している期間に、そのパルス幅とは
異なる幅のパルスを出力する。スイッチは、パルス幅変
換回路の出力するパルスに応じてオン、オフし、電源と
出力端子の間の電流路を変更する。即ち、出力端子を介
して電圧設定器に入出力する充放電電流の値が変化す
る。これにより、例えば、参照信号と帰還信号の位相差
が大きい場合には、充放電電流の値が大きな電流値に設
定され、出力ノードの電圧変化が速くなり、位相差が少
ない場合には、小さい電流値が設定されて出力ノードの
電圧変化が遅くなる。従って、前記課題を解決できるの
である。

【００１０】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示すＰＬＬの回路図
である。このＰＬＬは、参照信号である参照クロックＣ
Ｋ１に位相同期したクロックＣＫ２を生成するものであ
り、該参照クロックＣＫ１と生成したクロックＣＫ２を
入力する位相比較器（ＣＰ）１０を備えている。位相比
較器１０には、チャージポンプ２０が接続され、該チャ
ージポンプ２０には制御電圧Ｖｃを設定するための電圧
設定器であるＬＰＦ４０が接続されている。ＬＰＦ４０
の出力側に、制御電圧Ｖｃに基づく発振で、クロックＣ
Ｋ２を生成するＶＣＯ５０が接続されている。このクロ
ックＣＫ２が位相比較器１０に帰還信号として入力され
る接続である。位相比較器１０は、図２の位相比較器１
と同様に、参照クロックＣＫ１とＶＣＯ５０からの帰還
クロックＣＫ２との位相を比較し、比較結果を２つのパ
ルス信号Ｓｕ，Ｓｄを用いて出力するものである。信号
Ｓｕは、クロックＣＫ２の位相を速くするｕｐ信号であ
る。信号Ｓｄは、クロックＣＫ２の位相を遅くするｄｏ
ｗｎ信号である。位相比較器１０は、比較の結果、帰還
クロックＣＫ２の位相が遅れた場合には、その位相差に
相当する幅のパルスを信号Ｓｕに形成し、出力クロック
ＣＫ２の位相が進んだ場合には、その位相差に相当する
幅のパルスを信号Ｓｄに形成する構成になっている。

【００１１】チャージポンプ２０は、信号Ｓｕをゲート
に入力するスイッチング素子であるＰＭＯＳ２１と、信
号Ｓｄをインバータ２２を介してゲートに入力するスイ
ッチング素子であるＮＭＯＳ２３とを、備えている。第
１のノードであるＰＭＯＳ２１のソースと電源電位Ｖｄ
ｄとの間には、３つの電流制御手段を構成する定電流源
２４ａ，２４ｂ，２４ｃが直列に接続されている。同様
にＮＭＯＳ２３のソースとグランドＧとの間には、３つ
の電流制御手段である定電流源２５ａ，２５ｂ，２５ｃ
が直列に接続されている。ＰＭＯＳ２１のドレインとＮ
ＭＯＳ２３のドレインとは接続され、このドレイン同士
の接続された部分がチャージポンプ２０の出力端子２６
になっている。それら定電流源２４ａ〜２４ｃは、複数
の抵抗を形成し、それら定電流源２５ａ〜２５ｃは複数
の抵抗を形成している。即ち、各定電流源２４ａ〜２４
ｃ，２５ａ〜２５ｃ中の内部抵抗は、充放電電流の電流
路を形成すると共に、充電電流或いは放電電流の値を一
定に設定するように作用する。このチャージポンプ２０
には、さらに、信号Ｓｕに形成されたパルスを入力して
互いに異なる幅のパルスを出力する２個のパルス幅変換
回路２７ａ，２７ｂと、信号Ｓｄに形成されたパルスを
入力して互いに異なる幅のパルスを出力する２個のパル
ス幅変換回路２８ａ，２８ｂと、該各パルス幅変換回路
２８ａ，２８ｂの出力側にそれぞれ接続されたインバー
タ２９ａ，２９ｂと、２個のスイッチ３０ａ，３０ｂを
有したスイッチ回路３０と、２個のスイッチ３１ａ，３
１ｂを有したスイッチ回路３１とが、設けられている。

【００１２】図３は、図１中のパルス幅変換回路２７
ａ，２７ｂ，２８ａ，２８ｂの構成を示す回路図であ
る。各パルス幅変換回路２７ａ，２７ｂ，２８ａ，２８
ｂは、信号Ｓｕ，または信号Ｓｄを入力するインバータ
３３と、該インバータ３３の出力側に一端が接続された
抵抗３４と、抵抗３４の他端に一方の電極が接続され、
他方の電極がグランドに接続されたキャパシタ３５と、
抵抗３４とキャパシタ３５の接続点３６に接続されたイ
ンバータ３７とで構成されている。つまり、各パルス幅
変換回路２７ａ，２７ｂ，２８ａ，２８ｂ内部は、同様
に接続されているが、そのうちのキャパシタ３５のキャ
パシタ値と抵抗３６の抵抗値は、各パルス幅変換回路２
７ａ，２７ｂ，２８ａ，２８ｂに、固有の時定数をそれ
ぞれ設定している。パルス幅変換回路２７ｂ，２８ｂの
時定数は、パルス幅変換回路２７ａ，２８ａの時定数よ
りも大きく設定されている。

【００１３】パルス幅変換回路２７ａからパルスを出力
している期間、図１のスイッチ回路３０のスイッチ３０
ａがオンし、パルス幅変換回路２７ｂからパルスを出力
している期間、スイッチ３０ｂがオンする構成である。
パルス幅変換回路２８ａからパルスを出力している期
間、図１のスイッチ回路３１のスイッチ３１ａがオン
し、パルス幅変換回路２８ｂからパルスを出力している
期間、スイッチ３１ｂがオンする構成である。スイッチ
３０ａは、定電流源２４ａの両端を短絡する構成であ
り、スイッチ３０ｂは、直列接続された定電流源２４
ａ，２４ｂの両端を短絡する構成である。スイッチ３１
ａは、定電流源２５ａの両端を短絡する構成であり、ス
イッチ３１ｂは、直列接続された定電流源２５ａ，２５
ｂの両端を短絡する構成である。ＬＰＦ４０は、チャー
ジポンプ２０の出力端子２６に一端が接続された抵抗４
１と、該抵抗４１の他端に一方の電極が接続されたキャ
パシタ４２とを備えている。キャパシタ４２の他方の電
極は、グランドに接続されている。抵抗４１とキャパシ
タ４２の接続点が、このＬＰＦ４０の出力ノード４３で
あり、該ノード４３からＶＣＯ５０の制御電圧Ｖｃを出
力する構成である。

【００１４】次に、ＰＬＬの動作を、図４〜図６を参照
しつつ、説明する。図４は、図１の動作を示すタイムチ
ャート（その１）であり、クロックＣＫ２の位相が遅れ
ている場合の信号波形を示している。ＶＣＯ５０の発振
で生成されたクロックＣＫ２の位相が、参照クロックＣ
Ｋ１よりも遅れている場合、位相比較器１０は信号Ｓｕ
に、位相差φ分の幅の“Ｌ”レベルの第１のパルスｐ１
を形成して出力する。信号Ｓｕに形成されたパルスｐ１
は、ＰＭＯＳ２１のゲート与えられ、該ＰＭＯＳ２１が
オン状態になる。また、パルスｐ１はパルス幅変換回路
２７ａ，２７ｂにも与えられる。このとき信号Ｓｄは、
“Ｈ”レベルが維持され、インバータ２２で反転された
信号Ｓｄ₁は“Ｌ”レベルに維持される。

【００１５】図５は、図３の動作（その１）を説明する
波形図である。各パルス幅変換回路２７ａ，２７ｂで
は、インバータ３３が信号Ｓｕの論理レベルを反転す
る。即ち、パルスｐ１が与えられるとインバータ３３の
出力する電圧レベルが上昇し、抵抗３４を介してキャパ
シタ３５の充電を行う。この充電によって接続点３６の
電圧が上昇する。インバータ３７は、接続点３６の電圧
を閾値Ｖ_thで判定し、該判定結果の“Ｈ”を出力する。
ここで、接続点３６の電圧上昇は抵抗３４及びキャパシ
タ３５の設定する時定数に依存している。時定数が小さ
いパルス幅変換回路２７ａにおける接続点３６の電圧上
昇は速い。パルスｐ１の期間が過ぎるとインバータ３３
の出力電圧は低下すると共に接続点３６の電圧も低下
し、インバータ３７は“Ｌ”を出力する。つまり、各パ
ルス幅変換回路２７ａ，２７ｂは、パルスｐ１のパルス
幅を変更し、かつ、互いに幅の異なるパルスを形成して
出力する。

【００１６】例えば、図４に示す（１）の期間のよう
に、参照クロックＣＫ１と帰還されたクロックＣＫ２の
位相差φが大きい場合、パルス幅変換回路２７ａは、パ
ルスｐ１の幅よりも幅が小さいパルスｐ２を出力し、パ
ルス幅変換回路２７ｂはそれよりもさらにパルス幅の小
さいパルスｐ３を出力することになる。これらのパルス
ｐ２，ｐ３によって、スイッチ３０ａ，３０ｂがオン
し、定電流源２４ａ，２４ｂが短絡され、定電流源２４
ｃが電源Ｖｄｄに接続される。この状態では、ＰＭＯＳ
２１のソースと電源Ｖｄｄの間には、定電流源２４ｃの
内部抵抗のみが接続されているのと等価であり、該定電
流源２４ｃの内部抵抗で設定される電流でキャパシタ４
２が充電される。

【００１７】図４に示す（２）の期間のように、参照ク
ロックＣＫ１と帰還されたクロックＣＫ２の位相差φが
小さい場合、パルス幅変換回路２７ａはパルスｐ１より
も幅が小さいパルスｐ２を出力する。ところが、パルス
幅変換回路２７ｂでは、接続点３６の電圧を閾値電圧Ｖ
th以上に上げるだけの充電時間がないので、パルスｐ３
を出力しない。この場合、パルスｐ２によってスイッチ
３０ａがオンし、定電流源２４ａのみが短絡され、定電
流源２４ｂ，２４ｃが、電源Ｖｄｄに接続される。つま
り、ＰＭＯＳ２１のソースと電源Ｖｄｄの間には、定電
流源２４ｃと定電流源２４ｂの内部抵抗が直列に接続さ
れているのと等価であり、これらの直列の内部抵抗で設
定される電流で、キャパシタ４２が充電される。図４に
示す（３）の期間のように、参照クロックＣＫ１と帰還
されたクロックＣＫ２の位相差φが（２）よりもさらに
小さい場合、パルス幅変換回路２７ａも、充電時間がと
れずパルスｐ２を出力しなくなる。この場合、スイッチ
３０ａ，３０ｂが共にオフであり、直列の定電流源２４
ａ，２４ｂ，２４ｃが電源Ｖｄｄに接続される。つま
り、ＰＭＯＳ２１のソースと電源Ｖｄｄの間には、定電
流源２４ａ，２４ｂ，２４ｃの内部抵抗が直列に接続さ
れ、これらの直列の内部抵抗で設定される電流で、キャ
パシタ４２が充電される。

【００１８】図６は、図１の動作を示すタイムチャート
（その２）であり、クロックＣＫ２の位相が進んでいる
場合の信号波形を示している。ＶＣＯ５０の発振で生成
されたクロックＣＫ２が、参照クロックＣＫ１よりも進
んでいる場合、位相比較器１０は、信号Ｓｄに位相差φ
分の幅の“Ｌ”レベルの第２のパルスｐ４を形成して出
力する。信号Ｓｄに形成されたパルスｐ４は、インバー
タ２２で“Ｈ”レベルに反転されてＮＭＯＳ２３のゲー
ト与えられ、該ＮＭＯＳ２３がオン状態になる。また、
パルスｐ４はパルス幅変換回路２８ａ，２８ｂにも与え
られる。一方、信号Ｓｕは“Ｈ”レベルの状態に維持さ
れる。図７は、図３の動作（その２）を説明する波形図
である。各パルス幅変換回路２８ａ，２８ｂでは、イン
バータ３３が信号Ｓｄの論理レベルを反転する。即ち、
パルスｐ４が与えられるとインバータ３３の出力する電
圧レベルが“Ｈ”レベルに上昇し、抵抗３４を介してキ
ャパシタ３５の充電を行う。この充電によって接続点３
６の電圧が上昇する。インバータ３７は、接続点３６の
電圧を閾値Ｖ_thで判定し、該判定結果の“Ｈ”レベルを
出力する。ここで、接続点３６の電圧上昇は、抵抗３４
及びキャパシタ３５の設定する時定数に依存している。
時定数が小さいパルス幅変換回路２８ａにおける接続点
３６の電圧上昇は速い。パルスｐ４の期間が過ぎるとイ
ンバータ３３の出力電圧は降下すると共に接続点３６の
電圧も低下し、インバータ３７は“Ｌ”を出力する。つ
まり、図５と同様の動作で、各パルス幅変換回路２８
ａ，２８ｂは、パルスｐ４のパルス幅を変更し、かつ、
互いに幅の異なるパルスを形成して出力する。各パルス
幅変換回路２８ａ，２８ｂの出力するパルスは、インバ
ータ２９ａ，２９ｂで“Ｈ”レベルに反転され、スイッ
チ３１ａ，３１ｂに与えられる。

【００１９】例えば、図６に示す（４）の期間のよう
に、参照クロックＣＫ１と帰還されたクロックＣＫ２の
位相差φが大きい場合、パルス幅変換回路２８ａは、パ
ルスｐ４の幅よりも幅が小さいパルスｐ５を出力し、パ
ルス幅変換回路２８ｂはそれよりもさらにパルス幅の小
さいパルスｐ６を出力することになる。インバータ２９
ａ，２９ｂを介して反転されたパルスｐ５，ｐ６によっ
て、スイッチ３１ａ，３１ｂがオンし、定電流源２５
ａ，２５ｂが短絡され、定電流源２５ｃが、グランドに
接続される。この状態では、ＮＭＯＳ２３のソースとグ
ランドの間には、定電流源２５ｃの内部抵抗のみが接続
されているのと等価であり、該定電流源２５ｃの内部抵
抗で設定される電流でキャパシタ４２が放電される。図
６に示す（５）の期間のように、参照クロックＣＫ１と
帰還されたクロックＣＫ２の位相差φが小さい場合、パ
ルス幅変換回路２８ａはパルスｐ４よりも幅が小さいパ
ルスｐ５を出力する。ところが、パルス幅変換回路２８
ｂでは、接続点３６の電圧を閾値電圧Ｖth以上に上げる
だけの充電時間がないので、パルスｐ６を出力しない。
この場合、パルスｐ５によって、スイッチ３１ａがオン
し、定電流源２５ａのみが短絡され、定電流源２５ｂ，
２５ｃが、グランドに接続される。つまり、ＮＭＯＳ２
３のソースとグランドの間には、定電流源２５ｃと定電
流源２５ｂの内部抵抗が直列に接続されているのと等価
であり、これらの直列の内部抵抗で設定される電流で、
キャパシタ４２が放電される。

【００２０】図６に示す（６）の期間のように、参照ク
ロックＣＫ１と帰還されたクロックＣＫ２の位相差φが
（５）よりもさらに小さい場合、パルス幅変換回路２８
ａも充電時間がとれずパルスｐ５を出力しなくなる。こ
の場合、スイッチ３１ａ，３１ｂが共にオフであり、直
列の定電流源２５ａ，２５ｂ，２５ｃがグランドに接続
される。つまり、ＮＭＯＳ２３のソースとグランドの間
には、定電流源２５ａ，２５ｂ，２５ｃの内部抵抗が直
列に接続され、これらの直列の内部抵抗で設定される電
流で、キャパシタ４２が放電される。キャパシタ４２が
充電または放電し、ＬＰＦ４０のノード４３の電圧が設
定される。この電圧がＶＣＯ５０の制御電圧Ｖｃにな
る。ＶＣＯ５０は制御電圧Ｖｃに基づいた周波数で発振
し、クロックＣＫ２を出力する。制御電圧Ｖｃが高い場
合には、クロックＣＫ２の位相が進み、制御電圧Ｖｃが
低ければクロックＣＫ２が遅くなるように、ＶＣＯ５０
は発振する。ＰＬＬは以上の動作を繰り返すことで、Ｖ
ＣＯ５０の出力クロックＣＫ２（帰還クロック）と参照
クロックＣＫ１との位相差が減じられる。それらの位相
が一致すると、信号Ｓｕと信号Ｓｄは共に“Ｈ”レベル
になり、ＬＰＦ４０の出力ノード４３の電圧が固定され
る。このようになると、ＶＣＯ５０が一定の周波数で発
振し、ＰＬＬがロックする。

【００２１】以上のように、この第１の実施形態では、
パルスｐ１，ｐ４の幅を変更して互いに幅の異なるパル
ス形成するパルス幅変換回路２７ａ，２７ｂ，２８ａ，
２８ｂと、スイッチ回路３０，３１とを設け、チャージ
ポンプ２０における充放電ルートに配置した定電流源２
４ａ〜２４ｃ、２５ａ〜２５ｃを、パルスｐ１，ｐ４の
幅に応じて選択的に短絡する構成にしている。例えば、
パルスｐ１の幅が広ければ、定電流源２７ａ，２７ｂが
短絡され、キャパシタ４２に対する充電電流が定電流源
２７ｃの内部抵抗と抵抗４１とで定まる大きな電流値に
なる。逆に、パルスｐ１の幅が狭ければ、定電流源２７
ａ，２７ｂが短絡されず、キャパシタ４２に対する充電
電流が定電流源２７ａ，２７ｂ，２７ｃの内部抵抗の合
成抵抗と抵抗４１とで定まる小さい電流値になる。放電
電流も同様である。即ち、各定電流源２４ａ〜２４ｃ、
２５ａ〜２５ｃの抵抗値をｒ、抵抗４１の抵抗値をＲと
すると、パルスｐ１，ｐ４の幅が大きいときの充電ルー
トと放電ルートの抵抗値はそれぞれ（ｒ＋Ｒ）になり、
パルスｐ１，ｐ４の幅が小さいときには、（３ｒ＋Ｒ）
になる。よって、制御初期段階のような位相差φが大き
なときのロック時間を短くでき、かつ、制御が進み位相
差φが小さい時でも、ジッタの増大を招くことのないＰ
ＬＬが構成できる。

【００２２】第２の実施形態図８は、本発明の第２の実施形態を示すＰＬＬの回路図
であり、図１中の要素と共通する要素には、共通の符号
が付されている。このＰＬＬは、第１の実施形態と同様
の位相比較器１０とＬＰＦ４０とＶＣＯ５０と、その位
相比較器１０とＬＰＦ４０の間に設けられた図１とは異
なるチャージポンプ６０とを、備えている。チャージポ
ンプ６０は、位相比較器１０からの信号Ｓｕをゲートに
入力するスイッチング素子であるＰＭＯＳ６１と、信号
Ｓｄをインバータ６２を介してゲートに入力するスイッ
チング素子であるＮＭＯＳ６３とを、備えている。ＰＭ
ＯＳ６１のソースは電源電位Ｖｄｄに接続され、該ＰＭ
ＯＳ６１のドレインには、第１のノードＮ２ａを介して
３つの電流制限手段である定電流源６４ａ，６４ｂ，６
４ｃが順に直列に接続されている。ＮＭＯＳ６３のソー
スはグランドに接続され、該ＮＭＯＳ６３のドレインに
は第１のノードＮ２ｂを介して３つの定電流源６５ａ，
６５ｂ，６５ｃが順に直列に接続されている。直列の定
電流源６４ａ，６４ｂ，６４ｃの他端と、定電流源６５
ａ，６５ｂ，６５ｃの他端とはチャージポンプ６０の出
力端子６６に接続されている。

【００２３】チャージポンプ６０は、さらに、信号Ｓｕ
に形成されたパルスを入力して互いに異なる幅のパルス
を出力する第１の実施形態と同様のパルス幅変換回路２
７ａ，２７ｂと、信号Ｓｄに形成されたパルスを入力し
て互いに異なる幅のパルスを出力するパルス幅変換回路
２８ａ，２８ｂと、インバータ２９ａ，２９ｂと、２個
のスイッチ３０ａ，３０ｂを有したスイッチ回路３０
と、スイッチ３１ａ，３１ｂを有したスイッチ回路３１
とが、設けられている。即ち、スイッチング素子のＰＭ
ＯＳ６１とチャージポンプの出力端子６６の間に複数の
定電流源６４ａ〜６４ｃを接続し、スイッチング素子の
ＮＭＯＳ６３と出力端子６６の間に複数の定電流源６５
ａ〜６５ｃを接続した点が、この第２の実施形態の特徴
であり、他は第１の実施形態と同様である。そして、ス
イッチ３０ａは、定電流源６４ａの両端を短絡する構成
であり、スイッチ３０ｂは、直列接続された定電流源６
４ａ，６４ｂの両端を短絡する構成である。スイッチ３
１ａは、定電流源６５ａの両端を短絡する構成であり、
スイッチ３１ｂは、直列接続された定電流源６５ａ，６
５ｂの両端を短絡する構成である。

【００２４】図８のＰＬＬでは、ＰＭＯＳ６１とＬＰＦ
４０中の容量４２の間に定電流源６４ａ〜６４ｃが配置
され、ＮＭＯＳ６３と容量４２の間に定電流源６５ａ〜
６５ｃが配置されている。それら定電流源６４ａ〜６４
ｃ，６５ａ〜６５ｃの内部抵抗を拡散抵抗で構成する
と、ＰＭＯＳ６１及びＮＭＯＳ６３と容量４２の間に図
示しない寄生容量が配置されることになり、容量４２の
充放電時間が僅かに増加するが、第１の実施形態と同じ
動作によって容量４２の充放電時間を変更できる。即
ち、図１の各定電流源２４ａ〜２４ｃ，２５ａ〜２５ｃ
に対応して定電流源６４ａ〜６４ｃ，６５ａ〜６５ｃが
それぞれ機能する。容量４２が充電または放電し、ＬＰ
Ｆ４０のノード４３の電圧が設定される。この電圧がＶ
ＣＯ５０の制御電圧Ｖｃになる。ＶＣＯ５０は制御電圧
Ｖｃに基づいた周波数で発振し、クロックＣＫ２を出力
する。制御電圧Ｖｃが高い場合には、クロックＣｋ２の
位相が進み、制御電圧Ｖｃが低ければクロックＣＫ２が
遅くなるように、ＶＣＯ５０は発振する。ＰＬＬは、以
上の動作を繰り返すことで、ＶＣＯ５０の出力クロック
ＣＫ２と参照クロックＣＫ１との位相差が減じられる。
それらの位相が一致すると、信号Ｓｕと信号Ｓｄは共に
“Ｈ”レベルになり、ＬＰＦ４０の出力ノード４３の電
圧が固定される。このようになると、ＶＣＯ５０が一定
の周波数で発振し、ＰＬＬがロックする。

【００２５】以上のように、この第２の実施形態では、
第１の実施形態と同様の異なる幅のをパルスを形成する
パルス幅変換回路２７ａ，２７ｂ，２８ａ，２８ｂと、
スイッチ回路３０，３１とを設け、チャージポンプ６０
における充放電ルートに配置した定電流源６４ａ〜６４
ｃ、６５ａ〜６５ｃを選択的に短絡する構成にしてい
る。よって、第１の実施形態と同様に、制御初期段階の
ような位相差φが大きなときのロック時間を短くでき、
かつ、制御が進み位相差φが小さい時でも、ジッタの増
大を招くことのないＰＬＬが構成できる。一方、図８で
は、ＰＭＯＳ６１とＬＰＦ４０中の容量４２の間に定電
流源６４ａ〜６４ｃを配置し、ＮＭＯＳ６３と容量４２
の間に定電流源６５ａ〜６５ｃを配置している。例え
ば、スイッチ回路３０，３１を工夫することで、定電流
源６４ａ〜６４ｃを充電と放電で共有することも可能に
なり、定電流源６５ａ〜６５ｃを省略することもでき
る。

【００２６】第３の実施形態図９は、本発明の第３の実施形態を示すＰＬＬの回路図
であり、図１及び図８中の要素と共通する要素には、共
通の符号が付されているる。このＰＬＬは、第１及び第
２の実施形態と同様の位相比較器１０とＬＰＦ４０とＶ
ＣＯ５０と、その位相比較器１０とＬＰＦ４０の間に設
けられた図１及び図８とは異なるチャージポンプ７０と
を、備えている。チャージポンプ７０は、位相比較器１
０からの信号Ｓｕをゲートに入力するスイッチング素子
であるＰＭＯＳ７１と、信号Ｓｄをインバータ７２を介
してゲートに入力するスイッチング素子であるＮＭＯＳ
７３とを、備えている。ＰＭＯＳ７１のソースと電源電
位Ｖｄｄの間には、３つの電流制御手段である定電流源
７４ａ，７４ｂ，７４ｃが並列接続されている。ＮＭＯ
Ｓ７３のソースとグランドとの間には、３つの電流制御
手段である定電流源７５ａ，７５ｂ，７５ｃが並列接続
されている。ＰＭＯＳ７１のドレインとＮＭＯＳ７３の
ドレインは、チャージポンプ７０の出力端子７６に接続
されている。

【００２７】チャージポンプ７０は、さらに、信号Ｓｕ
に形成されたパルスを入力して互いに異なる幅のパルス
を出力する第１の実施形態と同様のパルス幅変換回路２
７ａ，２７ｂと、信号Ｓｄに形成されたパルスを入力し
て互いに異なる幅のパルスを出力するパルス幅変換回路
２８ａ，２８ｂと、パルス幅変換回路２８ａ，２８ｂの
出力信号を反転するインバータ２９ａ，２９ｂと、スイ
ッチ回路８０及びスイッチ回路８１とが設けられてい
る。スイッチ回路８０は、定電流源７４ａとＰＭＯＳ７
１のソース間を開放するスイッチ８０ａと、定電流源７
４ｂとＰＭＯＳ７１のソース間を開放するスイッチ８０
ｂとで構成されている。スイッチ回路８１は、定電流源
７５ａとＮＭＯＳ７３のソース間を開放するスイッチ８
１ａと、定電流源７５ｂとＮＭＯＳ７３のソース間を開
放するスイッチ８１ｂとで構成されている。パルス幅変
換回路２７ａの出力するパルスによってスイッチ８０ａ
がオンし、パルス幅変換回路２７ｂの出力するパルスに
よってスイッチ８０ｂがオンするようになっている。パ
ルス幅変換回路２８ａの出力するパルスによってスイッ
チ８１ａがオンし、パルス幅変換回路２８ｂの出力する
パルスによってスイッチ８１ｂがオンするようになって
いる。

【００２８】次に、図９のＰＬＬの動作を説明する。な
お、位相比較器１０、ＬＰＦ４０、ＶＣＯ５０、及び各
パルス幅変換回路２７ａ〜２８ｂにおける動作は、第１
の実施形態と同じなので、ここでも、図４から図７を参
照する。位相比較器１０は、帰還されたクロックＣＫ２
の位相が、参照クロックＣＫ１よりも遅れている場合、
図４のように、信号Ｓｕに位相差φ分の幅の“Ｌ”レベ
ルの第１のパルスｐ１を形成して出力する。信号Ｓｄに
形成されたパルスｐ１は、ＰＭＯＳ７１のゲート与えら
れ、該ＰＭＯＳ７１がオン状態になる。また、パルスｐ
１はパルス幅変換回路２７ａ，２７ｂにも与えられる。
このとき、信号Ｓｄのレベルは“Ｈ”レベルに維持さ
れ、インバータ７２の出力する信号Ｓｄ₁が“Ｌ”レベ
ルに維持される。

【００２９】図４に示す（１）の期間のように、参照ク
ロックＣＫ１と帰還されたクロックＣＫ２の位相差φが
大きい場合、パルス幅変換回路２７ａは、パルスｐ１の
幅よりも幅が小さいパルスｐ２を出力し、パルス幅変換
回路２７ｂはそれよりもさらにパルス幅の小さいパルス
ｐ３を出力する。これらのパルスｐ２，ｐ３によって、
スイッチ８０ａ，８０ｂがオンし、各定電流源７４ａ，
７４ｂとＰＭＯＳ７１とが接続される。即ち、３個の定
電流源７４ａ，７４ｂ，７４ｃからなる並列の電流路
が、ＬＰＦ４０と電源電位Ｖｄｄの間に構成される。よ
って、容量４２は、これら並列の定電流源７４ａ，７４
ｂ，７４ｃを介して電源電位Ｖｄｄから充電される。図
４に示す（２）の期間のように、参照クロックＣＫ１と
帰還されたクロックＣＫ２の位相差φが小さい場合、パ
ルス幅変換回路２７ａはパルスｐ１よりも幅が小さいパ
ルスｐ２を出力する。ところが、パルス幅変換回路２７
ｂでは、接続点３６の電圧を閾値電圧Ｖth以上に上げる
だけの充電時間がないので、パルスｐ３を出力しない。
この場合、パルスｐ２によってスイッチ８０ａがオン
し、定電流源７４ａが、ＰＭＯＳ７１に接続される。つ
まり、ＰＭＯＳ７１のソースと電源Ｖｄｄの間には、定
電流源７４ａと定電流源２４ｃからなる並列の電流路が
形成され、該定電流源７４ａ，７４を介して容量４２が
充電される。

【００３０】図４に示す（３）の期間のように、参照ク
ロックＣＫ１と帰還されたクロックＣｋ２の位相差φが
（２）よりもさらに小さい場合、パルス幅変換回路２７
ａも、容量３５の充電時間がとれずパルスｐ２を出力し
なくなる。この場合、スイッチ６０ａ，８０ｂが共に開
放し、定電流源７４ｃのみが、ＰＭＯＳ７１と電源電位
Ｖｄｄの間に接続された状態になる。従って、容量４２
は定電流源７４ｃを介して充電される。ＶＣＯ５０の発
振で生成されたクロックＣＫ２が、参照クロックＣＫ１
よりも進んでいる場合、位相比較器１０は、信号Ｓｄに
位相差φ分の幅の“Ｌ”レベルの第２のパルスｐ４を形
成して出力する。インバータ７２は信号Ｓｄのレベルを
反転した信号Ｓｄ₁を出力する。つまり、パルスｐ４は
インバータ７２で反転されてＮＭＯＳ７３のゲート与え
られ、該ＮＭＯＳ７３がオン状態になる。また、パルス
ｐ４はパルス幅変換回路２８ａ，２８ｂにも与えられ
る。一方、信号Ｓｕは、“Ｈ”レベルの状態に維持され
る。

【００３１】例えば、図６に示す（４）の期間のよう
に、参照クロックＣＫ１と帰還されたクロックＣＫ２の
位相差φが大きい場合、パルス幅変換回路２８ａは、パ
ルスｐ４の幅よりも幅が小さいパルスｐ５を出力し、パ
ルス幅変換回路２８ｂはそれよりもさらにパルス幅の小
さいパルスｐ６を出力することになる。これらのパルス
ｐ５，ｐ６によって、スイッチ８１ａ，８１ｂがオン
し、定電流源７５ａ，７５ｂとＮＭＯＳ７３のソースが
接続される。よって、グランドとＮＭＯＳ７３の間に、
定電流源７５ａ，７５ｂ，７５ｃからなる並列の電流路
が形成され。容量４２からの放電電流が並列の定電流源
７５ａ，７５ｂ，７５ｃを介してグランドに流れる。図
６に示す（５）の期間のように、参照クロックＣＫ１と
帰還されたクロックＣＫ２の位相差φが小さい場合、パ
ルス幅変換回路２８ａはパルスｐ４よりも幅が小さいパ
ルスｐ５を出力する。ところが、パルス幅変換回路２８
ｂでは、接続点３６の電圧を閾値電圧Ｖth以上にあげる
充電時間がないので、パルスｐ６を出力しない。この場
合、パルスｐ５によって、スイッチ８１ａのみがオン
し、定電流源７５ａがＮＭＯＳ７３に接続され、定電流
源７５ａ，７５ｃからなる並列の電流路が形成される。
容量４２からの放電電流は、並列の定電流源７５ａ，７
５ｃを介してグランドに流れる。

【００３２】図６に示す（６）の期間のように、参照ク
ロックＣＫ１と帰還されたクロックＣｋ２の位相差φが
（５）よりもさらに小さい場合、パルス幅変換回路２８
ａも充電時間がとれずパルスｐ５を出力しなくなる。こ
の場合、スイッチ３１ａ，３１ｂが共に開放状態であ
り、グランドとＮＭＯＳ７３の間には、定電流源２５ｃ
のみが接続された状態になる。よって、容量４２からの
放電電流は、定電流源７５ｃを介してグランドに流れ
る。容量４２が充電または放電し、ＬＰＦ４０のノード
４３の電圧が変化する。この電圧がＶＣＯ５０の制御電
圧Ｖｃになる。ＶＣＯ５０は制御電圧Ｖｃに基づいた周
波数で発振し、クロックＣＫ２を出力する。制御電圧Ｖ
ｃが高い場合には、クロックＣＫ２の位相が進み、制御
電圧Ｖｃが低ければクロックＣＫ２が遅くなるようにＶ
ＣＯ５０は発振する。ＰＬＬは、以上の動作を繰り返す
ことで、ＶＣＯ５０の出力クロックＣＫ２と参照クロッ
クＣＫ１との位相差が減じられる。それらの位相が一致
すると、信号Ｓｕと信号Ｓｄは共に“Ｈ”レベルにな
り、ＬＰＦ４０の出力ノード４３の電圧が固定される。
このようになると、ＶＣＯ５０が一定の周波数で発振
し、ＰＬＬがロックする。

【００３３】以上のように、この第３の実施形態では、
パルス幅変換回路２７ａ，２７ｂ，２８ａ，２８ｂと、
スイッチ回路８０，８１とを設け、チャージポンプ７０
に並列に配置した定電流源７４ａ〜７４ｃ、７５ａ〜７
５ｃを、パルスｐ１，ｐ４の幅に応じて選択的に充放電
ルートに接続して他を開放する構成にしている。例え
ば、パルスｐ１の幅が広ければ、定電流源７４ａと７４
ｂが充電ルートに並列に接続される。これにより、容量
４２に対する充電電流が定電流源７４ａ〜７４ｃの内部
抵抗と抵抗４１とで定まる大きな電流値になる。つま
り、各定電流源７４ａ〜７４ｃの内部抵抗の抵抗値を
ｒ、ＬＰＦ４０中の抵抗４１の抵抗値をＲとすると、容
量４２と電源電位Ｖｄｄの抵抗値は、（ｒ／３＋Ｒ）と
なり、大電流で容量４２の充電が行える。逆に、パルス
ｐ１の幅が狭ければ、定電流源７４ａ，７４ｂが充電ル
ートに接続されず、容量４２と電源電位Ｖｄｄの抵抗値
は（ｒ＋Ｒ）となり、小さい電流で容量４２の充電が行
なわれる。容量４２の放電を行う場合も同様である。即
ち、制御初期段階のような位相差φが大きなときのロッ
ク時間を短くでき、かつ、制御が進み位相差φが小さい
時でも、ジッタの増大を招くことのないＰＬＬが構成で
きる。

【００３４】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。（ａ）上記実施形態では、信号Ｓｕを入力してパルス
ｐ１の幅を変換する回路をパルス幅変換回路２７ａ，２
７ｂの２個、信号Ｓｄを入力してパルスｐ４の幅を変換
する回路をパルス幅変換回路２８ａ，２８ｂの２個でそ
れぞれ構成しているが、これらは２個に限定されずさら
に増やすことができる。（ｂ）第２の実施形態では、充電ルートと放電ルート
に別けて定電流源６４ａ〜６４ｃ，６５ａ〜６５ｃをそ
れぞれ直列に接続しているが、スイッチ回路３０，３１
を工夫することで、これらを共用する構成にしてもよ
い。（ｃ）第３の実施形態では、ＰＭＯＳ７１と電源電位
Ｖｄｄの間に、定電流源７４ａ〜７４ｃが配置され、Ｎ
ＭＯＳ７３とグランドとの間には定電流源７５ａ〜７５
ｃが配置されているが、これらは、各ＰＭＯＳ７１，Ｎ
ＭＯＳ７３と出力端子７６との間にそれぞれ接続される
構成にしてもよい。（ｄ）充放電電流の電流量を設定する各定電流源２４
ａ〜２４ｃ，２５ａ〜２５ｃ，６４ａ〜６４ｃ，６５ａ
〜６５ｂ，７４ａ〜７４ｃ，７５ａ〜７５ｃは、抵抗に
置き換えても、上記実施形態と同様の効果が得られる。（ｅ）スイッチ回路３０，３１，８０，８１における
各スイッチの接続する箇所は、充放電電流の電流量を変
化させることができれば、図１、図８、図９に限定され
るものではない。

【００３５】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力パルスが与えられている期間に電源と出
力端子とを接続するスイッチング素子と、充放電電流の
電流路を形成すると共に該電流値を設定する複数の電流
制御手段と、該入力パルスの与えられている期間にそれ
とは異なる幅のパルスを生成して出力するパルス幅変換
回路と、パルス幅変換回路の出力するパルスに応じてオ
ンまたはオフし、複数の電流制御手段を選択して電源と
出力端子の間の電流路を変更するスイッチとを、チャー
ジポンプに設けているので、対象回路に対する充放電電
流を入力パルス幅に応じて変化させることができる。よ
って、例えばＰＬＬにおける参照信号と帰還信号の位相
差が大きな場合には、充放電電流を増加して位相制御を
行い、位相差が少ない場合には、充放電電流を減じて位
相制御を行うことができる。従って、ロック時間が短
く、且つ、ジッタを抑制したＰＬＬを実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すＰＬＬの回路図
である。。

【図２】従来の課題を説明するＰＬＬの回路図である。

【図３】図１中のパルス幅変換回路２７ａ，２７ｂ，２
８ａ，２８ｂの構成を示す回路図である。

【図４】図１の動作を示すタイムチャート（その１）で
ある。

【図５】図３の動作（その１）を説明する波形図であ
る。

【図６】図１の動作を示すタイムチャート（その２）で
ある。

【図７】図３の動作（その２）を説明する波形図であ
る。

【図８】本発明の第２の実施形態を示すＰＬＬの回路図
である。

【図９】本発明の第３の実施形態を示すＰＬＬの回路図
である。

【符号の説明】

１０位相比較器２０，６０，７０チャージポン
プ２１，２３，６１，６３，７１，７３スイッチング
素子２４ａ〜２４ｃ，２５ａ〜２５ｃ，６４ａ〜６４ｃ，６
５ａ〜６５ｃ，７４ａ〜７４ｃ，７５ａ〜７５ｃ
定電流源２７ａ，２７ｂ，２８ａ，２８ｂパルス幅変換
回路３０，３１，８０，８１スイッチ回路３０ａ，３０ｂ，３１ａ，３１ｂ，８０ａ，８０ｂ，８
１ａ，８１ｂスイッチ４０ＬＰＦ５０ＶＣＯＣＫ１参照クロックＣＫ２帰還クロックｐ１〜ｐ６パルス

Claims

【特許請求の範囲】

【請求項１】電源と出力端子との間に設けられ、入力
パルスが与えられている期間に該電源と該出力端子とを
接続するスイッチング素子と、前記電源と前記出力端子との間に直列或いは並列に接続
され、電流路を形成する複数の電流制御手段と、前記入力パルスの与えられている期間に、該入力パルス
とは異なる幅のパルスを生成して出力するパルス幅変換
回路と、前記パルス幅変換回路の出力するパルスに応じてオンま
たはオフし、前記電源と出力端子との間の電流路を変更
するスイッチとを、備えたことを特徴とするチャージポンプ。
【請求項２】前記スイッチは、前記オンまたはオフで
前記複数の電流制御手段を選択的に短絡または開放する
ことにより、前記電源と出力端子との間の電流路を変更
する構成にしたことを特徴とする請求項１記載のチャー
ジポンプ。
【請求項３】出力端子と第１のノードとの間に接続さ
れ、入力パルスが与えられている期間に導通状態になる
スイッチング素子と、前記第１のノードと電源との間に接続され、電流路を形
成する複数の電流制限手段と、前記入力パルスが与えられてる期間に、該入力パルスと
は異なる幅のパルスを生成して出力するパルス幅変換回
路と、前記パルス幅変換回路の出力するパルスに応じてオンま
たはオフし、前記第１のノードと電源との間の電流路を
変更するスイッチとを、備えたことを特徴とするチャージポンプ。
【請求項４】前記複数の電流制御手段は、前記第１の
ノードと前記電源との間に直列に接続したことを特徴と
する請求項３記載のチャージポンプ。
【請求項５】前記複数の電流制御手段は、前記第１の
ノードと前記電源との間に並列に接続したことを特徴と
する請求項３記載のチャージポンプ。
【請求項６】出力端子と第１のノードとの間に接続さ
れ、電流路を形成する複数の電流制限手段と、前記第１のノードと電源との間に接続され、入力パルス
が与えられている期間に導通状態になるスイッチング素
子と、前記入力パルスが与えられてる期間に、該入力パルスと
は異なる幅のパルスを生成して出力するパルス幅変換回
路と、前記パルス幅変換回路の出力するパルスに応じてオンま
たはオフし、前記第１のノードと出力端子との間の電流
路を変更するスイッチとを、備えたことを特徴とするチャージポンプ。
【請求項７】前記複数の電流制御手段は、前記第１の
ノードと前記出力端子との間に直列に接続したことを特
徴とする請求項６記載のチャージポンプ。
【請求項８】前記複数の電流制御手段は、前記第１の
ノードと前記出力端子との間に並列に接続したことを特
徴とする請求項６記載のチャージポンプ。
【請求項９】参照信号の位相と帰還信号の位相とを比
較し、該位相差に応じたパルス信号を出力する位相比較
器と、前記位相比較器の出力するパルス信号に応じて充放電電
流を入出力するチャージポンプと、前記充放電電流によって充放電されて出力ノードの電圧
を設定するキャパシタを有し、前記位相差に応じた電圧
を該出力ノードから出力する電圧設定器と、前記電圧設定器の出力電圧に応じた周波数で発振して前
記帰還信号を出力する発振器とを備えた位相同期回路に
おいて、前記チャージポンプは、前記位相差が予め設定された第
１の値を越えた場合は、第１の電流値で前記充放電電流
を入出力し、該位相差が該第１の値よりも大きい第２の
値を越えた場合は、該第１の電流値よりも大きな第２の
電流値で前記充放電電流を入出力する構成にしたことを
特徴とする位相同期回路。
【請求項１０】参照信号の位相と帰還信号の位相とを
比較し、該位相差に応じたパルス信号を出力する位相比
較器と、前記位相比較器の出力するパルス信号に応じて充放電電
流を入出力するチャージポンプと、前記充放電電流によって充放電されて出力ノードの電圧
を設定するキャパシタを有し、前記位相差に応じた電圧
を該出力ノードから出力する電圧設定器と、前記電圧設定器の出力電圧に応じた周波数で発振して前
記帰還信号を出力する発振器とを備えた位相同期回路に
おいて、前記チャージポンプは、電源と前記電圧設定器に接続された出力端子との間に設
けられ、前記位相比較器が出力するパルス信号が与えら
れている期間に該電源と該出力端子とを接続するスイッ
チング素子と、前記電源と前記出力端子との間に直列或いは並列に接続
され、電流路を形成する複数の電流制御手段と、前記位相比較器が出力するパルス信号が与えられている
期間に、該パルス信号とは異なる幅のパルスを生成して
出力するパルス幅変換回路と、前記パルス幅変換回路の出力するパルスに応じてオンま
たはオフし、前記電源と出力端子との間の電流路を変更
するスイッチとを有することを特徴とする位相同期回
路。
【請求項１１】参照信号の位相と帰還信号の位相とを
比較し、該位相差に応じたパルス信号を出力する位相比
較器と、前記位相比較器の出力するパルス信号に応じて充放電電
流を入出力するチャージポンプと、前記充放電電流によって充放電されて出力ノードの電圧
を設定するキャパシタを有し、前記位相差に応じた電圧
を該出力ノードから出力する電圧設定器と、前記電圧設定器の出力電圧に応じた周波数で発振して前
記帰還信号を出力する発振器とを備えた位相同期回路に
おいて、前記チャージポンプは、前記電圧設定器に接続された出力端子と第１のノードと
の間に接続され、前記位相比較器が出力するパルス信号
が与えられている期間に導通状態になるスイッチング素
子と、前記第１のノードと電源との間に接続され、電流路を形
成する複数の電流制限手段と、前記位相比較器が出力するパルス信号が与えられてる期
間に、該パルス信号とは異なる幅のパルスを生成して出
力するパルス幅変換回路と、前記パルス幅変換回路の出力するパルスに応じてオンま
たはオフし、前記第１のノードと電源との間の電流路を
変更するスイッチとを有することを特徴とする位相同期
回路。
【請求項１２】前記複数の電流制御手段は、前記第１
のノードと前記電源との間に直列に接続したことを特徴
とする請求項１１記載の位相同期回路。
【請求項１３】前記複数の電流制御手段は、前記第１
のノードと前記電源との間に並列に接続したことを特徴
とする請求項１１記載の位相同期回路。
【請求項１４】参照信号の位相と帰還信号の位相とを
比較し、該位相差に応じたパルス信号を出力する位相比
較器と、前記位相比較器の出力するパルス信号に応じて充放電電
流を入出力するチャージポンプと、前記充放電電流によって充放電されて出力ノードの電圧
を設定するキャパシタを有し、前記位相差に応じた電圧
を該出力ノードから出力する電圧設定器と、前記電圧設定器の出力電圧に応じた周波数で発振して前
記帰還信号を出力する発振器とを備えた位相同期回路に
おいて、前記チャージポンプは、前記電圧設定器に接続された出力端子と第１のノードと
の間に接続され、電流路を形成する複数の電流制限手段
と、前記第１のノードと電源との間に接続され、前記位相比
較器が出力するパルス信号が与えられている期間に導通
状態になるスイッチング素子と、前記位相比較器が出力するパルス信号が与えられてる期
間に、該パルス信号とは異なる幅のパルスを生成して出
力するパルス幅変換回路と、前記パルス幅変換回路の出力するパルスに応じてオンま
たはオフし、前記第１のノードと出力端子との間の電流
路を変更するスイッチとを有することを特徴とする位相
同期回路。
【請求項１５】前記複数の電流制御手段は、前記第１
のノードと前記出力端子との間に直列に接続したことを
特徴とする請求項１４記載の位相同期回路。
【請求項１６】前記複数の電流制御手段は、前記第１
のノードと前記出力端子との間に並列に接続したことを
特徴とする請求項１４記載の位相同期回路。