JPH1065740A - ネットワーク・スイッチ及び該スイッチを利用したデータ・パケット伝送方法 - Google Patents
ネットワーク・スイッチ及び該スイッチを利用したデータ・パケット伝送方法Info
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- JPH1065740A JPH1065740A JP10979697A JP10979697A JPH1065740A JP H1065740 A JPH1065740 A JP H1065740A JP 10979697 A JP10979697 A JP 10979697A JP 10979697 A JP10979697 A JP 10979697A JP H1065740 A JPH1065740 A JP H1065740A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
-
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- H04L49/00—Packet switching elements
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-
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/35—Switches specially adapted for specific applications
- H04L49/351—Switches specially adapted for specific applications for local area network [LAN], e.g. Ethernet switches
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 データ・パケットのスループットが増加する
ネットワーク・スイッチを提供する。 【解決手段】 複数のネットワーク・ポート１０４、複
数のバッファ２０６、マトリックス・スイッチ２００、
スイッチ・コントローラ２０８を含み、スイッチ・コン
トローラの制御により、マトリックス・スイッチの接続
／非接続状態が設定され、該マトリックス・スイッチを
介して、１つのＩ／Ｏポートからのデータが選択的に１
つのバッファに記憶され、かつ該バッファから他のＩ／
Ｏポートに供給される。スイッチ・コントローラは、Ｉ
／Ｏポートのいずれかでパケットを受信したとき、空
（フリー）のバッファを検出し、そのバッファ番号、及
びプリペンドされた出力用のＩ／Ｏポート番号を参照す
ることにより、マトリックス・スイッチの接続を制御す
る。これにより、複数のデータをＩ／Ｏポートを介して
効率よく伝送できる。
ネットワーク・スイッチを提供する。 【解決手段】 複数のネットワーク・ポート１０４、複
数のバッファ２０６、マトリックス・スイッチ２００、
スイッチ・コントローラ２０８を含み、スイッチ・コン
トローラの制御により、マトリックス・スイッチの接続
／非接続状態が設定され、該マトリックス・スイッチを
介して、１つのＩ／Ｏポートからのデータが選択的に１
つのバッファに記憶され、かつ該バッファから他のＩ／
Ｏポートに供給される。スイッチ・コントローラは、Ｉ
／Ｏポートのいずれかでパケットを受信したとき、空
（フリー）のバッファを検出し、そのバッファ番号、及
びプリペンドされた出力用のＩ／Ｏポート番号を参照す
ることにより、マトリックス・スイッチの接続を制御す
る。これにより、複数のデータをＩ／Ｏポートを介して
効率よく伝送できる。
Description
【０００１】
【発明が属する技術分野】本発明は、ネットワーク・デ
バイスの分野に関し、更に詳しくは、パケット情報を伝
送するネットワーク・スイッチに関する。
バイスの分野に関し、更に詳しくは、パケット情報を伝
送するネットワーク・スイッチに関する。
【０００２】
【従来の技術】ファイル及び資源を共有する、又は、共
有していない場合には、２以上のコンピュータの間の通
信をイネーブルする、多くの異なるタイプのネットワー
ク及びネットワーク・システムが存在している。ネット
ワークは、メッセージ容量、ノードが分散している範囲
（レンジ）、ノード又はコンピュータのタイプ、ノード
の関係、幾何学的配置（トポロジ）すなわち論理的及び
物理的なレイアウト、ケーブルのタイプとデータ・パケ
ットのフォーマットとに基づくアーキテクチャ、アクセ
ス可能性などの、種々の特徴や機能に基づいて分類する
ことができる。なお、ネットワークの範囲とは、オフィ
ス又はビルのフロア内部でのローカル・エリア・ネット
ワーク（ＬＡＮ）、大学のキャンパス又は都市又は州に
またがって拡がるワイド・エリア・ネットワーク（ＷＡ
Ｎ）、国境まで拡がるグローバル・エリア・ネットワー
ク（ＧＡＮ）などのように、ノードが分散している距離
を意味する。
有していない場合には、２以上のコンピュータの間の通
信をイネーブルする、多くの異なるタイプのネットワー
ク及びネットワーク・システムが存在している。ネット
ワークは、メッセージ容量、ノードが分散している範囲
（レンジ）、ノード又はコンピュータのタイプ、ノード
の関係、幾何学的配置（トポロジ）すなわち論理的及び
物理的なレイアウト、ケーブルのタイプとデータ・パケ
ットのフォーマットとに基づくアーキテクチャ、アクセ
ス可能性などの、種々の特徴や機能に基づいて分類する
ことができる。なお、ネットワークの範囲とは、オフィ
ス又はビルのフロア内部でのローカル・エリア・ネット
ワーク（ＬＡＮ）、大学のキャンパス又は都市又は州に
またがって拡がるワイド・エリア・ネットワーク（ＷＡ
Ｎ）、国境まで拡がるグローバル・エリア・ネットワー
ク（ＧＡＮ）などのように、ノードが分散している距離
を意味する。
【０００３】ネットワークのアーキテクチャは一般に
は、媒体に亘って送信されるデータのパケット構造に加
えて、ケーブリングすなわち用いられる媒体と媒体アク
セスとを意味する。種々のアーキテクチャが一般的であ
り、同軸、ツイスト・ペア、又は光ケーブルを用いて毎
秒１０メガビット（Ｍｂｐｓ）で動作するイーサネット
（例えば、１０Ｂａｓｅ−Ｔ、１０Ｂａｓｅ−Ｆ）や、
１００Ｍｂｐｓで動作する高速イーサネット（例えば、
１００Ｂａｓｅ−Ｔ、１００Ｂａｓｅ−Ｆ）が含まれ
る。ＡＲＣｎｅｔ（Attached Resource Computer Netwo
rk）は、同軸、ツイスト・ペア、又は光ケーブルを用い
て毎秒２．５Ｍｂｐｓで動作する比較的安価なネットワ
ークである。トークン・リング・トポロジは、特別のＩ
ＢＭケーブル又は光ファイバを用いて、１〜１６Ｍｂｐ
ｓで動作する。もちろん、多くの他のタイプのネットワ
ークが知られており、利用することができる。
は、媒体に亘って送信されるデータのパケット構造に加
えて、ケーブリングすなわち用いられる媒体と媒体アク
セスとを意味する。種々のアーキテクチャが一般的であ
り、同軸、ツイスト・ペア、又は光ケーブルを用いて毎
秒１０メガビット（Ｍｂｐｓ）で動作するイーサネット
（例えば、１０Ｂａｓｅ−Ｔ、１０Ｂａｓｅ−Ｆ）や、
１００Ｍｂｐｓで動作する高速イーサネット（例えば、
１００Ｂａｓｅ−Ｔ、１００Ｂａｓｅ−Ｆ）が含まれ
る。ＡＲＣｎｅｔ（Attached Resource Computer Netwo
rk）は、同軸、ツイスト・ペア、又は光ケーブルを用い
て毎秒２．５Ｍｂｐｓで動作する比較的安価なネットワ
ークである。トークン・リング・トポロジは、特別のＩ
ＢＭケーブル又は光ファイバを用いて、１〜１６Ｍｂｐ
ｓで動作する。もちろん、多くの他のタイプのネットワ
ークが知られており、利用することができる。
【０００４】それぞれのネットワークは、一般に、多く
の場合にノード又はステーション（局）と称される２以
上のコンピュータを含み、該コンピュータは、所定の媒
体（伝送媒体）と種々のそれ以外のネットワーク・デバ
イスとを介して相互に結合され、ノード間で、データの
送信、再生（リピート）、変換（トランスレーショ
ン）、フィルタリングなどを行う。「ネットワーク・デ
バイス」の用語は一般に、いくつか挙げてみれば、リピ
ータ、ブリッジ、スイッチ、ルータ、ブルータなどの種
々の他のデバイスに加えて、コンピュータとそのネット
ワーク・インターフェース・カード（ＮＩＣ）を意味す
る。
の場合にノード又はステーション（局）と称される２以
上のコンピュータを含み、該コンピュータは、所定の媒
体（伝送媒体）と種々のそれ以外のネットワーク・デバ
イスとを介して相互に結合され、ノード間で、データの
送信、再生（リピート）、変換（トランスレーショ
ン）、フィルタリングなどを行う。「ネットワーク・デ
バイス」の用語は一般に、いくつか挙げてみれば、リピ
ータ、ブリッジ、スイッチ、ルータ、ブルータなどの種
々の他のデバイスに加えて、コンピュータとそのネット
ワーク・インターフェース・カード（ＮＩＣ）を意味す
る。
【０００５】ネットワーク・セグメントとは、同じデー
タ・リンク層プロトコルを用いて同じデータ・リンク層
を共有するステーションのグループである。データ・リ
ンク層は、オープン・システム相互接続（ＯＳＩ）の基
準モデルの最下層のすぐ上の層であり、このモデルで
は、最下層は、物理層と称されている。データ・リンク
層のオーナーシップは、プロトコルに従って確立される
が、一度にただ１つのステーションが、データ・リンク
層を所有する。所定の通信プロトコルに従って動作して
いるネットワークは、１又は複数のリピータを用いるこ
とによって、拡張できる。リピータとは、物理層で機能
し同じネットワークの２以上のステーションを接続する
のに用いられるハードウェア・デバイスである。特に、
リピータは、あるステーションのデータ・デバイスから
パケットすなわちデータを受け取り、そのパケットを別
のステーションに再送信する。ネットワークのリピータ
は、ネットワーク・セグメントをサポートするが、星型
接続（star-wired）トポロジが単一のセグメントに見え
ることを可能にする。リピータの１つの短所として、著
しい量の余分なデータ・トラフィックを発生させること
があるが、この理由は、パケットが１つのデータ・デバ
イスにだけ向けられている場合であっても、データ・パ
ケットが他のデバイスに対しても再生（リピート）され
るからである。
タ・リンク層プロトコルを用いて同じデータ・リンク層
を共有するステーションのグループである。データ・リ
ンク層は、オープン・システム相互接続（ＯＳＩ）の基
準モデルの最下層のすぐ上の層であり、このモデルで
は、最下層は、物理層と称されている。データ・リンク
層のオーナーシップは、プロトコルに従って確立される
が、一度にただ１つのステーションが、データ・リンク
層を所有する。所定の通信プロトコルに従って動作して
いるネットワークは、１又は複数のリピータを用いるこ
とによって、拡張できる。リピータとは、物理層で機能
し同じネットワークの２以上のステーションを接続する
のに用いられるハードウェア・デバイスである。特に、
リピータは、あるステーションのデータ・デバイスから
パケットすなわちデータを受け取り、そのパケットを別
のステーションに再送信する。ネットワークのリピータ
は、ネットワーク・セグメントをサポートするが、星型
接続（star-wired）トポロジが単一のセグメントに見え
ることを可能にする。リピータの１つの短所として、著
しい量の余分なデータ・トラフィックを発生させること
があるが、この理由は、パケットが１つのデータ・デバ
イスにだけ向けられている場合であっても、データ・パ
ケットが他のデバイスに対しても再生（リピート）され
るからである。
【０００６】ブリッジは、１つのネットワーク・セグメ
ントから別のセグメントへパケットを通過させるハード
ウェア・デバイスである。ブリッジは、また、ＯＳＩ基
準モデルのデータ・リンク層で動作し、複数のセグメン
トがより高いレベルのプロトコル又はプログラムに対し
て１つのセグメントとして現れることを可能にする。ブ
リッジは、媒体（ブリッジ部分）として、また、他のセ
グメントには中継される必要のないパケットを脱落させ
るよう機能するフィルタとして、の両方の機能をする。
特に、ブリッジは、それぞれのネットワーク・セグメン
トに対して、不要なパケット伝搬の量を減少させるパケ
ット・フィルタリング機能を提供する。例えば、２ポー
ト・ブリッジは、２つの別個のネットワーク・セグメン
トの間の接続可能性（connectivity）を保証する。パケ
ットのソース（送信元）とデスティネーション（送信
先）とが同一のネットワーク・セグメントにある場合に
は、別のネットワーク・セグメントへの伝搬は回避さ
れ、それによって、接続されたステーションに対するセ
グメントの可用性（availability）が増加する。マルチ
ポート型のブリッジは、２ポート・ブリッジを拡張し
て、より多くのセグメントをサポートすることができ
る。
ントから別のセグメントへパケットを通過させるハード
ウェア・デバイスである。ブリッジは、また、ＯＳＩ基
準モデルのデータ・リンク層で動作し、複数のセグメン
トがより高いレベルのプロトコル又はプログラムに対し
て１つのセグメントとして現れることを可能にする。ブ
リッジは、媒体（ブリッジ部分）として、また、他のセ
グメントには中継される必要のないパケットを脱落させ
るよう機能するフィルタとして、の両方の機能をする。
特に、ブリッジは、それぞれのネットワーク・セグメン
トに対して、不要なパケット伝搬の量を減少させるパケ
ット・フィルタリング機能を提供する。例えば、２ポー
ト・ブリッジは、２つの別個のネットワーク・セグメン
トの間の接続可能性（connectivity）を保証する。パケ
ットのソース（送信元）とデスティネーション（送信
先）とが同一のネットワーク・セグメントにある場合に
は、別のネットワーク・セグメントへの伝搬は回避さ
れ、それによって、接続されたステーションに対するセ
グメントの可用性（availability）が増加する。マルチ
ポート型のブリッジは、２ポート・ブリッジを拡張し
て、より多くのセグメントをサポートすることができ
る。
【０００７】ネットワーク産業では、一般に、「ブリッ
ジ」と「スイッチ」との用語を交換可能に用いている
が、これは、外部的には、この２つは同じ又は非常に類
似した機能を実行するからである。例えば、スイッチ
は、機能的には、マルチポート・ブリッジに類似する。
しかし、ブリッジの場合のように、パケットがデータ・
ポートの間の１つの共通のデータ経路を通過するのか、
スイッチの場合のように、パケットがスイッチ・ファブ
リック又は単にスイッチと称される複数の独立で同時的
なデータ経路を通過するのか、に基づく区別が存在す
る。ブリッジは、それぞれのポートの共通のプロセッサ
・バスへのインターフェースを行い、ストア（記憶）及
びフォワード（先送り）動作を行う。特に、プロセッサ
は、パケットを、ポートから共通のバスを介して受け取
り、目的のノードすなわちステーションを決定して、そ
のパケットを、共通のバスを介して、目的のノードに関
連するポートへ再送信する。これと対照的に、スイッチ
は、それぞれのポートに、スイッチ・ファブリックへの
インターフェースを与える。ただし、それぞれのポート
は、そのスイッチ・ファブリックへの独立のデータ・チ
ャネルを有している。
ジ」と「スイッチ」との用語を交換可能に用いている
が、これは、外部的には、この２つは同じ又は非常に類
似した機能を実行するからである。例えば、スイッチ
は、機能的には、マルチポート・ブリッジに類似する。
しかし、ブリッジの場合のように、パケットがデータ・
ポートの間の１つの共通のデータ経路を通過するのか、
スイッチの場合のように、パケットがスイッチ・ファブ
リック又は単にスイッチと称される複数の独立で同時的
なデータ経路を通過するのか、に基づく区別が存在す
る。ブリッジは、それぞれのポートの共通のプロセッサ
・バスへのインターフェースを行い、ストア（記憶）及
びフォワード（先送り）動作を行う。特に、プロセッサ
は、パケットを、ポートから共通のバスを介して受け取
り、目的のノードすなわちステーションを決定して、そ
のパケットを、共通のバスを介して、目的のノードに関
連するポートへ再送信する。これと対照的に、スイッチ
は、それぞれのポートに、スイッチ・ファブリックへの
インターフェースを与える。ただし、それぞれのポート
は、そのスイッチ・ファブリックへの独立のデータ・チ
ャネルを有している。
【０００８】
【発明が解決しようとする課題】スイッチは、多くの場
合、複数の他のポートへのマルチキャスト・パケット又
はブロードキャスト・パケットを複製しなければならな
い。あるアプローチでは、スイッチ・ファブリックが、
入力ポートを複数の出力ポートに同時に接続している。
しかし、このアーキテクチャでは、スイッチ・ファブリ
ックはすべての出力ポートが利用可能になるまで待機し
なければならないから、結果的に、著しい遅延（レイテ
ンシ）が生じる。別のアプローチでは、スイッチ・ファ
ブリックは、一度に１つずつ、それぞれの出力ポートへ
の接続を確立し、次に、パケットを接続された出力ポー
トに送る。このようなシーケンシャルな動作は、スイッ
チ・ファブリックを著しく複雑にしてしまう。更に、ほ
ぼ同じ時間に受け取った複数のブロードキャスト・パケ
ットが、ボトルネックを生じ、パケットが脱落する恐れ
がある。
合、複数の他のポートへのマルチキャスト・パケット又
はブロードキャスト・パケットを複製しなければならな
い。あるアプローチでは、スイッチ・ファブリックが、
入力ポートを複数の出力ポートに同時に接続している。
しかし、このアーキテクチャでは、スイッチ・ファブリ
ックはすべての出力ポートが利用可能になるまで待機し
なければならないから、結果的に、著しい遅延（レイテ
ンシ）が生じる。別のアプローチでは、スイッチ・ファ
ブリックは、一度に１つずつ、それぞれの出力ポートへ
の接続を確立し、次に、パケットを接続された出力ポー
トに送る。このようなシーケンシャルな動作は、スイッ
チ・ファブリックを著しく複雑にしてしまう。更に、ほ
ぼ同じ時間に受け取った複数のブロードキャスト・パケ
ットが、ボトルネックを生じ、パケットが脱落する恐れ
がある。
【０００９】スイッチには、そのスイッチ・ファブリッ
クの入力部又は出力部にバッファが含まれており、それ
により、そのバッファが、スイッチの入力ポート又は出
力ポートに関連付けられるようになっている。バッファ
は、バニアン（Banyan）構造のスイッチング・マトリク
スの中にも分散されているが、そのためには、バニアン
構造の全体にバッファの複数の層が分散することが必要
となる。また、バニアン構造の内部のバッファには特定
のポートが関連しており、従って、すべてのポートが該
バッファを利用可能ではない。データ・スループットが
増加する改善されたスイッチング・ファブリックを有す
るネットワーク・スイッチを提供することが望まれてい
る。
クの入力部又は出力部にバッファが含まれており、それ
により、そのバッファが、スイッチの入力ポート又は出
力ポートに関連付けられるようになっている。バッファ
は、バニアン（Banyan）構造のスイッチング・マトリク
スの中にも分散されているが、そのためには、バニアン
構造の全体にバッファの複数の層が分散することが必要
となる。また、バニアン構造の内部のバッファには特定
のポートが関連しており、従って、すべてのポートが該
バッファを利用可能ではない。データ・スループットが
増加する改善されたスイッチング・ファブリックを有す
るネットワーク・スイッチを提供することが望まれてい
る。
【００１０】
【課題を解決する手段】本発明によるデータ・パケット
伝送用ネットワーク・スイッチは、複数のネットワーク
・ポートと、複数のパケット・バッファと、これらのネ
ットワーク・ポートとこれらのパケット・バッファとの
それぞれに結合されており、複数のパケット・バッファ
中の任意の１つと複数のネットワーク・ポート中の任意
の１つとの間に、独立の入力データ・チャンネル及び出
力データ・チャネルを提供するスイッチ・マトリクスと
を含んでいる。このネットワーク・スイッチは更に、ネ
ットワーク・ポートとパケット・バッファとの間のデー
タ・パケット伝送を制御するスイッチ・コントローラを
含んでいる。このようにして、すべてのパケット・バッ
ファは、スイッチ・マトリクスを介して、任意のネット
ワーク・ポートによって共有されてアクセス可能とな
る。ある実施例では、パケット・バッファは、複数のデ
ータ・パケットを記憶するように拡大することも可能で
はあるが、それぞれが、一度にただ１つのデータ・パケ
ットを記憶するよう構成されている。
伝送用ネットワーク・スイッチは、複数のネットワーク
・ポートと、複数のパケット・バッファと、これらのネ
ットワーク・ポートとこれらのパケット・バッファとの
それぞれに結合されており、複数のパケット・バッファ
中の任意の１つと複数のネットワーク・ポート中の任意
の１つとの間に、独立の入力データ・チャンネル及び出
力データ・チャネルを提供するスイッチ・マトリクスと
を含んでいる。このネットワーク・スイッチは更に、ネ
ットワーク・ポートとパケット・バッファとの間のデー
タ・パケット伝送を制御するスイッチ・コントローラを
含んでいる。このようにして、すべてのパケット・バッ
ファは、スイッチ・マトリクスを介して、任意のネット
ワーク・ポートによって共有されてアクセス可能とな
る。ある実施例では、パケット・バッファは、複数のデ
ータ・パケットを記憶するように拡大することも可能で
はあるが、それぞれが、一度にただ１つのデータ・パケ
ットを記憶するよう構成されている。
【００１１】スイッチ・マトリクスは、プログラム可能
な入力チャネル接続を含み、少なくとも２つの同時入力
データ・チャネルと少なくとも２つの同時出力データ・
チャネルとを提供する。更に詳細には、スイッチ・マト
リクスは、ネットワーク・ポートに結合された入力と、
パケット・バッファのそれぞれの入力に結合された出力
と、複数のプログラマブル・クロスポイントとを有する
入力スイッチを含んでいる。更に、スイッチ・マトリク
スは、パケット・バッファのそれぞれの出力に結合され
た入力と、ネットワーク・ポートに結合された出力と、
複数のプログラマブル・クロスポイントとを有する出力
スイッチを含んでいる。入力スイッチは、このようにし
て、任意のネットワーク・ポートと任意のパケット・バ
ッファとの間に、データ経路を与える。入力スイッチ
は、複数のプログラム可能なデータ経路を含み、異なる
バッファを有するポートのそれぞれの間での同時的なデ
ータ接続を確立する。出力スイッチも、これと類似の態
様で動作し、任意のパケット・バッファと任意のポート
との間のデータ経路をイネーブル状態にする。出力スイ
ッチは、異なるパケット・バッファを有するネットワー
ク・ポートのそれぞれの間の同時的なデータ接続を、一
度にイネーブル状態にする。
な入力チャネル接続を含み、少なくとも２つの同時入力
データ・チャネルと少なくとも２つの同時出力データ・
チャネルとを提供する。更に詳細には、スイッチ・マト
リクスは、ネットワーク・ポートに結合された入力と、
パケット・バッファのそれぞれの入力に結合された出力
と、複数のプログラマブル・クロスポイントとを有する
入力スイッチを含んでいる。更に、スイッチ・マトリク
スは、パケット・バッファのそれぞれの出力に結合され
た入力と、ネットワーク・ポートに結合された出力と、
複数のプログラマブル・クロスポイントとを有する出力
スイッチを含んでいる。入力スイッチは、このようにし
て、任意のネットワーク・ポートと任意のパケット・バ
ッファとの間に、データ経路を与える。入力スイッチ
は、複数のプログラム可能なデータ経路を含み、異なる
バッファを有するポートのそれぞれの間での同時的なデ
ータ接続を確立する。出力スイッチも、これと類似の態
様で動作し、任意のパケット・バッファと任意のポート
との間のデータ経路をイネーブル状態にする。出力スイ
ッチは、異なるパケット・バッファを有するネットワー
ク・ポートのそれぞれの間の同時的なデータ接続を、一
度にイネーブル状態にする。
【００１２】本願に記載されるある実施例では、スイッ
チ・コントローラは、入力データ・パケットの伝送を制
御する入力ロジックを含み、この入力ロジックは、フリ
ーのパケット・バッファを決定して、対応するバッファ
番号をアサートする。それぞれのネットワーク・ポート
は、受け取ったデータ・パケットを示して、出力ポート
番号を前記受け取ったデータ・パケットに予め与え（プ
リペンドし）ておき、スイッチ・マトリクスは、フリー
であるパケット・バッファのバッファ番号を受け取り、
データ・パケットを受け取ったネットワーク・ポートと
フリーであるパケット・バッファとの間のデータ・チャ
ネルを確立する。スイッチ・マトリクスは、ネットワー
ク・ポートに指示を出して、プリペンドされた出力ポー
ト番号を有するデータ・パケットを送信させ、スイッチ
・マトリクスは、データ・パケットを受け取り、出力ポ
ート番号を検索して、出力ポート番号を入力ロジックに
供給する。
チ・コントローラは、入力データ・パケットの伝送を制
御する入力ロジックを含み、この入力ロジックは、フリ
ーのパケット・バッファを決定して、対応するバッファ
番号をアサートする。それぞれのネットワーク・ポート
は、受け取ったデータ・パケットを示して、出力ポート
番号を前記受け取ったデータ・パケットに予め与え（プ
リペンドし）ておき、スイッチ・マトリクスは、フリー
であるパケット・バッファのバッファ番号を受け取り、
データ・パケットを受け取ったネットワーク・ポートと
フリーであるパケット・バッファとの間のデータ・チャ
ネルを確立する。スイッチ・マトリクスは、ネットワー
ク・ポートに指示を出して、プリペンドされた出力ポー
ト番号を有するデータ・パケットを送信させ、スイッチ
・マトリクスは、データ・パケットを受け取り、出力ポ
ート番号を検索して、出力ポート番号を入力ロジックに
供給する。
【００１３】スイッチ・コントローラは、更に、パケッ
ト・バッファのどれかがネットワーク・ポート中の任意
の１つのためのデータを有するかどうかを判断し、有す
る場合に、送信ペンディング信号をアサートする出力ロ
ジックを備えている。ネットワーク・ポートは、それぞ
れが、対応する送信ペンディング信号を受け取り、デー
タ・パケットを受け取るために利用可能であることを示
す対応するイネーブル信号をアサートする。出力ロジッ
クは、ネットワーク・ポート中の１つを識別するポート
番号をスイッチ・マトリクスに供給し、そのネットワー
ク・ポートに対してデータを記憶する前記複数のパケッ
ト・バッファ中の１つを識別するバッファ番号を供給す
る。スイッチ・マトリクスは、ネットワーク・ポートと
パケット・バッファとの間に出力データ・チャネルを確
立する。出力ロジックは、好ましくは、それぞれのパケ
ット・バッファに指令してデータ・パケットを送信させ
るロジックを含んでいる。
ト・バッファのどれかがネットワーク・ポート中の任意
の１つのためのデータを有するかどうかを判断し、有す
る場合に、送信ペンディング信号をアサートする出力ロ
ジックを備えている。ネットワーク・ポートは、それぞ
れが、対応する送信ペンディング信号を受け取り、デー
タ・パケットを受け取るために利用可能であることを示
す対応するイネーブル信号をアサートする。出力ロジッ
クは、ネットワーク・ポート中の１つを識別するポート
番号をスイッチ・マトリクスに供給し、そのネットワー
ク・ポートに対してデータを記憶する前記複数のパケッ
ト・バッファ中の１つを識別するバッファ番号を供給す
る。スイッチ・マトリクスは、ネットワーク・ポートと
パケット・バッファとの間に出力データ・チャネルを確
立する。出力ロジックは、好ましくは、それぞれのパケ
ット・バッファに指令してデータ・パケットを送信させ
るロジックを含んでいる。
【００１４】スイッチ・コントローラはさらに、パケッ
ト・テーブルのためのメモリであって、ネットワーク・
ポートに対してデータを記憶するパケット・バッファに
対応するバッファ番号を記憶するメモリを含んでいる。
本発明のある実施例においては、パケット・テーブル
は、ネットワーク・ポートのそれぞれに対応するブロッ
クに分けられ、このブロックは、それぞれが、先入れ先
出し（ＦＩＦＯ）サーキュラ・バッファとして実現され
たサーキュラ・バッファを含み、バッファ番号を記憶す
る。入力ロジックは一般に、パケット・テーブルを構築
し、出力ロジックは、このテーブルを用いて、データ・
パケットの出力ポートを決定する。
ト・テーブルのためのメモリであって、ネットワーク・
ポートに対してデータを記憶するパケット・バッファに
対応するバッファ番号を記憶するメモリを含んでいる。
本発明のある実施例においては、パケット・テーブル
は、ネットワーク・ポートのそれぞれに対応するブロッ
クに分けられ、このブロックは、それぞれが、先入れ先
出し（ＦＩＦＯ）サーキュラ・バッファとして実現され
たサーキュラ・バッファを含み、バッファ番号を記憶す
る。入力ロジックは一般に、パケット・テーブルを構築
し、出力ロジックは、このテーブルを用いて、データ・
パケットの出力ポートを決定する。
【００１５】本発明の実施例においては、ネットワーク
・スイッチは、ネットワーク・ポートのハッシュ・アド
レスに対応するネットワーク・ポート番号のテーブルを
記憶するハッシュ・メモリを含んでいる。ネットワーク
・ポートは、それぞれが、ハッシュ・アドレスをハッシ
ュ・メモリに供給して、対応するネットワーク・ポート
番号を検索する。ネットワーク・スイッチは、パケット
・プロセッサを含み、スイッチ・マトリクスにデータ・
パケットを送り、また、データ・マトリクスからデータ
・パケットを受け取る。特に、パケット・プロセッサ
は、新たなアドレスを有するデータ・パケットを受け取
って、マルチキャスト・データ・パケット及びブロード
キャスト・データ・パケットを複製する。
・スイッチは、ネットワーク・ポートのハッシュ・アド
レスに対応するネットワーク・ポート番号のテーブルを
記憶するハッシュ・メモリを含んでいる。ネットワーク
・ポートは、それぞれが、ハッシュ・アドレスをハッシ
ュ・メモリに供給して、対応するネットワーク・ポート
番号を検索する。ネットワーク・スイッチは、パケット
・プロセッサを含み、スイッチ・マトリクスにデータ・
パケットを送り、また、データ・マトリクスからデータ
・パケットを受け取る。特に、パケット・プロセッサ
は、新たなアドレスを有するデータ・パケットを受け取
って、マルチキャスト・データ・パケット及びブロード
キャスト・データ・パケットを複製する。
【００１６】本発明によるネットワーク・システムは、
それぞれが少なくとも１つのデータ・デバイスを含みデ
ータ・パケットを送信及び受信する複数の外部的なネッ
トワーク・セグメントと、データ・パケットをネットワ
ークの間で伝送するネットワーク・スイッチとを含んで
いる。ネットワーク・スイッチは、ネットワーク・セグ
メント中の１つと、パケット・プロセッサと、複数のパ
ケット・バッファと、ネットワーク・ポート中の対応す
るものとパケット・プロセッサとに結合された複数の入
力を有する入力スイッチ・デバイスと、パケット・バッ
ファの中の対応するものに結合された複数の出力と、そ
れぞれが結合される複数のネットワーク・ポートを含ん
でいる。ネットワーク・スイッチは更に、パケット・バ
ッファの中の対応するものに結合された複数の入力とネ
ットワーク・ポートの中の対応するものに結合された複
数の出力とパケット・プロセッサとを有する出力スイッ
チ・デバイスと、ネットワーク・ポートとパケット・バ
ッファとの間と、パケット・プロセッサとパケット・バ
ッファとの間でのパケットの伝送を制御するスイッチ・
コントローラと、を含んでいる。
それぞれが少なくとも１つのデータ・デバイスを含みデ
ータ・パケットを送信及び受信する複数の外部的なネッ
トワーク・セグメントと、データ・パケットをネットワ
ークの間で伝送するネットワーク・スイッチとを含んで
いる。ネットワーク・スイッチは、ネットワーク・セグ
メント中の１つと、パケット・プロセッサと、複数のパ
ケット・バッファと、ネットワーク・ポート中の対応す
るものとパケット・プロセッサとに結合された複数の入
力を有する入力スイッチ・デバイスと、パケット・バッ
ファの中の対応するものに結合された複数の出力と、そ
れぞれが結合される複数のネットワーク・ポートを含ん
でいる。ネットワーク・スイッチは更に、パケット・バ
ッファの中の対応するものに結合された複数の入力とネ
ットワーク・ポートの中の対応するものに結合された複
数の出力とパケット・プロセッサとを有する出力スイッ
チ・デバイスと、ネットワーク・ポートとパケット・バ
ッファとの間と、パケット・プロセッサとパケット・バ
ッファとの間でのパケットの伝送を制御するスイッチ・
コントローラと、を含んでいる。
【００１７】本発明はまた、複数のネットワーク・ポー
トと複数のパケット・バッファとスイッチ・マトリクス
とを含むネットワーク・スイッチを用いてネットワーク
の間でデータ・パケットを伝送する方法を提供し、該方
法は、第１のネットワーク・ポートに結合された第１の
ネットワークからデータ・パケットを受け取っって、該
パケットを、ネットワーク・スイッチの第２のネットワ
ーク・ポートに結合された第２のネットワークに送るス
テップと、複数のパケット・バッファのすべて中から利
用可能なパケット・バッファを識別するステップと、第
１のネットワーク・ポートと利用可能なパケット・バッ
ファとの間の前記スイッチ・マトリクスにおいて、入力
データ・チャネルを確立するステップと、データ・パケ
ットを、一時的な記憶のために、入力データ・チャネル
上を、利用可能なパケット・バッファに送るステップ
と、第２のネットワーク・ポートが、何時、ペンディン
グのデータ・パケットを受け取る準備ができるのかを判
断するステップと、パケット・バッファと第２のネット
ワーク・ポートとの間に出力データ・チャネルを確立す
るステップと、ペンディングのデータ・パケットを、出
力データ・チャネル上を、第２のネットワーク・ポート
に送るステップと、を含んでいる。
トと複数のパケット・バッファとスイッチ・マトリクス
とを含むネットワーク・スイッチを用いてネットワーク
の間でデータ・パケットを伝送する方法を提供し、該方
法は、第１のネットワーク・ポートに結合された第１の
ネットワークからデータ・パケットを受け取っって、該
パケットを、ネットワーク・スイッチの第２のネットワ
ーク・ポートに結合された第２のネットワークに送るス
テップと、複数のパケット・バッファのすべて中から利
用可能なパケット・バッファを識別するステップと、第
１のネットワーク・ポートと利用可能なパケット・バッ
ファとの間の前記スイッチ・マトリクスにおいて、入力
データ・チャネルを確立するステップと、データ・パケ
ットを、一時的な記憶のために、入力データ・チャネル
上を、利用可能なパケット・バッファに送るステップ
と、第２のネットワーク・ポートが、何時、ペンディン
グのデータ・パケットを受け取る準備ができるのかを判
断するステップと、パケット・バッファと第２のネット
ワーク・ポートとの間に出力データ・チャネルを確立す
るステップと、ペンディングのデータ・パケットを、出
力データ・チャネル上を、第２のネットワーク・ポート
に送るステップと、を含んでいる。
【００１８】このようにして、本発明によるネットワー
ク・スイッチは、ネットワーク・ポートのそれぞれに利
用可能な共有のバッファを提供することによって、改善
されたスイッチ・ファブリックを提供する。
ク・スイッチは、ネットワーク・ポートのそれぞれに利
用可能な共有のバッファを提供することによって、改善
されたスイッチ・ファブリックを提供する。
【００１９】
【発明の実施の形態】図１を参照すると、本発明に従っ
て実現されたネットワーク・スイッチ１０２を含むネッ
トワーク・システム１００に関する簡略化されたネット
ワークのブロック図が示されている。ネットワーク・ス
イッチ１０２は、それぞれが適切なケーブル要素１０８
を介してネットワーク１０６への結合を提供し、かつイ
ンターフェースを提供する複数の入力／出力（Ｉ／Ｏ）
ポート、すなわち、「Ｉ／Ｏポート」１０４を含む。Ｉ
／Ｏポート１０４は、それぞれが、ネットワーク１０６
からデータを受信する際には入力ポートと称され、ネッ
トワーク１０６にデータを送信する際には出力ポートと
称されることもあるが、一般には、双方向のデータ・フ
ローを示すＩ／Ｏポートと称する。図示されているよう
に、個別的にネットワーク１、ネットワーク２、・・
・、ネットワークｊとラベル付けされたｎ個のネットワ
ーク１０６があり、それぞれのネットワーク１０６は、
個別的にＩ／Ｏポート１、Ｉ／Ｏポート２、・・・、Ｉ
／Ｏポートｊとラベル付けされたＩ／Ｏポート１０４の
対応するものを介して、ネットワーク・スイッチ１０２
に結合される。ネットワーク・スイッチ１０２は、任意
の希望する数のＩ／Ｏポート１０４を含み、最大該数の
ネットワーク１０６を結合することができる。示されて
いる実施例では、ｊは、２４個のＩ／Ｏポート１０４と
２４のネットワーク１０６とにおいて、１〜２４の整数
である。
て実現されたネットワーク・スイッチ１０２を含むネッ
トワーク・システム１００に関する簡略化されたネット
ワークのブロック図が示されている。ネットワーク・ス
イッチ１０２は、それぞれが適切なケーブル要素１０８
を介してネットワーク１０６への結合を提供し、かつイ
ンターフェースを提供する複数の入力／出力（Ｉ／Ｏ）
ポート、すなわち、「Ｉ／Ｏポート」１０４を含む。Ｉ
／Ｏポート１０４は、それぞれが、ネットワーク１０６
からデータを受信する際には入力ポートと称され、ネッ
トワーク１０６にデータを送信する際には出力ポートと
称されることもあるが、一般には、双方向のデータ・フ
ローを示すＩ／Ｏポートと称する。図示されているよう
に、個別的にネットワーク１、ネットワーク２、・・
・、ネットワークｊとラベル付けされたｎ個のネットワ
ーク１０６があり、それぞれのネットワーク１０６は、
個別的にＩ／Ｏポート１、Ｉ／Ｏポート２、・・・、Ｉ
／Ｏポートｊとラベル付けされたＩ／Ｏポート１０４の
対応するものを介して、ネットワーク・スイッチ１０２
に結合される。ネットワーク・スイッチ１０２は、任意
の希望する数のＩ／Ｏポート１０４を含み、最大該数の
ネットワーク１０６を結合することができる。示されて
いる実施例では、ｊは、２４個のＩ／Ｏポート１０４と
２４のネットワーク１０６とにおいて、１〜２４の整数
である。
【００２０】それぞれのネットワーク１０６は、データ
の入力又は出力のどちらかを可能にする１又は複数のデ
ータ・デバイス又はデータ端末装置（ＤＴＥ）を表す
か、又は、１又は複数のデータ・デバイスを相互に接続
する任意のタイプのネットワーク・デバイスを含む。例
えば、ネットワーク１は、１又は複数のコンピュータ、
ワークステーション、ファイル・サーバ、モデム、プリ
ンタ、又は、ネットワーク内でデータを送受信するリピ
ータ、スイッチ、ルータ、ハブ、コンセントレータなど
の、任意のデバイスを含む。一般的に、それぞれのネッ
トワーク１０６は、１又は複数のセグメントを介して結
合された１又は複数のデータ・デバイスを表し、ネット
ワーク・スイッチ１０２は、任意のネットワーク１０６
における任意の２以上のデータ・デバイスの間の通信を
イネーブル状態にする。
の入力又は出力のどちらかを可能にする１又は複数のデ
ータ・デバイス又はデータ端末装置（ＤＴＥ）を表す
か、又は、１又は複数のデータ・デバイスを相互に接続
する任意のタイプのネットワーク・デバイスを含む。例
えば、ネットワーク１は、１又は複数のコンピュータ、
ワークステーション、ファイル・サーバ、モデム、プリ
ンタ、又は、ネットワーク内でデータを送受信するリピ
ータ、スイッチ、ルータ、ハブ、コンセントレータなど
の、任意のデバイスを含む。一般的に、それぞれのネッ
トワーク１０６は、１又は複数のセグメントを介して結
合された１又は複数のデータ・デバイスを表し、ネット
ワーク・スイッチ１０２は、任意のネットワーク１０６
における任意の２以上のデータ・デバイスの間の通信を
イネーブル状態にする。
【００２１】ネットワーク・スイッチ１０２は、それぞ
れのＩ／Ｏポート１０４に結合されたデータ・デバイス
から情報を受け取り、その情報をそれ以外の１つ又は複
数のＩ／Ｏポート１０４に向けて経路指定（ルーティン
グ）するように動作する。ネットワーク・スイッチ１０
２は、また、あるネットワーク１０６内のデータ・デバ
イスから受信した情報であってそれと同じネットワーク
におけるデータ・デバイスに向けられているだけのもの
を脱落させることによって、又は、無視することによっ
て、情報のフィルタリングを行う。データ又は情報は、
パケット形式であり、それぞれのパケットの特定の形式
は、与えられたネットワーク１０６がサポートするプロ
トコルに依存する。パケットは、数バイトからなる予め
定義されたブロックであり、一般には、ヘッダ、デー
タ、及びトレーラから構成される。与えられたパケット
のフォーマットは、そのパケットを作成したプロトコル
に依存する。ヘッダは、通常は、そのパケットを送信し
たデータ・デバイスを識別するソース（送信元）・アド
レスと、送信先のデータ・デバイスを識別するデスティ
ネーション（送信先）・アドレスとを含む。ヘッダは、
更に、そのパケットが複数の送信先に向けられたマルチ
キャスト又はブロードキャスト・パケットであるかどう
かを識別するよう構成されることもある。
れのＩ／Ｏポート１０４に結合されたデータ・デバイス
から情報を受け取り、その情報をそれ以外の１つ又は複
数のＩ／Ｏポート１０４に向けて経路指定（ルーティン
グ）するように動作する。ネットワーク・スイッチ１０
２は、また、あるネットワーク１０６内のデータ・デバ
イスから受信した情報であってそれと同じネットワーク
におけるデータ・デバイスに向けられているだけのもの
を脱落させることによって、又は、無視することによっ
て、情報のフィルタリングを行う。データ又は情報は、
パケット形式であり、それぞれのパケットの特定の形式
は、与えられたネットワーク１０６がサポートするプロ
トコルに依存する。パケットは、数バイトからなる予め
定義されたブロックであり、一般には、ヘッダ、デー
タ、及びトレーラから構成される。与えられたパケット
のフォーマットは、そのパケットを作成したプロトコル
に依存する。ヘッダは、通常は、そのパケットを送信し
たデータ・デバイスを識別するソース（送信元）・アド
レスと、送信先のデータ・デバイスを識別するデスティ
ネーション（送信先）・アドレスとを含む。ヘッダは、
更に、そのパケットが複数の送信先に向けられたマルチ
キャスト又はブロードキャスト・パケットであるかどう
かを識別するよう構成されることもある。
【００２２】次に、図２を参照すると、ネットワーク・
スイッチ１０２に関する更に詳細なブロック図が示され
ている。それぞれのＩ／Ｏポート１０４は、構造と機能
とにおいて本質的に同一であり、スイッチ・マトリクス
２００に結合されてデータ・パケットを受信しルーティ
ングを行う。特に、それぞれのＩ／Ｏポート１０４は、
対応するデータ信号ＲＸＤＡＴＡｎに関しては、スイッ
チ・マトリクス２００内部の入力スイッチ２０２に、受
信されたパケットを供給する。ただし、ここで、ｎは、
特定のデータ信号及びポートに対応する１〜２４の整数
である。例えば、Ｉ／Ｏポート１は、受信したデータ・
パケットすなわち信号ＲＸＤＡＴＡ１を入力スイッチ２
０２の１つの入力に与え、Ｉ／Ｏポート２は、信号ＲＸ
ＤＡＴＡ２を入力スイッチ２０２の別の入力に与える、
等である。同様にして、それぞれのＩ／Ｏポート１０４
は、対応する送信データ信号ＴＸＤＡＴＡｎに関して、
スイッチ・マトリクス２００内部の出力スイッチ２０４
からの出力データ・パケットを受信する入力を有する。
例えば、Ｉ／Ｏポート１は、出力スイッチ２０４の１つ
の出力からの信号ＴＸＤＡＴＡ１を受け取り、Ｉ／Ｏポ
ート２は、出力スイッチ２０４の別の出力からの信号Ｔ
ＸＤＡＴＡ２を受け取る、等である。それぞれのＩ／Ｏ
ポート１０４とスイッチ・マトリクス２００との間の通
信とデータ伝送とを制御する状態（ステータス）信号及
び制御信号については、以下で詳細に説明する。
スイッチ１０２に関する更に詳細なブロック図が示され
ている。それぞれのＩ／Ｏポート１０４は、構造と機能
とにおいて本質的に同一であり、スイッチ・マトリクス
２００に結合されてデータ・パケットを受信しルーティ
ングを行う。特に、それぞれのＩ／Ｏポート１０４は、
対応するデータ信号ＲＸＤＡＴＡｎに関しては、スイッ
チ・マトリクス２００内部の入力スイッチ２０２に、受
信されたパケットを供給する。ただし、ここで、ｎは、
特定のデータ信号及びポートに対応する１〜２４の整数
である。例えば、Ｉ／Ｏポート１は、受信したデータ・
パケットすなわち信号ＲＸＤＡＴＡ１を入力スイッチ２
０２の１つの入力に与え、Ｉ／Ｏポート２は、信号ＲＸ
ＤＡＴＡ２を入力スイッチ２０２の別の入力に与える、
等である。同様にして、それぞれのＩ／Ｏポート１０４
は、対応する送信データ信号ＴＸＤＡＴＡｎに関して、
スイッチ・マトリクス２００内部の出力スイッチ２０４
からの出力データ・パケットを受信する入力を有する。
例えば、Ｉ／Ｏポート１は、出力スイッチ２０４の１つ
の出力からの信号ＴＸＤＡＴＡ１を受け取り、Ｉ／Ｏポ
ート２は、出力スイッチ２０４の別の出力からの信号Ｔ
ＸＤＡＴＡ２を受け取る、等である。それぞれのＩ／Ｏ
ポート１０４とスイッチ・マトリクス２００との間の通
信とデータ伝送とを制御する状態（ステータス）信号及
び制御信号については、以下で詳細に説明する。
【００２３】入力スイッチ２０２は、集合的にＩＢＵＦ
ｍと称されるｍ個の出力信号を有する。ここで、ｍは、
個別の信号ＩＢＵＦ０、ＩＢＵＦ１、・・・、ＩＢＵＦ
５９を識別する０〜５９の整数である。ＩＢＵＦｍ信号
は、データを、個別的にはバッファｍ、すなわち、バッ
ファ０、バッファ１、・・・、バッファ５９と称される
ｍ個のメモリ・パケット・バッファ２０６のそれぞれの
入力に供給される。従って、図示されている実施例で
は、６０のパケット・バッファ２０６があり、それぞれ
が、データを出力信号ＯＢＵＦｍとして、スイッチ・マ
トリクス２００内部の出力スイッチ２０４の対応するも
のに供給する。このように、Ｉ／Ｏポート１０４の中の
任意のものを介して受け取られたデータ・パケットは、
入力スイッチ２０２を介して、１又は複数のパケット・
バッファ２０６に一時的に記憶され、また該データ・パ
ケットは、出力スイッチ２０４を介してＩ／Ｏポート１
０４に、そして、ネットワーク１０６内部の１又は複数
の送信先データ・デバイスに伝送される。スイッチ・コ
ントローラ２０８は、入力スイッチ２０２、出力スイッ
チ２０４、及びパケット・バッファ２０６のそれぞれに
結合され、データの流れを制御する。スイッチ・コント
ローラ２０８は更に、メモリ２１０を含み、パケット・
テーブル６０４（図７）及びデータの流れをトラッキン
グする情報等を記憶する。なおメモリ２１０は、スイッ
チ・コントローラの外部に設けてもよい。
ｍと称されるｍ個の出力信号を有する。ここで、ｍは、
個別の信号ＩＢＵＦ０、ＩＢＵＦ１、・・・、ＩＢＵＦ
５９を識別する０〜５９の整数である。ＩＢＵＦｍ信号
は、データを、個別的にはバッファｍ、すなわち、バッ
ファ０、バッファ１、・・・、バッファ５９と称される
ｍ個のメモリ・パケット・バッファ２０６のそれぞれの
入力に供給される。従って、図示されている実施例で
は、６０のパケット・バッファ２０６があり、それぞれ
が、データを出力信号ＯＢＵＦｍとして、スイッチ・マ
トリクス２００内部の出力スイッチ２０４の対応するも
のに供給する。このように、Ｉ／Ｏポート１０４の中の
任意のものを介して受け取られたデータ・パケットは、
入力スイッチ２０２を介して、１又は複数のパケット・
バッファ２０６に一時的に記憶され、また該データ・パ
ケットは、出力スイッチ２０４を介してＩ／Ｏポート１
０４に、そして、ネットワーク１０６内部の１又は複数
の送信先データ・デバイスに伝送される。スイッチ・コ
ントローラ２０８は、入力スイッチ２０２、出力スイッ
チ２０４、及びパケット・バッファ２０６のそれぞれに
結合され、データの流れを制御する。スイッチ・コント
ローラ２０８は更に、メモリ２１０を含み、パケット・
テーブル６０４（図７）及びデータの流れをトラッキン
グする情報等を記憶する。なおメモリ２１０は、スイッ
チ・コントローラの外部に設けてもよい。
【００２４】パケット・プロセッサ２１２とマネージメ
ント・プロセッサ２１４とは、共に、Ｉ／Ｏポート１０
４のそれぞれと同様の態様で、スイッチ・マトリクス２
００に結合されている。後に説明するように、パケット
・プロセッサ２１２とマネージメント・プロセッサ２１
４とは、それぞれが、スイッチ・マトリクス２００に対
する追加的なポートとして振る舞う。すなわち、パケッ
ト・プロセッサ２１２は、信号ＲＸＤＡＴＡ２５を、入
力スイッチ２０２の対応する入力にアサートし、信号Ｔ
ＸＤＡＴＡ２５を、出力スイッチ２０４の対応する出力
から受け取る。同様に、マネージメント・プロセッサ２
１４は、信号ＲＸＤＡＴＡ２６を、入力スイッチ２０２
の対応する入力にアサートし、信号ＴＸＤＡＴＡ２６
を、出力スイッチ２０４の対応する出力から受け取る。
しかし、パケット・プロセッサ２１２とマネージメント
・プロセッサ２１４とは、任意の外部セグメントに直接
には接続されない。ハッシュ・ロジック２１６は、Ｉ／
Ｏポート１０４のそれぞれと、パケット・プロセッサ２
１２と、マネージメント・プロセッサ２１４とに、アド
レス、データ及び制御信号を含む信号を、ハッシュ・バ
ス２１８を介して供給する。ハッシュ・ロジック２１６
は、ハッシュ・メモリ２１７を含むが、これは、後に更
に述べるように、ポート番号データの記憶とリトリーブ
（検索）とのために、ＳＲＡＭなどを用いて実現されて
いる。
ント・プロセッサ２１４とは、共に、Ｉ／Ｏポート１０
４のそれぞれと同様の態様で、スイッチ・マトリクス２
００に結合されている。後に説明するように、パケット
・プロセッサ２１２とマネージメント・プロセッサ２１
４とは、それぞれが、スイッチ・マトリクス２００に対
する追加的なポートとして振る舞う。すなわち、パケッ
ト・プロセッサ２１２は、信号ＲＸＤＡＴＡ２５を、入
力スイッチ２０２の対応する入力にアサートし、信号Ｔ
ＸＤＡＴＡ２５を、出力スイッチ２０４の対応する出力
から受け取る。同様に、マネージメント・プロセッサ２
１４は、信号ＲＸＤＡＴＡ２６を、入力スイッチ２０２
の対応する入力にアサートし、信号ＴＸＤＡＴＡ２６
を、出力スイッチ２０４の対応する出力から受け取る。
しかし、パケット・プロセッサ２１２とマネージメント
・プロセッサ２１４とは、任意の外部セグメントに直接
には接続されない。ハッシュ・ロジック２１６は、Ｉ／
Ｏポート１０４のそれぞれと、パケット・プロセッサ２
１２と、マネージメント・プロセッサ２１４とに、アド
レス、データ及び制御信号を含む信号を、ハッシュ・バ
ス２１８を介して供給する。ハッシュ・ロジック２１６
は、ハッシュ・メモリ２１７を含むが、これは、後に更
に述べるように、ポート番号データの記憶とリトリーブ
（検索）とのために、ＳＲＡＭなどを用いて実現されて
いる。
【００２５】入力スイッチ２０２と出力スイッチ２０４
とはそれぞれ、「出力」列に接続される複数の「入力」
行を含む。このようにして、入力スイッチ２０２は、Ｉ
／Ｏポート１０４の任意のものを、パケット・バッファ
２０６の任意のものに接続し、シリアル・データ・チャ
ネルを形成する。入力スイッチ２０２はそれぞれのＩ／
Ｏポート１０４を一度にはただ１つのパケット・バッフ
ァ２０６に接続するが、この入力スイッチ２０２によっ
て、異なるＩ／Ｏポート１０４と異なるパケット・バッ
ファ２０６との間で、複数の同時的なシリアル接続が可
能になる。同様に、出力スイッチ２０４は、それぞれの
パケット・バッファ２０６をＩ／Ｏポート１０４の中の
任意のものに接続し、異なるパケット・バッファ２０６
と異なるＩ／Ｏポート１０４との間の複数の同時的なシ
リアル接続が可能になる。
とはそれぞれ、「出力」列に接続される複数の「入力」
行を含む。このようにして、入力スイッチ２０２は、Ｉ
／Ｏポート１０４の任意のものを、パケット・バッファ
２０６の任意のものに接続し、シリアル・データ・チャ
ネルを形成する。入力スイッチ２０２はそれぞれのＩ／
Ｏポート１０４を一度にはただ１つのパケット・バッフ
ァ２０６に接続するが、この入力スイッチ２０２によっ
て、異なるＩ／Ｏポート１０４と異なるパケット・バッ
ファ２０６との間で、複数の同時的なシリアル接続が可
能になる。同様に、出力スイッチ２０４は、それぞれの
パケット・バッファ２０６をＩ／Ｏポート１０４の中の
任意のものに接続し、異なるパケット・バッファ２０６
と異なるＩ／Ｏポート１０４との間の複数の同時的なシ
リアル接続が可能になる。
【００２６】入力スイッチ２０２、２０４は、任意の希
望する態様で実現することができ、対応する入力と出力
との間の接続を確立する。図３は、ｉｘｊのクロスバー
・スイッチ２３０のブロック図であり、図２の入力及び
出力スイッチ２０２、２０４を実現している。クロスバ
ー・スイッチ２３０は、ｉ個の入力Ｉｎ１、Ｉｎ２、・
・・、Ｉｎｉ（符号２３２）と、ｊ個の出力Ｏ１、Ｏ
２、・・・、Ｏｊ（符号２３４）とを含む。ｉ及びｊ
は、任意の数の入力２３２及び出力２３４を実現する整
数である。入力スイッチ２０２を実現するためには、ｉ
は、１〜２６の範囲にあり、ｊは、０〜５９の範囲にあ
る。クロスバー・スイッチ２３０は、複数のクロスポイ
ント接続２３６を含み、任意の入力２３２と任意の出力
２３４とを接続する。クロスバー・スイッチ２３０は、
異なる入力２３２と異なる出力２３４との間の同時的な
クロスポイント接続をイネーブル状態にする。ただし、
任意の特定の入力２３２は、一度にはただ１つの出力２
３４に接続されるだけである。入力及び出力スイッチ２
０２、２０４は、バニアン・ファブリックやブロッキン
グ又は非ブロッキング・フォーマットを用いる同様のフ
ァブリックなどの、他のスイッチング・ファブリックを
用いて実現される。
望する態様で実現することができ、対応する入力と出力
との間の接続を確立する。図３は、ｉｘｊのクロスバー
・スイッチ２３０のブロック図であり、図２の入力及び
出力スイッチ２０２、２０４を実現している。クロスバ
ー・スイッチ２３０は、ｉ個の入力Ｉｎ１、Ｉｎ２、・
・・、Ｉｎｉ（符号２３２）と、ｊ個の出力Ｏ１、Ｏ
２、・・・、Ｏｊ（符号２３４）とを含む。ｉ及びｊ
は、任意の数の入力２３２及び出力２３４を実現する整
数である。入力スイッチ２０２を実現するためには、ｉ
は、１〜２６の範囲にあり、ｊは、０〜５９の範囲にあ
る。クロスバー・スイッチ２３０は、複数のクロスポイ
ント接続２３６を含み、任意の入力２３２と任意の出力
２３４とを接続する。クロスバー・スイッチ２３０は、
異なる入力２３２と異なる出力２３４との間の同時的な
クロスポイント接続をイネーブル状態にする。ただし、
任意の特定の入力２３２は、一度にはただ１つの出力２
３４に接続されるだけである。入力及び出力スイッチ２
０２、２０４は、バニアン・ファブリックやブロッキン
グ又は非ブロッキング・フォーマットを用いる同様のフ
ァブリックなどの、他のスイッチング・ファブリックを
用いて実現される。
【００２７】次に、図４を参照すると、スイッチ・マト
リクス２００を介して情報のパケットを送受信するＩ／
Ｏポート１０４の任意の１つを表しているブロック図が
示されている。Ｉ／Ｏポート１０４は、それぞれが、好
ましくは、ほぼ同一の構成及び機能を有している。媒体
アクセス制御（ＭＡＣ）デバイス３００は、ＭＡＣ機能
を実行する主要な構成要素である。ＭＡＣデバイス３０
０は、プロトコルに依存し、ＭＡＣサブレイヤにおいて
動作する。なお、このサブレイヤは、ＯＳＩ基準モデル
のデータ・リンク層の仮想的なサブレイヤである。この
例には、ＴＩ社のトークン・リング・イーグル、ＴＭＳ
３８０Ｃ２５、ＡＴ＆Ｔ社のＶＧノード・インターフェ
ース・チップ、２ＭＤ０１、最適のインターフェースを
備えたカスタム設計されたＭＡＣ層デバイスなどが含ま
れる。物理インターフェース（ＰＨＹ）３０２は、ＭＡ
Ｃデバイス３００に結合されている。なお、ＰＨＹ３０
２は、プロトコルに特定の物理層デバイスであり、セグ
メント１０８の物理ケーブルとのインターフェースを行
う。商用のＰＨＹタイプのデバイスの例としては、ＴＩ
社のトークン・リング・インターフェース・チップ、Ｔ
ＭＳ３８０５４、ＡＴ＆Ｔ社の１００ＶＧトランシーバ
ＡＴＴ２Ｘ０１などがある。また、例えば、互換性のあ
るＲＪ−４５プラグをインターフェースしてツイスト・
ワイヤ・ペアに結合するＲＪ−４５ジャックなどの適切
なコネクタが用いられる。ツイスト・ワイヤ・ペアは、
１０Ｂａｓｅ−Ｔ、１００Ｂａｓｅ−ＴＸなどの種々の
イーサネット標準を含む種々のプロトコルに対して用い
ることができる。
リクス２００を介して情報のパケットを送受信するＩ／
Ｏポート１０４の任意の１つを表しているブロック図が
示されている。Ｉ／Ｏポート１０４は、それぞれが、好
ましくは、ほぼ同一の構成及び機能を有している。媒体
アクセス制御（ＭＡＣ）デバイス３００は、ＭＡＣ機能
を実行する主要な構成要素である。ＭＡＣデバイス３０
０は、プロトコルに依存し、ＭＡＣサブレイヤにおいて
動作する。なお、このサブレイヤは、ＯＳＩ基準モデル
のデータ・リンク層の仮想的なサブレイヤである。この
例には、ＴＩ社のトークン・リング・イーグル、ＴＭＳ
３８０Ｃ２５、ＡＴ＆Ｔ社のＶＧノード・インターフェ
ース・チップ、２ＭＤ０１、最適のインターフェースを
備えたカスタム設計されたＭＡＣ層デバイスなどが含ま
れる。物理インターフェース（ＰＨＹ）３０２は、ＭＡ
Ｃデバイス３００に結合されている。なお、ＰＨＹ３０
２は、プロトコルに特定の物理層デバイスであり、セグ
メント１０８の物理ケーブルとのインターフェースを行
う。商用のＰＨＹタイプのデバイスの例としては、ＴＩ
社のトークン・リング・インターフェース・チップ、Ｔ
ＭＳ３８０５４、ＡＴ＆Ｔ社の１００ＶＧトランシーバ
ＡＴＴ２Ｘ０１などがある。また、例えば、互換性のあ
るＲＪ−４５プラグをインターフェースしてツイスト・
ワイヤ・ペアに結合するＲＪ−４５ジャックなどの適切
なコネクタが用いられる。ツイスト・ワイヤ・ペアは、
１０Ｂａｓｅ−Ｔ、１００Ｂａｓｅ−ＴＸなどの種々の
イーサネット標準を含む種々のプロトコルに対して用い
ることができる。
【００２８】メモリ３０４は、ＭＡＣデバイス３００に
結合され、１又は複数のデータ・パケットを一時的に記
憶し、他方で、ルーティングの判断がこれらのパケット
に対してなされる。メモリ３０４は、種々の他のデータ
やパラメータを要望に応じて記憶し、必要に応じてレジ
スタ及びバッファをオプションで含む。例えば、メモリ
３０４は、Ｉ／Ｏポート１０４が入力ポート・パケット
の複製をサポートする場合には、オプションのｎビット
又は２４ビットのグループ・レジスタ３０５を含む。グ
ループ・レジスタ３０５の各ビットは、残りのＩ／Ｏポ
ート１０４の中の１つに対応し、各ビットは、同じグル
ープに属する対応するＩ／Ｏポート１０４に対して設定
される。グループ機能が実現される場合には、受信され
たパケットは、同じグループの１又は複数の別のメンバ
ーに中継されるだけであり、そうでない場合には、脱落
させる。例えば、ユニキャスト・パケットは、その送信
先アドレスが入力ポートと同じグループの内部にはない
Ｉ／Ｏポート１０４に向けられている場合には、脱落さ
せられる。グループ・レジスタ３０５が含まれていない
場合、又はそのすべてのビットが論理１に設定されてい
る場合には、Ｉ／Ｏポート１０４は、パケットを次に述
べるように扱う。
結合され、１又は複数のデータ・パケットを一時的に記
憶し、他方で、ルーティングの判断がこれらのパケット
に対してなされる。メモリ３０４は、種々の他のデータ
やパラメータを要望に応じて記憶し、必要に応じてレジ
スタ及びバッファをオプションで含む。例えば、メモリ
３０４は、Ｉ／Ｏポート１０４が入力ポート・パケット
の複製をサポートする場合には、オプションのｎビット
又は２４ビットのグループ・レジスタ３０５を含む。グ
ループ・レジスタ３０５の各ビットは、残りのＩ／Ｏポ
ート１０４の中の１つに対応し、各ビットは、同じグル
ープに属する対応するＩ／Ｏポート１０４に対して設定
される。グループ機能が実現される場合には、受信され
たパケットは、同じグループの１又は複数の別のメンバ
ーに中継されるだけであり、そうでない場合には、脱落
させる。例えば、ユニキャスト・パケットは、その送信
先アドレスが入力ポートと同じグループの内部にはない
Ｉ／Ｏポート１０４に向けられている場合には、脱落さ
せられる。グループ・レジスタ３０５が含まれていない
場合、又はそのすべてのビットが論理１に設定されてい
る場合には、Ｉ／Ｏポート１０４は、パケットを次に述
べるように扱う。
【００２９】ルーティングの判断は、主に、ハッシュ・
ロジック３０６において行われるが、ハッシュ・ロジッ
ク３０６は、それぞれのパケットから送信元アドレス及
び送信先アドレスをリトリーブして、もしあれば、他の
Ｉ／Ｏポート１０４のどれにパケットを送るべきかを決
定する。ハッシュ・ロジック３０６は、ハッシング手続
きを実行して、それぞれのアドレスのビット・サイズを
より小さな値まで減少させ、ハッシングの結果を、ハッ
シュ・バス・インターフェース３０８とハッシュ・バス
２１８とを介して、ハッシュ・メモリ２１７に提供す
る。ハッシュ・メモリ２１７は、ポート番号すなわち送
信先ポートを識別する値（もしあれば）を、プロセッサ
２１２、２１４の１つに戻す。パケットの中のアドレス
が全く分からない場合には、又は、パケットが複数の他
のＩ／Ｏポート１０４に向けられている場合には、ハッ
シュ・メモリ２１７は、パケット・プロセッサ２１２の
ポート番号を、例外的なケースを扱うために戻す。図２
に示されているように、パケット・プロセッサ２１２の
ポート番号は２５である。スイッチ・マトリクス・イン
ターフェース３１０が、スイッチ・マトリクス２００を
用い、以下で述べる他の制御信号ＲＸＰＥＮＤｎ、ＲＸ
ＥＮｎ、ＲＸＣＬＫｎ、ＴＸＰＥＮＤｎ、ＴＸＥＮｎ、
ＴＥＣＬＫｎだけでなく、ＲＸＤＡＴＡｎ及びＴＸＤＡ
ＴＡｎ信号を介して、Ｉ／Ｏポート１０４にインターフ
ェースを与えるために提供される。プリペンド・ロジッ
ク３１２は、パケット・バッファ３０４に結合され、デ
ータのバイトを、以下で述べるように、入力パケットの
それぞれにプリペンドする。機能ロジックとメモリ・ブ
ロックとのそれぞれは別々に示されているが、それぞれ
のＩ／Ｏポート１０４は、複数のチップ、単一の集積さ
れたチップ、又は特定用途向け集積回路（ＡＳＩＣ）な
どの、任意の適切な態様で実現されるか、又は、グルー
プ化される。
ロジック３０６において行われるが、ハッシュ・ロジッ
ク３０６は、それぞれのパケットから送信元アドレス及
び送信先アドレスをリトリーブして、もしあれば、他の
Ｉ／Ｏポート１０４のどれにパケットを送るべきかを決
定する。ハッシュ・ロジック３０６は、ハッシング手続
きを実行して、それぞれのアドレスのビット・サイズを
より小さな値まで減少させ、ハッシングの結果を、ハッ
シュ・バス・インターフェース３０８とハッシュ・バス
２１８とを介して、ハッシュ・メモリ２１７に提供す
る。ハッシュ・メモリ２１７は、ポート番号すなわち送
信先ポートを識別する値（もしあれば）を、プロセッサ
２１２、２１４の１つに戻す。パケットの中のアドレス
が全く分からない場合には、又は、パケットが複数の他
のＩ／Ｏポート１０４に向けられている場合には、ハッ
シュ・メモリ２１７は、パケット・プロセッサ２１２の
ポート番号を、例外的なケースを扱うために戻す。図２
に示されているように、パケット・プロセッサ２１２の
ポート番号は２５である。スイッチ・マトリクス・イン
ターフェース３１０が、スイッチ・マトリクス２００を
用い、以下で述べる他の制御信号ＲＸＰＥＮＤｎ、ＲＸ
ＥＮｎ、ＲＸＣＬＫｎ、ＴＸＰＥＮＤｎ、ＴＸＥＮｎ、
ＴＥＣＬＫｎだけでなく、ＲＸＤＡＴＡｎ及びＴＸＤＡ
ＴＡｎ信号を介して、Ｉ／Ｏポート１０４にインターフ
ェースを与えるために提供される。プリペンド・ロジッ
ク３１２は、パケット・バッファ３０４に結合され、デ
ータのバイトを、以下で述べるように、入力パケットの
それぞれにプリペンドする。機能ロジックとメモリ・ブ
ロックとのそれぞれは別々に示されているが、それぞれ
のＩ／Ｏポート１０４は、複数のチップ、単一の集積さ
れたチップ、又は特定用途向け集積回路（ＡＳＩＣ）な
どの、任意の適切な態様で実現されるか、又は、グルー
プ化される。
【００３０】ハッシュ・ロジック３０６は、ＭＡＣアド
レス・レジスタ３１４を含み、ＭＡＣアドレスを、対応
するネットワーク１０６から受け取ったパケットの内部
に一時的に記憶する。ＭＡＣレジスタ３１４は、少なく
とも４８ビットのＡＤＤ［４７：０］を含み、ＭＡＣア
ドレスを記憶する。また、アドレス・イネーブル（ＡＥ
Ｎ）レジスタ３１６が、提供され、ＭＡＣレジスタ３１
４に結合され、更に、それぞれがＭＡＣレジスタ３１４
の１ビットに対応する４８ビットのＡＥＮ［４７：０］
を含む。ＡＥＮレジスタ３１６は、ＭＡＣアドレスのビ
ットを選択するためのプログラム可能なイネーブル・パ
ターンを、ＭＡＣレジスタ３１４に記憶し、ハッシュ・
レジスタ３１８に記憶されたハッシュ・アドレスを与え
る。示されている実施例では、当初のすなわちデフォル
トのイネーブル・パターンは、１６進数の００００００
００７ＦＦＦｈ（ｈ＝１６進）の値であり、ハッシュ・
アドレスとして、ＭＡＣアドレスの中の下位の連続する
１５ビットを選択する。このイネーブル・パターンは、
修正されて、デフォルトのイネーブル・パターンの結果
としてハッシュ・アドレスのかなりの量の衝突が生じる
場合に、ハッシュ・アドレスを最適化する。任意のパタ
ーンのビットを選択することが可能であり、選択された
ビットは、パケット・プロセッサ２１２によって決定さ
れる連続的又は非連続的なビットである。選択されたビ
ット数は、ハッシュ・メモリ２１７に対するアドレス・
ビット数に等しいが、これは、図示されている実施例で
は１５ビットであり、３２Ｋの異なるアドレスのアドレ
ス指定を行う。
レス・レジスタ３１４を含み、ＭＡＣアドレスを、対応
するネットワーク１０６から受け取ったパケットの内部
に一時的に記憶する。ＭＡＣレジスタ３１４は、少なく
とも４８ビットのＡＤＤ［４７：０］を含み、ＭＡＣア
ドレスを記憶する。また、アドレス・イネーブル（ＡＥ
Ｎ）レジスタ３１６が、提供され、ＭＡＣレジスタ３１
４に結合され、更に、それぞれがＭＡＣレジスタ３１４
の１ビットに対応する４８ビットのＡＥＮ［４７：０］
を含む。ＡＥＮレジスタ３１６は、ＭＡＣアドレスのビ
ットを選択するためのプログラム可能なイネーブル・パ
ターンを、ＭＡＣレジスタ３１４に記憶し、ハッシュ・
レジスタ３１８に記憶されたハッシュ・アドレスを与え
る。示されている実施例では、当初のすなわちデフォル
トのイネーブル・パターンは、１６進数の００００００
００７ＦＦＦｈ（ｈ＝１６進）の値であり、ハッシュ・
アドレスとして、ＭＡＣアドレスの中の下位の連続する
１５ビットを選択する。このイネーブル・パターンは、
修正されて、デフォルトのイネーブル・パターンの結果
としてハッシュ・アドレスのかなりの量の衝突が生じる
場合に、ハッシュ・アドレスを最適化する。任意のパタ
ーンのビットを選択することが可能であり、選択された
ビットは、パケット・プロセッサ２１２によって決定さ
れる連続的又は非連続的なビットである。選択されたビ
ット数は、ハッシュ・メモリ２１７に対するアドレス・
ビット数に等しいが、これは、図示されている実施例で
は１５ビットであり、３２Ｋの異なるアドレスのアドレ
ス指定を行う。
【００３１】次に、図５を参照すると、パケット・プロ
セッサ２１２に関する詳細なブロック図が示されてい
る。パケット・プロセッサ２１２は、一般に、５つの機
能を実行するが、これには、パケットの例外取り扱い、
ブリッジの認識（learning bridge）、ツリー連結すな
わちツリー・スパンニング（tree spanning）アルゴリ
ズム、ＭＡＣアドレス・マップの維持及びハッシング最
適化、そして、システム・オーバヘッドが含まれる。パ
ケット・プロセッサ２１２は、スイッチ・マトリクス２
００とのインターフェースを与えるスイッチ・マトリク
ス・インターフェース４００を含み、制御信号ＲＸＰＥ
ＮＤ２５、ＲＸＥＮ２５、ＲＸＣＬＫ２５、ＴＸＰＥＮ
Ｄ２５、ＴＸＥＮ２５及びＴＥＣＬＫ２５を用いなが
ら、データ信号ＲＸＤＡＴＡ２５及びＴＸＤＡＴＡ２５
のそれぞれのパケットの送受信を行う。ただし、ここ
で、受信及び送信のためのデータ及び制御信号は、それ
ぞれが、集合的に、信号ＲＸ２５、ＴＸ２５として、示
されている。パケット・プロセッサ２１２は、スイッチ
・マトリクス・インターフェース４００に結合されたプ
ロセッサ４０２を含み、上で列挙した機能を実行する。
メモリ４０４は、プロセッサ４０２とスイッチ・マトリ
クス・インターフェース４００とに結合され、スタート
アップ及びランタイム・ルーチンを記憶し、パラメータ
とデータとを記憶しリトリーブする。メモリ４０４は、
リード・オンリ・メモリ（ＲＯＭ）を含み、スタートア
ップ・ルーチンを記憶して、プロセッサ４０２とプロセ
ッサ４０２が実行するランタイム・ルーチンとを初期化
する。メモリ４０４は、また、ＤＲＡＭ４１０を含み、
該ＤＲＡＭは、ランタイムの間にパラメータとデータと
を記憶し、更に、Ｉ／Ｏポート１０４においてリトリー
ブされたすべてのＭＡＣアドレスのＭＡＣアドレス・マ
ップを記憶する。
セッサ２１２に関する詳細なブロック図が示されてい
る。パケット・プロセッサ２１２は、一般に、５つの機
能を実行するが、これには、パケットの例外取り扱い、
ブリッジの認識（learning bridge）、ツリー連結すな
わちツリー・スパンニング（tree spanning）アルゴリ
ズム、ＭＡＣアドレス・マップの維持及びハッシング最
適化、そして、システム・オーバヘッドが含まれる。パ
ケット・プロセッサ２１２は、スイッチ・マトリクス２
００とのインターフェースを与えるスイッチ・マトリク
ス・インターフェース４００を含み、制御信号ＲＸＰＥ
ＮＤ２５、ＲＸＥＮ２５、ＲＸＣＬＫ２５、ＴＸＰＥＮ
Ｄ２５、ＴＸＥＮ２５及びＴＥＣＬＫ２５を用いなが
ら、データ信号ＲＸＤＡＴＡ２５及びＴＸＤＡＴＡ２５
のそれぞれのパケットの送受信を行う。ただし、ここ
で、受信及び送信のためのデータ及び制御信号は、それ
ぞれが、集合的に、信号ＲＸ２５、ＴＸ２５として、示
されている。パケット・プロセッサ２１２は、スイッチ
・マトリクス・インターフェース４００に結合されたプ
ロセッサ４０２を含み、上で列挙した機能を実行する。
メモリ４０４は、プロセッサ４０２とスイッチ・マトリ
クス・インターフェース４００とに結合され、スタート
アップ及びランタイム・ルーチンを記憶し、パラメータ
とデータとを記憶しリトリーブする。メモリ４０４は、
リード・オンリ・メモリ（ＲＯＭ）を含み、スタートア
ップ・ルーチンを記憶して、プロセッサ４０２とプロセ
ッサ４０２が実行するランタイム・ルーチンとを初期化
する。メモリ４０４は、また、ＤＲＡＭ４１０を含み、
該ＤＲＡＭは、ランタイムの間にパラメータとデータと
を記憶し、更に、Ｉ／Ｏポート１０４においてリトリー
ブされたすべてのＭＡＣアドレスのＭＡＣアドレス・マ
ップを記憶する。
【００３２】パケット・プロセッサ２１２は、また、プ
ロセッサ４０２とメモリ４０４とに結合され、ハッシュ
・ロジック２１６とハッシュ・メモリ２１７とに、ハッ
シュ・バス２１８を介してインターフェースを与える。
パケット・プロセッサ２１２は、書き込みイネーブル信
号ＨＡＳＨＷＥ＊をアサートし、任意のＩ／Ｏポート１
０４によって受け取られるときに、新たなアドレスを有
するハッシュ・メモリ２１７を更新する。パケット・プ
ロセッサ２１２がＨＡＳＨＷＥ＊信号をアサートしてハ
ッシュ・メモリ２１７への書き込みを行うことのみによ
り、Ｉ／Ｏポート１０４とマネージメント・プロセッサ
２１４とは、読み出しアクセスを有するだけになる。な
お、アステリスク（＊）が後に続いている信号は、負論
理であり、低レベル（ロー）のときに、又は、論理ゼロ
のときに、アサートされたものと見なし、高レベル（ハ
イ）のとき、又は、論理１のときに、ネゲート（無効
化）されたと見なす。それ以外の場合には、信号は正論
理に従い、ハイのときに、又は、論理１のときに、アサ
ートされたものと見なし、ローのとき、又は、論理ゼロ
のときに、ネゲート（否定）されたと見なす。パケット
・プロセッサ２１２は、出力イネーブル信号ＨＡＳＨＯ
Ｅ＊をアサートし、ハッシュ・メモリ２１７をイネーブ
ルして、ポート番号と８ビットのハッシュ・データ・バ
スＨＤ［７：０］上のそれ以外のデータとをアサートす
る。Ｉ／Ｏポート１０４、パケット・プロセッサ２１
２、及びマネージメント・プロセッサ２１４は、１６ビ
ットのハッシュ・アドレス・バスＨＡ［１５：０］上の
ハッシュ・メモリ２１７へのハッシュ・アドレスをアサ
ートする。ハッシュ・バス・インターフェース４１４
は、アービトレーション信号ＡＲＢ２５をアサートし
て、ハッシュ・バス２１８のためのアービトレーション
を行い、アクノレッジ（肯定応答）信号ＡＣＫ２５がア
サートされて、ハッシュ・バス２１８の制御が、パケッ
ト・プロセッサ２１２に与えられる。ハッシュ・バス・
アービトレーションについては、後で述べる。
ロセッサ４０２とメモリ４０４とに結合され、ハッシュ
・ロジック２１６とハッシュ・メモリ２１７とに、ハッ
シュ・バス２１８を介してインターフェースを与える。
パケット・プロセッサ２１２は、書き込みイネーブル信
号ＨＡＳＨＷＥ＊をアサートし、任意のＩ／Ｏポート１
０４によって受け取られるときに、新たなアドレスを有
するハッシュ・メモリ２１７を更新する。パケット・プ
ロセッサ２１２がＨＡＳＨＷＥ＊信号をアサートしてハ
ッシュ・メモリ２１７への書き込みを行うことのみによ
り、Ｉ／Ｏポート１０４とマネージメント・プロセッサ
２１４とは、読み出しアクセスを有するだけになる。な
お、アステリスク（＊）が後に続いている信号は、負論
理であり、低レベル（ロー）のときに、又は、論理ゼロ
のときに、アサートされたものと見なし、高レベル（ハ
イ）のとき、又は、論理１のときに、ネゲート（無効
化）されたと見なす。それ以外の場合には、信号は正論
理に従い、ハイのときに、又は、論理１のときに、アサ
ートされたものと見なし、ローのとき、又は、論理ゼロ
のときに、ネゲート（否定）されたと見なす。パケット
・プロセッサ２１２は、出力イネーブル信号ＨＡＳＨＯ
Ｅ＊をアサートし、ハッシュ・メモリ２１７をイネーブ
ルして、ポート番号と８ビットのハッシュ・データ・バ
スＨＤ［７：０］上のそれ以外のデータとをアサートす
る。Ｉ／Ｏポート１０４、パケット・プロセッサ２１
２、及びマネージメント・プロセッサ２１４は、１６ビ
ットのハッシュ・アドレス・バスＨＡ［１５：０］上の
ハッシュ・メモリ２１７へのハッシュ・アドレスをアサ
ートする。ハッシュ・バス・インターフェース４１４
は、アービトレーション信号ＡＲＢ２５をアサートし
て、ハッシュ・バス２１８のためのアービトレーション
を行い、アクノレッジ（肯定応答）信号ＡＣＫ２５がア
サートされて、ハッシュ・バス２１８の制御が、パケッ
ト・プロセッサ２１２に与えられる。ハッシュ・バス・
アービトレーションについては、後で述べる。
【００３３】通常の動作中は、１５ビットのハッシュ・
アドレスがＨＡ［１４：０］信号に対してアサートさ
れ、ＨＡ［１５］は、ゼロである。しかし、パケット・
プロセッサ２１２は、ハッシュ・アドレス・バスＨＡ
［１５：０］のＨＡ［１５］ビットをハイにしてＨＡ
［１４：０］ビットをバイナリの物理ポート番号と等し
くすることによって、Ｉ／Ｏポート１０４の内部レジス
タにアクセスする。例えば、パケット・プロセッサ２１
２は、グループ・レジスタ３０５、ＡＥＮレジスタ３１
６、ハッシュ・レジスタ３１８、又はＩ／Ｏポート１０
４の内部の任意の他のレジスタを、照会（query）する
ことができる。ＨＡ［１５］がハイであるときには、そ
れぞれのＩ／Ｏポート１０４は、ＨＡ［１４：０］ビッ
トを、それ自身のポート番号と比較して、ハッシュ・バ
ス・サイクルがポートの方向を向いているかどうかを判
断する。ＨＡ［９：０］信号によって、Ｉ／Ｏポート１
０４のそれぞれの内部の特定のレジスタの復号化が可能
になる。
アドレスがＨＡ［１４：０］信号に対してアサートさ
れ、ＨＡ［１５］は、ゼロである。しかし、パケット・
プロセッサ２１２は、ハッシュ・アドレス・バスＨＡ
［１５：０］のＨＡ［１５］ビットをハイにしてＨＡ
［１４：０］ビットをバイナリの物理ポート番号と等し
くすることによって、Ｉ／Ｏポート１０４の内部レジス
タにアクセスする。例えば、パケット・プロセッサ２１
２は、グループ・レジスタ３０５、ＡＥＮレジスタ３１
６、ハッシュ・レジスタ３１８、又はＩ／Ｏポート１０
４の内部の任意の他のレジスタを、照会（query）する
ことができる。ＨＡ［１５］がハイであるときには、そ
れぞれのＩ／Ｏポート１０４は、ＨＡ［１４：０］ビッ
トを、それ自身のポート番号と比較して、ハッシュ・バ
ス・サイクルがポートの方向を向いているかどうかを判
断する。ＨＡ［９：０］信号によって、Ｉ／Ｏポート１
０４のそれぞれの内部の特定のレジスタの復号化が可能
になる。
【００３４】Ｉ／Ｏポート１０４はそれぞれが、対応す
るネットワーク１０６からパケットを受け取り、そのパ
ケットの内部の対応する送信元及び送信先アドレスをリ
トリーブする。これらのアドレスは、一般的には、４８
ビットのＭＡＣアドレスであり、これは、産業標準によ
り、一意的であることが保証される。ネットワーク・シ
ステム１０２の任意のＩ／Ｏポート１０４に結合された
データ・デバイスの数には特に制限はないが、性能上の
理由からは、最大でも、約２４０００のデータ・デバイ
スがネットワーク・スイッチ１０２に結合されることが
望ましく、平均的には、Ｉ／Ｏポート１０４当たり１０
００のデータ・デバイスが望ましい。１５ビットのアド
レスは、３２０００（３２Ｋ）を超える一意的な組合せ
を含み、従って、Ｉ／Ｏポート１０４を介して結合され
た全体で３２Ｋのデバイスの間の区別をするのに十分で
ある。一般には、ＭＡＣアドレスの下位ビットは、それ
ぞれのデータ・デバイスに対して増加され、それによっ
て、このアドレスの下位の１５ビットは、当初のすなわ
ちデフォルトのハッシュ・アドレスを与える。しかし、
下位の１５ビットが一意的なハッシュ・アドレスを保証
することはなく、アドレスの衝突（コリジョン）を生じ
る可能性もあり、その場合には、同じハッシュ・アドレ
スが、２つの異なるＭＡＣアドレスから作成される。そ
のような衝突が生じると、Ｉ／Ｏポート１０４は、後に
説明するように、スイッチ・マトリクス２００を介し
て、パケットをパケット・プロセッサ２１２にルーティ
ングする。
るネットワーク１０６からパケットを受け取り、そのパ
ケットの内部の対応する送信元及び送信先アドレスをリ
トリーブする。これらのアドレスは、一般的には、４８
ビットのＭＡＣアドレスであり、これは、産業標準によ
り、一意的であることが保証される。ネットワーク・シ
ステム１０２の任意のＩ／Ｏポート１０４に結合された
データ・デバイスの数には特に制限はないが、性能上の
理由からは、最大でも、約２４０００のデータ・デバイ
スがネットワーク・スイッチ１０２に結合されることが
望ましく、平均的には、Ｉ／Ｏポート１０４当たり１０
００のデータ・デバイスが望ましい。１５ビットのアド
レスは、３２０００（３２Ｋ）を超える一意的な組合せ
を含み、従って、Ｉ／Ｏポート１０４を介して結合され
た全体で３２Ｋのデバイスの間の区別をするのに十分で
ある。一般には、ＭＡＣアドレスの下位ビットは、それ
ぞれのデータ・デバイスに対して増加され、それによっ
て、このアドレスの下位の１５ビットは、当初のすなわ
ちデフォルトのハッシュ・アドレスを与える。しかし、
下位の１５ビットが一意的なハッシュ・アドレスを保証
することはなく、アドレスの衝突（コリジョン）を生じ
る可能性もあり、その場合には、同じハッシュ・アドレ
スが、２つの異なるＭＡＣアドレスから作成される。そ
のような衝突が生じると、Ｉ／Ｏポート１０４は、後に
説明するように、スイッチ・マトリクス２００を介し
て、パケットをパケット・プロセッサ２１２にルーティ
ングする。
【００３５】一般に、パケット・プロセッサ２１２は、
スイッチ・マトリクス２００からパケットを受け取り、
そのパケット対する適切な作用を決定し、そして、その
パケットを、Ｉ／Ｏポート１０４の中の１つに向けたル
ーティングのために、スイッチ・マトリクス２００に再
び送る。パケットの例外的扱いには、新たなＭＡＣアド
レスの識別と、複数の送信先に向かう複数のＩ／Ｏポー
ト１０４へのパケットの返送（replicate）とが含まれ
る。パケット・プロセッサ２１２は、任意のＩ／Ｏポー
ト１０４によって受け取られたときに、新たなアドレス
を用いて、ハッシュ・メモリ２１７を更新する。ブリッ
ジ認識及びツリー連結機能は、通常は、アドレスをポー
ト・マップ構造に定式化するＩＥＥＥ８０２．１の仕様
と、Ｉ／Ｏポート１０４のどれがネットワーク・スイッ
チ１０２にサポートされているかに関する識別とに従
う。この情報は、ＭＡＣアドレスＭＡＰ４１２に記憶さ
れる。Ｉ／Ｏポート１０４は、それぞれが、極小のデフ
ォルト・ハッシング機能を実行し、結果的に、２つの異
なるハッシュ・アドレスに対して、同一のハッシングさ
れたアドレスが生じることがある。パケット・プロセッ
サ２１２は、最適化技術を用いて、アドレス衝突を識別
し、訂正する。
スイッチ・マトリクス２００からパケットを受け取り、
そのパケット対する適切な作用を決定し、そして、その
パケットを、Ｉ／Ｏポート１０４の中の１つに向けたル
ーティングのために、スイッチ・マトリクス２００に再
び送る。パケットの例外的扱いには、新たなＭＡＣアド
レスの識別と、複数の送信先に向かう複数のＩ／Ｏポー
ト１０４へのパケットの返送（replicate）とが含まれ
る。パケット・プロセッサ２１２は、任意のＩ／Ｏポー
ト１０４によって受け取られたときに、新たなアドレス
を用いて、ハッシュ・メモリ２１７を更新する。ブリッ
ジ認識及びツリー連結機能は、通常は、アドレスをポー
ト・マップ構造に定式化するＩＥＥＥ８０２．１の仕様
と、Ｉ／Ｏポート１０４のどれがネットワーク・スイッ
チ１０２にサポートされているかに関する識別とに従
う。この情報は、ＭＡＣアドレスＭＡＰ４１２に記憶さ
れる。Ｉ／Ｏポート１０４は、それぞれが、極小のデフ
ォルト・ハッシング機能を実行し、結果的に、２つの異
なるハッシュ・アドレスに対して、同一のハッシングさ
れたアドレスが生じることがある。パケット・プロセッ
サ２１２は、最適化技術を用いて、アドレス衝突を識別
し、訂正する。
【００３６】ＭＡＣアドレス・マップ４１２は、受け取
ったそれぞれのＭＡＣアドレスとそのＭＡＣアドレスに
関連する対応のポート番号とを含むリンク（結合）され
たリスト構造である。それぞれのＭＡＣアドレスに対し
て、ＭＡＣアドレス・マップ４１２もまた、関連するＭ
ＡＣアドレスのリストと、対応するポート番号とを含
む。それぞれのパケットは、それが、ユニキャスト・パ
ケットか、マルチキャスト・パケットか、それとも、ブ
ロードキャスト・パケットかを示す。ユニキャスト・パ
ケットは、１つの送信元ＭＡＣアドレスと、１つの送信
先ＭＡＣアドレスとを含む。マルチキャスト・パケット
もまた、１つの送信元ＭＡＣアドレスを含むが、他のデ
ータ・デバイスの個別のＭＡＣアドレスの集まり（グル
ープ）と関連する。ブロードキャスト・パケットは、１
又は複数のワイア・セグメント１０８などの、１又は複
数の「仮想的な」セグメントに関連するパケットであ
る。パケット・プロセッサ２１２は、パワーアップ時
（電源供給時）に、ＭＡＣアドレス・マップ４１２とハ
ッシュ・メモリ２１７とを初期化し、そして、それぞれ
の新たなパケットに対して、ＭＡＣアドレス・マップ４
１２とハッシュ・メモリ２１７とを更新する。パケット
・プロセッサ２１２は、最終的には、ハッシュ・メモリ
２１７を更新し、パケット・プロセッサ２１２による介
入なしに、ユニキャスト・パケットのほとんどの伝送が
扱われる。パケット・プロセッサ２１２は、また、最終
的には、すべてのＭＡＣアドレスとそれぞれのマルチキ
ャスト及びブロードキャスト・パケットとに関連するＩ
／Ｏポート１０４とを用いてＭＡＣアドレス・マップ４
１２を更新する。パケット・プロセッサ２１２は、この
アドレス・マップを用いて、それぞれのマルチキャスト
及びブロードキャスト・パケットを適切な出力ポートに
送り返す。
ったそれぞれのＭＡＣアドレスとそのＭＡＣアドレスに
関連する対応のポート番号とを含むリンク（結合）され
たリスト構造である。それぞれのＭＡＣアドレスに対し
て、ＭＡＣアドレス・マップ４１２もまた、関連するＭ
ＡＣアドレスのリストと、対応するポート番号とを含
む。それぞれのパケットは、それが、ユニキャスト・パ
ケットか、マルチキャスト・パケットか、それとも、ブ
ロードキャスト・パケットかを示す。ユニキャスト・パ
ケットは、１つの送信元ＭＡＣアドレスと、１つの送信
先ＭＡＣアドレスとを含む。マルチキャスト・パケット
もまた、１つの送信元ＭＡＣアドレスを含むが、他のデ
ータ・デバイスの個別のＭＡＣアドレスの集まり（グル
ープ）と関連する。ブロードキャスト・パケットは、１
又は複数のワイア・セグメント１０８などの、１又は複
数の「仮想的な」セグメントに関連するパケットであ
る。パケット・プロセッサ２１２は、パワーアップ時
（電源供給時）に、ＭＡＣアドレス・マップ４１２とハ
ッシュ・メモリ２１７とを初期化し、そして、それぞれ
の新たなパケットに対して、ＭＡＣアドレス・マップ４
１２とハッシュ・メモリ２１７とを更新する。パケット
・プロセッサ２１２は、最終的には、ハッシュ・メモリ
２１７を更新し、パケット・プロセッサ２１２による介
入なしに、ユニキャスト・パケットのほとんどの伝送が
扱われる。パケット・プロセッサ２１２は、また、最終
的には、すべてのＭＡＣアドレスとそれぞれのマルチキ
ャスト及びブロードキャスト・パケットとに関連するＩ
／Ｏポート１０４とを用いてＭＡＣアドレス・マップ４
１２を更新する。パケット・プロセッサ２１２は、この
アドレス・マップを用いて、それぞれのマルチキャスト
及びブロードキャスト・パケットを適切な出力ポートに
送り返す。
【００３７】パケット・プロセッサ２１２は、新たなＭ
ＡＣアドレスを含むすべてのパケットを受け取り、ＭＡ
Ｃアドレス・マップ４１２とハッシュ・メモリ２１７と
を更新する。新たなソースＭＡＣアドレスが、その対応
するポート番号と共に、ＭＡＣアドレス・マップ４１２
の中にコピーされる。ポート番号は、また、ハッシング
されたアドレスの間のアドレスの衝突がない場合には、
ハッシングされたアドレス位置において、ハッシュ・メ
モリ２１７の中に書き込まれる。アドレス衝突の場合に
は、パケット・プロセッサ２１２は、それ自身のポート
番号２５を、ハッシュ・メモリ２１７の中に書き込み、
それによって、同じハッシングされたアドレスを有する
次のパケットは、パケット・プロセッサ２１２に向けて
ルーティングされるようにする。パケットがユニキャス
ト・パケットであり、その送信先ＭＡＣアドレスが未知
であるならば、パケット・プロセッサ２１２は、そのパ
ケットを、入力ポートではなく、残りのすべてのＩ／Ｏ
ポート１０４に返送する。このように、ユニキャスト・
パケットは、当初は、ブロードキャスト・パケットとし
て扱われる。例えば、未知の送信先ＭＡＣアドレスを有
するユニキャスト・パケットがＩ／Ｏポート１で受け取
られると、パケット・プロセッサ２１２は、パケットを
Ｉ／Ｏポート２に返送したり、パケットをＩ／Ｏポート
３に返送したり、パケットをＩ／Ｏポート４に返送した
りする。最終的には、デスティネーションすなわち送信
先データ・デバイスは、返送されたパケットのコピーを
受け取り、それ自身の送信元ＭＡＣアドレスを用いて応
答する。送信先データ・デバイスからの送信元アドレス
は、ハッシュ・メモリ２１７が対応するポート番号を用
いてまだ更新されていないという点で「新しい」ので、
パケットは、パケット・プロセッサ２１２に向けてルー
ティングされる。パケット・プロセッサ２１２は、ポー
ト番号を用いて、ハッシュ・メモリ２１７を更新する。
従って、アドレス衝突が生じない限り、そして、アドレ
スが、ツリー連結の必要性などの他の要因のよって意図
的に無効化（nullified）されなければ、既知の送信先
ＭＡＣアドレスから同一の送信先データ・デバイスに送
られた任意のユニキャスト・パケットは、パケット・プ
ロセッサ２１２が介入することなく、直接にルーティン
グされる。
ＡＣアドレスを含むすべてのパケットを受け取り、ＭＡ
Ｃアドレス・マップ４１２とハッシュ・メモリ２１７と
を更新する。新たなソースＭＡＣアドレスが、その対応
するポート番号と共に、ＭＡＣアドレス・マップ４１２
の中にコピーされる。ポート番号は、また、ハッシング
されたアドレスの間のアドレスの衝突がない場合には、
ハッシングされたアドレス位置において、ハッシュ・メ
モリ２１７の中に書き込まれる。アドレス衝突の場合に
は、パケット・プロセッサ２１２は、それ自身のポート
番号２５を、ハッシュ・メモリ２１７の中に書き込み、
それによって、同じハッシングされたアドレスを有する
次のパケットは、パケット・プロセッサ２１２に向けて
ルーティングされるようにする。パケットがユニキャス
ト・パケットであり、その送信先ＭＡＣアドレスが未知
であるならば、パケット・プロセッサ２１２は、そのパ
ケットを、入力ポートではなく、残りのすべてのＩ／Ｏ
ポート１０４に返送する。このように、ユニキャスト・
パケットは、当初は、ブロードキャスト・パケットとし
て扱われる。例えば、未知の送信先ＭＡＣアドレスを有
するユニキャスト・パケットがＩ／Ｏポート１で受け取
られると、パケット・プロセッサ２１２は、パケットを
Ｉ／Ｏポート２に返送したり、パケットをＩ／Ｏポート
３に返送したり、パケットをＩ／Ｏポート４に返送した
りする。最終的には、デスティネーションすなわち送信
先データ・デバイスは、返送されたパケットのコピーを
受け取り、それ自身の送信元ＭＡＣアドレスを用いて応
答する。送信先データ・デバイスからの送信元アドレス
は、ハッシュ・メモリ２１７が対応するポート番号を用
いてまだ更新されていないという点で「新しい」ので、
パケットは、パケット・プロセッサ２１２に向けてルー
ティングされる。パケット・プロセッサ２１２は、ポー
ト番号を用いて、ハッシュ・メモリ２１７を更新する。
従って、アドレス衝突が生じない限り、そして、アドレ
スが、ツリー連結の必要性などの他の要因のよって意図
的に無効化（nullified）されなければ、既知の送信先
ＭＡＣアドレスから同一の送信先データ・デバイスに送
られた任意のユニキャスト・パケットは、パケット・プ
ロセッサ２１２が介入することなく、直接にルーティン
グされる。
【００３８】それぞれのＩ／Ｏポート１０４は、入力パ
ケットの送信元ＭＡＣアドレスのポート番号に関してハ
ッシュ・メモリ２１７を照会し、次に、ハッシュ・メモ
リ２１７から受け取ったポート番号とそれ自身のポート
番号とを比較することによって、アドレス衝突を検出す
る。ポート番号が異なれば、アドレス衝突が生じてお
り、入力ポートは、パケットをパケット・プロセッサ２
１２に向けてルーティングする。示されている実施例で
は、それぞれのＩ／Ｏポート１０４は、すべてのマルチ
キャスト及びブロードキャスト・パケットを、パケット
・プロセッサ２１２に向けてルーティングしている。ま
た、Ｉ／Ｏポート１０４は、それ自身のマルチキャスト
及びブロードキャスト・パケットを、パケット・プロセ
ッサ２１２の処理ロードを減少させるように扱うよう
に、構成される。
ケットの送信元ＭＡＣアドレスのポート番号に関してハ
ッシュ・メモリ２１７を照会し、次に、ハッシュ・メモ
リ２１７から受け取ったポート番号とそれ自身のポート
番号とを比較することによって、アドレス衝突を検出す
る。ポート番号が異なれば、アドレス衝突が生じてお
り、入力ポートは、パケットをパケット・プロセッサ２
１２に向けてルーティングする。示されている実施例で
は、それぞれのＩ／Ｏポート１０４は、すべてのマルチ
キャスト及びブロードキャスト・パケットを、パケット
・プロセッサ２１２に向けてルーティングしている。ま
た、Ｉ／Ｏポート１０４は、それ自身のマルチキャスト
及びブロードキャスト・パケットを、パケット・プロセ
ッサ２１２の処理ロードを減少させるように扱うよう
に、構成される。
【００３９】次に図６を参照すると、ハッシュ・ロジッ
ク２１６、Ｉ／Ｏポート１０４、及びプロセッサ２１
２、２１４の間の、ハッシュ・バス２１８を介してのイ
ンターフェースに関して、更に詳細な図が示されてい
る。Ｉ／Ｏポート１０４及びプロセッサ２１２、２１４
は、それぞれが、ハッシュ・バス２１８上の対応するア
ービトレーション信号ＡＲＢｎをアサートして、ハッシ
ュ・バス２１８の所有（ownership）を要求する。ただ
し、ここで、ｎは、上述の場合のように、ポート番号又
はプロセッサを識別する１〜２６までの整数である。ハ
ッシュ・ロジック２１６内部のアービタ（arbiter、ア
ービトレーション実行装置）５００は、ＡＲＢｎ信号を
受け取り、対応するアクノレッジ信号ＡＣＫｎをアサー
トして、ハッシュ・バス２１８の制御を与える。従っ
て、Ｉ／Ｏポート１０４当たり、そして、プロセッサ２
１２、２１４当たりで、１つのアービトレーション及び
１つのアクノレッジ信号が存在する。例えば、Ｉ／ＯＰ
Ｏ１は、信号ＡＲＢ１をアサートして制御を要求し、ア
ービタ５００は、それに応答して、信号ＡＣＫ１をアサ
ートしてハッシュ・バス２１８の制御をＩＯＰＯＲＴ１
に与える。Ｉ／Ｏポート１０４又はプロセッサ２１２、
２１４は、一度には、この中のただ１つが、ハッシュ・
バス２１８を所有し、それによって、ＡＣＫｎ信号は、
一度にただ１つが、アサートされる。ハッシュ・アドレ
ス・バスはＨＡとして、ハッシュ・データ・バスはＨＤ
として、示されている。
ク２１６、Ｉ／Ｏポート１０４、及びプロセッサ２１
２、２１４の間の、ハッシュ・バス２１８を介してのイ
ンターフェースに関して、更に詳細な図が示されてい
る。Ｉ／Ｏポート１０４及びプロセッサ２１２、２１４
は、それぞれが、ハッシュ・バス２１８上の対応するア
ービトレーション信号ＡＲＢｎをアサートして、ハッシ
ュ・バス２１８の所有（ownership）を要求する。ただ
し、ここで、ｎは、上述の場合のように、ポート番号又
はプロセッサを識別する１〜２６までの整数である。ハ
ッシュ・ロジック２１６内部のアービタ（arbiter、ア
ービトレーション実行装置）５００は、ＡＲＢｎ信号を
受け取り、対応するアクノレッジ信号ＡＣＫｎをアサー
トして、ハッシュ・バス２１８の制御を与える。従っ
て、Ｉ／Ｏポート１０４当たり、そして、プロセッサ２
１２、２１４当たりで、１つのアービトレーション及び
１つのアクノレッジ信号が存在する。例えば、Ｉ／ＯＰ
Ｏ１は、信号ＡＲＢ１をアサートして制御を要求し、ア
ービタ５００は、それに応答して、信号ＡＣＫ１をアサ
ートしてハッシュ・バス２１８の制御をＩＯＰＯＲＴ１
に与える。Ｉ／Ｏポート１０４又はプロセッサ２１２、
２１４は、一度には、この中のただ１つが、ハッシュ・
バス２１８を所有し、それによって、ＡＣＫｎ信号は、
一度にただ１つが、アサートされる。ハッシュ・アドレ
ス・バスはＨＡとして、ハッシュ・データ・バスはＨＤ
として、示されている。
【００４０】動作においては、Ｉ／Ｏポート１０４は、
パケットを受け取り、その対応するＡＲＢｎ信号をアサ
ートすることによって、ハッシュ・バス２１８に対する
アービトレーションを行う。その対応するＡＣＫ信号が
アサートされるのに応答して、Ｉ／Ｏポート１０４は、
ハッシュ・バス２１８を所有する間に、ＨＡ［１４：
０］信号上のハッシュ・アドレスを、パケット内の送信
元ＭＡＣアドレス及び送信先ＭＡＣアドレスのために、
ハッシュ・メモリ２１７に、アサートする。ハッシュ・
メモリ２１７は、次に示す表１に従って、それぞれのハ
ッシュ・アドレスに応答して、１バイトの情報をアサー
トする。
パケットを受け取り、その対応するＡＲＢｎ信号をアサ
ートすることによって、ハッシュ・バス２１８に対する
アービトレーションを行う。その対応するＡＣＫ信号が
アサートされるのに応答して、Ｉ／Ｏポート１０４は、
ハッシュ・バス２１８を所有する間に、ＨＡ［１４：
０］信号上のハッシュ・アドレスを、パケット内の送信
元ＭＡＣアドレス及び送信先ＭＡＣアドレスのために、
ハッシュ・メモリ２１７に、アサートする。ハッシュ・
メモリ２１７は、次に示す表１に従って、それぞれのハ
ッシュ・アドレスに応答して、１バイトの情報をアサー
トする。
【表１】
【００４１】ただし、上記表１において、ＯＰＮＵＭ
は、ハッシュ・アドレスに関連するＩ／Ｏポート１０４
の番号であり、ＴＲＦｒａｍｅは、パケットのタイプを
示し、ＢＬＯＣＫは、ツリー連結関数（spanning tree
function）である。示されている実施例では、フレーム
のタイプは、イーサネットかトークン・リングかのどち
らかであるが、他の多くのタイプのプロトコルを含めた
り、それによって代替したりすることも、希望すれば可
能であることを理解すべきである。また、イーサネット
・プロトコルには、様々なデータ・レート及び速度が含
まれる。任意の特定のＩ／Ｏポート１０４において、任
意の特定のデータ・レートを用いることができる。実際
には、異なるＩ／Ｏポート１０４が異なるデータ・レー
トで動作できるハイブリッド動作もサポートされてい
る。
は、ハッシュ・アドレスに関連するＩ／Ｏポート１０４
の番号であり、ＴＲＦｒａｍｅは、パケットのタイプを
示し、ＢＬＯＣＫは、ツリー連結関数（spanning tree
function）である。示されている実施例では、フレーム
のタイプは、イーサネットかトークン・リングかのどち
らかであるが、他の多くのタイプのプロトコルを含めた
り、それによって代替したりすることも、希望すれば可
能であることを理解すべきである。また、イーサネット
・プロトコルには、様々なデータ・レート及び速度が含
まれる。任意の特定のＩ／Ｏポート１０４において、任
意の特定のデータ・レートを用いることができる。実際
には、異なるＩ／Ｏポート１０４が異なるデータ・レー
トで動作できるハイブリッド動作もサポートされてい
る。
【００４２】入力ポートは、それぞれのアドレスに対す
るＯＰＮＵＭの値を、それ自身のポート番号と比較す
る。送信先アドレスのＯＰＮＵＭが入力ポートのポート
番号と等しい場合には、パケットは脱落させられる、又
は、無視される。ハッシングされた送信元アドレスに対
するＯＰＮＵＭがＩ／Ｏポート１０４のポート番号に等
しい場合には、送信元アドレスは、パケット・プロセッ
サ２１２によってハッシュ・メモリ２１７の中にそれま
で確立されておらず、ハッシュ・アドレスの衝突は、生
じていない。しかし、同じＩ／Ｏポート１０４に結合さ
れた同じネットワーク１０６内の２つのデータ・デバイ
スの間で、ハッシュ・アドレスの衝突が生じる可能性が
あることに、注意すべきである。この結果として、パケ
ット・プロセッサ２１２の内部のＭＡＣアドレス・マッ
プ２１４に関して不完全なデータが生じるが、同じ入力
ポートに結合された２つの異なるデバイスを区別する必
要はない。この理由は、パケットのルーティングが同じ
であるからである。しかし、ハッシングされたソース・
アドレスと入力ポート番号とに対するＯＰＮＵＭが一致
せず、ＯＰＮＵＭがゼロ又は２５ではない場合には、ア
ドレス衝突が、異なる入力ポートに結合された２つのデ
ータ・デバイスの間で生じているか、又は、あるデバイ
スが１つのデバイスから別のデバイスに移動しているこ
とになる。いずれの場合でも、パケットはパケット・プ
ロセッサ２１２に向けてルーティングされ、ＭＡＣアド
レス・マップ４１２とハッシュ・メモリ２１７とを更新
する。また、送信元若しくは送信先アドレスのどちらか
に対して、又は、その両方に対して、ＯＰＮＵＭ＝０の
場合には、パケットは、パケット・プロセッサ２１２に
向けてルーティングがなされ、新たな（１又は複数の）
アドレスに対して、ＭＡＣアドレス・マップ４１２及び
／又はハッシュ・メモリ２１７の初期化が行われる。
るＯＰＮＵＭの値を、それ自身のポート番号と比較す
る。送信先アドレスのＯＰＮＵＭが入力ポートのポート
番号と等しい場合には、パケットは脱落させられる、又
は、無視される。ハッシングされた送信元アドレスに対
するＯＰＮＵＭがＩ／Ｏポート１０４のポート番号に等
しい場合には、送信元アドレスは、パケット・プロセッ
サ２１２によってハッシュ・メモリ２１７の中にそれま
で確立されておらず、ハッシュ・アドレスの衝突は、生
じていない。しかし、同じＩ／Ｏポート１０４に結合さ
れた同じネットワーク１０６内の２つのデータ・デバイ
スの間で、ハッシュ・アドレスの衝突が生じる可能性が
あることに、注意すべきである。この結果として、パケ
ット・プロセッサ２１２の内部のＭＡＣアドレス・マッ
プ２１４に関して不完全なデータが生じるが、同じ入力
ポートに結合された２つの異なるデバイスを区別する必
要はない。この理由は、パケットのルーティングが同じ
であるからである。しかし、ハッシングされたソース・
アドレスと入力ポート番号とに対するＯＰＮＵＭが一致
せず、ＯＰＮＵＭがゼロ又は２５ではない場合には、ア
ドレス衝突が、異なる入力ポートに結合された２つのデ
ータ・デバイスの間で生じているか、又は、あるデバイ
スが１つのデバイスから別のデバイスに移動しているこ
とになる。いずれの場合でも、パケットはパケット・プ
ロセッサ２１２に向けてルーティングされ、ＭＡＣアド
レス・マップ４１２とハッシュ・メモリ２１７とを更新
する。また、送信元若しくは送信先アドレスのどちらか
に対して、又は、その両方に対して、ＯＰＮＵＭ＝０の
場合には、パケットは、パケット・プロセッサ２１２に
向けてルーティングがなされ、新たな（１又は複数の）
アドレスに対して、ＭＡＣアドレス・マップ４１２及び
／又はハッシュ・メモリ２１７の初期化が行われる。
【００４３】ＢＬＯＣＫ＝１の場合には、Ｉ／Ｏポート
１０４は、パケットを脱落させるが、その理由は、ネッ
トワーク・スイッチ１００がツリー連結アルゴリズムに
従ってＩ／Ｏポート１０４に作用しないことが示されて
いるからである。ツリー連結が実現されていなければ、
ＢＬＯＣＫは、ゼロに設定される。ＴＲＦｒａｍｅの値
は、送信先ポートが、イーサネット又はトークン・リン
グ・パケット・フォーマットのどちらかを要求している
ことを示す。受け取られたフォーマットが送信先ポート
で要求されているフォーマットと同じでない場合には、
入力Ｉ／Ｏポート１０４は、パケットを、マネージメン
ト・プロセッサ２１４に向けてルーティングし、そうで
なければ、パケットを脱落させる。マネージメント・プ
ロセッサ２１４は、必要に応じて、パケットのフォーマ
ットを変換する。
１０４は、パケットを脱落させるが、その理由は、ネッ
トワーク・スイッチ１００がツリー連結アルゴリズムに
従ってＩ／Ｏポート１０４に作用しないことが示されて
いるからである。ツリー連結が実現されていなければ、
ＢＬＯＣＫは、ゼロに設定される。ＴＲＦｒａｍｅの値
は、送信先ポートが、イーサネット又はトークン・リン
グ・パケット・フォーマットのどちらかを要求している
ことを示す。受け取られたフォーマットが送信先ポート
で要求されているフォーマットと同じでない場合には、
入力Ｉ／Ｏポート１０４は、パケットを、マネージメン
ト・プロセッサ２１４に向けてルーティングし、そうで
なければ、パケットを脱落させる。マネージメント・プ
ロセッサ２１４は、必要に応じて、パケットのフォーマ
ットを変換する。
【００４４】入力ポートは、パケットを脱落させない場
合には、入力及び出力ポート情報を、パケットにプリペ
ンド（prepend）し、パケットを、スイッチ・マトリク
ス２００に送る。ネットワーク・スイッチ１００は、こ
のプリペンドした情報を用いて、パケットを更に処理
し、希望する出力ポート又はプロセッサに向けてルーテ
ィングする。プリペンドした情報は、ＰＲＥＰＥＮ
Ｄ［］と称され、例えば、次に掲げる表２に与えられて
いるフォーマットに従っており、長さは２バイトであ
る。
合には、入力及び出力ポート情報を、パケットにプリペ
ンド（prepend）し、パケットを、スイッチ・マトリク
ス２００に送る。ネットワーク・スイッチ１００は、こ
のプリペンドした情報を用いて、パケットを更に処理
し、希望する出力ポート又はプロセッサに向けてルーテ
ィングする。プリペンドした情報は、ＰＲＥＰＥＮ
Ｄ［］と称され、例えば、次に掲げる表２に与えられて
いるフォーマットに従っており、長さは２バイトであ
る。
【表２】
【００４５】次に図７を参照すると、スイッチ・マトリ
クス２００、スイッチ・コントローラ２０８、そして各
パケット・バッファ２０６の入力及び出力スイッチ２０
２、２０４の間のインターフェースと制御信号とに関す
る更に詳細なブロック図が示されている。図２に示した
データ信号ＩＢＵＦｍ及びＯＢＵＦｍは、図７には、簡
潔にするために示されていない。入力スイッチ２０２
は、受信データ・アービタ６０２を含み、このアービタ
は、スイッチ・マトリクス２００に送るペンディングの
パケットを有することを示すそれぞれのＩ／Ｏポート１
０４から、ＲＸＰＥＮＤｎ信号を受け取る。従って、Ｉ
／Ｏポート１は、信号ＲＸＰＥＮＤ１をアサートして、
それ自身がペンディングの入力パケットを有することを
示し、Ｉ／Ｏポート２は、信号ＲＸＰＥＮＤ２をアサー
トして、それ自身がペンディングの入力パケットを有す
ることを示す、等である。それぞれのＩ／Ｏポート１０
４は、その対応のＲＸＰＥＮＤｎ信号を、パケットが送
られるまで、アサートされた状態に維持する。アービタ
６０２は、すべてのＲＸＰＥＮＤｎ信号をスキャンし、
対応する受信イネーブル信号ＲＸＥＮｎを、そのＲＸＰ
ＥＮＤｎ信号をアサートする要求側のＩ／Ｏポート１０
４、すなわち、Ｉ／Ｏポートｎにアサートして、パケッ
トの伝送を開始する。それぞれのＩ／Ｏポート１０４か
らのデータは、対応する受信クロック信号ＲＸＣＬＫｎ
によって識別されるレートで、入力スイッチ２０２に、
対応するデータ信号ＲＸＤＡＴＡｎとして供給される。
例えば、信号ＲＸＥＮ１０が入力スイッチ２０２によっ
てアサートされるのに応答して、Ｉ／Ｏポート１０は、
入力パケットを、信号ＲＸＤＡＴＡ１０に関して、一度
に１ビットずつアサートし、従って、それぞれのビット
を用いて、クロック信号ＲＸＣＬＫ１０をトグルする
（切り換える）。これによって、Ｉ／Ｏポート１０４の
それぞれと入力スイッチ２０２との間に別個の受信デー
タ・チャネルが確立される。
クス２００、スイッチ・コントローラ２０８、そして各
パケット・バッファ２０６の入力及び出力スイッチ２０
２、２０４の間のインターフェースと制御信号とに関す
る更に詳細なブロック図が示されている。図２に示した
データ信号ＩＢＵＦｍ及びＯＢＵＦｍは、図７には、簡
潔にするために示されていない。入力スイッチ２０２
は、受信データ・アービタ６０２を含み、このアービタ
は、スイッチ・マトリクス２００に送るペンディングの
パケットを有することを示すそれぞれのＩ／Ｏポート１
０４から、ＲＸＰＥＮＤｎ信号を受け取る。従って、Ｉ
／Ｏポート１は、信号ＲＸＰＥＮＤ１をアサートして、
それ自身がペンディングの入力パケットを有することを
示し、Ｉ／Ｏポート２は、信号ＲＸＰＥＮＤ２をアサー
トして、それ自身がペンディングの入力パケットを有す
ることを示す、等である。それぞれのＩ／Ｏポート１０
４は、その対応のＲＸＰＥＮＤｎ信号を、パケットが送
られるまで、アサートされた状態に維持する。アービタ
６０２は、すべてのＲＸＰＥＮＤｎ信号をスキャンし、
対応する受信イネーブル信号ＲＸＥＮｎを、そのＲＸＰ
ＥＮＤｎ信号をアサートする要求側のＩ／Ｏポート１０
４、すなわち、Ｉ／Ｏポートｎにアサートして、パケッ
トの伝送を開始する。それぞれのＩ／Ｏポート１０４か
らのデータは、対応する受信クロック信号ＲＸＣＬＫｎ
によって識別されるレートで、入力スイッチ２０２に、
対応するデータ信号ＲＸＤＡＴＡｎとして供給される。
例えば、信号ＲＸＥＮ１０が入力スイッチ２０２によっ
てアサートされるのに応答して、Ｉ／Ｏポート１０は、
入力パケットを、信号ＲＸＤＡＴＡ１０に関して、一度
に１ビットずつアサートし、従って、それぞれのビット
を用いて、クロック信号ＲＸＣＬＫ１０をトグルする
（切り換える）。これによって、Ｉ／Ｏポート１０４の
それぞれと入力スイッチ２０２との間に別個の受信デー
タ・チャネルが確立される。
【００４６】スイッチ・コントローラ２０８は、クロッ
ク発生回路６０３からマスタ・クロック信号ＣＬＫを受
け取り、データの伝送を同期させる。明示的には示され
ていないが、ＣＬＫ信号は、同期をとる目的で、この出
願に記載されている回路やロジックによって用いられ
る。スイッチ・コントローラ２０８は、入力ロジック６
０６を含み、Ｉ／Ｏポート１０４からパケット・バッフ
ァ２０６への入力パケットの伝送を制御する。入力ロジ
ック６０６は、メモリ２１０におけるＢＦＲＥＥレジス
タ６０５を、次のフリー（空き）のパケット・バッファ
２０６のバッファ番号（ｍ）、すなわち、ＢＵＦＦＥＲ
ｍを求めて、サーチする。入力ロジック６０６は次に、
６つのバッファ番号信号ＳＢＵＦ［５：０］に対して、
同一の２進バッファ番号をアサートし、バッファ・コマ
ンド信号ＳＢＵＦＣＭＤをアサートして、次のフリーの
パケット・バッファ２０６が入力パケットを受け取る準
備をする。示されている実施例では、パケット・バッフ
ァ２０６は、それぞれが、アサートされたＳＢＵＦＣＭ
Ｄ信号を検出して、ＳＢＵＦ［５：０］信号に対してア
サートされた２進の番号（ｍ）をラッチする。次に、そ
れぞれのパケット・バッファ２０６は、ラッチされた番
号（ｍ）をそれ自身の物理番号と比較し、示されたパケ
ット・バッファ２０６は、ＳＢＵＦＣＭＤ信号の継続時
間をモニタして、適切な作用を決定する。特に、ＳＢＵ
ＦＣＭＤ信号は、２つのＣＬＫサイクルの間アサートさ
れ、指示されたパケット・バッファに命じて、パケット
を出力のために送信した後で、それ自身をフリーにさせ
る。ＳＢＵＦＣＭＤ信号は、３つのＣＬＫサイクルの間
アサートされ、指示されたパケット・バッファに命じ
て、出力のためにパケットの送信を開始させる。ＳＢＵ
ＦＣＭＤ信号は、４つのＣＬＫサイクルの間アサートさ
れ、指示されたパケット・バッファに命じて、入力スイ
ッチ２０２からの入力パケットの準備をさせる。このよ
うに、入力ロジック６０６は、４つのＣＬＫサイクルの
間ＳＢＵＦＣＭＤをアサートして、次のフリーのパケッ
ト・バッファに命じて、次の入力パケットを受信させ
る。
ク発生回路６０３からマスタ・クロック信号ＣＬＫを受
け取り、データの伝送を同期させる。明示的には示され
ていないが、ＣＬＫ信号は、同期をとる目的で、この出
願に記載されている回路やロジックによって用いられ
る。スイッチ・コントローラ２０８は、入力ロジック６
０６を含み、Ｉ／Ｏポート１０４からパケット・バッフ
ァ２０６への入力パケットの伝送を制御する。入力ロジ
ック６０６は、メモリ２１０におけるＢＦＲＥＥレジス
タ６０５を、次のフリー（空き）のパケット・バッファ
２０６のバッファ番号（ｍ）、すなわち、ＢＵＦＦＥＲ
ｍを求めて、サーチする。入力ロジック６０６は次に、
６つのバッファ番号信号ＳＢＵＦ［５：０］に対して、
同一の２進バッファ番号をアサートし、バッファ・コマ
ンド信号ＳＢＵＦＣＭＤをアサートして、次のフリーの
パケット・バッファ２０６が入力パケットを受け取る準
備をする。示されている実施例では、パケット・バッフ
ァ２０６は、それぞれが、アサートされたＳＢＵＦＣＭ
Ｄ信号を検出して、ＳＢＵＦ［５：０］信号に対してア
サートされた２進の番号（ｍ）をラッチする。次に、そ
れぞれのパケット・バッファ２０６は、ラッチされた番
号（ｍ）をそれ自身の物理番号と比較し、示されたパケ
ット・バッファ２０６は、ＳＢＵＦＣＭＤ信号の継続時
間をモニタして、適切な作用を決定する。特に、ＳＢＵ
ＦＣＭＤ信号は、２つのＣＬＫサイクルの間アサートさ
れ、指示されたパケット・バッファに命じて、パケット
を出力のために送信した後で、それ自身をフリーにさせ
る。ＳＢＵＦＣＭＤ信号は、３つのＣＬＫサイクルの間
アサートされ、指示されたパケット・バッファに命じ
て、出力のためにパケットの送信を開始させる。ＳＢＵ
ＦＣＭＤ信号は、４つのＣＬＫサイクルの間アサートさ
れ、指示されたパケット・バッファに命じて、入力スイ
ッチ２０２からの入力パケットの準備をさせる。このよ
うに、入力ロジック６０６は、４つのＣＬＫサイクルの
間ＳＢＵＦＣＭＤをアサートして、次のフリーのパケッ
ト・バッファに命じて、次の入力パケットを受信させ
る。
【００４７】入力ロジック６０６は、また、入力スイッ
チ２０２への現在の入力バッファ信号ＰＩＢ［５：０］
に対して、次のフリーのパケット・バッファ２０６の番
号（ｍ）を２進数に変換したものをアサートする。入力
パケットがアサートされているＲＸＰＥＮＤｎ信号によ
って指示されるように伝送が可能であるときには、入力
スイッチ２０２は、対応するＲＸＤＡＴＡｎ信号とＰＩ
Ｂ［５：０］信号に対してアサートされた番号（ｍ）に
よって識別された対応するフリーのバッファｍのＩＢＵ
Ｆｍ信号との間に、クロスポイント接続を確立する。次
に入力スイッチ２０２が、ＲＸＥＮｎ信号をアサートし
て、そのＲＸＰＥＮＤｎ信号をアサートしているＩ／Ｏ
ポートｎにそのパケットを送るように指示し、ＲＸＥＮ
ｎ信号のアサートに応答して、Ｉ／Ｏポートｎは、パケ
ットを送る。入力スイッチ２０２は、ＰＲＥＰＥＮＤ
［１５］リード・ビット（lead bit）であるパケットの
先行エッジを検出して、パケット・ストリームからのプ
リペンドされた出力ポート番号ＯＰＮＵＭを定義する次
のＰＲＥＰＥＮＤ［１４：１０］ビットをラッチする。
入力スイッチ２０２は、スイッチ・コントローラ２０８
への信号ＰＫＴＥＮＴＲＹをトグルして、ＯＰＮＵＭを
送信する。このようにして、スイッチ・コントローラ２
０８は、パケットが記憶されるべきバッファのＰＩＢ
［５：０］に、出力ポート番号ＯＰＮＵＭを対応させる
が、これは、パケットが送られるべきＩ／Ｏポート１０
４を指示する。オプションで、入力スイッチ２０２は、
また、入力パケットの優先順位（プライオリティ）レベ
ルを定義するＰＲＥＰＥＮＤ［９：８］をラッチし、そ
れに対応して、ＰＫＴＥＮＴＲＹ信号をトグルする。ス
イッチ・コントローラ２０８は、更に、６ビットのパケ
ット・バッファ容量ＳＷＢＣＡＰカウンタ６０７を含
み、このカウンタは、データ・パケットを含むパケット
・バッファ２０６の番号を表すＳＷＢＣＡＰ［５：０］
に対してアサートされる２進数を記憶する。入力ロジッ
ク６０６は、それぞれの新たな入力パケットを用いて、
ＳＷＢＣＡＰカウンタ６０７を増加させる。
チ２０２への現在の入力バッファ信号ＰＩＢ［５：０］
に対して、次のフリーのパケット・バッファ２０６の番
号（ｍ）を２進数に変換したものをアサートする。入力
パケットがアサートされているＲＸＰＥＮＤｎ信号によ
って指示されるように伝送が可能であるときには、入力
スイッチ２０２は、対応するＲＸＤＡＴＡｎ信号とＰＩ
Ｂ［５：０］信号に対してアサートされた番号（ｍ）に
よって識別された対応するフリーのバッファｍのＩＢＵ
Ｆｍ信号との間に、クロスポイント接続を確立する。次
に入力スイッチ２０２が、ＲＸＥＮｎ信号をアサートし
て、そのＲＸＰＥＮＤｎ信号をアサートしているＩ／Ｏ
ポートｎにそのパケットを送るように指示し、ＲＸＥＮ
ｎ信号のアサートに応答して、Ｉ／Ｏポートｎは、パケ
ットを送る。入力スイッチ２０２は、ＰＲＥＰＥＮＤ
［１５］リード・ビット（lead bit）であるパケットの
先行エッジを検出して、パケット・ストリームからのプ
リペンドされた出力ポート番号ＯＰＮＵＭを定義する次
のＰＲＥＰＥＮＤ［１４：１０］ビットをラッチする。
入力スイッチ２０２は、スイッチ・コントローラ２０８
への信号ＰＫＴＥＮＴＲＹをトグルして、ＯＰＮＵＭを
送信する。このようにして、スイッチ・コントローラ２
０８は、パケットが記憶されるべきバッファのＰＩＢ
［５：０］に、出力ポート番号ＯＰＮＵＭを対応させる
が、これは、パケットが送られるべきＩ／Ｏポート１０
４を指示する。オプションで、入力スイッチ２０２は、
また、入力パケットの優先順位（プライオリティ）レベ
ルを定義するＰＲＥＰＥＮＤ［９：８］をラッチし、そ
れに対応して、ＰＫＴＥＮＴＲＹ信号をトグルする。ス
イッチ・コントローラ２０８は、更に、６ビットのパケ
ット・バッファ容量ＳＷＢＣＡＰカウンタ６０７を含
み、このカウンタは、データ・パケットを含むパケット
・バッファ２０６の番号を表すＳＷＢＣＡＰ［５：０］
に対してアサートされる２進数を記憶する。入力ロジッ
ク６０６は、それぞれの新たな入力パケットを用いて、
ＳＷＢＣＡＰカウンタ６０７を増加させる。
【００４８】Ｉ／Ｏポートｎは、パケットを送るのを終
了した後で、そのＲＸＰＥＮＤｎ信号を否定（すなわち
無効化）する。入力スイッチ２０２は、それに対応し
て、ＲＸＥＮｎ信号を否定し、次に、ＲＸＤＡＴＡｎ信
号とＩＢＵＦｍ信号との間のクロスポイント接続をクリ
アすることによって、クロスポイント・クリア・プロセ
スを実行する。このようにして、入力スイッチ２０２
は、クロスポイント接続を作成し解消するだけでよく、
パケットの長さを知っている必要や、又は、そうでない
場合には測定する必要はない。
了した後で、そのＲＸＰＥＮＤｎ信号を否定（すなわち
無効化）する。入力スイッチ２０２は、それに対応し
て、ＲＸＥＮｎ信号を否定し、次に、ＲＸＤＡＴＡｎ信
号とＩＢＵＦｍ信号との間のクロスポイント接続をクリ
アすることによって、クロスポイント・クリア・プロセ
スを実行する。このようにして、入力スイッチ２０２
は、クロスポイント接続を作成し解消するだけでよく、
パケットの長さを知っている必要や、又は、そうでない
場合には測定する必要はない。
【００４９】メモリ２１０は、スタティックＲＡＭ（Ｓ
ＲＡＭ）やダイナミックＲＡＭ（ＤＲＡＭ）などのラン
ダム・アクセス・メモリ（ＲＡＭ）、又は、動作中のデ
ータの記憶及びリトリーブに適した任意のタイプのメモ
リとして、実現される。示されている実施例では、メモ
リ２１０は、８キロバイト（Ｋｂｙｔｅ）であり、１２
８個のブロックに分けられ、それぞれのブロックは、６
４バイトを含む。優先順位レベルをサポートする第１の
実施例においては、ブロック１２７〜１０５は用いられ
ず、残りのブロックが、次に掲げる表３に従って、パケ
ット・バッファ２０６とＩ／Ｏポート１０４との間に、
相互参照（cross reference）パケット・テーブル６０
４を形成するように配分される。
ＲＡＭ）やダイナミックＲＡＭ（ＤＲＡＭ）などのラン
ダム・アクセス・メモリ（ＲＡＭ）、又は、動作中のデ
ータの記憶及びリトリーブに適した任意のタイプのメモ
リとして、実現される。示されている実施例では、メモ
リ２１０は、８キロバイト（Ｋｂｙｔｅ）であり、１２
８個のブロックに分けられ、それぞれのブロックは、６
４バイトを含む。優先順位レベルをサポートする第１の
実施例においては、ブロック１２７〜１０５は用いられ
ず、残りのブロックが、次に掲げる表３に従って、パケ
ット・バッファ２０６とＩ／Ｏポート１０４との間に、
相互参照（cross reference）パケット・テーブル６０
４を形成するように配分される。
【表３】
【００５０】なお、この表３で、「ブロック番号」は、
メモリ２１０内部におけるデータ位置を識別し、「ポー
ト番号」は、出力ポートのポート番号を識別し、優先順
位レベルは、その中に記憶される情報の相対的な優先順
位を示す。ブロック番号の最後の「０」は、パケット・
バッファの中のどれがフリーであるか、又は、データ・
パケットを含むかを示すＢＦＲＥＥレジスタ６０５を記
憶するのに用いられる。優先順位レベルをサポートしな
い第２の実施例では、ブロック１２７〜２７が用いられ
ず、残りのブロックが、次に掲げる表４に従って、パケ
ット・バッファ２０６とＩ／Ｏポート１０４との間に、
相互参照パケット・テーブル６０４を形成するように配
分される。
メモリ２１０内部におけるデータ位置を識別し、「ポー
ト番号」は、出力ポートのポート番号を識別し、優先順
位レベルは、その中に記憶される情報の相対的な優先順
位を示す。ブロック番号の最後の「０」は、パケット・
バッファの中のどれがフリーであるか、又は、データ・
パケットを含むかを示すＢＦＲＥＥレジスタ６０５を記
憶するのに用いられる。優先順位レベルをサポートしな
い第２の実施例では、ブロック１２７〜２７が用いられ
ず、残りのブロックが、次に掲げる表４に従って、パケ
ット・バッファ２０６とＩ／Ｏポート１０４との間に、
相互参照パケット・テーブル６０４を形成するように配
分される。
【表４】
【００５１】それぞれのブロックは、次の表５に従って
フォーマットされているが、優先順位が用いられない、
又は、サポートされない場合には、バイト数３は、用い
られない。
フォーマットされているが、優先順位が用いられない、
又は、サポートされない場合には、バイト数３は、用い
られない。
【表５】
【００５２】それぞれのパケット・バッファ２０６は、
最大のサイズを有するデータから成るパケットを含むの
に十分なメモリ容量を有する。これは、パケットのサイ
ズが変動するからである。イーサネットのパケット・サ
イズは、１５００バイト程度であり、それに対して、ト
ークン・リング・パケットのサイズは、１７９６０バイ
ト程度かそれよりも大きい。トークン・リング・ネット
ワークは、一般に、最大のパケット・サイズを設定する
ネットワーク・パラメータを与える。しかし、示されて
いる実施例では、パケット・バッファ２０６は、それぞ
れが、４Ｋｂｙｔｅのメモリを含み、それによって、パ
ケット・サイズが最大で４Ｋｂｙｔｅに制限されてい
る。それぞれのブロック内部のサーキュラ・バッファ
は、６０バイトを含み、それぞれのバッファは、０〜ｍ
までのバッファ番号ＳＢＵＦＮＵＭを記憶し、関連する
出力ポートのために、必要な場合にはデータ・パケット
を含むパケット・バッファ２０６の中の１つを指してい
る。従って、それぞれのサーキュラ・バッファは、特定
のＩ／Ｏポートｎに対して先入れ先出し（ＦＩＦＯ）ポ
インタ・リストを形成し、データ・パケットがポートに
対して受け取られた順序で出力されることが保証され
る。書き込みポインタＷＰＴＲは、ポインタ・リストの
最後のバイト位置を指しており、修正されて、又は、
「増分（インクリメント）されて」、新たな入力パケッ
トを含む任意の更なるパケット・バッファ２０６を指
す。読み出しポインタＲＰＴＲは、ポインタ・リストの
最初のバイト位置を指しており、パケットを、ＦＩＦＯ
の順に出力する。所定のＩ／Ｏポートｎに関してＷＰＴ
Ｒ＝ＲＰＴＲであるならば、その特定のＩ／Ｏポートｎ
のためのサーキュラ・バッファは、空であり、そのポー
トによって出力されるためにペンディングになっている
データは存在しない。
最大のサイズを有するデータから成るパケットを含むの
に十分なメモリ容量を有する。これは、パケットのサイ
ズが変動するからである。イーサネットのパケット・サ
イズは、１５００バイト程度であり、それに対して、ト
ークン・リング・パケットのサイズは、１７９６０バイ
ト程度かそれよりも大きい。トークン・リング・ネット
ワークは、一般に、最大のパケット・サイズを設定する
ネットワーク・パラメータを与える。しかし、示されて
いる実施例では、パケット・バッファ２０６は、それぞ
れが、４Ｋｂｙｔｅのメモリを含み、それによって、パ
ケット・サイズが最大で４Ｋｂｙｔｅに制限されてい
る。それぞれのブロック内部のサーキュラ・バッファ
は、６０バイトを含み、それぞれのバッファは、０〜ｍ
までのバッファ番号ＳＢＵＦＮＵＭを記憶し、関連する
出力ポートのために、必要な場合にはデータ・パケット
を含むパケット・バッファ２０６の中の１つを指してい
る。従って、それぞれのサーキュラ・バッファは、特定
のＩ／Ｏポートｎに対して先入れ先出し（ＦＩＦＯ）ポ
インタ・リストを形成し、データ・パケットがポートに
対して受け取られた順序で出力されることが保証され
る。書き込みポインタＷＰＴＲは、ポインタ・リストの
最後のバイト位置を指しており、修正されて、又は、
「増分（インクリメント）されて」、新たな入力パケッ
トを含む任意の更なるパケット・バッファ２０６を指
す。読み出しポインタＲＰＴＲは、ポインタ・リストの
最初のバイト位置を指しており、パケットを、ＦＩＦＯ
の順に出力する。所定のＩ／Ｏポートｎに関してＷＰＴ
Ｒ＝ＲＰＴＲであるならば、その特定のＩ／Ｏポートｎ
のためのサーキュラ・バッファは、空であり、そのポー
トによって出力されるためにペンディングになっている
データは存在しない。
【００５３】スイッチ・コントローラ２０８は、出力ロ
ジック６０８を含み、パケット・バッファ２０６からＩ
／Ｏポート１０４へのペンディングの出力パケットの伝
送を制御する。出力ロジック６０８は、ペンディングの
パケットがそのＩ／Ｏポートｎに関するパケット・バッ
ファ２０６に記憶されるときに、信号ＴＸＰＥＮＤｎを
対応するＩ／Ｏポートｎにアサートする。それぞれのＩ
／Ｏポート１０４は、ＴＸＰＥＮＤｎ信号がアサートさ
れるのに応答して、対応する送信イネーブル信号ＴＸＥ
Ｎｎをアサートし、それによって、ペンディングのパケ
ットを受け取る準備ができていることを示す。なお、上
記し多様に、２６のＴＸＰＥＮＤｎ信号と２６のＴＸＥ
Ｎｎ信号とが存在し、これらは、Ｉ／Ｏポート１０４の
それぞれに対して１つずつ、プロセッサ２１２、２１４
に対して１つずつ対応する。ＴＸＥＮｎがアサートされ
るのに応答して、出力ロジック６０８は、ＴＸＥＮｎ信
号をアサートするＩ／Ｏポートｎに対して次のパケット
を保持するバッファｍを識別し、ＴＸＰＥＮＤｎ信号を
無効化し、そして、出力クロスポイント信号ＯＣＲＯＳ
Ｓ［５：０］に対して適切な２進数をアサートする。ま
た、出力ロジック６０８は、出力クロスバー・コマンド
信号ＯＣＲＯＳＳＣＭＤをアサートして、対応する信号
ＯＢＵＦｍ及びＴＸＤＡＴＡｎを介して、バッファｍと
Ｉ／Ｏポートｎの間に、適切な出力クロスポイント接続
を形成する。
ジック６０８を含み、パケット・バッファ２０６からＩ
／Ｏポート１０４へのペンディングの出力パケットの伝
送を制御する。出力ロジック６０８は、ペンディングの
パケットがそのＩ／Ｏポートｎに関するパケット・バッ
ファ２０６に記憶されるときに、信号ＴＸＰＥＮＤｎを
対応するＩ／Ｏポートｎにアサートする。それぞれのＩ
／Ｏポート１０４は、ＴＸＰＥＮＤｎ信号がアサートさ
れるのに応答して、対応する送信イネーブル信号ＴＸＥ
Ｎｎをアサートし、それによって、ペンディングのパケ
ットを受け取る準備ができていることを示す。なお、上
記し多様に、２６のＴＸＰＥＮＤｎ信号と２６のＴＸＥ
Ｎｎ信号とが存在し、これらは、Ｉ／Ｏポート１０４の
それぞれに対して１つずつ、プロセッサ２１２、２１４
に対して１つずつ対応する。ＴＸＥＮｎがアサートされ
るのに応答して、出力ロジック６０８は、ＴＸＥＮｎ信
号をアサートするＩ／Ｏポートｎに対して次のパケット
を保持するバッファｍを識別し、ＴＸＰＥＮＤｎ信号を
無効化し、そして、出力クロスポイント信号ＯＣＲＯＳ
Ｓ［５：０］に対して適切な２進数をアサートする。ま
た、出力ロジック６０８は、出力クロスバー・コマンド
信号ＯＣＲＯＳＳＣＭＤをアサートして、対応する信号
ＯＢＵＦｍ及びＴＸＤＡＴＡｎを介して、バッファｍと
Ｉ／Ｏポートｎの間に、適切な出力クロスポイント接続
を形成する。
【００５４】特に、パケット・バッファ２０６又は出力
のためのパケットを保持するバッファｍを指示する２進
数が、出力スイッチ２０４へのＯＣＲＯＳＳ［５：０］
信号に対してアサートされ、ＯＣＲＯＳＳＣＭＤがアサ
ートされる。ＣＬＫの最初のサイクルの間に、出力スイ
ッチ２０４は、ＯＣＲＯＳＳＣＭＤ信号のアサートを検
出し、ＯＣＲＯＳＳ［５：０］信号からバッファ番号を
ラッチする。次のＣＬＫサイクルでは、Ｉ／Ｏポートｎ
の出力ポート番号（ｎ）を指示する２進数が、ＯＣＲＯ
ＳＳ［５：０］信号に対してアサートされ、この信号
は、出力スイッチ２０４によってラッチされる。第３の
ＣＬＫサイクルでは、出力スイッチ２０４は、ＯＣＲＯ
ＳＳＣＭＤをサンプリングして、接続コマンド又は遮断
コマンドが送られているかどうかを判断する。ＯＣＲＯ
ＳＳＣＭＤ信号がただ２つのサイクルの間だけアサート
される場合には、遮断プロセスは、出力スイッチ２０４
が応答してＯＢＵＦｍとＴＸＤＡＴＡｎとの間の接続を
解消する場合に生じる。ＯＣＲＯＳＳＣＭＤ信号が３つ
のＣＬＫサイクルの間アサートされる場合には、接続プ
ロセスは、出力スイッチ２０４が応答してＯＢＵＦｍと
ＴＸＤＡＴＡｎとの間にクロスポイント接続を確立する
場合に生じる。
のためのパケットを保持するバッファｍを指示する２進
数が、出力スイッチ２０４へのＯＣＲＯＳＳ［５：０］
信号に対してアサートされ、ＯＣＲＯＳＳＣＭＤがアサ
ートされる。ＣＬＫの最初のサイクルの間に、出力スイ
ッチ２０４は、ＯＣＲＯＳＳＣＭＤ信号のアサートを検
出し、ＯＣＲＯＳＳ［５：０］信号からバッファ番号を
ラッチする。次のＣＬＫサイクルでは、Ｉ／Ｏポートｎ
の出力ポート番号（ｎ）を指示する２進数が、ＯＣＲＯ
ＳＳ［５：０］信号に対してアサートされ、この信号
は、出力スイッチ２０４によってラッチされる。第３の
ＣＬＫサイクルでは、出力スイッチ２０４は、ＯＣＲＯ
ＳＳＣＭＤをサンプリングして、接続コマンド又は遮断
コマンドが送られているかどうかを判断する。ＯＣＲＯ
ＳＳＣＭＤ信号がただ２つのサイクルの間だけアサート
される場合には、遮断プロセスは、出力スイッチ２０４
が応答してＯＢＵＦｍとＴＸＤＡＴＡｎとの間の接続を
解消する場合に生じる。ＯＣＲＯＳＳＣＭＤ信号が３つ
のＣＬＫサイクルの間アサートされる場合には、接続プ
ロセスは、出力スイッチ２０４が応答してＯＢＵＦｍと
ＴＸＤＡＴＡｎとの間にクロスポイント接続を確立する
場合に生じる。
【００５５】出力ロジック６０８は、次に、ＳＢＵＦ
［５：０］信号に対してバッファ番号（ｍ）をアサート
し、３つのＣＬＫサイクルの間ＳＢＵＦＣＭＤをアサー
トして、識別されたバッファにデータ伝送を開始するよ
う指示を出す。ＳＢＵＦとＯＣＲＯＳＳとの間の特定の
タイミングを任意の所望の態様で実現し、接続が実際の
データ伝送が開始する前になされる場合に、接続を確立
して出力データ・パケット伝送を開始する。出力ロジッ
ク６０８は、また、Ｉ／Ｏポート１０４へのそれぞれの
パケット出力に対するＳＷＢＣＡＰカウンタ６０７に記
憶されたＳＷＢＣＡＰの値を減分する（デクリメントす
る）。
［５：０］信号に対してバッファ番号（ｍ）をアサート
し、３つのＣＬＫサイクルの間ＳＢＵＦＣＭＤをアサー
トして、識別されたバッファにデータ伝送を開始するよ
う指示を出す。ＳＢＵＦとＯＣＲＯＳＳとの間の特定の
タイミングを任意の所望の態様で実現し、接続が実際の
データ伝送が開始する前になされる場合に、接続を確立
して出力データ・パケット伝送を開始する。出力ロジッ
ク６０８は、また、Ｉ／Ｏポート１０４へのそれぞれの
パケット出力に対するＳＷＢＣＡＰカウンタ６０７に記
憶されたＳＷＢＣＡＰの値を減分する（デクリメントす
る）。
【００５６】出力スイッチ２０４は、バッファｍからの
ＯＢＵＦｍ信号を、対応するＩ／ＯポートｎへのＴＸＤ
ＡＴＡｎ信号として局窮するように、出力データ・パケ
ットを伝送する。Ｉ／Ｏポートｎは、対応する送信クロ
ック信号ＴＸＣＬＫｎを出力スイッチ２０４にトグルし
てＩ／Ｏポートｎをイネーブル状態にし、出力パケット
の伝送レートを制御する。Ｉ／Ｏポートｎは、次に、そ
のＴＸＥＮｎ信号を、出力データ・パケットの伝送が完
了するときに、無効化する。出力ロジック６０８は、Ｔ
ＸＥＮｎ信号の無効化を検出し、ＯＣＲＯＳＳ［５：
０］信号上のパケット・バッファ番号及び出力ポート番
号をアサートし、２つのＣＬＫサイクルの間ＯＣＲＯＳ
ＳＣＭＤ信号をアサートして、既に述べたように、出力
スイッチ２０４に命じて、クロスポイント接続を解消さ
せる。同様にして、出力ロジック６０８は、次に、ＳＢ
ＵＦ［５：０］信号のパケット・バッファ番号（ｍ）を
アサートして、バッファｍを識別し、そして、２つのＣ
ＬＫサイクルの間ＳＢＵＦＣＭＤ信号をアサートして、
指示されたバッファｍに命じて、別のデータ・パケット
のために、それ自身をフリー（空）にさせる。
ＯＢＵＦｍ信号を、対応するＩ／ＯポートｎへのＴＸＤ
ＡＴＡｎ信号として局窮するように、出力データ・パケ
ットを伝送する。Ｉ／Ｏポートｎは、対応する送信クロ
ック信号ＴＸＣＬＫｎを出力スイッチ２０４にトグルし
てＩ／Ｏポートｎをイネーブル状態にし、出力パケット
の伝送レートを制御する。Ｉ／Ｏポートｎは、次に、そ
のＴＸＥＮｎ信号を、出力データ・パケットの伝送が完
了するときに、無効化する。出力ロジック６０８は、Ｔ
ＸＥＮｎ信号の無効化を検出し、ＯＣＲＯＳＳ［５：
０］信号上のパケット・バッファ番号及び出力ポート番
号をアサートし、２つのＣＬＫサイクルの間ＯＣＲＯＳ
ＳＣＭＤ信号をアサートして、既に述べたように、出力
スイッチ２０４に命じて、クロスポイント接続を解消さ
せる。同様にして、出力ロジック６０８は、次に、ＳＢ
ＵＦ［５：０］信号のパケット・バッファ番号（ｍ）を
アサートして、バッファｍを識別し、そして、２つのＣ
ＬＫサイクルの間ＳＢＵＦＣＭＤ信号をアサートして、
指示されたバッファｍに命じて、別のデータ・パケット
のために、それ自身をフリー（空）にさせる。
【００５７】出力のためにパケットを再送信する前に、
パケット全体を受け取り記憶する一般的なプロセスは、
ストア・アンド・フォーワード（記録及び送信）動作と
称される。カットスルー動作もまたサポートされるが、
その場合、Ｉ／Ｏポートｎとバッファｍとの間に入力パ
ケットを受け取るために接続が確立された後に、バッフ
ァｍは、スイッチ・コントローラ２０８によってその旨
の命令を受けた場合には、パケットの終端（エンド）が
受信される前に、出力スイッチ２０４を介して別のＩ／
Ｏポートへの送信を開始する。
パケット全体を受け取り記憶する一般的なプロセスは、
ストア・アンド・フォーワード（記録及び送信）動作と
称される。カットスルー動作もまたサポートされるが、
その場合、Ｉ／Ｏポートｎとバッファｍとの間に入力パ
ケットを受け取るために接続が確立された後に、バッフ
ァｍは、スイッチ・コントローラ２０８によってその旨
の命令を受けた場合には、パケットの終端（エンド）が
受信される前に、出力スイッチ２０４を介して別のＩ／
Ｏポートへの送信を開始する。
【００５８】図８Ａ及び図８Ｂは、パケット・バッファ
２０６の別の実現を示す概略図である。図８Ａでは、パ
ケット・バッファ７００が、バッファｍ当たり１つのパ
ケットをサポートするように示されている。ＩＢＵＦ
ｍ、ＳＢＵＦＣＭＤ及びＳＢＵＦ［５：０］信号が状態
（ステート）マシン７０２の入力に与えられ、このマシ
ンは、ＳＢＵＦＣＭＤのアサートを検出し、ＳＢＵＦ
［５：０］ビットをラッチし、更にＳＢＵＦＣＭＤをモ
ニタして、適切な動作を決定する。状態マシン７０２
は、メモリ７０４のアドレス入力へのアドレスをアサー
トし、パケットの個々のビットのアドレス指定を行い、
メモリ７０４への入力又はメモリ７０４からの出力のど
ちらかを指示する読み出し／書き込み信号Ｒ／Ｗをアサ
ートする。ＩＢＵＦｍ信号に対してアサートされたデー
タ・ビットもまた、入力シフト・レジスタ７０６に与え
られ、このレジスタは、データ・ビットを、メモリ７０
４のデータ入力に一度に１つ与える。メモリ７０４は、
出力シフト・レジスタ７０８の入力への出力データ・ビ
ットをアサートし、このレジスタは、データ・ビット
を、ＯＢＵＦｍ信号に対してアサートする。
２０６の別の実現を示す概略図である。図８Ａでは、パ
ケット・バッファ７００が、バッファｍ当たり１つのパ
ケットをサポートするように示されている。ＩＢＵＦ
ｍ、ＳＢＵＦＣＭＤ及びＳＢＵＦ［５：０］信号が状態
（ステート）マシン７０２の入力に与えられ、このマシ
ンは、ＳＢＵＦＣＭＤのアサートを検出し、ＳＢＵＦ
［５：０］ビットをラッチし、更にＳＢＵＦＣＭＤをモ
ニタして、適切な動作を決定する。状態マシン７０２
は、メモリ７０４のアドレス入力へのアドレスをアサー
トし、パケットの個々のビットのアドレス指定を行い、
メモリ７０４への入力又はメモリ７０４からの出力のど
ちらかを指示する読み出し／書き込み信号Ｒ／Ｗをアサ
ートする。ＩＢＵＦｍ信号に対してアサートされたデー
タ・ビットもまた、入力シフト・レジスタ７０６に与え
られ、このレジスタは、データ・ビットを、メモリ７０
４のデータ入力に一度に１つ与える。メモリ７０４は、
出力シフト・レジスタ７０８の入力への出力データ・ビ
ットをアサートし、このレジスタは、データ・ビット
を、ＯＢＵＦｍ信号に対してアサートする。
【００５９】図８Ｂでは、パケット・バッファ７１０
が、バッファｍ当たり複数の、すなわちｋ個のパケット
をサポートするように示されている。ｋは、バッファの
サイズとメモリ７１６の利用可能なサイズとに依存して
変動する、任意の整数である。例えば、３２Ｋｘ８のＳ
ＲＡＭが通常は入手可能であるが、パケット長が最大の
サイズで４Ｋｂｙｔｅに制限されている場合には、ＩＢ
ＵＦｍ及びＯＢＵＦｍ信号のデータ・レートがメモリ７
１６のアクセス時間よりも短い限り、バッファｍ当たり
８個のパケットが、サポートされる。バッファｍ当たり
８つのパケットに対しては、ｋは、１〜８の範囲にあ
り、個別のパケット入力及び出力を識別する。従って、
ＳＢＵＦ［５：０］、ＳＢＵＦＣＭＤ、及びｋ個のデー
タ入力信号ＩＢＵＦ（ｍ）からＩＢＵＦ（ｍ＋ｋ）が、
ｋ個の状態マシン７０２のそれぞれの入力に与えられ
る。例えば、第１の状態マシン７０２は、ＩＢＵＦ
（ｍ）信号を受け取り、第２はＩＢＵＦ（ｍ＋１）信号
を受け取り、・・・、最後のものは、ＩＢＵＦ（ｍ＋
ｋ）信号を受け取る。ｋ個の状態マシンのｋ個の出力
は、ｋ入力マルチプレクサ（ＭＵＸ）７１２に与えら
れ、このマルチプレクサは、整数ｋを選択入力として受
け取り、メモリ７１６への出力において、選択されたメ
モリ・アドレスをアサートする。状態マシン７０２は、
また、対応するＲ／Ｗ信号を、（ｋをその選択入力とし
て受け取る）別のｋ入力ＭＵＸ７１８のｋ個の入力にア
サートし、選択されたＲ／Ｗ信号は、メモリ７１６のＲ
／Ｗ入力に与えられる。
が、バッファｍ当たり複数の、すなわちｋ個のパケット
をサポートするように示されている。ｋは、バッファの
サイズとメモリ７１６の利用可能なサイズとに依存して
変動する、任意の整数である。例えば、３２Ｋｘ８のＳ
ＲＡＭが通常は入手可能であるが、パケット長が最大の
サイズで４Ｋｂｙｔｅに制限されている場合には、ＩＢ
ＵＦｍ及びＯＢＵＦｍ信号のデータ・レートがメモリ７
１６のアクセス時間よりも短い限り、バッファｍ当たり
８個のパケットが、サポートされる。バッファｍ当たり
８つのパケットに対しては、ｋは、１〜８の範囲にあ
り、個別のパケット入力及び出力を識別する。従って、
ＳＢＵＦ［５：０］、ＳＢＵＦＣＭＤ、及びｋ個のデー
タ入力信号ＩＢＵＦ（ｍ）からＩＢＵＦ（ｍ＋ｋ）が、
ｋ個の状態マシン７０２のそれぞれの入力に与えられ
る。例えば、第１の状態マシン７０２は、ＩＢＵＦ
（ｍ）信号を受け取り、第２はＩＢＵＦ（ｍ＋１）信号
を受け取り、・・・、最後のものは、ＩＢＵＦ（ｍ＋
ｋ）信号を受け取る。ｋ個の状態マシンのｋ個の出力
は、ｋ入力マルチプレクサ（ＭＵＸ）７１２に与えら
れ、このマルチプレクサは、整数ｋを選択入力として受
け取り、メモリ７１６への出力において、選択されたメ
モリ・アドレスをアサートする。状態マシン７０２は、
また、対応するＲ／Ｗ信号を、（ｋをその選択入力とし
て受け取る）別のｋ入力ＭＵＸ７１８のｋ個の入力にア
サートし、選択されたＲ／Ｗ信号は、メモリ７１６のＲ
／Ｗ入力に与えられる。
【００６０】それぞれのＩＢＵＦ（ｍ）からＩＢＵＦ
（ｍ＋ｋ）の信号は、また、ｋ個の入力ラッチ及びシフ
ト・レジスタ７２０の入力に与えられ、このレジスタ７
２０は、出力を、ｋ入力及びｋ出力の双方向ＭＵＸ７１
４のそれぞれの入力へアサートする。ＭＵＸ７１４は、
ｋを、選択入力及びデータの流れ方向を示すＭＵＸ７１
８からのＲ／Ｗ信号として受け取る。ＭＵＸ７１４は、
ｋ個の出力ラッチ及びシフトレジスタ７２２のそれぞれ
の入力に与えられるｋ個の出力を有し、このシフトレジ
スタ７２２は、ｋ個のそれぞれの出力信号ＯＢＵＦｍか
らＯＢＵＦ（ｍ＋ｋ）に対して出力をアサートする。
（ｍ＋ｋ）の信号は、また、ｋ個の入力ラッチ及びシフ
ト・レジスタ７２０の入力に与えられ、このレジスタ７
２０は、出力を、ｋ入力及びｋ出力の双方向ＭＵＸ７１
４のそれぞれの入力へアサートする。ＭＵＸ７１４は、
ｋを、選択入力及びデータの流れ方向を示すＭＵＸ７１
８からのＲ／Ｗ信号として受け取る。ＭＵＸ７１４は、
ｋ個の出力ラッチ及びシフトレジスタ７２２のそれぞれ
の入力に与えられるｋ個の出力を有し、このシフトレジ
スタ７２２は、ｋ個のそれぞれの出力信号ＯＢＵＦｍか
らＯＢＵＦ（ｍ＋ｋ）に対して出力をアサートする。
【００６１】次に図９を参照すると、入力ロジック６０
６が入力パケットの流れを制御する動作を示すフローチ
ャートが示されている。入力ロジック６０６は、ＰＫＴ
ＥＮＴＲＹ信号でトリガされる状態マシンなどのよう
に、当業者に公知である任意の適切な態様で実現でき
る。第１のステップ８００においては、入力ロジック
は、第１のバッファ０がデータ受け取りを準備すること
を含む、初期化を実行する。そして、入力ロジック６０
６は、次のステップ８０２で、ＰＫＴＥＮＴＲＹ信号を
周期的にモニタするが、この信号は、入力スイッチ２０
２から新たなパケットが提供されているときにアサート
される。ＰＫＴＥＮＴＲＹ信号がアサートされるまで
は、動作は、ステップ８０２に留まる。ＰＫＴＥＮＴＲ
Ｙ信号がアサートされると、動作は次のステップ８０４
に進み、そこでＰＫＴＥＮＴＲＹ信号に関してアサート
されたＯＰＮＵＭが、ラッチされるか、又は捕捉（キャ
プチャ）される。また、優先順位の情報がサポートされ
ている場合には捕捉される。次に動作はステップ８０６
に進み、そこで、ＷＰＴＲ書き込みポインタが、ＯＰＮ
ＵＭに対応するメモリ２１０のパケット・テーブル６０
４におけるブロックから、リトリーブされる。優先順位
がサポートされている場合には、指示された優先順位の
ＷＰＴＲポインタが、リトリーブされる。ＷＰＴＲの値
は、次に、サーキュラ・バッファにおける次の利用可能
な位置を指すように修正され、修正されたＷＰＴＲが、
次のステップ８０８において、ブロックの中に記憶され
る。
６が入力パケットの流れを制御する動作を示すフローチ
ャートが示されている。入力ロジック６０６は、ＰＫＴ
ＥＮＴＲＹ信号でトリガされる状態マシンなどのよう
に、当業者に公知である任意の適切な態様で実現でき
る。第１のステップ８００においては、入力ロジック
は、第１のバッファ０がデータ受け取りを準備すること
を含む、初期化を実行する。そして、入力ロジック６０
６は、次のステップ８０２で、ＰＫＴＥＮＴＲＹ信号を
周期的にモニタするが、この信号は、入力スイッチ２０
２から新たなパケットが提供されているときにアサート
される。ＰＫＴＥＮＴＲＹ信号がアサートされるまで
は、動作は、ステップ８０２に留まる。ＰＫＴＥＮＴＲ
Ｙ信号がアサートされると、動作は次のステップ８０４
に進み、そこでＰＫＴＥＮＴＲＹ信号に関してアサート
されたＯＰＮＵＭが、ラッチされるか、又は捕捉（キャ
プチャ）される。また、優先順位の情報がサポートされ
ている場合には捕捉される。次に動作はステップ８０６
に進み、そこで、ＷＰＴＲ書き込みポインタが、ＯＰＮ
ＵＭに対応するメモリ２１０のパケット・テーブル６０
４におけるブロックから、リトリーブされる。優先順位
がサポートされている場合には、指示された優先順位の
ＷＰＴＲポインタが、リトリーブされる。ＷＰＴＲの値
は、次に、サーキュラ・バッファにおける次の利用可能
な位置を指すように修正され、修正されたＷＰＴＲが、
次のステップ８０８において、ブロックの中に記憶され
る。
【００６２】次のステップ８１０では、次のフリーのパ
ケット・バッファ２０６であるバッファｍを指示するＳ
ＢＵＦＮＵＭバッファ番号（ｍ）が、ＰＩＢ［５：０］
信号からリトリーブされる。次に、ＳＢＵＦＮＵＭが、
次のステップ８１２において、対応するブロックのサー
キュラ・バッファのＷＰＴＲによって示される第１の位
置に、書き込まれる。そして動作は次のステップ８１４
に進み、そこでは、フリーになったバッファであるバッ
ファｍに関連するＢＦＲＥＥフラグがクリアされ、バッ
ファｍがデータを含むことを指示する。ＳＷＢＣＡＰカ
ウンタ６０７が、次のステップで増分される。ステップ
８１８では、ＯＰＮＵＭに対応するＴＸＰＥＮＤｎ信号
がアサートされて、データがそのポートのための出力に
関してペンディングであることを、Ｉ／Ｏポートｎに知
らせる。入力ロジック６０６は、次に、ＢＦＲＥＥレジ
スタ６０５をスキャンして、次のステップ８２０で、次
のフリーのパケット・バッファ２０６を見つける。そし
て、ＰＩＢ［５：０］ビットを、次のステップ８２２に
おいて、次のフリーのパケット・バッファ２０６の番号
を用いて、次のデータ・パケットのために更新する。最
後に、次のフリーのバッファ番号は、ＳＢＵＦ［５：
０］信号に対してアサートされ、ＳＢＵＦＣＭＤ信号
は、４つのＣＬＫ信号のためにアサートされ、ＳＢＵＦ
［５：０］によって示される次のフリーのパケット・バ
ッファ２０６に命令して、次の入力パケットを受け取る
準備をさせる。そして、動作は、ステップ８０２に戻
り、次のパケットのために、ＰＫＴＥＮＴＲＹ信号をモ
ニタする。
ケット・バッファ２０６であるバッファｍを指示するＳ
ＢＵＦＮＵＭバッファ番号（ｍ）が、ＰＩＢ［５：０］
信号からリトリーブされる。次に、ＳＢＵＦＮＵＭが、
次のステップ８１２において、対応するブロックのサー
キュラ・バッファのＷＰＴＲによって示される第１の位
置に、書き込まれる。そして動作は次のステップ８１４
に進み、そこでは、フリーになったバッファであるバッ
ファｍに関連するＢＦＲＥＥフラグがクリアされ、バッ
ファｍがデータを含むことを指示する。ＳＷＢＣＡＰカ
ウンタ６０７が、次のステップで増分される。ステップ
８１８では、ＯＰＮＵＭに対応するＴＸＰＥＮＤｎ信号
がアサートされて、データがそのポートのための出力に
関してペンディングであることを、Ｉ／Ｏポートｎに知
らせる。入力ロジック６０６は、次に、ＢＦＲＥＥレジ
スタ６０５をスキャンして、次のステップ８２０で、次
のフリーのパケット・バッファ２０６を見つける。そし
て、ＰＩＢ［５：０］ビットを、次のステップ８２２に
おいて、次のフリーのパケット・バッファ２０６の番号
を用いて、次のデータ・パケットのために更新する。最
後に、次のフリーのバッファ番号は、ＳＢＵＦ［５：
０］信号に対してアサートされ、ＳＢＵＦＣＭＤ信号
は、４つのＣＬＫ信号のためにアサートされ、ＳＢＵＦ
［５：０］によって示される次のフリーのパケット・バ
ッファ２０６に命令して、次の入力パケットを受け取る
準備をさせる。そして、動作は、ステップ８０２に戻
り、次のパケットのために、ＰＫＴＥＮＴＲＹ信号をモ
ニタする。
【００６３】次に、図１０を参照すると、出力ロジック
６０８の動作を説明するための２つのフローチャートＡ
及びＢが示されている。出力ロジック６０６は、ＴＸＥ
Ｎ信号の立上及び立下エッジでトリガされる状態マシン
などの、当業者に公知の任意の適切な態様で実現でき
る。２つのフローチャートは、出力ロジック６０６内部
の同時的な動作を表している。図１０Ａのステップ９０
０では、アサートされているＴＸＰＥＮＤｎ信号に対応
するＴＸＥＮｎ信号は、それぞれが、周期的にサンプリ
ングされて、立上エッジが生じるかどうかを判断する。
生じない場合には、動作は、ステップ９００にループ状
に戻る。そのような周期的なポーリングに代わるのは、
ＴＸＥＮ信号の立上エッジに応答して発生される割り込
みである。ＴＸＥＮｎ信号の中の任意の信号がＩ／Ｏポ
ートｎによってアサートされてハイになると、動作は、
次のステップ９０４に進み、対応するＴＸＰＥＮＤｎ信
号は、無効化される。動作は、次のステップ９０６に進
み、そこでは、ＲＰＴＲ読み出しポインタが、ＴＸＥＮ
ｎ信号をアサートするＩ／Ｏポートｎに対応するパケッ
ト・バッファ・テーブル６０４の中のブロックから、読
み出される。
６０８の動作を説明するための２つのフローチャートＡ
及びＢが示されている。出力ロジック６０６は、ＴＸＥ
Ｎ信号の立上及び立下エッジでトリガされる状態マシン
などの、当業者に公知の任意の適切な態様で実現でき
る。２つのフローチャートは、出力ロジック６０６内部
の同時的な動作を表している。図１０Ａのステップ９０
０では、アサートされているＴＸＰＥＮＤｎ信号に対応
するＴＸＥＮｎ信号は、それぞれが、周期的にサンプリ
ングされて、立上エッジが生じるかどうかを判断する。
生じない場合には、動作は、ステップ９００にループ状
に戻る。そのような周期的なポーリングに代わるのは、
ＴＸＥＮ信号の立上エッジに応答して発生される割り込
みである。ＴＸＥＮｎ信号の中の任意の信号がＩ／Ｏポ
ートｎによってアサートされてハイになると、動作は、
次のステップ９０４に進み、対応するＴＸＰＥＮＤｎ信
号は、無効化される。動作は、次のステップ９０６に進
み、そこでは、ＲＰＴＲ読み出しポインタが、ＴＸＥＮ
ｎ信号をアサートするＩ／Ｏポートｎに対応するパケッ
ト・バッファ・テーブル６０４の中のブロックから、読
み出される。
【００６４】サーキュラ・バッファにおけるＲＰＴＲに
よって指示されるＳＢＵＦＮＵＭ値が、次のステップ９
０８において、リトリーブされるが、これは、ＴＸＥＮ
ｎ信号をアサートするポートへの出力のためのペンディ
ングのパケットを保持するバッファｍのバッファ番号で
ある。次のステップ９１０では、ＯＣＲＯＳＳ［５：
０］信号が、ペンディングのパケットを保持するパケッ
ト・バッファ２０６のバッファ番号（ｍ）を用いて、ア
サートされ、ＯＣＲＯＳＳＣＭＤ信号がアサートされ
る。次に、ＯＣＲＯＳＳ［５：０］信号が、Ｉ／Ｏポー
トｎの出力ポート番号（ｎ）である送信先ポートを用い
てアサートされる。出力スイッチ２０４が、それに応答
して、クロスポイント接続を設定して、指示されたパケ
ット・バッファ２０６とＩ／Ｏポートｎとの間に、対応
するＯＢＵＦｍ及びＴＸＤＡＴＡｎ信号を接続する。次
のステップ９１２では、ＳＢＵＦ［５：０］ビットがス
イッチ・コントローラ２０８によってアサートされてバ
ッファｍを識別し、ＳＢＵＦＣＭＤ信号が３つのＣＬＫ
サイクルの間アサートされ、指示されたパケット・バッ
ファ２０６にデータ送信を開始するよう命令する。クロ
スポイント接続が確立されてデータ伝送が開始される
と、動作は、次のステップ９１３に進み、ＳＷＢＣＡＰ
カウンタ６０７を減分し、次に動作はステップ９００に
ループ状に戻り、任意のＴＸＥＮ信号の次の立上エッジ
を決定する。クロスポイント接続が確立されると、スイ
ッチ・コントローラ２０８は、直ちにフリーとなり、次
のクロスポイント接続の座標を定める（コーディネート
する）。
よって指示されるＳＢＵＦＮＵＭ値が、次のステップ９
０８において、リトリーブされるが、これは、ＴＸＥＮ
ｎ信号をアサートするポートへの出力のためのペンディ
ングのパケットを保持するバッファｍのバッファ番号で
ある。次のステップ９１０では、ＯＣＲＯＳＳ［５：
０］信号が、ペンディングのパケットを保持するパケッ
ト・バッファ２０６のバッファ番号（ｍ）を用いて、ア
サートされ、ＯＣＲＯＳＳＣＭＤ信号がアサートされ
る。次に、ＯＣＲＯＳＳ［５：０］信号が、Ｉ／Ｏポー
トｎの出力ポート番号（ｎ）である送信先ポートを用い
てアサートされる。出力スイッチ２０４が、それに応答
して、クロスポイント接続を設定して、指示されたパケ
ット・バッファ２０６とＩ／Ｏポートｎとの間に、対応
するＯＢＵＦｍ及びＴＸＤＡＴＡｎ信号を接続する。次
のステップ９１２では、ＳＢＵＦ［５：０］ビットがス
イッチ・コントローラ２０８によってアサートされてバ
ッファｍを識別し、ＳＢＵＦＣＭＤ信号が３つのＣＬＫ
サイクルの間アサートされ、指示されたパケット・バッ
ファ２０６にデータ送信を開始するよう命令する。クロ
スポイント接続が確立されてデータ伝送が開始される
と、動作は、次のステップ９１３に進み、ＳＷＢＣＡＰ
カウンタ６０７を減分し、次に動作はステップ９００に
ループ状に戻り、任意のＴＸＥＮ信号の次の立上エッジ
を決定する。クロスポイント接続が確立されると、スイ
ッチ・コントローラ２０８は、直ちにフリーとなり、次
のクロスポイント接続の座標を定める（コーディネート
する）。
【００６５】図１０Ｂでは、ＴＸＥＮｎ信号の中の任意
の信号はハイであり、そしてＩ／Ｏポートｎによって否
定されるとデータ伝送が完了したことを意味し、動作
は、ステップ９０２からステップ９１４に進み、そこ
で、読み出しポインタＲＰＴＲがＩ／Ｏポートｎに対応
するブロックからリトリーブされる。次のステップ９１
６では、ＲＰＴＲによって指示されるバッファｍのＳＢ
ＵＦＮＵＭが、リトリーブされる。スイッチ・コントロ
ーラ２０８は、次に、ステップ９１８において、ＯＣＲ
ＯＳＳ［５：０］ビットとＯＣＲＯＳＳＣＭＤとをアサ
ートし、出力スイッチ２０４におけるクロスポイント接
続をクリアする。次のステップ９２０では、スイッチ・
コントローラ２０８は、ＳＢＵＦ［５：０］ビットとＳ
ＢＵＦＣＭＤ信号とをアサートして、指示されたバッフ
ァに、新たな入力パケットのために自身をフリーにする
ように命令する。動作はステップ９２２に進み、そこで
ＷＰＴＲ書き込みポインタがリトリーブされて、ポイン
タの作用を決定する。そして、次のステップ９２４で
は、ＲＰＴＲ読み出しポインタが、パケット・テーブル
６０４の対応するブロックにおいて修正され、サーキュ
ラ・バッファにおける次の位置を指し示す。次の判断ス
テップ９２６では、ＲＰＴＲ及びＷＰＴＲポインタが比
較され、サーキュラ・バッファが空である、すなわち、
それ以上のデータを全く含まないかどうかを判断する。
ＲＰＴＲ＝ＷＰＴＲでありサーキュラ・バッファが空で
あると、ＲＰＴＲ及びＷＰＴＲポインタは、クリアさ
れ、そうでなければ、ステップ９２８でリセットされ、
サーキュラ・バッファを空であるとのしるし（マーク）
を付す。ステップ９２８からは、動作はステップ９０２
に戻る。ＲＰＴＲ及びＷＰＴＲが等しくないとステップ
９２６で判断される場合には、対応するＴＸＰＥＮＤｎ
信号は、次のステップ９３０で再びアサートされ、動作
は、ステップ９０２に戻り、ＴＸＥＮｎ信号のポーリン
グをする。
の信号はハイであり、そしてＩ／Ｏポートｎによって否
定されるとデータ伝送が完了したことを意味し、動作
は、ステップ９０２からステップ９１４に進み、そこ
で、読み出しポインタＲＰＴＲがＩ／Ｏポートｎに対応
するブロックからリトリーブされる。次のステップ９１
６では、ＲＰＴＲによって指示されるバッファｍのＳＢ
ＵＦＮＵＭが、リトリーブされる。スイッチ・コントロ
ーラ２０８は、次に、ステップ９１８において、ＯＣＲ
ＯＳＳ［５：０］ビットとＯＣＲＯＳＳＣＭＤとをアサ
ートし、出力スイッチ２０４におけるクロスポイント接
続をクリアする。次のステップ９２０では、スイッチ・
コントローラ２０８は、ＳＢＵＦ［５：０］ビットとＳ
ＢＵＦＣＭＤ信号とをアサートして、指示されたバッフ
ァに、新たな入力パケットのために自身をフリーにする
ように命令する。動作はステップ９２２に進み、そこで
ＷＰＴＲ書き込みポインタがリトリーブされて、ポイン
タの作用を決定する。そして、次のステップ９２４で
は、ＲＰＴＲ読み出しポインタが、パケット・テーブル
６０４の対応するブロックにおいて修正され、サーキュ
ラ・バッファにおける次の位置を指し示す。次の判断ス
テップ９２６では、ＲＰＴＲ及びＷＰＴＲポインタが比
較され、サーキュラ・バッファが空である、すなわち、
それ以上のデータを全く含まないかどうかを判断する。
ＲＰＴＲ＝ＷＰＴＲでありサーキュラ・バッファが空で
あると、ＲＰＴＲ及びＷＰＴＲポインタは、クリアさ
れ、そうでなければ、ステップ９２８でリセットされ、
サーキュラ・バッファを空であるとのしるし（マーク）
を付す。ステップ９２８からは、動作はステップ９０２
に戻る。ＲＰＴＲ及びＷＰＴＲが等しくないとステップ
９２６で判断される場合には、対応するＴＸＰＥＮＤｎ
信号は、次のステップ９３０で再びアサートされ、動作
は、ステップ９０２に戻り、ＴＸＥＮｎ信号のポーリン
グをする。
【００６６】次に図１１を参照すると、Ｉ／Ｏポート１
０４から入力スイッチ２０２への入力パケットのデータ
伝送タイミングを図解するタイミング図が示されてい
る。ほぼ時点Ｔ０において、ＡＲＢ１、ＡＲＢ２、ＡＲ
Ｂ３、及びＡＲＢ４信号が、それぞれ、Ｉ／Ｏポート
１、Ｉ／Ｏポート２、Ｉ／Ｏポート３、及びＩ／Ｏポー
ト４によってアサートされ、パケットがこれらの入力Ｉ
／Ｏポート１０４によって受け取られたことを示す。Ｉ
／Ｏポート１０４は、ハッシュ・バス２１８の制御を獲
得してデータをハッシュ・メモリ２１７からリトリーブ
するまで、対応するＡＲＢｎ信号を、継続的にアサート
し続ける。アービタ５００は、それに続く時点Ｔ２にお
いて、ＡＣＫ１信号をアサートし、Ｉ／Ｏポート１への
ハッシュ・バス２１８の制御を獲得する。時点Ｔ２とそ
の後の時点Ｔ４との間に、Ｉ／Ｏポート１は、ハッシン
グされたアドレスをハッシュ・メモリ２１７にアサート
し、ハッシュ・メモリ２１７は、出力ポート番号を含む
ハッシュ・データを用いて応答する。Ｉ／Ｏポート１
は、ハッシュ・データを、ハッシュ・バス２１８からリ
トリーブしてラッチし、時点Ｔ４において、ＡＲＢ１信
号を無効化する。アービタ５００は、それに応答して、
時点Ｔ６において、ＡＣＫ１信号を無効化し、次に、時
点Ｔ８においてＡＣＫ２信号をアサートして、Ｉ／Ｏポ
ート２へのハッシュ・バス２１８の制御を獲得する。Ｉ
／Ｏポート２は、同様に動作して、ハッシュ・メモリ２
１７からハッシュ・データをリトリーブし、時点Ｔ１０
において、ＡＲＢ２信号を無効化する。アービタ５００
は、それに応答して、時点Ｔ１２において、ＡＣＫ２信
号を無効化し、次に、時点Ｔ１４においてＡＣＫ３信号
をアサートする。Ｉ／Ｏポート３は、そのハッシュ・デ
ータをリトリーブし、時点Ｔ１６において、ＡＲＢ３信
号を無効化し、アービタ５００は、時点Ｔ１８におい
て、ＡＣＫ３信号を無効化して、ＡＣＫ４信号を時点Ｔ
２０でアサートすることによって、Ｉ／Ｏポート４への
制御を獲得する。Ｉ／Ｏポート４は、Ｉ／Ｏポート３と
類似する態様で動作し、時点Ｔ２２において該動作は完
了する。
０４から入力スイッチ２０２への入力パケットのデータ
伝送タイミングを図解するタイミング図が示されてい
る。ほぼ時点Ｔ０において、ＡＲＢ１、ＡＲＢ２、ＡＲ
Ｂ３、及びＡＲＢ４信号が、それぞれ、Ｉ／Ｏポート
１、Ｉ／Ｏポート２、Ｉ／Ｏポート３、及びＩ／Ｏポー
ト４によってアサートされ、パケットがこれらの入力Ｉ
／Ｏポート１０４によって受け取られたことを示す。Ｉ
／Ｏポート１０４は、ハッシュ・バス２１８の制御を獲
得してデータをハッシュ・メモリ２１７からリトリーブ
するまで、対応するＡＲＢｎ信号を、継続的にアサート
し続ける。アービタ５００は、それに続く時点Ｔ２にお
いて、ＡＣＫ１信号をアサートし、Ｉ／Ｏポート１への
ハッシュ・バス２１８の制御を獲得する。時点Ｔ２とそ
の後の時点Ｔ４との間に、Ｉ／Ｏポート１は、ハッシン
グされたアドレスをハッシュ・メモリ２１７にアサート
し、ハッシュ・メモリ２１７は、出力ポート番号を含む
ハッシュ・データを用いて応答する。Ｉ／Ｏポート１
は、ハッシュ・データを、ハッシュ・バス２１８からリ
トリーブしてラッチし、時点Ｔ４において、ＡＲＢ１信
号を無効化する。アービタ５００は、それに応答して、
時点Ｔ６において、ＡＣＫ１信号を無効化し、次に、時
点Ｔ８においてＡＣＫ２信号をアサートして、Ｉ／Ｏポ
ート２へのハッシュ・バス２１８の制御を獲得する。Ｉ
／Ｏポート２は、同様に動作して、ハッシュ・メモリ２
１７からハッシュ・データをリトリーブし、時点Ｔ１０
において、ＡＲＢ２信号を無効化する。アービタ５００
は、それに応答して、時点Ｔ１２において、ＡＣＫ２信
号を無効化し、次に、時点Ｔ１４においてＡＣＫ３信号
をアサートする。Ｉ／Ｏポート３は、そのハッシュ・デ
ータをリトリーブし、時点Ｔ１６において、ＡＲＢ３信
号を無効化し、アービタ５００は、時点Ｔ１８におい
て、ＡＣＫ３信号を無効化して、ＡＣＫ４信号を時点Ｔ
２０でアサートすることによって、Ｉ／Ｏポート４への
制御を獲得する。Ｉ／Ｏポート４は、Ｉ／Ｏポート３と
類似する態様で動作し、時点Ｔ２２において該動作は完
了する。
【００６７】Ｉ／Ｏポート１は、ＡＲＢ１信号を時点Ｔ
４において無効化した後で、情報をそのパケットの前方
にプリペンドし、ほぼ時点Ｔ３０においてＲＸＰＥＮＤ
１信号をアサートして、データを、入力スイッチ２０２
に送る。時点Ｔ３０は、時点Ｔ６、Ｔ８、Ｔ１０などの
後である必要は必ずしもなく、Ｉ／Ｏポート１がそのパ
ケットを送る準備ができる時点Ｔ４の直後に生じること
も可能である。入力スイッチ２０２は、次に、ＲＸＥＮ
１信号を、時点Ｔ３２においてアサートし、Ｉ／Ｏポー
ト１は、ＲＸＤＡＴＡ１信号のデータを、時点Ｔ３４か
ら、入力スイッチ２０２に送り始める。その間には、Ｉ
／Ｏポート２がＡＲＢ２を無効化し、そのパケットを送
る準備ができ、Ｉ／Ｏポート２は、ＲＸＰＥＮＤ２信号
を、時点Ｔ４０において、アサートする。時点Ｔ４２で
は、入力スイッチ２０２がＩ／Ｏポート１との接続を確
定し別のパケットを受け取ることができるようになった
後、入力スイッチ２０２は、ＲＸＥＮ２信号をアサート
する。次に、時点Ｔ４４においては、Ｉ／Ｏポート２
が、ＲＸＤＡＴＡ２信号のパケットを、入力スイッチ２
０２に送信し始める。Ｉ／Ｏポート３は、そのパケット
を脱落させ、従って、ＲＸＰＥＮＤ３信号をアサートし
ない。次に、時点Ｔ２２の後の時点Ｔ５０では、Ｉ／Ｏ
ポート４が、ＲＸＰＥＮＤ４信号をアサートして、その
パケットを送る。入力スイッチ２０２は、ＲＸＥＮｎ信
号を、次の時点５２においてアサートする。入力スイッ
チ２０２は、時点Ｔ５２においてＲＸＥＮｎ信号をアサ
ートし、Ｉ／Ｏポート４は、時点Ｔ５４において、ＲＸ
ＤＡＴＡ４信号のパケットを送り始める。
４において無効化した後で、情報をそのパケットの前方
にプリペンドし、ほぼ時点Ｔ３０においてＲＸＰＥＮＤ
１信号をアサートして、データを、入力スイッチ２０２
に送る。時点Ｔ３０は、時点Ｔ６、Ｔ８、Ｔ１０などの
後である必要は必ずしもなく、Ｉ／Ｏポート１がそのパ
ケットを送る準備ができる時点Ｔ４の直後に生じること
も可能である。入力スイッチ２０２は、次に、ＲＸＥＮ
１信号を、時点Ｔ３２においてアサートし、Ｉ／Ｏポー
ト１は、ＲＸＤＡＴＡ１信号のデータを、時点Ｔ３４か
ら、入力スイッチ２０２に送り始める。その間には、Ｉ
／Ｏポート２がＡＲＢ２を無効化し、そのパケットを送
る準備ができ、Ｉ／Ｏポート２は、ＲＸＰＥＮＤ２信号
を、時点Ｔ４０において、アサートする。時点Ｔ４２で
は、入力スイッチ２０２がＩ／Ｏポート１との接続を確
定し別のパケットを受け取ることができるようになった
後、入力スイッチ２０２は、ＲＸＥＮ２信号をアサート
する。次に、時点Ｔ４４においては、Ｉ／Ｏポート２
が、ＲＸＤＡＴＡ２信号のパケットを、入力スイッチ２
０２に送信し始める。Ｉ／Ｏポート３は、そのパケット
を脱落させ、従って、ＲＸＰＥＮＤ３信号をアサートし
ない。次に、時点Ｔ２２の後の時点Ｔ５０では、Ｉ／Ｏ
ポート４が、ＲＸＰＥＮＤ４信号をアサートして、その
パケットを送る。入力スイッチ２０２は、ＲＸＥＮｎ信
号を、次の時点５２においてアサートする。入力スイッ
チ２０２は、時点Ｔ５２においてＲＸＥＮｎ信号をアサ
ートし、Ｉ／Ｏポート４は、時点Ｔ５４において、ＲＸ
ＤＡＴＡ４信号のパケットを送り始める。
【００６８】Ｉ／Ｏポート４によって送られているパケ
ットは、比較的短いパケットであり、その送信時間は、
時点Ｔ６０において完了する。Ｉ／Ｏポート４は、次
に、時点Ｔ６０においてＲＸＰＥＮＤ４を無効化し、入
力スイッチ２０２は、それに応答して、時点Ｔ６２にお
いてＲＸＥＮ４を無効化し、伝送が完了したことを指示
する。同様にして、Ｉ／Ｏポート１及びＩ／Ｏポート２
は、それぞれのパケットの送信を終了して、対応するＲ
ＸＰＥＮＤｎ信号を無効化し、入力スイッチ２０２は、
それに応答して対応するＲＸＥＮｎ信号を無効化する。
ットは、比較的短いパケットであり、その送信時間は、
時点Ｔ６０において完了する。Ｉ／Ｏポート４は、次
に、時点Ｔ６０においてＲＸＰＥＮＤ４を無効化し、入
力スイッチ２０２は、それに応答して、時点Ｔ６２にお
いてＲＸＥＮ４を無効化し、伝送が完了したことを指示
する。同様にして、Ｉ／Ｏポート１及びＩ／Ｏポート２
は、それぞれのパケットの送信を終了して、対応するＲ
ＸＰＥＮＤｎ信号を無効化し、入力スイッチ２０２は、
それに応答して対応するＲＸＥＮｎ信号を無効化する。
【００６９】次に、図１２を参照すると、出力スイッチ
２０４とＩ／Ｏポート１０４との間のデータ・パケット
伝送タイミングを示すするタイミング図が示されてい
る。最初の時点Ｔ７０では、ＴＸＰＥＮＤ１、ＴＸＰＥ
ＮＤ２、及びＴＸＰＥＮＤ３信号がすべて、スイッチ・
コントローラ２０８によってアサートされ、パケットが
これらのポートに対してペンディングであることを示
す。対応するＴＸＥＮ１、ＴＸＥＮ２、及びＴＸＥＮ３
信号は、時点Ｔ７０では、最初は無効化されている。時
点Ｔ７２において、ＴＸＥＮ１、ＴＸＥＮ２、及びＴＸ
ＥＮ３信号がそれぞれ、Ｉ／Ｏポート１〜３によってア
サートされる。これらの信号の同時のアサートは、任意
であり、単に、説明の目的によるだけである。出力スイ
ッチ２０４は、Ｉ／Ｏポート１に対するクロスポイント
接続を確立し、次に、スイッチ・コントローラ２０８
は、時点Ｔ７４においてＴＸＰＥＮＤ１信号を無効化
し、パケットがＩ／Ｏポート１に伝送されることを示
す。パケットは、時点Ｔ７６から、ＴＸＤＡＴＡ１信号
としてパケット・バッファ２０６から伝送され始める。
最終的には、出力スイッチ２０４は、Ｉ／Ｏポート２に
対して、クロスポイント接続を確立し、スイッチ・コン
トローラ２０８は、時点Ｔ７８において、ＴＸＰＥＮＤ
２信号を無効化する。パケットは、時点Ｔ８０から、出
力スイッチ２０４を介して、ＴＸＤＡＴＡ２信号として
送られる。次に、クロスポイント接続がＩ／Ｏポート３
のために行われ、スイッチ・コントローラ２０８は、時
点Ｔ８２において、ＴＸＰＥＮＤ３信号を無効化する。
出力スイッチ２０４は、次に、時点Ｔ８４から、パケッ
トを、ＴＸＤＡＴＡ３上を送信する。
２０４とＩ／Ｏポート１０４との間のデータ・パケット
伝送タイミングを示すするタイミング図が示されてい
る。最初の時点Ｔ７０では、ＴＸＰＥＮＤ１、ＴＸＰＥ
ＮＤ２、及びＴＸＰＥＮＤ３信号がすべて、スイッチ・
コントローラ２０８によってアサートされ、パケットが
これらのポートに対してペンディングであることを示
す。対応するＴＸＥＮ１、ＴＸＥＮ２、及びＴＸＥＮ３
信号は、時点Ｔ７０では、最初は無効化されている。時
点Ｔ７２において、ＴＸＥＮ１、ＴＸＥＮ２、及びＴＸ
ＥＮ３信号がそれぞれ、Ｉ／Ｏポート１〜３によってア
サートされる。これらの信号の同時のアサートは、任意
であり、単に、説明の目的によるだけである。出力スイ
ッチ２０４は、Ｉ／Ｏポート１に対するクロスポイント
接続を確立し、次に、スイッチ・コントローラ２０８
は、時点Ｔ７４においてＴＸＰＥＮＤ１信号を無効化
し、パケットがＩ／Ｏポート１に伝送されることを示
す。パケットは、時点Ｔ７６から、ＴＸＤＡＴＡ１信号
としてパケット・バッファ２０６から伝送され始める。
最終的には、出力スイッチ２０４は、Ｉ／Ｏポート２に
対して、クロスポイント接続を確立し、スイッチ・コン
トローラ２０８は、時点Ｔ７８において、ＴＸＰＥＮＤ
２信号を無効化する。パケットは、時点Ｔ８０から、出
力スイッチ２０４を介して、ＴＸＤＡＴＡ２信号として
送られる。次に、クロスポイント接続がＩ／Ｏポート３
のために行われ、スイッチ・コントローラ２０８は、時
点Ｔ８２において、ＴＸＰＥＮＤ３信号を無効化する。
出力スイッチ２０４は、次に、時点Ｔ８４から、パケッ
トを、ＴＸＤＡＴＡ３上を送信する。
【００７０】Ｉ／Ｏポート１〜３のそれぞれは、パケッ
トが完全に伝送されるまで、対応するＴＸＥＮｎ信号の
送信を継続する。例えば、Ｉ／Ｏポート２は、ＴＸＤＡ
ＴＡ２のパケットの終端を検出した後の適宜の時点Ｔ８
６において、ＴＸＥＮ２信号を無効化する。出力ロジッ
ク６０８は引き続いてＩ／Ｏポート２に対する他のパケ
ットを検出し、そして、時点Ｔ８８においてＴＸＰＥＮ
Ｄ２信号を再度アサートする。
トが完全に伝送されるまで、対応するＴＸＥＮｎ信号の
送信を継続する。例えば、Ｉ／Ｏポート２は、ＴＸＤＡ
ＴＡ２のパケットの終端を検出した後の適宜の時点Ｔ８
６において、ＴＸＥＮ２信号を無効化する。出力ロジッ
ク６０８は引き続いてＩ／Ｏポート２に対する他のパケ
ットを検出し、そして、時点Ｔ８８においてＴＸＰＥＮ
Ｄ２信号を再度アサートする。
【００７１】本発明によるネットワーク・スイッチが改
善されたスイッチング・ファブリックを提供するもので
あることは、明らかであろう。スイッチング・ネットワ
ークは、各Ｉ／Ｏポートと複数のパケット・バッファと
の間にデータ経路を形成しており、該パケット・バッフ
ァは中間的に位置してある特定の入力ポート及び出力ポ
ートだけに関連づけられているものではない。パケット
・バッファは、すべてのポートに対して、先に到来した
ものを先に提供するように構成されている。スイッチン
グ・ファブリックは、コントロール・ロジック及びメモ
リを含み、出力ポートそれぞれに関して、パケット・バ
ッファに記憶されたパケットをトラッキングすることが
できる。Ｉ／Ｏポートは、各パケットの出力ポートすな
わち送信先ポートをプリペンドするためのロジックを含
み、該プリペンドされた情報は、トラッキングのために
コントロール・ロジックによりインターセプトされる。
パケット・プロセッサは、新しいアドレスを用い、かつ
マルチキャスト・パケット及びブロードキャスト・パケ
ットとして複製するためにパケットを処理する。パケッ
ト・プロセッサは、Ｉ／Ｏポートと同様な方法でスイッ
チ・ネットワークに接続されており、マルチキャスト・
パケット、ブロードキャスト・パケット及び新しいアド
レスが付されたパケットが、パケット・プロセッサに単
に供給される。パケット・プロセッサは、アドレス・テ
ーブルを更新し、かつパケットに情報をプリペンドする
ことによって、適宜の出力ポートの各々にパケットを複
製する。
善されたスイッチング・ファブリックを提供するもので
あることは、明らかであろう。スイッチング・ネットワ
ークは、各Ｉ／Ｏポートと複数のパケット・バッファと
の間にデータ経路を形成しており、該パケット・バッフ
ァは中間的に位置してある特定の入力ポート及び出力ポ
ートだけに関連づけられているものではない。パケット
・バッファは、すべてのポートに対して、先に到来した
ものを先に提供するように構成されている。スイッチン
グ・ファブリックは、コントロール・ロジック及びメモ
リを含み、出力ポートそれぞれに関して、パケット・バ
ッファに記憶されたパケットをトラッキングすることが
できる。Ｉ／Ｏポートは、各パケットの出力ポートすな
わち送信先ポートをプリペンドするためのロジックを含
み、該プリペンドされた情報は、トラッキングのために
コントロール・ロジックによりインターセプトされる。
パケット・プロセッサは、新しいアドレスを用い、かつ
マルチキャスト・パケット及びブロードキャスト・パケ
ットとして複製するためにパケットを処理する。パケッ
ト・プロセッサは、Ｉ／Ｏポートと同様な方法でスイッ
チ・ネットワークに接続されており、マルチキャスト・
パケット、ブロードキャスト・パケット及び新しいアド
レスが付されたパケットが、パケット・プロセッサに単
に供給される。パケット・プロセッサは、アドレス・テ
ーブルを更新し、かつパケットに情報をプリペンドする
ことによって、適宜の出力ポートの各々にパケットを複
製する。
【００７２】本発明の方法及び装置を好適な実施例に基
づいて説明したが、本発明は該示した実施例に限定され
るものではなく、本発明の技術思想の範囲内で種々の変
形及び変更が可能であることは言うまでもない。
づいて説明したが、本発明は該示した実施例に限定され
るものではなく、本発明の技術思想の範囲内で種々の変
形及び変更が可能であることは言うまでもない。
【図１】本発明のネットワーク・スイッチを備えたネッ
トワーク・システムのブロック図である。
トワーク・システムのブロック図である。
【図２】図２に示されたネットワーク・スイッチの詳細
なブロック図である。
なブロック図である。
【図３】図２に示された入力スイッチ及び出力スイッチ
の実施形態を示すブロック図である。
の実施形態を示すブロック図である。
【図４】図１に示されたネットワーク・スイッチの１つ
のポートのブロック図である。
のポートのブロック図である。
【図５】図２に示されたパケット・プロセッサのブロッ
ク図である。
ク図である。
【図６】図２に示されたハッシュ・ロジック、ポート及
びプロセッサの間のインターフェースを説明するための
ブロック図である。
びプロセッサの間のインターフェースを説明するための
ブロック図である。
【図７】図２に示された入力スイッチ、出力スイッチ、
スイッチ・コントローラ及びパケット・バッファの間の
インターフェース及び制御信号の詳細を示すブロック図
である。
スイッチ・コントローラ及びパケット・バッファの間の
インターフェース及び制御信号の詳細を示すブロック図
である。
【図８】図７に示されたパケット・バッファの別の実現
例を示すブロック図である。
例を示すブロック図である。
【図９】図７に示された入力ロジックの、入力パケット
の流れの制御動作を説明するためのフローチャートであ
る。
の流れの制御動作を説明するためのフローチャートであ
る。
【図１０】図７に示された出力ロジックの、出力パケッ
トの流れの制御動作を説明するためのフローチャートで
ある。
トの流れの制御動作を説明するためのフローチャートで
ある。
【図１１】図２に示されたネットワーク・スイッチにお
いて、ポートから入力スイッチに対して送られる入力パ
ケットのパケット伝送タイミングを表しているタイミン
グ図である。
いて、ポートから入力スイッチに対して送られる入力パ
ケットのパケット伝送タイミングを表しているタイミン
グ図である。
【図１２】図２に示されたネットワーク・スイッチにお
いて、出力スイッチからポートに対して送られる出力パ
ケットのパケット伝送タイミングを表しているタイミン
グ図である。
いて、出力スイッチからポートに対して送られる出力パ
ケットのパケット伝送タイミングを表しているタイミン
グ図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ
Claims (21)
- 【請求項１】 データ・パケットを伝送するネットワー
ク・スイッチにおいて、 複数のネットワーク・ポートと、 複数のパケット・バッファと、 前記複数のネットワーク・ポートと前記複数のパケット
・バッファとに結合されており、前記複数のネットワー
ク・ポートの中の任意の１つと前記複数のパケット・バ
ッファの中の任意の１つとの間に、独立の入力データ・
チャンネル及び出力データ・チャネルを提供するスイッ
チ・マトリクスと、 前記スイッチ・マトリクスと前記複数のネットワーク・
ポートとに結合されており、前記複数のネットワーク・
ポートと前記複数のパケット・バッファとの間のデータ
・パケットの伝送を制御するスイッチ・コントローラと
を備えることを特徴とするネットワーク・スイッチ。 - 【請求項２】 請求項１記載のネットワーク・スイッチ
において、前記スイッチ・マトリクスは、複数のプログ
ラマブル入力チャネル接続手段を含み、該プログラマブ
ル入力チャネル接続手段は、少なくとも２つの同時入力
データ・チャネルと少なくとも２つの同時出力データ・
チャネルとを提供することを特徴とするネットワーク・
スイッチ。 - 【請求項３】 請求項２記載のネットワーク・スイッチ
において、前記スイッチ・マトリクスは、 前記複数のネットワーク・ポートのそれぞれの出力に結
合された複数の入力と、前記複数のパケット・バッファ
のそれぞれの入力に結合された複数の出力と、複数のプ
ログラマブル・クロスポイントとを有する入力スイッチ
と、 前記複数のパケット・バッファのそれぞれの出力に結合
された複数の入力と、前記複数のネットワーク・ポート
のそれぞれの入力に結合された複数の出力と、複数のプ
ログラマブル・クロスポイントとを有する出力スイッチ
とを備えることを特徴とするネットワーク・スイッチ。 - 【請求項４】 請求項１記載のネットワーク・スイッチ
において、前記複数のパケット・バッファのそれぞれ
は、一度に１つのデータ・パケットを記憶することを特
徴とするネットワーク・スイッチ。 - 【請求項５】 請求項１記載のネットワーク・スイッチ
において、 該スイッチ・コントローラは更に、前記複数のパケット
・バッファに結合されており、入力データ・パケットの
伝送を制御する入力ロジックを備えており、 該入力ロジックは、前記複数のパケット・バッファ中の
フリーの１つのパケット・バッファが、対応するバッフ
ァ番号をアサートするように、決定するよう構成されて
いることを特徴とするネットワーク・スイッチ。 - 【請求項６】 請求項５記載のネットワーク・スイッチ
において、 前記複数のネットワーク・ポートはそれぞれ、受け取っ
たデータ・パケットを示して、出力ポート番号を該受け
取ったデータ・パケットにプリペンドするよう構成され
ており、 前記スイッチ・マトリクスは、前記フリーのパケット・
バッファの前記バッファ番号を受け取り、かつ、受け取
ったデータ・パケットを示す前記複数のネットワーク・
ポートの中の１つと前記フリーのパケット・バッファと
の間にデータ・チャネルを確立することを特徴とするネ
ットワーク・スイッチ。 - 【請求項７】 請求項６記載のネットワーク・スイッチ
において、 前記スイッチ・マトリクスは、受け取ったデータ・パケ
ットを示す前記１つのネットワーク・ポートに示して、
前記プリペンドされた出力ポート番号を有する前記受け
取ったデータ・パケットを送り、 前記スイッチ・マトリクスは、前記データ・パケットを
受け取り、前記出力ポート番号を検索して、前記出力ポ
ート番号を前記入力ロジックに供給することを特徴とす
るネットワーク・スイッチ。 - 【請求項８】 請求項１記載のネットワーク・スイッチ
において、 前記スイッチ・コントローラはさらに、前記複数のパケ
ット・バッファに結合された出力バッファであって、前
記複数のパケット・バッファのいずれが前記複数のネッ
トワーク・ポート中の任意の１つに対してデータを記憶
するかどうかを判断し、それを示す複数の送信待機信号
中の対応する１つをアサートする出力ロジックを備えて
おり、 前記複数のネットワーク・ポートそれぞれは、前記複数
の送信待機信号中の対応する１つを受け取り、かつ、デ
ータ・パケットを受け取るために利用可能であることを
示す複数のイネーブル信号中の対応する１つをアサート
するためのロジックを含み、 前記出力ロジックは、前記スイッチ・マトリックスに、
前記複数のネットワーク・ポートの中の１つを識別する
ポート番号、および該１つのネットワーク・ポートに関
するデータを記憶している前記複数のパケット・バッフ
ァ中の１つを識別するバッファ番号を提供し、 前記スイッチ・マトリクスは、該１つのネットワーク・
ポートと該１つのパケット・バッファとの間に、出力デ
ータ・チャネルを確立することを特徴とするネットワー
ク・スイッチ。 - 【請求項９】 請求項８記載のネットワーク・スイッチ
において、前記出力ロジックはさらに、前記複数のパケ
ット・バッファのそれぞれに命令してデータ・パケット
を送信させるロジックを含んでいることを特徴とするネ
ットワーク・スイッチ。 - 【請求項１０】 請求項１記載のネットワーク・スイッ
チにおいて、 前記スイッチ・コントローラはさらに、メモリを有し、 該メモリは、前記複数のネットワーク・ポート中の１つ
に関するデータを記憶する前記複数のパケット・バッフ
ァ中の任意のものに対応するバッファ番号を記憶するパ
ケット・テーブルを備えていることを特徴とするネット
ワーク・スイッチ。 - 【請求項１１】 請求項１０記載のネットワーク・スイ
ッチにおいて、前記パケット・テーブルは、前記複数の
ネットワーク・ポートのそれぞれに対応している複数の
ブロックに分けられ、前記ブロックはそれぞれ、先入れ
先出し（ＦＩＦＯ）サーキュラ・バッファとして実現さ
れた循環バッファを含み、該循環バッファは、前記複数
のネットワーク・ポートの対応するものに関するデータ
を保持する前記複数のパケット・バッファの前記バッフ
ァ番号を記憶するよう構成されていることを特徴とする
ネットワーク・スイッチ。 - 【請求項１２】 請求項１記載のネットワーク・スイッ
チにおいて、該ネットワーク・スイッチはさらに、 前記複数のネットワーク・ポートに結合されたハッシュ
・メモリであって、前記複数のネットワーク・ポートに
関するハッシュ・アドレスに対応するネットワーク・ポ
ート番号のテーブルを記憶するハッシュ・メモリを備え
ることを特徴とするネットワーク・スイッチ。 - 【請求項１３】 請求項１２記載のネットワーク・スイ
ッチにおいて、前記複数のネットワーク・ポートはそれ
ぞれ、 媒体アクセス制御アドレスを対応するハッシュ・アドレ
スに変換するハッシュ・ロジックと、 前記ハッシュ・アドレスを前記ハッシュ・メモリに提供
して、対応するネットワーク・ポート番号を検索するロ
ジックとを含むことを特徴とするネットワーク・スイッ
チ。 - 【請求項１４】 請求項１記載のネットワーク・スイッ
チにおいて、該ネットワーク・スイッチはさらに、 前記スイッチ・マトリクスの入力及び出力に結合された
パケット・プロセッサであって、前記スイッチ・マトリ
クスにデータ・パケットを送り、また、該データ・マト
リクスからデータ・パケットを受け取り、新たなアドレ
スを有するデータ・パケットを受け取ってマルチキャス
ト及びブロードキャスト・データ・パケットを複製する
パケット・プロセッサを備えることを特徴とするネット
ワーク・スイッチ。 - 【請求項１５】 ネットワーク・システムにおいて、 それぞれが、データ・パケットを送り及び受け取る少な
くとも１つのデータ・デバイスを含んでいる、複数のネ
ットワーク・セグメントと、 前記複数のネットワーク・セグメントのそれぞれに結合
され、前記データ・パケットを伝送するネットワーク・
スイッチであって、 パケット・プロセッサと、 複数のパケット・バッファと、 前記複数のネットワーク・ポート中の対応するものと前
記パケット・プロセッサとに結合された複数の入力と、
前記複数のネットワーク・ポート中の対応するものと前
記パケット・プロセッサとに結合された複数の出力とを
有する入力スイッチ・デバイスと、 前記複数のパケット・バッファ中の対応するものに結合
された複数の入力と、前記複数のネットワーク・ポート
中の対応するものと前記パケット・プロセッサとに結合
された複数の出力とを有する入力スイッチ・デバイスと
からなるネットワーク・スイッチと、 前記スイッチ・マトリクスと、前記複数のネットワーク
・ポートと、前記パケット・プロセッサとに結合されて
おり、前記複数のネットワーク・ポートと前記複数のパ
ケット・バッファとの間、及び前記パケット・プロセッ
サと前記複数のパケット・バッファとの間でのパケット
の伝送を制御するスイッチ・コントローラとを備えるこ
とを特徴とするネットワーク・システム。 - 【請求項１６】 請求項１５記載のネットワーク・シス
テムにおいて、前記入力及び出力スイッチ・デバイス
は、それぞれが、複数のクロスポイント接続手段を含
み、前記複数のネットワーク・ポート中の任意の１つと
前記パケット・プロセッサと前記複数のパケット・バッ
ファ中の任意の１つとの間に、それぞれ独立の入力デー
タ・チャネル及び出力データ・チャネルを確立すること
を特徴とするネットワーク・システム。 - 【請求項１７】 請求項１６記載のネットワーク・シス
テムにおいて、前記入力スイッチ・デバイスの前記複数
のクロスポイント接続手段は、少なくとも２つの同時入
力データ・チャネルをイネーブルし、前記出力スイッチ
・デバイスの前記複数のクロスポイント接続手段は、少
なくとも２つの同時出力データ・チャネルをイネーブル
することを特徴とするネットワーク・システム。 - 【請求項１８】 請求項１５記載のネットワーク・シス
テムにおいて、前記スイッチ・コントローラはさらに、 パケット・テーブルを含み、前記複数のネットワーク・
ポート中の任意のものに対するデータを保持する前記複
数のパケット・バッファの中の任意のものを識別するバ
ッファ番号を記憶するメモリと、 前記複数のパケット・バッファと前記入力スイッチ・デ
バイスと前記メモリとに結合された入力ロジックであっ
て、前記複数のパケット・バッファ中のどれがフリーで
データを受け取るかを判断し、対応するフリーのバッフ
ァ番号を前記入力スイッチ・デバイスにアサートし、出
力ポート番号を受け取り、前記フリーのバッファ番号と
前記出力ポート番号とを用いて前記パケット・テーブル
を更新するように構成された入力ロジックとを備えるこ
とを特徴とするネットワーク・システム。 - 【請求項１９】 請求項１８記載のネットワーク・シス
テムにおいて、前記スイッチ・コントローラはさらに、 前記複数のパケット・バッファと前記出力スイッチ・デ
バイスと前記メモリとに結合された出力ロジックであっ
て、前記複数のパケット・バッファ中のどれかが前記複
数のネットワーク・ポート中の任意の１つに対するデー
タ・パケットを記憶するかどうかを判断し、バッファ番
号と前記複数のネットワーク・ポート中の１つを識別す
る対応する出力ポート番号とを前記メモリから検索し、
前記バッファ番号と対応する出力ポート番号とを前記出
力スイッチ・デバイスに提供する、出力ロジックを備え
ることを特徴とするネットワーク・システム。 - 【請求項２０】 請求項１５記載のネットワーク・シス
テムにおいて、前記パケット・プロセッサは、新たなア
ドレスを有するデータ・パケットを受け取り、マルチキ
ャスト及びブロードキャスト・データ・パケットを複製
することを特徴とするネットワーク・システム。 - 【請求項２１】 複数のネットワーク・ポートと複数の
パケット・バッファとスイッチ・マトリクスとを含むネ
ットワーク・スイッチに結合された複数のネットワーク
間でデータ・パケットを伝送する方法において、 第１のネットワーク・ポートに結合された第１のネット
ワークからデータ・パケットを受け取り、該データ・パ
ケットを前記ネットワーク・スイッチの第２のネットワ
ーク・ポートに結合された第２のネットワークに送るス
テップと、 前記複数のパケット・バッファ中の利用可能なパケット
・バッファを識別するステップと、 前記第１のネットワーク・ポートと前記利用可能なパケ
ット・バッファとの間で、前記スイッチ・マトリクスに
おいて入力データ・チャネルを確立するステップと、 データ・パケットを、一時的な記憶のために、前記入力
データ・チャネルを介して前記利用可能なパケット・バ
ッファに送るステップと、 前記第２のネットワーク・ポートが、何時、ペンディン
グ状態の前記データ・パケットを受け取る準備ができる
のかを判断するステップと、 前記パケット・バッファと前記第２のネットワーク・ポ
ートとの間に出力データ・チャネルを確立するステップ
と、 ペンディング状態の前記データ・パケットを、前記出力
データ・チャネルを介して前記第２のネットワーク・ポ
ートに送るステップとを含むことを特徴とするデータ・
パケット伝送方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/637,521 US5923654A (en) | 1996-04-25 | 1996-04-25 | Network switch that includes a plurality of shared packet buffers |
| US637521 | 1996-04-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065740A true JPH1065740A (ja) | 1998-03-06 |
| JPH1065740A5 JPH1065740A5 (ja) | 2005-03-10 |
Family
ID=24556287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10979697A Pending JPH1065740A (ja) | 1996-04-25 | 1997-04-25 | ネットワーク・スイッチ及び該スイッチを利用したデータ・パケット伝送方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5923654A (ja) |
| EP (1) | EP0804005B1 (ja) |
| JP (1) | JPH1065740A (ja) |
| DE (1) | DE69735334D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004240980A (ja) * | 2003-02-07 | 2004-08-26 | Fujitsu Ltd | 高速交換環境でメモリインターリービングするシステム、方法及び論理 |
Families Citing this family (202)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256313B1 (en) | 1995-01-11 | 2001-07-03 | Sony Corporation | Triplet architecture in a multi-port bridge for a local area network |
| US6041166A (en) * | 1995-07-14 | 2000-03-21 | 3Com Corp. | Virtual network architecture for connectionless LAN backbone |
| US6005863A (en) * | 1996-05-16 | 1999-12-21 | Advanced Communication Devices Cororation | Frame switch with serial data processing |
| US6430225B1 (en) * | 1996-07-19 | 2002-08-06 | Sony Corporation | Apparatus and method for digital data transmission |
| GB9622535D0 (en) * | 1996-10-30 | 1997-01-08 | 3Com Ireland | Search apparatus |
| KR100467708B1 (ko) * | 1996-12-21 | 2005-05-11 | 삼성전자주식회사 | 비동기전송모드교환시스템의셀처리장치및방법 |
| US5920900A (en) * | 1996-12-30 | 1999-07-06 | Cabletron Systems, Inc. | Hash-based translation method and apparatus with multiple level collision resolution |
| US6233242B1 (en) * | 1996-12-30 | 2001-05-15 | Compaq Computer Corporation | Network switch with shared memory system |
| US6222840B1 (en) * | 1996-12-30 | 2001-04-24 | Compaq Computer Corporation | Method and system for performing concurrent read and write cycles in network switch |
| US6233246B1 (en) * | 1996-12-30 | 2001-05-15 | Compaq Computer Corporation | Network switch with statistics read accesses |
| US5933427A (en) * | 1997-01-31 | 1999-08-03 | Edgepoint Networks, Inc. | Switch system employing a N:M switch circuit for routing packets among devices in a data communication network |
| US5889776A (en) * | 1997-01-31 | 1999-03-30 | Alpnet Corporation | Physical layer switch system for ethernet local area network communication system |
| US6157623A (en) * | 1997-02-14 | 2000-12-05 | Advanced Micro Devices, Inc. | Apparatus and method for selectively outputting data using a MAC layer interface or a PCI bus interface |
| US6018526A (en) * | 1997-02-20 | 2000-01-25 | Macronix America, Inc. | Bridge device with self learning between network media and integrated circuit and method based on the same |
| US6424627B1 (en) * | 1997-02-24 | 2002-07-23 | Metrobility Optical Systems | Full-duplex medium tap apparatus and system |
| US6278705B1 (en) * | 1997-04-08 | 2001-08-21 | 3Com Corporation | Integrated architecture to support a single system image across multiple network access servers |
| US6026085A (en) | 1997-04-08 | 2000-02-15 | 3Com Corporation | Architecture to support a single system image across multiple network access servers |
| US6473803B1 (en) * | 1997-06-02 | 2002-10-29 | Unisys Corporation | Virtual LAN interface for high-speed communications between heterogeneous computer systems |
| US6289388B1 (en) * | 1997-06-02 | 2001-09-11 | Unisys Corporation | System for communicating heterogeneous computers that are coupled through an I/O interconnection subsystem and have distinct network addresses, via a single network interface card |
| GB2326066A (en) * | 1997-06-04 | 1998-12-09 | Northern Telecom Ltd | A communication network using correlation of two signals arriving at a node |
| US6088356A (en) | 1997-06-30 | 2000-07-11 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
| US6246680B1 (en) | 1997-06-30 | 2001-06-12 | Sun Microsystems, Inc. | Highly integrated multi-layer switch element architecture |
| US5920566A (en) * | 1997-06-30 | 1999-07-06 | Sun Microsystems, Inc. | Routing in a multi-layer distributed network element |
| US6081522A (en) | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
| US6044418A (en) | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Method and apparatus for dynamically resizing queues utilizing programmable partition pointers |
| US5938736A (en) * | 1997-06-30 | 1999-08-17 | Sun Microsystems, Inc. | Search engine architecture for a high performance multi-layer switch element |
| US6119196A (en) | 1997-06-30 | 2000-09-12 | Sun Microsystems, Inc. | System having multiple arbitrating levels for arbitrating access to a shared memory by network ports operating at different data rates |
| US6049528A (en) | 1997-06-30 | 2000-04-11 | Sun Microsystems, Inc. | Trunking ethernet-compatible networks |
| US6014380A (en) * | 1997-06-30 | 2000-01-11 | Sun Microsystems, Inc. | Mechanism for packet field replacement in a multi-layer distributed network element |
| US6094435A (en) | 1997-06-30 | 2000-07-25 | Sun Microsystems, Inc. | System and method for a quality of service in a multi-layer network element |
| US6016310A (en) | 1997-06-30 | 2000-01-18 | Sun Microsystems, Inc. | Trunking support in a high performance network device |
| US6044087A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Interface for a highly integrated ethernet network element |
| US6052738A (en) * | 1997-06-30 | 2000-04-18 | Sun Microsystems, Inc. | Method and apparatus in a packet routing switch for controlling access at different data rates to a shared memory |
| US6081512A (en) | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | Spanning tree support in a high performance network device |
| US6128666A (en) * | 1997-06-30 | 2000-10-03 | Sun Microsystems, Inc. | Distributed VLAN mechanism for packet field replacement in a multi-layered switched network element using a control field/signal for indicating modification of a packet with a database search engine |
| JP3372455B2 (ja) * | 1997-07-03 | 2003-02-04 | 富士通株式会社 | パケット中継制御方法，パケット中継装置およびプログラム記憶媒体 |
| US6763030B1 (en) * | 1997-08-05 | 2004-07-13 | Micron Technology, Inc. | Simplified switching hub for data communication networks |
| US6160811A (en) * | 1997-09-12 | 2000-12-12 | Gte Internetworking Incorporated | Data packet router |
| US6363067B1 (en) | 1997-09-17 | 2002-03-26 | Sony Corporation | Staged partitioned communication bus for a multi-port bridge for a local area network |
| US6617879B1 (en) | 1997-09-17 | 2003-09-09 | Sony Corporation | Transparently partitioned communication bus for multi-port bridge for a local area network |
| US6442168B1 (en) | 1997-09-17 | 2002-08-27 | Sony Corporation | High speed bus structure in a multi-port bridge for a local area network |
| US6301256B1 (en) | 1997-09-17 | 2001-10-09 | Sony Corporation | Selection technique for preventing a source port from becoming a destination port in a multi-port bridge for a local area network |
| US6308218B1 (en) * | 1997-09-17 | 2001-10-23 | Sony Corporation | Address look-up mechanism in a multi-port bridge for a local area network |
| US6738384B1 (en) | 1997-09-17 | 2004-05-18 | Sony Corporation | Technique for optimizing cut-through for broadcast and multi-cast packets in a multi-port bridge for a local area network |
| US6446173B1 (en) | 1997-09-17 | 2002-09-03 | Sony Corporation | Memory controller in a multi-port bridge for a local area network |
| US6157951A (en) * | 1997-09-17 | 2000-12-05 | Sony Corporation | Dual priority chains for data-communication ports in a multi-port bridge for a local area network |
| DE19742378A1 (de) * | 1997-09-25 | 1999-04-22 | Siemens Ag | Ringspeicher für eine TDMA-Datenübertragungsstation und entsprechende Datenübertragungsstation |
| US6343072B1 (en) * | 1997-10-01 | 2002-01-29 | Cisco Technology, Inc. | Single-chip architecture for shared-memory router |
| US6115364A (en) * | 1997-11-21 | 2000-09-05 | Cypress Semiconductor Corp. | Distributed port select method for a multi-segment repeater |
| US6144668A (en) * | 1997-11-26 | 2000-11-07 | International Business Machines Corporation | Simultaneous cut through and store-and-forward frame support in a network device |
| US6084877A (en) * | 1997-12-18 | 2000-07-04 | Advanced Micro Devices, Inc. | Network switch port configured for generating an index key for a network switch routing table using a programmable hash function |
| US6055538A (en) * | 1997-12-22 | 2000-04-25 | Hewlett Packard Company | Methods and system for using web browser to search large collections of documents |
| US6111877A (en) * | 1997-12-31 | 2000-08-29 | Cisco Technology, Inc. | Load sharing across flows |
| US6310874B1 (en) * | 1998-03-19 | 2001-10-30 | 3Com Corporation | Learn pending frame throttle |
| US6853638B2 (en) * | 1998-04-01 | 2005-02-08 | Cisco Technology, Inc. | Route/service processor scalability via flow-based distribution of traffic |
| US6876654B1 (en) * | 1998-04-10 | 2005-04-05 | Intel Corporation | Method and apparatus for multiprotocol switching and routing |
| US6456597B1 (en) * | 1998-05-04 | 2002-09-24 | Hewlett Packard Co. | Discovery of unknown MAC addresses using load balancing switch protocols |
| US6449283B1 (en) * | 1998-05-15 | 2002-09-10 | Polytechnic University | Methods and apparatus for providing a fast ring reservation arbitration |
| US6667984B1 (en) | 1998-05-15 | 2003-12-23 | Polytechnic University | Methods and apparatus for arbitrating output port contention in a switch having virtual output queuing |
| US7460534B1 (en) * | 1998-06-03 | 2008-12-02 | 3Com Corporation | Method for statistical switching |
| US6490279B1 (en) * | 1998-07-23 | 2002-12-03 | Advanced Communication Device, Inc. | Fast data base research and learning apparatus |
| US6226685B1 (en) * | 1998-07-24 | 2001-05-01 | Industrial Technology Research Institute | Traffic control circuits and method for multicast packet transmission |
| US6785278B1 (en) * | 1998-12-10 | 2004-08-31 | International Business Machines Corporation | Methods, systems and computer program products for hashing address values |
| US6556541B1 (en) * | 1999-01-11 | 2003-04-29 | Hewlett-Packard Development Company, L.P. | MAC address learning and propagation in load balancing switch protocols |
| US6233236B1 (en) * | 1999-01-12 | 2001-05-15 | Mcdata Corporation | Method and apparatus for measuring traffic within a switch |
| US7382736B2 (en) * | 1999-01-12 | 2008-06-03 | Mcdata Corporation | Method for scoring queued frames for selective transmission through a switch |
| GB2347325B (en) * | 1999-02-24 | 2003-07-30 | 3Com Technologies Ltd | System and method for dynamically mapping a high speed link to a multiplicity of low speed trunked links |
| US6483841B1 (en) * | 1999-03-02 | 2002-11-19 | Accton Technology Corporation | System and method for reducing capacity demand of ethernet switch controller |
| US6769055B1 (en) * | 1999-03-08 | 2004-07-27 | Advanced Micro Devices, Inc. | Two-part memory address generator |
| US6442617B1 (en) * | 1999-03-31 | 2002-08-27 | 3Com Corporation | Method and system for filtering multicast packets in a peripheral component environment |
| US6504846B1 (en) * | 1999-05-21 | 2003-01-07 | Advanced Micro Devices, Inc. | Method and apparatus for reclaiming buffers using a single buffer bit |
| US6957346B1 (en) * | 1999-06-15 | 2005-10-18 | Ssh Communications Security Ltd. | Method and arrangement for providing security through network address translations using tunneling and compensations |
| US6389419B1 (en) | 1999-10-06 | 2002-05-14 | Cisco Technology, Inc. | Storing and retrieving connection information using bidirectional hashing of connection identifiers |
| US6728255B1 (en) * | 1999-10-29 | 2004-04-27 | Advanced Micro Devices, Inc. | Apparatus and method for storing min terms in a network switch port memory for identifying data packet types in a real time |
| US6681270B1 (en) * | 1999-12-07 | 2004-01-20 | Texas Instruments Incorporated | Effective channel priority processing for transfer controller with hub and ports |
| US6950434B1 (en) * | 1999-12-07 | 2005-09-27 | Advanced Micro Devices, Inc. | Arrangement for searching packet policies using multi-key hash searches in a network switch |
| EP1132844A3 (en) * | 2000-03-02 | 2002-06-05 | Telseon IP Services Inc. | E-commerce system facilitating service networks including broadband communication service networks |
| US7545755B2 (en) * | 2000-03-03 | 2009-06-09 | Adtran Inc. | Routing switch detecting change in session identifier before reconfiguring routing table |
| US7046632B2 (en) * | 2000-04-01 | 2006-05-16 | Via Technologies, Inc. | Method and switch controller for relieving flow congestion in network |
| TW477133B (en) * | 2000-04-01 | 2002-02-21 | Via Tech Inc | Method for solving network congestion and Ethernet switch controller using the same |
| US7120683B2 (en) * | 2000-04-03 | 2006-10-10 | Zarlink Semiconductor V.N. Inc. | Single switch image for a stack of switches |
| US6928162B1 (en) * | 2000-04-07 | 2005-08-09 | International Business Machines Corporation | Method and system for manipulating and telescoping a hash function |
| US7522911B2 (en) * | 2000-04-11 | 2009-04-21 | Telecommunication Systems, Inc. | Wireless chat automatic status tracking |
| US7490166B2 (en) | 2000-05-26 | 2009-02-10 | Citrix Systems, Inc. | Remote control of a client's off-screen surface |
| US6963575B1 (en) * | 2000-06-07 | 2005-11-08 | Yipes Enterprise Services, Inc. | Enhanced data switching/routing for multi-regional IP over fiber network |
| US7757272B1 (en) * | 2000-06-14 | 2010-07-13 | Verizon Corporate Services Group, Inc. | Method and apparatus for dynamic mapping |
| US6385209B1 (en) * | 2000-06-14 | 2002-05-07 | Pluris, Inc. | Method and apparatus for mapping data packets between lines of differing capacity at a router interface |
| US6553005B1 (en) * | 2000-07-26 | 2003-04-22 | Pluris, Inc. | Method and apparatus for load apportionment among physical interfaces in data routers |
| US6920497B1 (en) * | 2000-07-31 | 2005-07-19 | The Boeing Company | Contacting a broadcast channel |
| US6732147B1 (en) | 2000-07-31 | 2004-05-04 | The Boeing Company | Leaving a broadcast channel |
| US6910069B1 (en) | 2000-07-31 | 2005-06-21 | The Boeing Company | Joining a broadcast channel |
| US6781984B1 (en) * | 2000-08-30 | 2004-08-24 | Ciena Corporation | Techniques and architectures for implementing a data skew equalizer for data alignment in a distributed system |
| AU2002229127A1 (en) * | 2000-10-19 | 2002-04-29 | Interactic Holdings, Llc | Scaleable interconnect structure for parallel computing and parallel memory access |
| US20020116527A1 (en) * | 2000-12-21 | 2002-08-22 | Jin-Ru Chen | Lookup engine for network devices |
| US6795886B1 (en) * | 2000-12-22 | 2004-09-21 | Ncr Corporation | Interconnect switch method and apparatus |
| KR100358178B1 (ko) * | 2000-12-27 | 2002-10-25 | 한국전자통신연구원 | 공유메모리 스위치에서의 멀티캐스팅 장치 및 그 방법 |
| JPWO2002056547A1 (ja) * | 2000-12-27 | 2004-05-20 | 富士通株式会社 | 切替え中継装置、及び切替え中継システム |
| US7254139B2 (en) * | 2000-12-28 | 2007-08-07 | International Business Machines Corporation | Data transmission system with multi-memory packet switch |
| US7142515B2 (en) * | 2001-01-11 | 2006-11-28 | International Business Machines Corporation | Expandable self-route multi-memory packet switch with a configurable multicast mechanism |
| JP3897994B2 (ja) * | 2001-05-31 | 2007-03-28 | 富士通株式会社 | スイッチ装置およびデータ転送システム |
| CN100472506C (zh) | 2001-06-15 | 2009-03-25 | 先进网络科技私人有限公司 | 具有唯一标识的计算机网络以及为节点提供服务的nat相关方法 |
| US7027446B2 (en) * | 2001-07-18 | 2006-04-11 | P-Cube Ltd. | Method and apparatus for set intersection rule matching |
| US6901491B2 (en) * | 2001-10-22 | 2005-05-31 | Sun Microsystems, Inc. | Method and apparatus for integration of communication links with a remote direct memory access protocol |
| US7286528B1 (en) * | 2001-12-12 | 2007-10-23 | Marvell International Ltd. | Multiple address databases in a switch without the need for extra memory |
| US20030123387A1 (en) * | 2001-12-31 | 2003-07-03 | Jackson Andrew Lloyd | Device and method for filtering network traffic |
| US6877048B2 (en) | 2002-03-12 | 2005-04-05 | International Business Machines Corporation | Dynamic memory allocation between inbound and outbound buffers in a protocol handler |
| TW550903B (en) * | 2002-04-23 | 2003-09-01 | Via Tech Inc | Method for filtering packets and the associated devices |
| US7836295B2 (en) * | 2002-07-29 | 2010-11-16 | International Business Machines Corporation | Method and apparatus for improving the resilience of content distribution networks to distributed denial of service attacks |
| US7542471B2 (en) * | 2002-10-30 | 2009-06-02 | Citrix Systems, Inc. | Method of determining path maximum transmission unit |
| US8270423B2 (en) | 2003-07-29 | 2012-09-18 | Citrix Systems, Inc. | Systems and methods of using packet boundaries for reduction in timeout prevention |
| US7616638B2 (en) | 2003-07-29 | 2009-11-10 | Orbital Data Corporation | Wavefront detection and disambiguation of acknowledgments |
| US7630305B2 (en) | 2003-07-29 | 2009-12-08 | Orbital Data Corporation | TCP selective acknowledgements for communicating delivered and missed data packets |
| US8233392B2 (en) | 2003-07-29 | 2012-07-31 | Citrix Systems, Inc. | Transaction boundary detection for reduction in timeout penalties |
| WO2004047375A1 (en) * | 2002-11-15 | 2004-06-03 | Infineon Technologies Ag | Reducing the memory requirements of a data switch |
| US20040103086A1 (en) * | 2002-11-26 | 2004-05-27 | Bapiraju Vinnakota | Data structure traversal instructions for packet processing |
| US8032659B2 (en) * | 2003-01-21 | 2011-10-04 | Nextio Inc. | Method and apparatus for a shared I/O network interface controller |
| US8346884B2 (en) | 2003-01-21 | 2013-01-01 | Nextio Inc. | Method and apparatus for a shared I/O network interface controller |
| JP4014155B2 (ja) * | 2003-01-27 | 2007-11-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 情報処理装置及び方法、プログラム、データ構造、並びにコンピュータ読取り可能な記録媒体 |
| JP3823089B2 (ja) * | 2003-01-27 | 2006-09-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 固定長データ検索装置、及び固定長データ検索方法、及びコンピュータプログラム、並びにコンピュータ読み取り可能な記録媒体 |
| US7701949B1 (en) * | 2003-06-24 | 2010-04-20 | Cisco Technology, Inc. | System and method for switching high priority traffic with low latency |
| US20050004954A1 (en) * | 2003-07-01 | 2005-01-06 | Hand Held Products, Inc. | Systems and methods for expedited data transfer in a communication system using hash segmentation |
| US8437284B2 (en) | 2003-07-29 | 2013-05-07 | Citrix Systems, Inc. | Systems and methods for additional retransmissions of dropped packets |
| US8238241B2 (en) | 2003-07-29 | 2012-08-07 | Citrix Systems, Inc. | Automatic detection and window virtualization for flow control |
| US7656799B2 (en) | 2003-07-29 | 2010-02-02 | Citrix Systems, Inc. | Flow control system architecture |
| US8432800B2 (en) | 2003-07-29 | 2013-04-30 | Citrix Systems, Inc. | Systems and methods for stochastic-based quality of service |
| GB2409370A (en) * | 2003-12-20 | 2005-06-22 | Hewlett Packard Development Co | A storage switch and plurality of data sinks |
| US9021130B1 (en) * | 2003-12-31 | 2015-04-28 | Rpx Clearinghouse Llc | Photonic line sharing for high-speed routers |
| JP2005250683A (ja) * | 2004-03-02 | 2005-09-15 | Renesas Technology Corp | マイクロコンピュータ |
| GB2413461B (en) * | 2004-04-23 | 2006-05-10 | Matsushita Electric Industrial Co Ltd | Crytographic optimisation for duplicate address detection |
| GB2413462A (en) * | 2004-04-23 | 2005-10-26 | Matsushita Electric Industrial Co Ltd | Duplicate Address Detection Optimisation |
| US8891509B2 (en) * | 2004-07-06 | 2014-11-18 | Hewlett-Packard Development Company, L.P. | Proxy networking device for a router |
| US7545542B2 (en) * | 2004-09-10 | 2009-06-09 | Ricoh Company, Ltd. | Image forming apparatus |
| US7748032B2 (en) | 2004-09-30 | 2010-06-29 | Citrix Systems, Inc. | Method and apparatus for associating tickets in a ticket hierarchy |
| US8613048B2 (en) | 2004-09-30 | 2013-12-17 | Citrix Systems, Inc. | Method and apparatus for providing authorized remote access to application sessions |
| US7711835B2 (en) * | 2004-09-30 | 2010-05-04 | Citrix Systems, Inc. | Method and apparatus for reducing disclosure of proprietary data in a networked environment |
| US8826014B2 (en) * | 2005-01-21 | 2014-09-02 | International Business Machines Corporation | Authentication of remote host via closed ports |
| US8024568B2 (en) * | 2005-01-28 | 2011-09-20 | Citrix Systems, Inc. | Method and system for verification of an endpoint security scan |
| US20060179191A1 (en) * | 2005-02-10 | 2006-08-10 | Young David W | Covert channel firewall |
| EP1858212B1 (en) * | 2005-03-08 | 2012-05-30 | Nippon Telegraph And Telephone Corporation | A MAC Frame Transfer Method, an edge bridge, and a system for reducing flooding |
| US8423673B2 (en) | 2005-03-14 | 2013-04-16 | Citrix Systems, Inc. | Method and apparatus for updating a graphical display in a distributed processing environment using compression |
| US8171169B2 (en) * | 2005-03-14 | 2012-05-01 | Citrix Systems, Inc. | Method and apparatus for updating a graphical display in a distributed processing environment |
| US7826447B1 (en) * | 2005-06-22 | 2010-11-02 | Marvell International Ltd. | Preventing denial-of-service attacks employing broadcast packets |
| US7930740B2 (en) * | 2005-07-07 | 2011-04-19 | International Business Machines Corporation | System and method for detection and mitigation of distributed denial of service attacks |
| US7587513B1 (en) * | 2006-07-19 | 2009-09-08 | Network General Technology | Efficient storage of network and application data |
| JP4834493B2 (ja) * | 2006-08-25 | 2011-12-14 | アラクサラネットワークス株式会社 | ネットワーク中継装置、および、ネットワーク中継装置の制御方法 |
| US8533846B2 (en) | 2006-11-08 | 2013-09-10 | Citrix Systems, Inc. | Method and system for dynamically associating access rights with a resource |
| US9344356B2 (en) * | 2007-02-28 | 2016-05-17 | Hewlett Packard Enterprise Development Lp | Transmitting a packet from a distributed trunk switch |
| US8213430B2 (en) * | 2007-02-28 | 2012-07-03 | Hewlett-Packard Development Company, L.P. | Transmitting a packet from a distributed trunk switch |
| US8189476B1 (en) | 2007-08-20 | 2012-05-29 | F5 Networks, Inc. | Dynamic trunk distribution on egress |
| US8908700B2 (en) | 2007-09-07 | 2014-12-09 | Citrix Systems, Inc. | Systems and methods for bridging a WAN accelerator with a security gateway |
| JP5104465B2 (ja) * | 2008-03-28 | 2012-12-19 | 富士通株式会社 | 転送装置及びパケット伝送装置 |
| US8677209B2 (en) * | 2009-11-19 | 2014-03-18 | Lsi Corporation | Subwords coding using different encoding/decoding matrices |
| JP5585219B2 (ja) * | 2010-06-03 | 2014-09-10 | 富士通株式会社 | スイッチング装置および仮想ｌａｎ構築方法 |
| US8621289B2 (en) | 2010-07-14 | 2013-12-31 | Lsi Corporation | Local and global interleaving/de-interleaving on values in an information word |
| GB2482013B (en) * | 2010-07-15 | 2016-08-03 | Cray Uk Ltd | Crossbar packet switch with simultaneous reassertion of blocked requests |
| US8402324B2 (en) | 2010-09-27 | 2013-03-19 | Lsi Corporation | Communications system employing local and global interleaving/de-interleaving |
| US8976876B2 (en) | 2010-10-25 | 2015-03-10 | Lsi Corporation | Communications system supporting multiple sector sizes |
| US8588223B2 (en) * | 2010-11-09 | 2013-11-19 | Lsi Corporation | Multi-stage interconnection networks having smaller memory requirements |
| US8782320B2 (en) | 2010-11-09 | 2014-07-15 | Lsi Corporation | Multi-stage interconnection networks having fixed mappings |
| US9436558B1 (en) * | 2010-12-21 | 2016-09-06 | Acronis International Gmbh | System and method for fast backup and restoring using sorted hashes |
| CN102164084B (zh) * | 2011-04-21 | 2014-09-10 | 杭州华三通信技术有限公司 | 一种组播报文转发方法及其设备 |
| US8719450B2 (en) | 2011-10-31 | 2014-05-06 | Cable Television Laboratories, Inc. | Internet protocol (IP) address translation |
| US11967839B2 (en) | 2011-12-30 | 2024-04-23 | Analog Devices, Inc. | Electromagnetic connector for an industrial control system |
| US8862802B2 (en) * | 2011-12-30 | 2014-10-14 | Bedrock Automation Platforms Inc. | Switch fabric having a serial communications interface and a parallel communications interface |
| US9437967B2 (en) | 2011-12-30 | 2016-09-06 | Bedrock Automation Platforms, Inc. | Electromagnetic connector for an industrial control system |
| US9467297B2 (en) | 2013-08-06 | 2016-10-11 | Bedrock Automation Platforms Inc. | Industrial control system redundant communications/control modules authentication |
| US10834094B2 (en) | 2013-08-06 | 2020-11-10 | Bedrock Automation Platforms Inc. | Operator action authentication in an industrial control system |
| US10834820B2 (en) | 2013-08-06 | 2020-11-10 | Bedrock Automation Platforms Inc. | Industrial control system cable |
| US9191203B2 (en) | 2013-08-06 | 2015-11-17 | Bedrock Automation Platforms Inc. | Secure industrial control system |
| US11314854B2 (en) | 2011-12-30 | 2022-04-26 | Bedrock Automation Platforms Inc. | Image capture devices for a secure industrial control system |
| US9600434B1 (en) | 2011-12-30 | 2017-03-21 | Bedrock Automation Platforms, Inc. | Switch fabric having a serial communications interface and a parallel communications interface |
| US11144630B2 (en) | 2011-12-30 | 2021-10-12 | Bedrock Automation Platforms Inc. | Image capture devices for a secure industrial control system |
| US9727511B2 (en) | 2011-12-30 | 2017-08-08 | Bedrock Automation Platforms Inc. | Input/output module with multi-channel switching capability |
| US12061685B2 (en) | 2011-12-30 | 2024-08-13 | Analog Devices, Inc. | Image capture devices for a secure industrial control system |
| US8971072B2 (en) | 2011-12-30 | 2015-03-03 | Bedrock Automation Platforms Inc. | Electromagnetic connector for an industrial control system |
| US9473373B2 (en) | 2012-04-04 | 2016-10-18 | Viavi Solutions, Inc. | Method and system for storing packet flows |
| US9276853B2 (en) | 2012-04-10 | 2016-03-01 | Viavi Solutions Inc. | Hashing of network packet flows for efficient searching |
| RU2012146685A (ru) | 2012-11-01 | 2014-05-10 | ЭлЭсАй Корпорейшн | База данных наборов-ловушек для декодера на основе разреженного контроля четности |
| US9191309B2 (en) * | 2013-05-31 | 2015-11-17 | Metanoia Communications Inc. | Inter-medium bridging with inter-domain routing and multi-medium domain coordination |
| US9736055B2 (en) | 2013-05-31 | 2017-08-15 | Metanoia Communications Inc. | Inter-medium bridging with inter-domain routing and multi-medium domain coordination |
| US10613567B2 (en) | 2013-08-06 | 2020-04-07 | Bedrock Automation Platforms Inc. | Secure power supply for an industrial control system |
| CN105281061A (zh) | 2014-07-07 | 2016-01-27 | 基岩自动化平台公司 | 工业控制系统电缆 |
| US10063479B2 (en) | 2014-10-06 | 2018-08-28 | Barefoot Networks, Inc. | Fast adjusting load balancer |
| US9529531B2 (en) | 2014-10-06 | 2016-12-27 | Barefoot Networks, Inc. | Proxy hash table |
| US9654483B1 (en) * | 2014-12-23 | 2017-05-16 | Amazon Technologies, Inc. | Network communication rate limiter |
| US10834065B1 (en) | 2015-03-31 | 2020-11-10 | F5 Networks, Inc. | Methods for SSL protected NTLM re-authentication and devices thereof |
| US10404698B1 (en) | 2016-01-15 | 2019-09-03 | F5 Networks, Inc. | Methods for adaptive organization of web application access points in webtops and devices thereof |
| US10063407B1 (en) | 2016-02-08 | 2018-08-28 | Barefoot Networks, Inc. | Identifying and marking failed egress links in data plane |
| US10313231B1 (en) | 2016-02-08 | 2019-06-04 | Barefoot Networks, Inc. | Resilient hashing for forwarding packets |
| US10038624B1 (en) * | 2016-04-05 | 2018-07-31 | Barefoot Networks, Inc. | Flexible packet replication and filtering for multicast/broadcast |
| US10404619B1 (en) | 2017-03-05 | 2019-09-03 | Barefoot Networks, Inc. | Link aggregation group failover for multicast |
| US10237206B1 (en) | 2017-03-05 | 2019-03-19 | Barefoot Networks, Inc. | Equal cost multiple path group failover for multicast |
| US10158573B1 (en) | 2017-05-01 | 2018-12-18 | Barefoot Networks, Inc. | Forwarding element with a data plane load balancer |
| TWI657676B (zh) * | 2017-11-09 | 2019-04-21 | 和碩聯合科技股份有限公司 | 通訊裝置更新系統 |
| US10915470B2 (en) | 2018-07-23 | 2021-02-09 | SK Hynix Inc. | Memory system |
| US11288012B2 (en) * | 2018-07-23 | 2022-03-29 | SK Hynix Inc. | Memory system |
| KR102516584B1 (ko) * | 2018-11-21 | 2023-04-03 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
| KR102513919B1 (ko) | 2018-11-05 | 2023-03-27 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
| US11487473B2 (en) | 2018-07-23 | 2022-11-01 | SK Hynix Inc. | Memory system |
| US11399006B2 (en) * | 2020-08-31 | 2022-07-26 | Nokia Solutions And Networks Oy | Address generation |
| FR3126577B1 (fr) * | 2021-08-31 | 2024-11-08 | Sagemcom Energy & Telecom Sas | Procede de transmission de donnees metrologiques et dispositif mettant en œuvre le procede. |
| TWI839821B (zh) * | 2022-08-26 | 2024-04-21 | 新唐科技股份有限公司 | 空中下載裝置、空中下載方法及空中下載系統 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2595025B2 (ja) * | 1988-03-18 | 1997-03-26 | 株式会社日立製作所 | 空間分割形スイッチを用いた高速パケット交換装置 |
| GB8810094D0 (en) * | 1988-04-28 | 1988-06-02 | Plessey Co Plc | Asychronous time division network |
| US5083265A (en) * | 1990-04-17 | 1992-01-21 | President And Fellows Of Harvard College | Bulk-synchronous parallel computer |
| DE69125340D1 (de) * | 1990-06-01 | 1997-04-30 | Codex Corp | Datenmultiplexer mit der möglichkeit von gleichzeitiger verarbeitung von mehreren kanälen |
| US5179552A (en) * | 1990-11-26 | 1993-01-12 | Bell Communications Research, Inc. | Crosspoint matrix switching element for a packet switch |
| US5361255A (en) * | 1991-04-29 | 1994-11-01 | Dsc Communications Corporation | Method and apparatus for a high speed asynchronous transfer mode switch |
| US5451936A (en) * | 1991-06-20 | 1995-09-19 | The Johns Hopkins University | Non-blocking broadcast network |
| JP2876914B2 (ja) * | 1992-09-07 | 1999-03-31 | 日本電気株式会社 | パケット交換装置におけるバッファ制御方式 |
| EP0594196B1 (en) * | 1992-10-22 | 1999-03-31 | Cabletron Systems, Inc. | Address lookup in packet data communications link, using hashing and content-addressable memory |
| US5386413A (en) * | 1993-03-19 | 1995-01-31 | Bell Communications Research, Inc. | Fast multilevel hierarchical routing table lookup using content addressable memory |
| GB2276961B (en) * | 1993-03-30 | 1997-03-26 | Int Computers Ltd | Set-associative memory |
| US5457679A (en) * | 1993-12-08 | 1995-10-10 | At&T Corp. | Channel sharing and memory sharing in a packet switching system |
| US5583861A (en) * | 1994-04-28 | 1996-12-10 | Integrated Telecom Technology | ATM switching element and method having independently accessible cell memories |
| US5636210A (en) * | 1995-08-02 | 1997-06-03 | Agrawal; Jagannath P. | Asynchronous transfer mode packet switch |
| US5764641A (en) * | 1995-09-08 | 1998-06-09 | Cisco Systems, Inc. | Early and integrated tail packet discard system |
-
1996
- 1996-04-25 US US08/637,521 patent/US5923654A/en not_active Expired - Lifetime
- 1996-05-20 US US08/650,456 patent/US5757795A/en not_active Expired - Lifetime
-
1997
- 1997-04-23 DE DE69735334T patent/DE69735334D1/de not_active Expired - Lifetime
- 1997-04-23 EP EP97302770A patent/EP0804005B1/en not_active Expired - Lifetime
- 1997-04-25 JP JP10979697A patent/JPH1065740A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004240980A (ja) * | 2003-02-07 | 2004-08-26 | Fujitsu Ltd | 高速交換環境でメモリインターリービングするシステム、方法及び論理 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0804005B1 (en) | 2006-03-01 |
| US5757795A (en) | 1998-05-26 |
| EP0804005A2 (en) | 1997-10-29 |
| EP0804005A3 (en) | 1998-09-09 |
| DE69735334D1 (de) | 2006-04-27 |
| US5923654A (en) | 1999-07-13 |
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