JPH1066103A

JPH1066103A - ビデオ・デコーダ

Info

Publication number: JPH1066103A
Application number: JP9143933A
Authority: JP
Inventors: Timothy Cummins; ティモシー・カミンズ; Brian P Murray; ブライアン・ピー・マーレー; Christian Bohm; クリスティアーン・ベーム
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 1996-05-31
Filing date: 1997-06-02
Publication date: 1998-03-06
Also published as: EP0810784A3; EP0810784A2; US5784120A

Abstract

(57)【要約】【課題】フェーズ・ロック・ループにより生成される
クロック・パルスから動作するアナログ／ディジタル回
路は、アナログ／ディジタル・コンバータの解像度と信
号／雑音比とに悪影響を及ぼすジッタを有する。アナロ
グ／ディジタル・コンバータの精度は、このような回路
が既知の固定クロック・サンプリング・レートで動作す
るよう最適化されているために、最適化され得ない。【解決手段】入力ビデオ信号のディジタル化サンプル
が固定されたサンプリング・レートで生成され、かかる
ディジタル化サンプルから固定数の再サンプルされたデ
ィジタル化サンプルがビデオ信号に含んでいる検出され
た同期パルスごとに生成される。再サンプルされたディ
ジタル化サンプルは、バッファ・メモリに記憶され、同
期パルスに同期されたレートでバッファ・メモリから検
索される。これにより、アナログ／ディジタル・コンバ
ータが固定されたサンプリング・レートで動作しオーバ
ーフロー状況が回避される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオ・デコーダ
に関し、特に連続する水平／垂直同期（即ち、ｓｙｎ
ｃ）パルス間の時間的変化を補償するためのビデオ・デ
コーダに関する。

【０００２】

【従来の技術】当技術において周知のように、ビデオ信
号は、ＮＴＳＣシステムでは６３．３５マイクロ秒の公
称線路こう長（ｎｏｍｉｎａｌｌｉｎｅｌｅｎｇｔ
ｈ）を持ち、あるいはＰＡＬシステムでは６４マイクロ
秒の公称線路こう長を持つ。各線路は、水平または垂直
のｓｙｎｃパルスで初期設定される。これらのビデオ信
号をディジタル的に処理するシステムにおいては、アナ
ログ／ディジタル・コンバータを持つディジタル・デコ
ーダを用いて、ビデオ信号を一般に１３．５ＭＨz（あ
るいは、ナイキスト限界より大きな他のある周波数、例
えば２７ＭＨz）のサンプリング・レートでサンプル
し、これによりＮＴＳＣシステムでは線路当たり８５８
サンプル、あるいはＰＡＬシステムでは線路当たり８６
４サンプルを理想的に生じる。これらのサンプルは直交
状でなければならず、即ち、第１のサンプルは各線路に
対する水平ｓｙｎｃ（Ｈ−ｓｙｎｃ）の立下がりエッジ
と一致せねばならない。このように、連続する線路にお
けるサンプルは、方形格子を形成しなければならない。

【０００３】

【発明が解決しようとする課題】しかし、固定サンプリ
ング・クロックを用いることに２つの問題がある。第１
の問題は、ビデオ信号のｓｙｎｃパルスが固定サンプリ
ング・クロックと非同期であり、従って、アナログ／デ
ィジタル・コンバータのサンプル時間に位相誤差が存在
することである。この位相誤差は、各線路ごとに異な
る、即ち、直交しないサンプリングとなる。第２の問題
は、連続するｓｙｎｃパルス間のビデオ信号の線路こう
長に変動が存在し得ることである。更に、ｓｙｎｃパル
スがスタジオ環境で正確に生成されても、例えばホーム
・ビデオ・レコーダにより生成される時、駆動モータ速
度における変動が各線路の期間中の変動を生じて、各線
路ごとに生じるサンプル数における変動を生じる結果と
なる。

【０００４】この問題を解決するため、従来技術におい
て２つの試みが行われた。その第１は、図１に示される
システムである。ここで、ビデオ入力信号「アナログＩ
／Ｐビデオ」（Ａ）（図２Ａ）は、アナログ／ディジタ
ル・コンバータ（ＡＤＣ）へ送られる。ｓｙｎｃパルス
検出器が、アナログ・ビデオ信号（Ａ）および（また
は）アナログ／ディジタル・コンバータの出力のいずれ
か一方または両方、ここでは両方に接続された状態で示
される。ｓｙｎｃパルス検出器は、ｓｙｎｃパルス
（Ｂ）（図１Ｂ）を抽出する、即ち、ビデオ信号（Ａ）
に含まれる水平（Ｈ）と垂直（Ｖ）ｓｙｎｃパルスを復
号する。ｓｙｎｃパルス復号器（図２Ｂ）の出力（Ｂ）
は、フェーズ・ロック・ループ（ＰＬＬ）へ送られる。
このフェーズ・ロック・ループは、ｓｙｎｃパルス
（Ｂ）にロックされる、即ち、同期される。ＰＬＬは、
アナログ／ディジタル・コンバータ（ＡＤＣ）に対して
クロック・パルスまたはサンプリング・パルス（Ｃ）
（図２Ｃ）を生じる。特に、ＰＬＬは、ＮＴＳＣシステ
ムの場合はアナログ／ディジタル・コンバータに対する
公称８５８のクロック、即ちサンプリング・クロック
（Ｃ）を生じるか、あるいはＰＡＬシステムの場合は、
図２Ｃに示されるように、各水平ｓｙｎｃパルス（Ｈ）
に同期即ち「ロック」された８６４のクロック・パルス
即ちサンプリング・パルスを公称的に生じる。図２Ｃか
ら、フェーズ・ロック・ループが、線路こう長の持続期
間とは独立的に各水平ｓｙｎｃ（Ｈ）パルス（Ｂ）に応
答して、これらの８５８または８６４のクロック・パル
スまたはサンプリング・パルス（Ｃ）を生じることが判
る。即ち、図２Ｃによれば、線路が、公称６４マイクロ
秒の期間（図２Ａの中心に示される）、６０．８マイク
ロ秒の期間の如き更に短い期間（図２Ａの左方に示され
る）、あるいは６７．２マイクロ秒の如き更に長い期間
（図２Ａの右方に示される）にあるならば、フェーズ・
ロック・ループは、ＮＴＳＣシステムの場合に８５８の
パルスを生じ、あるいはＰＡＬシステムの場合は８６４
のパルスを生じる。このように、図２Ｄに示されるよう
に、各ｓｙｎｃパルスごとに、８５８のディジタル・サ
ンプル（Ｄ）がＮＴＳＣシステムの各線路ごとに生成さ
れ、あるいは８６４のディジタル・サンプル（Ｄ）（図
２Ｄ）がＰＡＬシステムの各線路ごとに生成される。こ
の信号（Ｃ）は、典型的には「線路ロックされた」クロ
ックＬＬＣと呼ばれるが、これは各ビデオ信号線路のｓ
ｙｎｃパルスにロックされたクロック・パルスであるか
らである。

【０００５】ディジタル化されたサンプル（Ｄ）は、図
２Ｅに示されるように、各ビデオ・線路ごとにＹ、Ｕお
よびＶ信号（Ｅ）へデコーダによって復号される。例示
のため、復号された信号（Ｅ）は、図２Ｆに示されるよ
うに、再生成のためビデオ・エンコーダへ送られるよう
に示される。

【０００６】図１に示されたシステムは、図２Ａに示さ
れるように、公称値から５％の線路こう長における変動
がある場合でさえ、場合によって線路当たり８６４また
は８５８のサンプルを生じることが最初に判るが、図２
Ｃの線路こう長クロックＬＬＣ信号（Ｃ）の周波数もま
た、場合によって線路当たり８６４または８５８サンプ
ルを保持するため、５％だけ公称値から変動する。この
ため、このようなシステムはある用途においては充分で
あるが、変更可能なクロックまたはアナログ／ディジタ
ル・コンバータのデータ変換速度は、他の装置とインタ
ーフェースする時、重大な問題を生じ得る。当該システ
ムはまた、ディジタル集積回路では積分することが困難
な複雑なアナログ回路をも含む。更に、アナログ・フェ
ーズ・ロック・ループのトラッキング能力に対する制限
があり、このループが生じるクロック・パルスは著しい
量のクロック・ジッタを含んでいる。従って、フェーズ
・ロック・ループにより生成されるクロック・パルスか
ら動作するアナログ／ディジタル回路は、アナログ／デ
ィジタル・コンバータの解像度と信号／雑音比とに悪影
響を及ぼすジッタを有することになる。更にまた、アナ
ログ／ディジタル・コンバータの精度は、このような回
路が既知の固定クロック・サンプリング・レートで動作
するよう最適化されているために、最適化され得ない。

【０００７】用いられてきた第２の試みは、図３に示さ
れるシステムによるものである。入力ビデオ信号が図４
Ａに示され、この図４Ａの中心はＰＡＬシステムにおけ
る６４マイクロ秒の長さの公称線路を示し、同図４Ａの
左方は公称線路より短い線路こう長、ここではＰＡＬシ
ステムにおける６０．８マイクロ秒を示し、図４Ａの右
方は公称線路より長い線路こう長、ここではＰＡＬシス
テムにおける６７．２マイクロ秒を示している。ここ
で、アナログ／ディジタル・コンバータ（ＡＤＣ）は、
固定クロック周波数、ここでは図４Ｂに示される如く１
３．５ＭＨzで動作する。アナログ／ディジタル・コン
バータ（ＡＤＣ）の出力（Ｃ）が図４Ｃに示され、
Ｙ′、Ｕ′、Ｖ′信号へ復号される。信号Ｙ′、Ｕ′、
Ｖ′が正常なＹ、Ｕ、Ｖ信号であるが、このような信号
のサンプル数もまた固定周波数、ここでは１３．５ＭＨ
zのレートで生成されることが判る。従って、ビデオ・
線路当たりのＹ′、Ｕ′、Ｖ′信号のサンプル数は、線
路こう長における変動と共に変化することになる。例え
ば、図４Ｃによれば、アナログ／ディジタル・コンバー
タおよびデコーダにより生成されるディジタル化サンプ
ル数は、図示のように、ＰＡＬシステムの場合は、６
０．８マイクロ秒の公称線路こう長より短い場合は８２
１のサンプル、公称６４マイクロ秒の線路こう長では８
６４のサンプル、また６７．２マイクロ秒の公称線路こ
う長より長い場合は９０７のサンプルとなる。次に、デ
コーダの出力が、ＣａｌｖｉｎＮｇｏの論文「イメー
ジの寸法変更および強化されたディジタル・ビデオ圧縮
（Ｉｍａｇｅｒｅｓｉｚｉｎｇａｎｄｅｎｈａｎ
ｃｅｄｄｉｇｉｔａｌｖｉｄｅｏｃｏｍｐｒｅｓ
ｓｉｏｎ）」（ＥＤＮ、１９９６年１月４日、１４５な
いし１５５ページ）に記載される如きリサンプラ（内挿
／デシメーション・フィルタ）へ送られ、これが各ビデ
オ・線路にＰＡＬシステムにおいて８６４のサンプルの
Ｙ、Ｕ、Ｖを生じ、ＮＴＳＣシステムにおいて８５８の
サンプルのＹ、Ｕ、Ｖを生じる。

【０００８】図１に示されるように、ｓｙｎｃパルス検
出器が、図４Ｄに示される如き水平（Ｈ）および垂直
（Ｖ）のｓｙｎｃパルス（Ｄ）を図４Ａの入力ビデオ信
号から抽出する。抽出された水平（Ｈ）ｓｙｎｃパルス
は、線路こう長予測器へ送られる。線路こう長予測器
は、ビデオ入力信号線路の持続時間（即ち、長さ）を決
定する。決定された線路こう長の情報はディジタル化さ
れたサンプルと共にリサンプラへ送られ、図４Ｅに示さ
れる如く、その出力（Ｅ）におけるＹ′、Ｕ′、Ｖ′と
なる。各ビデオ入力信号（Ａ）線路の場合は、ＰＡＬシ
ステムに対して図４Ｅに示されるように、リサンプラ
（ｒｅ−ｓａｍｐｌｅｒ）がＮＴＳＣシステムに対して
８５８のサンプラを生じ、ＰＡＬシステムに対しては８
６４のサンプルを生じる。

【０００９】出力サンプル（Ｅ）がリアルタイムで連続
しないことに注意すべきである。例えば、線路こう長が
公称線路こう長より長い場合（即ち、図４Ｅの右方）、
リサンプラにおける内挿／デシメーション（ｉｎｔｅｒ
ｐｏｌａｔｉｏｎ／ｄｅｃｉｍａｔｉｏｎ）が先に述べ
たＮｇｏの論文に記載されるように、正しい数の出力サ
ンプルを生じるために偶発的にサンプルを落とさねばな
らないゆえに、あるクロック・サイクルでは妥当でない
出力サンプル（Ｆ）を生じることに注意すべきである。
従って、ＦＩＦＯまたはフレーム・バッファが要求さ
れ、サンプルをリアルタイムに連続的に適正に配列し直
すために、比較的複雑な制御ロジックが必要とされる。

【００１０】線路こう長が公称長さより短い場合（即
ち、図４Ｅの左方）、リサンプラ（即ち、内挿／デシメ
ーション・フィルタ）が理論的には８２１サンプルから
８６４サンプル（即ち、当該ＰＡＬシステム例における
正しいサンプル数）へ内挿できるが、これが６４マイク
ロ秒の公称時間より短い（即ち、６０．８マイクロ秒）
ので線路こう長時間中に８６４のサンプル全てを出力す
るには充分でないクロック・サイクルとなることに注意
すべきである。実施において、ユーザは典型的に７２０
のサンプル（即ち、ビデオ・線路のアクティブなビデオ
部分に対応するサンプル）しか必要としないが、ＦＩＦ
Ｏまたはフレーム・バッファおよび制御ロジックは、こ
れら７２０の必要とされるサンプルを識別して抽出する
ことが要求される。あるいはまた、ビデオ・デコーダが
より高いクロックあるいはサンプリング周波数、例えば
２７ＭＨzで動作させられるならば、図４Ｅの６０．８
マイクロ秒の公称値より短い線路こう長の場合は、ＡＤ
Ｃは図示された８２１サンプルの代わりに１６４２サン
プルを生成することになる。リサンプラ（即ち、内挿／
デシメーション・フィルタ）は、１６４２サンプルから
８６４サンプルまでデシメートすることになり、サンプ
ルが偶発的に落とされる前項で述べた状況を再び生じる
結果になる。

【００１１】換言すれば、図３に示されたシステムで
は、出力サンプル（Ｅ）は、入力ビデオ信号（Ａ）が図
４Ａに示される如きタイミングの変化を有する時は、リ
アルタイムに連続しない。従って、ビデオ・エンコーダ
により出力サンプル（Ｅ）を表示するためには、システ
ムは、ＦＩＦＯまたはフレーム・バッファおよび余分な
ロジックを必要とする。更には、オーバーフローまたは
アンダーフローが生じ得る。例えば、線路こう長が６
３．４マイクロ秒であるならば、ＮＴＳＣシステムでは
８５６サンプルがアナログ／ディジタル・コンバータお
よびデコーダから読出されて、リサンプラにより８５８
サンプルへ再サンプルされ、これによりオーバーフロー
状態を生じる。

【００１２】

【課題を解決するための手段】本発明によれば、入力ビ
デオ信号のディジタル化サンプルが固定サンプリング・
レートで生成され、このディジタル化サンプルから固定
数の再サンプルされたディジタル化サンプルがビデオ信
号に含まれる検出された各ｓｙｎｃパルスごとに生成さ
れるビデオ・デコーダが提供される。再サンプルされた
ディジタル化サンプルは、バッファ・メモリい記憶さ
れ、このバッファ・メモリからｓｙｎｃパルスと同期さ
れたレートで検索される。

【００１３】このような構成により、アナログ／ディジ
タル・コンバータは固定サンプリング・レートで動作
し、オーバーフロー状況が回避される。

【００１４】別の実施の形態においては、デコーダは、
異なるモードで動作するようになっており、このモード
の１つでは、バッファ・メモリに記憶されたサンプルが
このメモリからｓｙｎｃパルスに同期されたレートで検
索され、このモードの別のモードでは、サンプルがバッ
ファ・メモリからこのサンプルがバッファ・メモリに記
憶されるレートと異なるレートで検索され、この異なる
レートは固定レートかあるいは連続するｓｙｎｃパルス
間の持続時間と共に変更可能なレートのいずれかであ
る。

【００１５】本発明の他の利点ならびに本発明それ自体
については、以降の詳細な記述を添付図面に関して参照
すれば更に容易に明らかになるであろう。

【００１６】

【発明の実施の形態】まず図５において、線１４におけ
るビデオ出力信号（Ａ）、（図６Ａ）が供給されるアナ
ログ／ディジタル・コンバータ（ＡＤＣ）１２を含むビ
デオ・デコーダ１０が示される。ビデオ入力信号（Ａ）
はＮＴＳＣまたはＰＡＬのいずれかのビデオ信号でよ
く、ビデオ情報の各線はｓｙｎｃパルスにより処理され
る。理想的には、各ビデオ信号線は、ＮＴＳＣシステム
の場合は６３．５５マイクロ秒の持続時間を有し、ある
いはＰＡＬシステムの場合は６４マイクロ秒の持続時間
を有する。このため、図６Ａにおける中心において、Ｐ
ＡＬシステムの場合、６４マイクロ秒の公称線路こう長
が示される。公称線路こう長より短い線路こう長、ここ
では６０．８マイクロ秒が図６Ａの左方に示され、公称
線路こう長より長い線路こう長、ここでは６７．２マイ
クロ秒が図６Ａの右方に示される。

【００１７】ＡＤＣ１２は、クロックあるいは図６Ｂに
示されるサンプリング信号（Ｂ）が固定レート、ここで
は図示の如く１３．５ＭＨzのレートで送られ、従来の
オーバーサンプリング手法が用いられ、従って２７ＭＨ
zのサンプリングが用いられることが理解されよう。Ａ
ＤＣ１２により生成されるディジタル化サンプル（Ｃ）
は、図６Ｃに示される。線１４における入力ビデオ信号
（Ａ）、あるいはまたＡＤＣ１２の出力に生成されるデ
ィジタル化サンプル（Ｃ）は、図示のように、ｓｙｎｃ
パルス検出器１６へ送られる。ｓｙｎｃパルス検出器１
６は、ビデオ入力信号から水平（Ｈ）ｓｙｎｃパルスと
垂直（Ｖ）ｓｙｎｃパルスとを抽出する。ｓｙｎｃ検出
器１６は、検出された各水平（Ｈ）ｓｙｎｃパルスに応
答して、図６Ｄに示されたパルス（Ｄ）を線１８に生成
する。線１８におけるパルス（Ｄ）は、図示のように、
線路こう長予測器（ｌｉｎｅｌｅｎｇｔｈｐｒｅｄ
ｉｃｔｏｒ）２０と直接（ダイレクト：ｄｉｒｅｃｔ）
ディジタル・シンセサイザ２２とへ送られる。

【００１８】線路こう長予測器２０は、先行するビデオ
信号線路こう長の履歴に基いて、到来するビデオ信号線
Ｌ_pの持続時間を推定（即ち、予測）する。このため、
通常は、線路こう長は、先に述べたように、ＰＡＬシス
テムに対する図６Ａの中心に示される如くＮＴＳＣサン
プリングに対しては６３．５５マイクロ秒となり、ある
いはＰＡＬシステムに対しては６４マイクロ秒となる。
しかし、線１４におけるビデオ信号のソースはビデオ・
レコーダからである場合、図６Ａの左方と右方に示され
るように、テープ・モータ速度がビデオ信号の線路こう
長における対応する変動を生じる。このため、連続する
ｓｙｎｃパルス間の持続時間は、ＮＴＳＣシステムに対
しては６３．５５マイクロ秒、あるいはＰＡＬシステム
に対しては６４マイクロ秒の公称または標準的線路こう
長から偏移する。線路こう長予測器２０により生じる線
路こう長の推定即ち予測Ｌ_pは、図示のようにリサンプ
ラ２４へ、かつ図示のように直接ディジタル・シンセサ
イザ／線路ロックド・クロック（ＬＬＣ）２２へ送られ
る。またリサンプラ２４へ送られるのは、固定されたサ
ンプリング・レート、ここでは１３．５ＭＨzに応答し
てＡＤＣ１２により生成されるディジタル化サンプル
（Ｃ）と、このようなディジタル化サンプルがデコーダ
１３により復号された後に図示のように前記ＡＤＣに固
定レート、ここでは１３．５ＭＨzでＹ′、Ｕ′および
Ｖ′へ送られるサンプリング信号とである。リサンプラ
２４は、固定数Ｎのディジタル化サンプル（Ｅ）、図６
Ｅを各ビデオ線ごとにその出力（即ち、線２６）に生成
する。ＮＴＳＣシステムにおいてはＮ＝８５８のディジ
タル化サンプルであり、ＰＡＬシステムにおいてはＮ＝
８６４のディジタル化サンプルである。リサンプラによ
り生成されるこれらのディジタル化サンプルは、これも
またＡＤＣ１２へ送られる固定クロック信号、即ち、１
３．５ＭＨzのサンプリング・レートに応答して生成さ
れる。リサンプラ２４は、Ｎｇｏの前掲の論文に述べた
ように、ＡＤＣ１２により生成されるディジタル・サン
プル間に内挿／デシメーションを生じるための多重タッ
プ・ディジタル・フィルタである。例えば、連続するｓ
ｙｎｃパルス間の推定持続時間Ｌ_pが公称持続時間（即
ち、ＮＴＳＣシステムに対しては６３．５５マイクロ
秒、あるいはＰＡＬシステムに対しては６４マイクロ
秒）であるならば、ＡＤＣ１２により生成されるサンプ
ル間に内挿またはデシメーションのいずれも生じず、そ
の代わり、ＰＡＬシステムに対する図３Ｅの中心に示さ
れるように、ＡＤＣ１２により生成される各サンプルが
リサンプラ２４の出力（即ち、線２６）に現れる。しか
し、線路こう長予測器２０により予測される、即ち推定
される線路こう長Ｌ_pが公称の６４マイクロ秒の持続時
間の代わりに、図６Ｅにおける左方に示される如きＰＡ
Ｌシステムに対して６０．８マイクロ秒であるものとす
れば、ＡＤＣ１２とデコーダ１３とは、８２１サンプ
ル、即ち、全６４マイクロ秒の線路こう長に対して要求
されるより４３サンプル少なく生じるに過ぎないことに
なる。このため、当該事例においては、リサンプラ２４
がＡＤＣ１２とデコーダ１３により送られる８２１サン
プルを処理し、内挿によって８６４サンプルを生じ、こ
の８６４サンプルはＡＤＣ１２の固定された１３．５Ｍ
Ｈzのクロック・レートで線２６に生成される。しか
し、線路こう長予測器２０により予測される線路こう長
Ｌ_pは、公称線路こう長より大きく、例えば、図６Ｅの
右方に示されるように線路こう長Ｌ_pがＰＡＬシステム
に対して６７．２マイクロ秒であるならば、ＡＤＣ１２
とデコーダ１３とは、６７．２マイクロ秒の線路こう長
に９０７サンプルを生じることになる。リサンプラ２４
が各ビデオ・線路の持続時間において固定された１３．
５ＭＨzのレートで８６４サンプルしか生じず、ここで
は６７．２マイクロ秒の線路こう長に対して８６４サン
プルしか生じないので、無効データを含む４３のタイム
・スロットが存在することになる。リサンプラ２４は、
図６Ｆに示される線２８に信号（Ｆ）を生じる。リサン
プラ２４により生成される出力サンプルが無効である時
は常に、即ち、リサンプラ２４のデシメーション・フィ
ルタがサンプルを落とす時は常に、線２８における信号
（Ｆ）は「有効な」信号（即ち、ここでは、１の論理信
号）である。線２８におけるこの有効／無効信号（Ｆ）
は、ここでは以下に図１０において述べる如き移動平均
デシメーション・フィルタにおける「オーバーフロー」
または「アンダーフロー」ビットである。

【００１９】直接ディジタル・シンセサイザ（ＤＤＳ）
／線路ロックド・クロック（ＬＬＣ）２２は、図６Ｄに
示された検出された各水平（Ｈ）ｓｙｎｃパルス（Ｄ）
に応答して、図６Ｈに示された合成された線路ロックド
・クロックＬＬＣ（Ｈ）を線３０に生成する。線３０に
おける合成ＬＬＣの周波数は、路線こう長予測器２０に
より推定される予測線路こう長Ｌ_pにより除された公称
サンプル数Ｎに等しい。このように、線路こう長予測器
２０により予測される線路こう長Ｌ_pがＰＡＬシステム
に対しては６４マイクロ秒である時、が図６Ｈの中心に
おいて、線３０におけるＤＤＳ／ＬＬＣシンセサイザ２
２により生成されるＬＬＣパルスは（８６４／６４）Ｍ
Ｈzの周波数を有する。図６Ｈの左方において、線路こ
う長予測器２０により予測される線路こう長Ｌ_pがＰＡ
Ｌシステムにおける６０．８マイクロ秒であるならば、
ＤＤＳ／ＬＬＣシンセサイザ２２により生成されるＬＬ
Ｃの周波数は（８６４／６０．８）ＭＨzとなる。図６
Ｈの右方において、線路こう長予測器２０により予測さ
れる線路こう長Ｌ_pがＰＡＬシステムにおける６７．２
マイクロ秒であるならば、ＤＤＳ／ＬＬＣシンセサイザ
２２により生成されるＬＬＣの周波数は（８６４／６
７．２）ＭＨzとなる。

【００２０】このため、検出された各ｓｙｎｃパルス
（図４Ｄ）に応答して、ＤＤＳ／ＬＬＣシンセサイザ２
２は、線１４における各入力ビデオ信号に対してその持
続時間と独立的に固定数のクロック・パルスを線３０に
生成する。ＮＴＳＣシステムの場合は、Ｎ＝８５８とな
り、ＰＡＬシステムの場合は、Ｎ＝８６４となる。いず
れ場合も、図６Ｄに示される線３０におけるＮのクロッ
ク・パルス（即ち、合成ライン・ロックド・クロックＬ
ＬＣパルス）が検出された各水平（Ｈ）ｓｙｎｃパルス
（Ｄ）に同期される。

【００２１】ビデオ・デコーダ１０は、バッファ・メモ
リ３２、ここでは先入れ先出し（ＦＩＦＯ）を含む。バ
ッファ・メモリ３２の入力へ送られるのは、線２６にお
けるリサンプラ２４によって生成されるＹ、ＵおよびＶ
ディジタル化サンプル（Ｅ）（図６Ｅ）である。線２６
に生成されるディジタル化サンプルは、固定された１
３．５ＭＨzクロックでのロジック３３におけるＡＮＤ
ゲートにより、あるいは図示の如くＡＤＣ１２およびリ
サンプラ２４へ送られるパルス、およびリサンプラ２４
により生成される図６Ｆに示される論理値１の有効デー
タ・レベル（Ｆ）のサンプリングにより生成される書込
みパルスに応答して、バッファ・メモリに書込まれる
（即ち、このメモリに記憶される。）。先に述べたよう
に、ビデオ信号線が公称長さより大きい場合にのみ、非
有効データ・レベル（ｎｏｎ−ｖａｌｉｄｄａｔａ
ｌｅｖｅｌ）（即ち、論理値０）の信号が生成される。
このように、再び図６Ｆの右方において、６７．２マイ
クロ秒の線路こう長の間９０７のサンプルがＡＤＣ１２
およびデコーダ１３により生成されるので、非有効信号
がリサンプラ２４によって生成される。４３（９０７−
８６４＝４３）のサンプルがＦＩＦＯバッファ・メモリ
３２に記憶されることを阻止するため、これら４３の非
有効信号が生成される。

【００２２】ＡＮＤ論理ゲート３３により生成される出
力パルス（Ｇ）が、図６Ｇに示される。このような出力
パルス（Ｇ）が、ＦＩＦＯバッファ・メモリ３２の書込
み可能（ＷＲ）へ送られる。このように、Ｎのリサンプ
ル・サンプル（Ｅ）が、ＡＮＤゲート３３により生成さ
れるパルス（Ｇ）図６Ｇに応答して、ＦＩＦＯバッファ
・メモリ３２に記憶される（即ち、書込まれる）。しか
し、バッファ・メモリ３２に記憶されるディジタル化サ
ンプルは、ＤＤＳ／ＬＬＣシンセサイザ２２により線３
０に生成される図６Ｈに示されるＮのクロック・パルス
（Ｈ）に応答してバッファ・メモリ３２から読出され、
このようなＮのパルスは、先に述べたように、検出され
た各ｓｙｎｃパルス（図６Ｄ）に同期される。このよう
に、検出される各ｓｙｎｃパルスごとにリサンプラ２４
により生成されるＮのディジタル化サンプル（Ｅ）図６
Ｅは、線路こう長と共に規則的な間隔で線３５図７Ｉに
一連のＮのサンプル（Ｉ）としてバッファ・メモリ３２
の出力３４に生成されることになる。即ち、線３０にお
いてＤＤＳ／ＬＬＣシンセサイザ２２により生成される
Ｎの出力パルスは、ＦＩＦＯバッファ・メモリ３２の読
出し（ＲＤ）のためのライン・ロックド・クロック（ｌ
ｉｎｅ−ｌｏｃｋｅｄｃｌｏｃｋ：ＬＬＣ）を生成す
る。このように、ＮＴＳＣシステムの場合は、８５８の
ディジタル化サンプルがバッファ・メモリから読出され
て出力に現れ、検出されたｓｙｎｃパルスに同期される
バスの持続時間とは独立的な線路こう長に沿って規則的
に隔てられる。同様に、ＰＡＬシステム８６４の場合
は、ディジタル化サンプルはバッファ・メモリから読出
されて出力に現れ、検出されたｓｙｎｃパルスに同期さ
れたバスの持続時間とは独立的な線路こう長に沿って規
則的に隔てられる。

【００２３】このため、図３に示されたシステムにおけ
るオーバーフローが、検出されたｓｙｎｃパルスに同期
されるＦＩＦＯバッファ・メモリ３２に対する読出しク
ロックを用いることにより避けられる。即ち、ＡＤＣ１
２およびデコーダ１３により生成されるサンプルがリサ
ンプラ２４により再サンプルされた後に、合成ＬＬＣパ
ルスがバッファ・メモリ３２に対して線３０に生成され
る。このような構成により、入力ビデオ信号がタイミン
グの変動を生じる場合でも、ＡＤＣ１２が固定サンプリ
ング・レート、ここでは１３．５ＭＨzで動作し、ビデ
オ・デコーダ１０およびリサンプラもまた固定サンプリ
ング・レート、ここでは１３．５ＭＨzで動作し、これ
によりフィルタ応答の正確な規定を有する強固なシステ
ムを可能にする。

【００２４】ＤＤＳ／ＬＬＣシンセサイザ２２およびＦ
ＩＦＯバッファ・メモリ３２が、線３０におけるライン
・ロックド・クロック（ＬＬＣ）およびＦＩＦＯバッフ
ァ・メモリ３２（図３Ｉ）により生成される出力サンプ
ルのタイミングを入力ビデオ信号と同期して変動させる
ことを可能にする（即ち、出力サンプルの可変タイミン
グを内部の固定クロック、即ち、固定されたここではＡ
ＤＣ１２、デコーダ１３およびリサンプラ２４へ送られ
る１３．５ＭＨzのクロック信号から遮断する）ことが
判る。このため、図３に示されるシステム１０は、図１
に関して先に述べたが著しく優れた精度と解像度と信号
／雑音比を持つデコーダ／エンコーダ例を置換すること
ができる。

【００２５】次に図７において、リサンプラ２４が示さ
れる。線路こう長予測器２０からの予期される線路こう
長Ｌ_pが、線路パラメータ計算器８０へ送られる。ま
た、この計算器８０へ送られるのは、公称線路こう長Ｌ
_NOMINAL，即ちＰＡＬシステムに対する路線あたり８６
４サンプルである。この線路パラメータ計算器８０の出
力は、加算器８１へ送られる。この加算器８１の出力
は、アキュムレータ８２へ送られる。アキュムレータ８
２もまた、加算器８１へ送られる。アキュムレータ８２
は、１３．５ＭＨzのクロック・パルスによって供給さ
れる。このように、係数加算器即ち増分器８３が設けら
れる。アキュムレータ８２の出力は係数索引テーブル８
４へ送られ、その出力がディジタル・フィルタ８６に対
する加重係数を提供し、このディジタル・フィルタ８６
は図５に関して述べたように、デコーダ１３からサンプ
ルを送られる。加算器８１の出力もまた、オーバーフロ
ー／アンダーフロー計算器８８へ送られて、線９４にア
ンダーフロー状況あるいは線９２にオーバーフロー状況
の表示を生じる。線９２、９４における信号は、線２８
における有効／無効信号を生じる出力可能化計算器９０
へ送られる。

【００２６】更に、図５に示されたシステム１０は、ユ
ーザにより要求されるならば、図２に示されるシステム
を複写することができる。この場合、ＤＤＳ／ＬＬＣシ
ンセサイザ２２はスイッチ・オフされ、ＦＩＦＯバッフ
ァ・メモリ３２はバイパスされる。このような「バイパ
ス」モードで動作するならば、ＦＩＦＯバッファ・メモ
リ３２の可用性と図６Ｆの有効／無効信号（Ｆ）のゆえ
に、ユーザ・インターフェースはより簡単に作られる。
特に図７によれば、デコーダ１０′は、同じ番号を持つ
図５のデコーダ１０と同様な要素で示される。デコーダ
１０′は、１対のスイッチ５２、５４を含む。リサンプ
ラ２４のＹ、Ｕ、Ｖ出力および論理ゲート３３により生
成される有効信号（Ｇ）は、スイッチ５２の１組の入力
へ送られる。スイッチ５２は、２組の出力、Ｏ₁とＯ₂を
有する。スイッチ５２への入力は、モード・コントロー
ラ５０により生成される制御信号Ｍに従って２組の出力
Ｏ₁、Ｏ₂の一方（即ち、出力Ｏ₁か出力Ｏ₂のいずれか）
に選択的に接続される。出力の組Ｏ₂は、図示の如くＦ
ＩＦＯバッファ・メモリ３２へ送られる。スイッチ５４
は、図示の如く、ＤＤＳ／ＬＬＣシンセサイザ２２の出
力により送られる入力を有する。スイッチ５４は、図示
の如く、２つの出力５４₁と５４₂を有する。スイッチ５
４に対する入力は、モード・コントローラ５０により生
成される制御信号Ｍに従って出力５４₁または５４₂のい
ずれかに選択的に接続される。

【００２７】デコーダ１０′は、２つのモードの一方で
動作するようになっている。このようなモードの最初の
１つでは、モード制御信号Ｍが、スイッチ５２に対する
入力を出力の組Ｏ₂に接続し、かつスイッチ５４の出力
を出力５４₁に接続するように動作する。このような第
１のモードにおいては、デコーダは先に述べたように、
デコーダ１０（図５）に関して動作する。前記２つのモ
ードの他方（即ち、第２の）モードでは、モード制御信
号Ｍはスイッチ５２に対する入力を出力Ｏ₁の組に接続
し、かつスイッチ５４の出力を出力５４₂に接続するよ
うに動作する。このようなモードでは、リサンプラ２４
および論理ゲート３３の出力がデコーダ１０′から直接
接続され、即ち、ＦＩＦＯバッファ・メモリ３２がバイ
パスされる（出力５４₂に対して外部接続（ＮＣ）はな
い）。このように、この第２のモードでは、出力は図３
の変更可能な出力タイミングなしいデコーダ１０′によ
り提供され、デコーダ１０′はこの第２のモードでは完
全に同期したインターフェースを提供する。

【００２８】別の動作モードにおいては、線３０におけ
るパルスとしてこれにより合成されるＤＤＳ／ＬＬＣシ
ンセサイザ２２に対する所望の周波数の入力が、ユーザ
によって線路こう長予測器２０から切換えることができ
る。特に、図９において、デコーダ１０′′′が同じ参
照番号を持つ図５のデコーダ１０と同様な要素により示
される。デコーダ１０′′′は、モード・コントローラ
５０″とスイッチ５４″とを含む。ここで、線路こう長
予測器２０により生成される予期される線路こう長Ｌ_p
が、モード・コントローラ５０′′′により選択される
２つのモードの１つでＤＤＳ／ＬＬＣシンセサイザ２２
へ送られる。特に、スイッチ５４″は２つの入力を持
ち、１つの入力は線路こう長予測器２０からであり、他
方は、デコーダ１０′′′に対して外部のソースＤＤＳ
周波数からか、あるいはデコーダ１０′′′に含まれる
プログラム可能レジスタ５５からの如き独立的なソース
からのものである。このため、第１のモードにおいて
は、ＤＤＳ／ＬＬＣシンセサイザ２２は、図５に関して
先に述べたように、ＬＬＣＣＬＫＯｕｔパルスを生
じ、第２のモードにおいては、ＤＤＳ／ＬＬＣシンセサ
イザが独立的ソースからの周波数を持つクロック・パル
スを生じる。いずれのモードでも、ＤＤＳ／ＬＬＣシン
セサイザは、図５に関して述べたように、ｓｙｎｃパル
ス検出器１６により始動される。更に、遅延しない水平
ｓｙｎｃパルス（Ｈ′）もまたデコーダ１０′′′から
の出力として得られることが判る。リサンプラ２４の内
挿／デシメーション制御が提供されることも更に判る。

【００２９】このように、デコーダ１０′′′を用い
て、余分な制御ロジックまたはフレーム・バッファを含
まない画像スケーリングおよび出力の如きモードが提供
される。例えば、小さなビデオ表示ウインドウがコンピ
ュータ・スクリーンの一隅に要求されるならば、ウイン
ドウのサイズが一般にマウスを用いてウインドウの一隅
をドラッグすることによってセットされるので、ウイン
ドウ・サイズは任意の値、例えば１７３×１１９で終了
することができる。この場合、ユーザは、リサンプラ２
４が７２０のアクティブなビデオ・サンプルをフィルタ
してデシメートするように、スケーリング制御を０．２
４にセットすることができる（１３．５ＭＨzでサンプ
ルされ（１３．５×０．２４）、コンピュータの表示ス
クリーンおよびその制御ロジック（図示せず）へ送られ
るべき１７３の水平ピクセルを正確にクロック・アウト
するようにＦＩＦＯバッファ・メモリ３２がこのような
正確なレートで読出すことができる。

【００３０】次に図８において、デコーダ１０′は、同
じ参照番号を持つ図５のデコーダ１０と同様な要素によ
り示される。デコーダ１０″は、モード・コントローラ
５０′とスイッチ５４′とを含む。このデコーダ１０″
は、デコーダ１０″により送られＹ、Ｕ、Ｖ信号を赤
（Ｒ）、緑（Ｇ）および青（Ｂ）に変換するための信号
プロセッサ６２と、ＦＩＦＯバッファ・メモリ３２によ
り生成される「空」、「半分空」および「全／オーバー
フロー」信号ならびにかかる検出器１６により生成され
る水平（Ｈ）および垂直（Ｖ）ｓｙｎｃパルスが送られ
る制御ロジック６４とを含むビデオ信号プロセッサ６０
に接続される。このビデオ信号プロセッサ６０は、ここ
ではＮＴＳＣカラー規格周波数３．５７９５ＭＨzの４
倍であるので一般に用いられるレートである１４．３１
８ＭＨzの固定レートでクロック６６からクロック信号
が送られる。制御ロジック６４は、クロック・パルスＲ
ＤＣＬＫを生成し、このようなクロック・パルスがスイ
ッチ５４′の１つの入力へ送られる。スイッチ５４′に
対する第２の入力は、ＤＤＳ／ＬＬＣシンセサイザ２２
の出力である。スイッチ５４′に対する２つの入力の１
つは、ＦＩＦＯバッファ・メモリ３２の読出し入力に接
続されて、モード・コントローラ５０′に従って選択的
にＦＩＦＯバッファ・メモリ３２に対する読出しクロッ
ク・パルスを提供する。

【００３１】このように、デコーダ１０″の場合は、モ
ード・コントローラ５０′により選択された１つのモー
ドにおいて、図５に関して先に述べたように、読出しク
ロック・パルスがＤＤＳ／ＬＬＣシンセサイザ２２によ
り供給される。モード・コントローラ５０′により選択
される別のモードにおいては、ＤＤＳ／ＬＬＣシンセサ
イザ２２が生じたＬＬＣクロック・パルスがＦＩＦＯ読
出しクロック・パルス入力（ＲＤ）から遮断され、その
代わり、ＦＩＦＯバッファ・メモリ３２が読出した制御
が、ここでは先に述べたように制御ロジック６４に接続
される外部ピンＲＤＣＬＫから得られる。図５に示され
るように、ＦＩＦＯバッファ・メモリ３２はロジック３
３のゆえに唯一つの有効データで書込まれる。ユーザ、
ここではビデオ信号プロセッサ６０が、外部ピンＲＤＣ
ＬＫにおけるクロック・パルス、ここでは例えばクロッ
ク６６を用いてＦＩＦＯバッファ・メモリ３２に記憶さ
れたデータ・インを読出すことができる。この読出し動
作を助けるため、デコーダ１０″がＦＩＦＯバッファ・
メモリ３２からの種々の制御信号（即ち、「空」、「半
分空」、「全／オーバーフロー」）を提供する。図示し
た事例において、ユーザが１４．３１８ＭＨzのクロッ
ク６６から動作するビデオ信号プロセッサ６４を有する
が、ＣＣＩＲ６０１の国際規格である１３．５ＭＨzで
ディジタル化する必要がある。これは、ＦＩＦＯバッフ
ァ・メモリ３２を１３．５ＭＨzの書込みレートで「全
（ｆｕｌｌ）」の「半分空（Ｈａｌｆ−Ｆｕｌｌ）」に
達させた後、このＦＩＦＯバッファ・メモリをより早い
１４．３１８ＭＨzのレートで読出すことにより、デコ
ーダ１０″を用いて容易に行うことができる。更に、ユ
ーザ、ここではビデオ信号プロセッサ６０が、水平同期
信号を監視し、次に１４．３１ＭＨzクロックを生成す
るようにＤＤＳ／ＬＬＣシンセサイザ２２をプログラム
して、ＦＩＦＯバッファ・メモリ３２を１４．３１ＭＨ
zのレートで読出すことができる。このように、当該デ
コーダは、異なるモードで動作するようにされ、このモ
ードの１つでは、バッファ・メモリに記憶されたサンプ
ルがこのバッファからｓｙｎｃパルスに同期されたレー
トで検索され、このモードの別のモードでは、サンプル
がバッファ・メモリからサンプルの記憶レートと異なる
レートで検索され、この異なるレートは固定レートか、
あるいは連続するｓｙｎｃパルス間の持続時間と共に変
更可能なレートである。

【００３２】他の実施の形態は特許請求の範囲に含まれ
る。例えば、ユーザ、ここでは図５におけるビデオ信号
プロセッサ６０が、水平同期信号を監視し、１４．３１
ＭＨzクロックを生成するように図６のプログラム可能
レジスタ５５を介してＤＤＳ／ＬＬＣシンセサイザ２２
をプログラムして、ＦＩＦＯバッファ・メモリ３２を１
３．５ＭＨzのレートで読出すことができる。

【図面の簡単な説明】

【図１】図１は、従来技術によるビデオ・デコーダのブ
ロック図である。

【図２】図２は、図２Ａから図２Ｆで構成され、図２Ａ
ないし図２Ｆは、１つがＰＡＬシステムにおける公称線
路こう長である、３つの異なる線路こう長を持つビデオ
信号の場合、図１のビデオ・デコーダで生成される種々
の信号のタイミング履歴を示す図である。

【図３】図３は、従来技術による別のビデオ・デコーダ
を示すブロック図である。

【図４】図４は、図４Ａから図４Ｅで構成され、図４Ａ
ないし図４Ｅは、１つがＰＡＬシステムにおける公称線
路こう長である、３つの異なる線路こう長を持つビデオ
信号の場合、図３のビデオ・デコーダで生成される種々
の信号のタイミング履歴を示す図である。

【図５】図５は、本発明によるビデオ・デコーダを示す
ブロック図である。

【図６】図６は、図６Ａないし図６Ｉで構成され、図６
Ａないし図６Ｉは、１つがＰＡＬシステムＰＡＬシステ
ムにおける公称線路こう長である、３つの異なる線路こ
う長を持つビデオ信号の場合、図５のビデオ・デコーダ
で生成される種々の信号のタイミング履歴を示す図であ
る。

【図７】図７は、本発明の代替的な実施形態によるビデ
オ・デコーダを示すブロック図である。

【図８】図８は、本発明の別の代替的な実施形態による
ビデオ・デコーダを示すブロック図である。

【図９】図９は、本発明の更に別の代替的な実施形態に
よるビデオ・デコーダを示すブロック図である。

【図１０】図１０は、図５のデコーダにおいて使用され
るリサンプラを示すブロック図である。

【符号の説明】

１０ビデオ・デコーダ１２アナログ／ディジタル・コンバータ（ＡＤＣ）１３デコーダ１４線１６ｓｙｎｃパルス検出器２０線路こう長予測器２２直接ディジタル・シンセサイザ／ライン・ロック
ド・クロック（ＬＬＣ）２４リサンプラ２６線３０線３２ＦＩＦＯバッファ・メモリ３３ＡＮＤ論理ゲート５０モード・コントローラ５２スイッチ５４スイッチ５５プログラム可能レジスタ６０ビデオ信号プロセッサ６２信号プロセッサ６４制御ロジック６６クロック８０線路パラメータ計算器８１加算器８２アキュムレータ８４係数索引テーブル８６ディジタル・フィルタ８８オーバーフロー／アンダーフロー計算器９０出力可能化計算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者ブライアン・ピー・マーレーアイルランド国ダブリン，クレアモント・パーク，クレアモント・ハウス３ (72)発明者クリスティアーン・ベームドイツ連邦共和国93073 ノイトラウプリング，アントン−ギュンター−シュトラーセ 29

Claims

【特許請求の範囲】

【請求項１】時間的に変化するタイミング同期パルス
を有するアナログ・ビデオ信号を対応するディジタル信
号に変換するシステムにおいて、タイミング同期パルスを検出する同期パルス検出器と、固定されたサンプリング・レートで動作して、タイミン
グ同期パルスの各々に続くビデオ信号の一部をディジタ
ル化するアナログ／ディジタル・コンバータと、前記ビデオ信号のディジタル化部分から、前記タイミン
グ同期パルスのそれぞれに対する予め定めた固定数のデ
ィジタル化サンプルを生成するリサンプラと、同期パルス検出器から供給を受けて、検出された各同期
パルスに応答して一連の読出しクロック・パルスを生成
する読出しクロック・パルス発生器と、前記リサンプラにより生成される固定数のディジタル化
サンプルを記憶するバッファ・メモリとを備え、前記デ
ィジタル化サンプルが、読出されたクロック・パルスに
応答して、前記バッファから読出されるシステム。
【請求項２】入力ビデオ信号のディジタル化サンプル
を固定されたサンプリング・レートで生成するアナログ
／ディジタル・コンバータと、前記ディジタル化サンプルから、前記ビデオ信号に含ま
れる検出された各同期パルスごとに再サンプルされた固
定数のディジタル化サンプルを生成するリサンプラと、再サンプルされたディジタル化サンプルを記憶し、かつ
該サンプルからかかる再サンプルされたディジタル化サ
ンプルを前記同期パルスと同期したレートで読出すバッ
ファ・メモリとを備えるビデオ・デコーダ。
【請求項３】１つのモードでは、前記バッファ・メモ
リに記憶されたサンプルが同期パルスに同期されたレー
トで検索され、別のモードでは、サンプルがバッファ・
メモリに記憶されるレートと異なるレートでバッファ・
メモリから検索される、異なるモードで動作するように
され、かかる異なるレートは、固定レートか、あるいは
連続する同期パルス間の持続時間と共に変更可能なレー
トかのいずれかである請求項２に記載のビデオ・デコー
ダ。