JPH1069252A - アドレスジェネレータ、表示装置および空間光モジュレータ - Google Patents
アドレスジェネレータ、表示装置および空間光モジュレータInfo
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 表示装置または空間光モジュレータにおいて
可変の解像度の達成が可能である構造を提供すること。 【解決手段】 表示装置または空間光モジュレータのた
めのアドレスジェネレータが第１のシフトレジスタを備
える。該第１のシフトレジスタは、該表示装置または空
間光モジュレータの第１のアドレス電極のそれぞれを制
御するための、継続接続された複数のステージを有し、
該第１のシフトレジスタの該複数のステージはあるモー
ドにおいて選択的に動作し得る第１の再構成可能シフト
レジスタステージを含む。該第１の再構成可能シフトレ
ジスタステージの出力は先行するステージの出力に従
う。
可変の解像度の達成が可能である構造を提供すること。 【解決手段】 表示装置または空間光モジュレータのた
めのアドレスジェネレータが第１のシフトレジスタを備
える。該第１のシフトレジスタは、該表示装置または空
間光モジュレータの第１のアドレス電極のそれぞれを制
御するための、継続接続された複数のステージを有し、
該第１のシフトレジスタの該複数のステージはあるモー
ドにおいて選択的に動作し得る第１の再構成可能シフト
レジスタステージを含む。該第１の再構成可能シフトレ
ジスタステージの出力は先行するステージの出力に従
う。
Description
【０００１】
【発明の属する技術分野】本発明は表示装置または空間
光モジュレータのためのアドレスジェネレータに関す
る。本発明はまた、表示装置および空間光モジュレータ
に関する。
光モジュレータのためのアドレスジェネレータに関す
る。本発明はまた、表示装置および空間光モジュレータ
に関する。
【０００２】
【発明が解決しようとする課題】装置自体には改変を要
しないで、表示装置または空間光モジュレータにおいて
可変の解像度の達成が可能である構成は、提案されてい
ない。
しないで、表示装置または空間光モジュレータにおいて
可変の解像度の達成が可能である構成は、提案されてい
ない。
【０００３】本発明は、このような現状に鑑みてなされ
たものであり、表示装置または空間光モジュレータにお
いて可変の解像度の達成が可能である構造を提供するこ
とを目的とする。
たものであり、表示装置または空間光モジュレータにお
いて可変の解像度の達成が可能である構造を提供するこ
とを目的とする。
【０００４】
【課題を解決するための手段】本発明のアドレスジェネ
レータは、第１のシフトレジスタを備え、表示装置また
は空間光モジュレータのためのアドレスジェネレータで
あり、該第１のシフトレジスタは、該表示装置または空
間光モジュレータの第１のアドレス電極のそれぞれを制
御するための、継続接続された複数のステージを有し、
該第１のシフトレジスタの該複数のステージはあるモー
ドにおいて選択的に動作し得る第１の再構成可能シフト
レジスタステージを含み、該第１の再構成可能シフトレ
ジスタステージの出力は先行するステージの出力に従
い、そのことにより上記目的が達成される。
レータは、第１のシフトレジスタを備え、表示装置また
は空間光モジュレータのためのアドレスジェネレータで
あり、該第１のシフトレジスタは、該表示装置または空
間光モジュレータの第１のアドレス電極のそれぞれを制
御するための、継続接続された複数のステージを有し、
該第１のシフトレジスタの該複数のステージはあるモー
ドにおいて選択的に動作し得る第１の再構成可能シフト
レジスタステージを含み、該第１の再構成可能シフトレ
ジスタステージの出力は先行するステージの出力に従
い、そのことにより上記目的が達成される。
【０００５】ある実施形態では、前記第１のシフトレジ
スタが、アナログシフトレジスタである。
スタが、アナログシフトレジスタである。
【０００６】さらにある実施形態では、前記第１のシフ
トレジスタが、デジタルシフトレジスタである。
トレジスタが、デジタルシフトレジスタである。
【０００７】好ましくは、前記第１のシフトレジスタの
前記複数のステージのそれぞれが、第１の２位相クロッ
クラインの第１の位相に接続された第１のメモリイネー
ブル入力を有する第１のメモリと、該第１の２位相クロ
ックラインの第２の位相に接続された第２のメモリイネ
ーブル入力を有する第２のメモリと、を備え、該第１の
シフトレジスタの前記第１の再構成可能シフトレジスタ
ステージの該第１のメモリイネーブル入力が、該第１の
２位相クロックラインの該第２の位相に選択的に接続可
能である。
前記複数のステージのそれぞれが、第１の２位相クロッ
クラインの第１の位相に接続された第１のメモリイネー
ブル入力を有する第１のメモリと、該第１の２位相クロ
ックラインの第２の位相に接続された第２のメモリイネ
ーブル入力を有する第２のメモリと、を備え、該第１の
シフトレジスタの前記第１の再構成可能シフトレジスタ
ステージの該第１のメモリイネーブル入力が、該第１の
２位相クロックラインの該第２の位相に選択的に接続可
能である。
【０００８】さらに好ましくは、前記第１および第２の
メモリのそれぞれが双安定回路を備えている。
メモリのそれぞれが双安定回路を備えている。
【０００９】さらに好ましくは、前記第１のシフトレジ
スタが第１のステージを含み、該第１のステージに続く
前記第１の再構成可能シフトレジスタステージのそれぞ
れが、スイッチを備えており、該スイッチは、前記第１
のメモリイネーブル入力を前記第１の２位相クロックラ
インの前記第１の位相および第２の位相のいずれかに選
択的に接続させる。
スタが第１のステージを含み、該第１のステージに続く
前記第１の再構成可能シフトレジスタステージのそれぞ
れが、スイッチを備えており、該スイッチは、前記第１
のメモリイネーブル入力を前記第１の２位相クロックラ
インの前記第１の位相および第２の位相のいずれかに選
択的に接続させる。
【００１０】他の実施形態では、第１のさらなるシフト
レジスタを備えており、該第１のさらなるシフトレジス
タは継続接続された複数のステージを有し、該複数のス
テージは、前記第１のシフトレジスタの前記スイッチの
うちのそれぞれを制御する。
レジスタを備えており、該第１のさらなるシフトレジス
タは継続接続された複数のステージを有し、該複数のス
テージは、前記第１のシフトレジスタの前記スイッチの
うちのそれぞれを制御する。
【００１１】さらに他の実施形態では、前記第１のシフ
トレジスタが、継続接続された第１の複数のサブステー
ジを有する第１のサブシフトレジスタと、継続接続され
た第２の複数のサブステージを有する第２のサブシフト
レジスタと、を備え、該第１の複数のサブステージが、
該第２の複数のサブステージにインタレースされてい
る。
トレジスタが、継続接続された第１の複数のサブステー
ジを有する第１のサブシフトレジスタと、継続接続され
た第２の複数のサブステージを有する第２のサブシフト
レジスタと、を備え、該第１の複数のサブステージが、
該第２の複数のサブステージにインタレースされてい
る。
【００１２】好ましくは、第２のシフトレジスタをさら
に備えたアドレスジェネレータであって、該第２のシフ
トレジスタが前記表示装置または空間光モジュレータの
第２のアドレス電極のそれぞれを制御するための、継続
接続された複数のステージを有し、該第２のシフトレジ
スタの該複数のステージが前記あるモードにおいて選択
的に動作し得る第２の再構成可能シフトレジスタを含
む。
に備えたアドレスジェネレータであって、該第２のシフ
トレジスタが前記表示装置または空間光モジュレータの
第２のアドレス電極のそれぞれを制御するための、継続
接続された複数のステージを有し、該第２のシフトレジ
スタの該複数のステージが前記あるモードにおいて選択
的に動作し得る第２の再構成可能シフトレジスタを含
む。
【００１３】さらに他の実施形態では、前記第２のシフ
トレジスタが、アナログシフトレジスタである。
トレジスタが、アナログシフトレジスタである。
【００１４】さらに他の実施形態では、前記第２のシフ
トレジスタが、デジタルシフトレジスタである。
トレジスタが、デジタルシフトレジスタである。
【００１５】さらに他の実施形態では、前記第２のシフ
トレジスタの前記複数のステージのそれぞれが、第２の
２位相クロックラインの第１の位相に接続された第３の
メモリイネーブル入力を有する第３のメモリと、該第２
の２位相クロックラインの第２の位相に接続された第４
のメモリイネーブル入力を有する第４のメモリと、を備
え、該第２のシフトレジスタの前記第２の再構成可能シ
フトレジスタステージの該第３のメモリイネーブル入力
が、該第２の２位相クロックラインの該第２の位相に選
択的に接続可能である。
トレジスタの前記複数のステージのそれぞれが、第２の
２位相クロックラインの第１の位相に接続された第３の
メモリイネーブル入力を有する第３のメモリと、該第２
の２位相クロックラインの第２の位相に接続された第４
のメモリイネーブル入力を有する第４のメモリと、を備
え、該第２のシフトレジスタの前記第２の再構成可能シ
フトレジスタステージの該第３のメモリイネーブル入力
が、該第２の２位相クロックラインの該第２の位相に選
択的に接続可能である。
【００１６】さらに他の実施形態では、前記第３および
第４のメモリのそれぞれが、双安定回路を備えている。
第４のメモリのそれぞれが、双安定回路を備えている。
【００１７】さらに他の実施形態では、前記第２のシフ
トレジスタが第１のステージを含み、該第１のステージ
に続く前記第２の再構成可能シフトレジスタステージの
それぞれが、スイッチを備えており、該スイッチは、前
記第３のメモリイネーブル入力を前記第２の２位相クロ
ックラインの前記第１の位相および第２の位相のいずれ
かに選択的に接続させる。
トレジスタが第１のステージを含み、該第１のステージ
に続く前記第２の再構成可能シフトレジスタステージの
それぞれが、スイッチを備えており、該スイッチは、前
記第３のメモリイネーブル入力を前記第２の２位相クロ
ックラインの前記第１の位相および第２の位相のいずれ
かに選択的に接続させる。
【００１８】さらに他の実施形態では、第２のさらなる
シフトレジスタを備えており、該第２のさらなるシフト
レジスタは継続接続された複数のステージを有し、該複
数のステージは、前記第２のシフトレジスタの前記スイ
ッチのうちのそれぞれを制御する。
シフトレジスタを備えており、該第２のさらなるシフト
レジスタは継続接続された複数のステージを有し、該複
数のステージは、前記第２のシフトレジスタの前記スイ
ッチのうちのそれぞれを制御する。
【００１９】ある実施形態では、上記アドレスジェネレ
ータを備えた、空間光モジュレータである。
ータを備えた、空間光モジュレータである。
【００２０】好ましくは、上記空間光モジュレータがマ
トリックス型である。
トリックス型である。
【００２１】他の実施形態では、上記空間光モジュレー
タがアクティブマトリックス型である。
タがアクティブマトリックス型である。
【００２２】さらに他の実施形態では、上記空間光モジ
ュレータが液晶型である。
ュレータが液晶型である。
【００２３】ある実施形態では、上記アドレスジェネレ
ータを備えた表示装置である。
ータを備えた表示装置である。
【００２４】さらに他の実施形態では、上記表示装置が
マトリックス型である。
マトリックス型である。
【００２５】さらに他の実施形態では、上記表示装置が
アクティブマトリックス型である。
アクティブマトリックス型である。
【００２６】さらに他の実施形態では、上記表示装置が
液晶型である。
液晶型である。
【００２７】本発明の表示装置は、表示デバイスと、観
察者が見ている該表示デバイスの観察領域を決定するた
めのトラッカと、該観察領域に対して第１の空間解像
度、および該表示デバイスの別の領域に対して該第１の
解像度より低い第２の空間解像度で、画像データを生成
する、該トラッカに応答する画像データジェネレータ
と、を備えており、そのことにより上記目的が達成され
る。
察者が見ている該表示デバイスの観察領域を決定するた
めのトラッカと、該観察領域に対して第１の空間解像
度、および該表示デバイスの別の領域に対して該第１の
解像度より低い第２の空間解像度で、画像データを生成
する、該トラッカに応答する画像データジェネレータ
と、を備えており、そのことにより上記目的が達成され
る。
【００２８】ある実施形態では、表示デバイスと、観察
者が見ている該表示デバイスの観察領域を決定するため
のトラッカと、該観察領域に対して第１の空間解像度、
および該表示デバイスの別の領域に対して該第１の解像
度より低い第２の空間解像度で、画像データを生成す
る、該トラッカに応答する画像データジェネレータと、
を備え、該表示デバイスが、上記表示装置を備えている
表示装置である。
者が見ている該表示デバイスの観察領域を決定するため
のトラッカと、該観察領域に対して第１の空間解像度、
および該表示デバイスの別の領域に対して該第１の解像
度より低い第２の空間解像度で、画像データを生成す
る、該トラッカに応答する画像データジェネレータと、
を備え、該表示デバイスが、上記表示装置を備えている
表示装置である。
【００２９】このように、表示装置または空間光モジュ
レータにおいて可変の解像度の達成が可能である構成を
提供することができる。装置の全空間解像度が要求され
ない装置の領域において、装置は低減された解像度で動
作し得る。これにより、各フレームの更新に要するデー
タの量を減少させながら、装置のアドレススピードを増
加させることが可能である。これを達成するために、装
置自体は改変を要しない。特に、アドレスジェネレータ
またはジェネレータは、基本的な装置の改変なく可変の
解像度を達成させる信号を供給する。
レータにおいて可変の解像度の達成が可能である構成を
提供することができる。装置の全空間解像度が要求され
ない装置の領域において、装置は低減された解像度で動
作し得る。これにより、各フレームの更新に要するデー
タの量を減少させながら、装置のアドレススピードを増
加させることが可能である。これを達成するために、装
置自体は改変を要しない。特に、アドレスジェネレータ
またはジェネレータは、基本的な装置の改変なく可変の
解像度を達成させる信号を供給する。
【００３０】
【発明の実施の形態】本発明の実施例を図面を参照しな
がらさらに説明する。図面において、同じ構成要素には
同じ参照番号が付されている。
がらさらに説明する。図面において、同じ構成要素には
同じ参照番号が付されている。
【００３１】図１に示す装置は、空間光モジュレータと
して、あるいは任意の適切なアドレス法および光学すな
わち発光テクノロジーを用いた表示装置として具体化さ
れ得る。しかしながら、説明の便宜上、図１の装置は、
アクティブマトリックス液晶表示装置として説明する。
して、あるいは任意の適切なアドレス法および光学すな
わち発光テクノロジーを用いた表示装置として具体化さ
れ得る。しかしながら、説明の便宜上、図１の装置は、
アクティブマトリックス液晶表示装置として説明する。
【００３２】装置は、絵素（画素）１０11〜１０mnから
なる長方形のマトリックスとして配列されるｎ個の列
（row）Ｒ1〜Ｒnおよびｍ個の行（column）Ｃ1〜Ｃmを
備える。ここで、ｉ番目の行およびｊ番目の列の画素は
１０ijと表される。図示を明確にするために、１６個の
みの画素１０ijを図１に示す。
なる長方形のマトリックスとして配列されるｎ個の列
（row）Ｒ1〜Ｒnおよびｍ個の行（column）Ｃ1〜Ｃmを
備える。ここで、ｉ番目の行およびｊ番目の列の画素は
１０ijと表される。図示を明確にするために、１６個の
みの画素１０ijを図１に示す。
【００３３】表示装置の行は、シフトレジスタ１２に接
続される行電極１１1〜１１mによってアドレスされる。
シフトレジスタ１２は、継続接続されたステージ１３1
〜１３mを備え、直列表示列データを受け取るためのデ
ータ入力１４を有する直列イン/並列アウトシフトレジ
スタを形成する。シフトレジスタステージ１３1〜１３m
のそれぞれは、第１および第２のメモリ装置１５11、１
５12〜１５m1、１５m2を備える。第２のメモリ装置１５
12〜１５m2のそれぞれは、それぞれの行アドレスライン
１１1〜１１mおよび後続のシフトレジスタステージの第
１のメモリ装置の入力に接続される出力部を有する。第
２のメモリ装置１５12〜１５m2は、クロック１８からク
ロック信号φ2を受け取る、２位相クロックラインのう
ちの第２のライン１７に接続されたクロック入力部を有
する。第１のステージ１３1の第１のメモリ装置１５11
は、２位相クロックラインのうちの第１のライン１６に
接続されたクロック入力部を有し、クロック１８からク
ロック信号φ1を受け取る。
続される行電極１１1〜１１mによってアドレスされる。
シフトレジスタ１２は、継続接続されたステージ１３1
〜１３mを備え、直列表示列データを受け取るためのデ
ータ入力１４を有する直列イン/並列アウトシフトレジ
スタを形成する。シフトレジスタステージ１３1〜１３m
のそれぞれは、第１および第２のメモリ装置１５11、１
５12〜１５m1、１５m2を備える。第２のメモリ装置１５
12〜１５m2のそれぞれは、それぞれの行アドレスライン
１１1〜１１mおよび後続のシフトレジスタステージの第
１のメモリ装置の入力に接続される出力部を有する。第
２のメモリ装置１５12〜１５m2は、クロック１８からク
ロック信号φ2を受け取る、２位相クロックラインのう
ちの第２のライン１７に接続されたクロック入力部を有
する。第１のステージ１３1の第１のメモリ装置１５11
は、２位相クロックラインのうちの第１のライン１６に
接続されたクロック入力部を有し、クロック１８からク
ロック信号φ1を受け取る。
【００３４】シフトレジスタ１２の残りのステージ１３
2〜１３mの第１のメモリ装置１５21〜１５m1は、それぞ
れのスイッチング素子１９2〜１９mに接続されている。
各スイッチング素子は、ライン１６および１７にそれぞ
れ接続された第１の入力部および第２の入力部を有す
る。さらに、スイッチング素子１９2〜１９mは、直列イ
ン/並列アウト型のシフトレジスタ２１のそれぞれのス
テージ２０2〜２０mの出力部に接続されたスイッチング
制御入力部を有する。シフトレジスタ２１は、各スイッ
チング素子１９2〜１９mの第１および第２の入力部のう
ちのいずれが、その出力部に接続されるかを決定するた
めの、シリアル形態で構成データを受け取るための入力
部２２を有する。適切な構造（図示せず）が、シフトレ
ジスタ２１に構成データをクロックするために備わって
いる。
2〜１３mの第１のメモリ装置１５21〜１５m1は、それぞ
れのスイッチング素子１９2〜１９mに接続されている。
各スイッチング素子は、ライン１６および１７にそれぞ
れ接続された第１の入力部および第２の入力部を有す
る。さらに、スイッチング素子１９2〜１９mは、直列イ
ン/並列アウト型のシフトレジスタ２１のそれぞれのス
テージ２０2〜２０mの出力部に接続されたスイッチング
制御入力部を有する。シフトレジスタ２１は、各スイッ
チング素子１９2〜１９mの第１および第２の入力部のう
ちのいずれが、その出力部に接続されるかを決定するた
めの、シリアル形態で構成データを受け取るための入力
部２２を有する。適切な構造（図示せず）が、シフトレ
ジスタ２１に構成データをクロックするために備わって
いる。
【００３５】表示装置は、シフトレジスタ２４のそれぞ
れのステージ２３1〜２３nの出力部に接続された列アド
レス電極２２1〜２２nをさらに備える。シフトレジスタ
２４のステージは、第１および第２のメモリ装置２
５11、２５12〜２５n1、２５n2を備える。また、シフト
レジスタ２４は、シフトレジスタ１２と同じ型であり、
異なる点は、第１のメモリ装置２５11の入力部が最終メ
モリ装置２５n2の出力部に接続され、シフトレジスタ２
４が、その中の二値データを絶えず再循環させる「リン
グレジスタ」として動作するということである。電力が
表示装置に与えられると、メモリ装置２５12が「１」に
セットされ、他のすべてのメモリ装置が「０」にリセッ
トされるように、シフトレジスタ２４をプリセットする
ための手段（図示せず）が備えらている。このように、
シフトレジスタ２４は、表示装置の画素１０ijへの表示
データの書き込みを制御するために、列電極２２1〜２
２nに順次ストローブパルスを供給する。
れのステージ２３1〜２３nの出力部に接続された列アド
レス電極２２1〜２２nをさらに備える。シフトレジスタ
２４のステージは、第１および第２のメモリ装置２
５11、２５12〜２５n1、２５n2を備える。また、シフト
レジスタ２４は、シフトレジスタ１２と同じ型であり、
異なる点は、第１のメモリ装置２５11の入力部が最終メ
モリ装置２５n2の出力部に接続され、シフトレジスタ２
４が、その中の二値データを絶えず再循環させる「リン
グレジスタ」として動作するということである。電力が
表示装置に与えられると、メモリ装置２５12が「１」に
セットされ、他のすべてのメモリ装置が「０」にリセッ
トされるように、シフトレジスタ２４をプリセットする
ための手段（図示せず）が備えらている。このように、
シフトレジスタ２４は、表示装置の画素１０ijへの表示
データの書き込みを制御するために、列電極２２1〜２
２nに順次ストローブパルスを供給する。
【００３６】クロック１８は、別の２位相クロックライ
ンであるライン２６および２７にそれぞれ、クロックパ
ルスφ3およびφ4を供給する。この装置は、スイッチン
グ素子２８2〜２８nと、構成データ入力部３１を有する
シフトレジスタ３０のステージ２９2〜２９nと、をさら
に備え、それらはすべて、スイッチング素子１９2〜１
９mと、シフトレジスタ２１と同一であるので、さらに
説明しない。
ンであるライン２６および２７にそれぞれ、クロックパ
ルスφ3およびφ4を供給する。この装置は、スイッチン
グ素子２８2〜２８nと、構成データ入力部３１を有する
シフトレジスタ３０のステージ２９2〜２９nと、をさら
に備え、それらはすべて、スイッチング素子１９2〜１
９mと、シフトレジスタ２１と同一であるので、さらに
説明しない。
【００３７】メモリ装置１５11〜１５m2および２５11〜
２５n2のそれぞれは、図２に示す型の相補ラッチとして
具体化され得る。ラッチは、正常入力Ｉおよび反転入力
Ｉバー、正常出力Ｏおよび反転出力Ｏバーならびにクロ
ック入力φを有する双安定素子またはフリップフロップ
として機能するように配列された複数の相補的な金属酸
化物−シリコン（metal oxide on silicon）電界効果ト
ランジスタを備える。
２５n2のそれぞれは、図２に示す型の相補ラッチとして
具体化され得る。ラッチは、正常入力Ｉおよび反転入力
Ｉバー、正常出力Ｏおよび反転出力Ｏバーならびにクロ
ック入力φを有する双安定素子またはフリップフロップ
として機能するように配列された複数の相補的な金属酸
化物−シリコン（metal oxide on silicon）電界効果ト
ランジスタを備える。
【００３８】スイッチング素子１９2〜１９mおよび２８
2〜２８nはそれぞれ、図３に示すように具体化され得
る。スイッチング素子は、金属酸化物−シリコン（meta
l oxide on silicon）電界効果トランジスタ３２および
３３のソースに接続された入力部３１と、トランジスタ
３３および３２のドレインにそれぞれ接続された第１お
よび第２の出力部３４および３５と、トランジスタ３２
および３３のゲートにそれぞれ接続された相補制御入力
部３６および３７と、を備える。図２および図３に示す
構造は公知の型であるので、さらに説明しない。
2〜２８nはそれぞれ、図３に示すように具体化され得
る。スイッチング素子は、金属酸化物−シリコン（meta
l oxide on silicon）電界効果トランジスタ３２および
３３のソースに接続された入力部３１と、トランジスタ
３３および３２のドレインにそれぞれ接続された第１お
よび第２の出力部３４および３５と、トランジスタ３２
および３３のゲートにそれぞれ接続された相補制御入力
部３６および３７と、を備える。図２および図３に示す
構造は公知の型であるので、さらに説明しない。
【００３９】図４は、２組の２位相クロックパルス
φ1、φ2およびφ3、φ4を示すタイミングダイアグラム
である。クロックパルスφ1およびφ2は、シフトレジス
タ１２の入力部１４に供給される直列表示データと同期
してクロック１８によってライン１６および１７に供給
される。新しい表示データの完全な列がシフトレジスタ
１２に書き込まれると、クロックパルスφ1およびφ2は
中断し、２位相クロックパルスφ3およびφ4がクロック
１８によってライン２６および２７に供給され、シフト
レジスタ２４は、ストローブパルスを画素１０ijの次の
１つの列または複数の列に供給する。表示データの列
は、画素の対応する列に書き込まれ、その列が再度リフ
レッシュされるまで表示される。その後、２位相クロッ
クパルスφ1およびφ2は、次の列の表示データをシフト
レジスタ１２へ入れるようにライン１６および１７に供
給される。このプロセスが引き続き繰り返されることに
より、表示装置は、列ごとに絶え間なくリフレッシュさ
れる。最終列Ｒnがリフレッシュされると、このプロセ
スは、最初の列Ｒ1から繰り返される。
φ1、φ2およびφ3、φ4を示すタイミングダイアグラム
である。クロックパルスφ1およびφ2は、シフトレジス
タ１２の入力部１４に供給される直列表示データと同期
してクロック１８によってライン１６および１７に供給
される。新しい表示データの完全な列がシフトレジスタ
１２に書き込まれると、クロックパルスφ1およびφ2は
中断し、２位相クロックパルスφ3およびφ4がクロック
１８によってライン２６および２７に供給され、シフト
レジスタ２４は、ストローブパルスを画素１０ijの次の
１つの列または複数の列に供給する。表示データの列
は、画素の対応する列に書き込まれ、その列が再度リフ
レッシュされるまで表示される。その後、２位相クロッ
クパルスφ1およびφ2は、次の列の表示データをシフト
レジスタ１２へ入れるようにライン１６および１７に供
給される。このプロセスが引き続き繰り返されることに
より、表示装置は、列ごとに絶え間なくリフレッシュさ
れる。最終列Ｒnがリフレッシュされると、このプロセ
スは、最初の列Ｒ1から繰り返される。
【００４０】図５は、表示装置の全空間解像度を用いる
表示装置の動作を示す。シフトレジスタ１２の動作が示
されているが、シフトレジスタ２４の動作は実質的に同
一である。二値の表示データは、文字Ａ、Ｂ、Ｃ、Ｄ、
Ｅによって表されている。スイッチング素子１９2〜１
９4は、メモリ装置１５21〜１５41のクロック入力部
が、ライン１６に接続され、第１の位相クロックパルス
φ1を受け入れるようにシフトレジスタ２１によって制
御される。
表示装置の動作を示す。シフトレジスタ１２の動作が示
されているが、シフトレジスタ２４の動作は実質的に同
一である。二値の表示データは、文字Ａ、Ｂ、Ｃ、Ｄ、
Ｅによって表されている。スイッチング素子１９2〜１
９4は、メモリ装置１５21〜１５41のクロック入力部
が、ライン１６に接続され、第１の位相クロックパルス
φ1を受け入れるようにシフトレジスタ２１によって制
御される。
【００４１】図５における上の列は、メモリ装置１５22
〜１５42に含まれるデータをそれぞれメモリ装置１５21
〜１５41に含まれるデータに等化させるクロックパルス
φ2の印加を示す。図５の中央の列は、シフト動作を行
うように、メモリ装置１５21〜１５41へのクロックパル
スφ1の印加を示す。これにより、各第２のメモリ装置
のデータが、シフトレジスタの後続のステージの第１の
メモリ装置に書き込まれる。したがって、ステージ１３
1の第２のメモリ装置１５12に含まれるビットＤは、ス
テージ１３2のメモリ装置１５21に書き込まれ、以下、
同様に行われる。
〜１５42に含まれるデータをそれぞれメモリ装置１５21
〜１５41に含まれるデータに等化させるクロックパルス
φ2の印加を示す。図５の中央の列は、シフト動作を行
うように、メモリ装置１５21〜１５41へのクロックパル
スφ1の印加を示す。これにより、各第２のメモリ装置
のデータが、シフトレジスタの後続のステージの第１の
メモリ装置に書き込まれる。したがって、ステージ１３
1の第２のメモリ装置１５12に含まれるビットＤは、ス
テージ１３2のメモリ装置１５21に書き込まれ、以下、
同様に行われる。
【００４２】図５の下の列は、等化機能を行う次のクロ
ックパルスφ2の印加を示す。シフトレジスタの各ステ
ージの第１のメモリ装置のビットは、第２のメモリ装置
にクロックされ、シフトレジスタ１２の１サイクルの動
作を終了する。したがって、シフトレジスタ１２のステ
ージ１３1〜１３mのそれぞれは、リフレッシュされる表
示装置の列の対応する画素を個別に制御するためのビッ
トを含む。
ックパルスφ2の印加を示す。シフトレジスタの各ステ
ージの第１のメモリ装置のビットは、第２のメモリ装置
にクロックされ、シフトレジスタ１２の１サイクルの動
作を終了する。したがって、シフトレジスタ１２のステ
ージ１３1〜１３mのそれぞれは、リフレッシュされる表
示装置の列の対応する画素を個別に制御するためのビッ
トを含む。
【００４３】図６は、図５と似ているが、水平空間解像
度の低減が要求される場合の動作を示す。シフトレジス
タ２１における構成データは、スイッチング素子１９3
が、メモリ装置１５31のクロック入力部をライン１７に
接続させ、クロックパルスφ2を受け取るようになって
いる。したがって、ステージ１３3はスレーブレジスタ
として機能し、ステージ１３2のような他のステージ
は、図５に示すように、マスタレジスタとして機能す
る。
度の低減が要求される場合の動作を示す。シフトレジス
タ２１における構成データは、スイッチング素子１９3
が、メモリ装置１５31のクロック入力部をライン１７に
接続させ、クロックパルスφ2を受け取るようになって
いる。したがって、ステージ１３3はスレーブレジスタ
として機能し、ステージ１３2のような他のステージ
は、図５に示すように、マスタレジスタとして機能す
る。
【００４４】ステージ１３3の動作は、シフト機能を行
わない点において異なる。その代わり、等化動作を行う
ためにクロックパルスφ2が供給されるときはいつで
も、ステージ１３3のメモリ装置１５31および１５32の
両方が、先行のステージ１３2の第２のメモリ装置１５
22の出力でビットを記憶する。したがって、メモリ装置
１５31および１５32を介する伝搬および寄生遅延とは別
に、アドレスライン１１2および１１3は、リフレッシュ
すべき表示装置の列に対して同じアドレスデータを同時
に受け取る。すなわち、リフレッシュされているｊ番目
の列の画素１０2jおよび１０3jは、より大きな水平サイ
ズの単一の画素として、したがって低減された水平解像
度を有する単一の画素として、有効にアドレスされる。
わない点において異なる。その代わり、等化動作を行う
ためにクロックパルスφ2が供給されるときはいつで
も、ステージ１３3のメモリ装置１５31および１５32の
両方が、先行のステージ１３2の第２のメモリ装置１５
22の出力でビットを記憶する。したがって、メモリ装置
１５31および１５32を介する伝搬および寄生遅延とは別
に、アドレスライン１１2および１１3は、リフレッシュ
すべき表示装置の列に対して同じアドレスデータを同時
に受け取る。すなわち、リフレッシュされているｊ番目
の列の画素１０2jおよび１０3jは、より大きな水平サイ
ズの単一の画素として、したがって低減された水平解像
度を有する単一の画素として、有効にアドレスされる。
【００４５】表示列をリフレッシュするために必要な２
位相クロックパルスφ1およびφ2の数は、マスタレジス
タとして作用するシフトレジスタ１２のステージの数と
等しい。したがって、低減された水平解像度での動作が
要求される場合には、各列をリフレッシュするのに必要
とされる時間は減少し、表示装置のリフレッシュ速度が
増加し得る。さらに、水平解像度が少ないと、計算すべ
き画素表示データの量が少なくてすみ、その結果、例え
ば、表示装置を制御するデータプロセッサの負担が軽減
する。
位相クロックパルスφ1およびφ2の数は、マスタレジス
タとして作用するシフトレジスタ１２のステージの数と
等しい。したがって、低減された水平解像度での動作が
要求される場合には、各列をリフレッシュするのに必要
とされる時間は減少し、表示装置のリフレッシュ速度が
増加し得る。さらに、水平解像度が少ないと、計算すべ
き画素表示データの量が少なくてすみ、その結果、例え
ば、表示装置を制御するデータプロセッサの負担が軽減
する。
【００４６】垂直解像度の低減が要求されるとき、シフ
トレジスタ２４は同様に動作し得る。この場合、各スレ
ーブレジスタが、先行するマスタレジスタに記憶された
ビットを繰り返すことにより、表示データの列が、表示
装置の２つの列に実質的に同時に書き込まれる。表示デ
ータのフレームをリフレッシュするのに要する時間は、
マスタレジスタとして機能するシフトレジスタ２４のス
テージの数に比例するので、垂直解像度を低減させる動
作は、表示装置のフレームリフレッシュ速度を増加させ
る。また、上述したように、解像度の低減によって、表
示装置を制御するデータプロセッサによる表示データの
計算の負担が軽減し得る。
トレジスタ２４は同様に動作し得る。この場合、各スレ
ーブレジスタが、先行するマスタレジスタに記憶された
ビットを繰り返すことにより、表示データの列が、表示
装置の２つの列に実質的に同時に書き込まれる。表示デ
ータのフレームをリフレッシュするのに要する時間は、
マスタレジスタとして機能するシフトレジスタ２４のス
テージの数に比例するので、垂直解像度を低減させる動
作は、表示装置のフレームリフレッシュ速度を増加させ
る。また、上述したように、解像度の低減によって、表
示装置を制御するデータプロセッサによる表示データの
計算の負担が軽減し得る。
【００４７】このように、異なる領域が異なる有効空間
解像度を有するように表示装置を動作させることが可能
である。画素は、同じ表示データを受け取り、低解像度
の単一画素であるかのようにアドレスされる「長方形」
のグループに有効に区分され得る。これは、従来のアク
ティブマトリックス画素アドレス回路におけるいかなる
変化も要することなく達成される。なぜなら、解像度
は、アドレスジェネレータ回路の動作によって規定され
るからである。
解像度を有するように表示装置を動作させることが可能
である。画素は、同じ表示データを受け取り、低解像度
の単一画素であるかのようにアドレスされる「長方形」
のグループに有効に区分され得る。これは、従来のアク
ティブマトリックス画素アドレス回路におけるいかなる
変化も要することなく達成される。なぜなら、解像度
は、アドレスジェネレータ回路の動作によって規定され
るからである。
【００４８】図７は、解像度が異なる複数の領域を提供
する表示装置の動作を示す。シフトレジスタ１２および
２４のステージが、４０で示されるような、マスタレジ
スタとして機能するステージを表している空白の正方形
として、および、４１で示されるような、スレーブレジ
スタとして機能する陰影のある正方形として、模式的に
示されている。画素１０は、明るい画素に対応する空白
の正方形および暗い画素に対応する陰影のある正方形と
して表されている。４２に例示されたデータパスは、各
２位相クロックパルス毎のシフトレジスタを介するデー
タの伝搬を示す。したがって、スレーブレジスタに先行
するマスタレジスタからのデータは、スレーブレジスタ
および後続のマスタレジスタに実質的に同時にクロック
される。図示されていないが、連続する数ステージは、
スレーブレジスタとして動作し得、先行のマスタレジス
タからのデータが、すべてのスレーブレジスタおよび後
続のマスタレジスタに実質的に同時にクロックされる。
する表示装置の動作を示す。シフトレジスタ１２および
２４のステージが、４０で示されるような、マスタレジ
スタとして機能するステージを表している空白の正方形
として、および、４１で示されるような、スレーブレジ
スタとして機能する陰影のある正方形として、模式的に
示されている。画素１０は、明るい画素に対応する空白
の正方形および暗い画素に対応する陰影のある正方形と
して表されている。４２に例示されたデータパスは、各
２位相クロックパルス毎のシフトレジスタを介するデー
タの伝搬を示す。したがって、スレーブレジスタに先行
するマスタレジスタからのデータは、スレーブレジスタ
および後続のマスタレジスタに実質的に同時にクロック
される。図示されていないが、連続する数ステージは、
スレーブレジスタとして動作し得、先行のマスタレジス
タからのデータが、すべてのスレーブレジスタおよび後
続のマスタレジスタに実質的に同時にクロックされる。
【００４９】個々の画素の全空間解像度に対応する、高
解像度で画像を表示する画素が４３で示され、シフトレ
ジスタ１２および２４のマスタレジスタによってのみア
ドレスされる領域に位置している。４４のような低解像
度領域は、シフトレジスタ１２およびシフトレジスタ２
４のそれぞれにおける１つのマスタレジスタと１つ以上
の後続のスレーブレジスタとによってアドレスされる画
素によって提供される。４４で示される領域において、
シフトレジスタ１２および２４のそれぞれのマスタレジ
スタの次に単一のスレーブレジスタが続くので、有効な
画素は、垂直および水平方向の両方において、実際の表
示画素の半分の解像度を有する。
解像度で画像を表示する画素が４３で示され、シフトレ
ジスタ１２および２４のマスタレジスタによってのみア
ドレスされる領域に位置している。４４のような低解像
度領域は、シフトレジスタ１２およびシフトレジスタ２
４のそれぞれにおける１つのマスタレジスタと１つ以上
の後続のスレーブレジスタとによってアドレスされる画
素によって提供される。４４で示される領域において、
シフトレジスタ１２および２４のそれぞれのマスタレジ
スタの次に単一のスレーブレジスタが続くので、有効な
画素は、垂直および水平方向の両方において、実際の表
示画素の半分の解像度を有する。
【００５０】中間解像度領域は４５で示される。この領
域の画素はシフトレジスタ１２の複数のマスタレジス
タ、ならびにシフトレジスタ２４の１つのマスタレジス
タおよび少なくとも１つのスレーブレジスタによってア
ドレスされる。したがって、水平解像度は、表示画素の
水平解像度と等しいが、垂直解像度は、表示画素の垂直
解像度の半分に等しい。
域の画素はシフトレジスタ１２の複数のマスタレジス
タ、ならびにシフトレジスタ２４の１つのマスタレジス
タおよび少なくとも１つのスレーブレジスタによってア
ドレスされる。したがって、水平解像度は、表示画素の
水平解像度と等しいが、垂直解像度は、表示画素の垂直
解像度の半分に等しい。
【００５１】低減解像度動作の間、画素が隣接する行お
よび/または列によってアドレスされることにより、単
一画素として有効に動作する長方形のグループを形成す
る。低減解像度動作は、シフトレジスタ２１および３０
の二値のデータのパターンによって制御される。したが
って、表示解像度は、シフトレジスタ２１および３０に
保持されるデータを変化させることによって再構成され
得る。これは、新しい構成データを直列に入力すること
によって達成される。シフトレジスタ２１は、水平解像
度を再構成するために（ｍ−１）ビットのデータを要
し、シフトレジスタ３０は、垂直解像度を再構成するた
めに（ｎ−１）ビットを要する。
よび/または列によってアドレスされることにより、単
一画素として有効に動作する長方形のグループを形成す
る。低減解像度動作は、シフトレジスタ２１および３０
の二値のデータのパターンによって制御される。したが
って、表示解像度は、シフトレジスタ２１および３０に
保持されるデータを変化させることによって再構成され
得る。これは、新しい構成データを直列に入力すること
によって達成される。シフトレジスタ２１は、水平解像
度を再構成するために（ｍ−１）ビットのデータを要
し、シフトレジスタ３０は、垂直解像度を再構成するた
めに（ｎ−１）ビットを要する。
【００５２】高解像度を必要とするのが、ある特定のエ
リア（例えば、コンピュータ画面のカーソルの近く）で
あって、表示装置の大部分ではない場合、大画面の表示
装置が、提案されたアドレススキームを用いることでビ
デオレートで作動し得る。これは、表示装置の任意の部
分内で高解像度をアクセスすることは、画素が小さなサ
イズであるべきことを意味し、装置内に多数の画素を必
要とするからである。表示装置を動作させるために、従
来、Ｎ×Ｍ個の画素（Ｎ列、Ｍ行）、τ1の行更新時
間、およびτ2の列更新時間を有する表示装置におい
て、１フレーム当たりの工程は、Ｎ｛Ｍτ1＋τ2｝の時
間を要する。もし、画素列のうちのｘのフラクション、
および画素行のうちのｙのフラクションのみが最も高い
解像度を要求し、残りがその解像度の１/ｚの平均であ
るなら、（Ｐτ1＋τ2）Ｑ＋τ3のフレーム時間が必要
であるにすぎない。なお、ここで、Ｐ＝Ｍｘ＋Ｍ（１−
ｘ）/ｚ、Ｑ＝ Ｎｙ＋Ｎ（１−ｙ）/ｚ、τ3は、およそ
（Ｍ＋Ｎ）τ1であり得る再構成時間である。これらの
式は、ｚが、τ1またはτ2の有効値を増加させるほど大
きすぎないとき有効である。ほとんどの実用的な目的の
ためには、Ｐ＜ＮおよびＱ＜Ｍである。一例として、ｚ
＝１０およびｙ＝ｘ＝０.１であるとき、フレーム期間
０.１９Ｎ｛０.１９Ｍτ1＋τ2｝＋（Ｍ＋Ｎ）τ1を要
し、これにより、Ｍ〜Ｎ〜５００では、フレーム速度
は、τ1とτ2との相対的サイズによって（パネルサイズ
によって）〜５または〜２５だけフレーム速度が増加し
得る。このため、大画面の表示装置が、ビデオレートで
動作可能になるが、従来のアドレス方法を用いれば、同
程度の性能の表示装置に対して、使用不可能な２Ｈｚフ
レーム更新となり得る。
リア（例えば、コンピュータ画面のカーソルの近く）で
あって、表示装置の大部分ではない場合、大画面の表示
装置が、提案されたアドレススキームを用いることでビ
デオレートで作動し得る。これは、表示装置の任意の部
分内で高解像度をアクセスすることは、画素が小さなサ
イズであるべきことを意味し、装置内に多数の画素を必
要とするからである。表示装置を動作させるために、従
来、Ｎ×Ｍ個の画素（Ｎ列、Ｍ行）、τ1の行更新時
間、およびτ2の列更新時間を有する表示装置におい
て、１フレーム当たりの工程は、Ｎ｛Ｍτ1＋τ2｝の時
間を要する。もし、画素列のうちのｘのフラクション、
および画素行のうちのｙのフラクションのみが最も高い
解像度を要求し、残りがその解像度の１/ｚの平均であ
るなら、（Ｐτ1＋τ2）Ｑ＋τ3のフレーム時間が必要
であるにすぎない。なお、ここで、Ｐ＝Ｍｘ＋Ｍ（１−
ｘ）/ｚ、Ｑ＝ Ｎｙ＋Ｎ（１−ｙ）/ｚ、τ3は、およそ
（Ｍ＋Ｎ）τ1であり得る再構成時間である。これらの
式は、ｚが、τ1またはτ2の有効値を増加させるほど大
きすぎないとき有効である。ほとんどの実用的な目的の
ためには、Ｐ＜ＮおよびＱ＜Ｍである。一例として、ｚ
＝１０およびｙ＝ｘ＝０.１であるとき、フレーム期間
０.１９Ｎ｛０.１９Ｍτ1＋τ2｝＋（Ｍ＋Ｎ）τ1を要
し、これにより、Ｍ〜Ｎ〜５００では、フレーム速度
は、τ1とτ2との相対的サイズによって（パネルサイズ
によって）〜５または〜２５だけフレーム速度が増加し
得る。このため、大画面の表示装置が、ビデオレートで
動作可能になるが、従来のアドレス方法を用いれば、同
程度の性能の表示装置に対して、使用不可能な２Ｈｚフ
レーム更新となり得る。
【００５３】アドレス時間および計算の節約はまた、フ
レームの１部分のみが、ある行レジスタ構成で書き込ま
れ、残りの部分が別の構成で書き込まれても、行われ得
る。例えば、もし、フレームが、それぞれライン更新時
間をＰτ1＋τ2に有効に削減する行構成を有するＩ組の
列に分裂し得、１部分当たりの列の有効数＝Ｑ/Ｉであ
れば、フレーム時間は、（ Ｐτ1＋τ2）Ｑ＋Ｉ（Ｍ＋
Ｎ）τ1によって与えられる。Ｉが小さな値であれば、
これは、上記の場合に匹敵する時間節約となり、さらに
フレーム列の関数として行の解像度を変えるという利点
を有する。
レームの１部分のみが、ある行レジスタ構成で書き込ま
れ、残りの部分が別の構成で書き込まれても、行われ得
る。例えば、もし、フレームが、それぞれライン更新時
間をＰτ1＋τ2に有効に削減する行構成を有するＩ組の
列に分裂し得、１部分当たりの列の有効数＝Ｑ/Ｉであ
れば、フレーム時間は、（ Ｐτ1＋τ2）Ｑ＋Ｉ（Ｍ＋
Ｎ）τ1によって与えられる。Ｉが小さな値であれば、
これは、上記の場合に匹敵する時間節約となり、さらに
フレーム列の関数として行の解像度を変えるという利点
を有する。
【００５４】このアドレススキームの他の応用におい
て、列データは、「再循環」ストローブパルスによる上
記の画素列のストロービングの代わりに用いられ得る。
図１に示す構造は、ステージ２３1の入力をステージ２
３nの出力と断絶し、それを直列行データを受け入れる
ためのデータ入力に接続することによって、これを達成
するように改変され得る。その後、列および行データ
が、それぞれシフトレジスタ１２および２４に読み込ま
れ得、全ＳＬＭは「ストローブされ」、データを画素１
０ijに同時に読み込ませる。このような構造は、ホログ
ラフィーの格子のような二次元に繰り返されるパターン
がＳＬＭによって「表示される」場合に有用である。
て、列データは、「再循環」ストローブパルスによる上
記の画素列のストロービングの代わりに用いられ得る。
図１に示す構造は、ステージ２３1の入力をステージ２
３nの出力と断絶し、それを直列行データを受け入れる
ためのデータ入力に接続することによって、これを達成
するように改変され得る。その後、列および行データ
が、それぞれシフトレジスタ１２および２４に読み込ま
れ得、全ＳＬＭは「ストローブされ」、データを画素１
０ijに同時に読み込ませる。このような構造は、ホログ
ラフィーの格子のような二次元に繰り返されるパターン
がＳＬＭによって「表示される」場合に有用である。
【００５５】多くのコンピュータ生成画像において、各
画素は、別々に計算される必要がある。このため、典型
的には、粗い解像度で十分な画像を作る場合に、非常に
多くの時間がかかり得るので、時間を節約するために、
散在する数の画素が計算される。計算された画像の粗い
解像度を表示装置の解像度に合わせるために、画素値
は、内挿技術または単に反復法のいずれかによってフィ
ルインされ得ることが知られている。非常に高い仕様の
表示ドライバデバイスのためのこのフィルインおよび後
の必要性は、提案されたアドレススキームを用いた場合
に不要であり得る。表示装置/ＳＬＭ装置の提案された
有効な符号化は、画素点の散在する計算と両立するの
で、低仕様の表示ドライバが用いられ得、したがって、
ハードウェアのコストおよび物理的サイズを減少させ
る。マイクロプロセッサのエネルギー消費が概してクロ
ック速度に比例するので、計算速度の削減は、エネルギ
ー制約にもなり得る。
画素は、別々に計算される必要がある。このため、典型
的には、粗い解像度で十分な画像を作る場合に、非常に
多くの時間がかかり得るので、時間を節約するために、
散在する数の画素が計算される。計算された画像の粗い
解像度を表示装置の解像度に合わせるために、画素値
は、内挿技術または単に反復法のいずれかによってフィ
ルインされ得ることが知られている。非常に高い仕様の
表示ドライバデバイスのためのこのフィルインおよび後
の必要性は、提案されたアドレススキームを用いた場合
に不要であり得る。表示装置/ＳＬＭ装置の提案された
有効な符号化は、画素点の散在する計算と両立するの
で、低仕様の表示ドライバが用いられ得、したがって、
ハードウェアのコストおよび物理的サイズを減少させ
る。マイクロプロセッサのエネルギー消費が概してクロ
ック速度に比例するので、計算速度の削減は、エネルギ
ー制約にもなり得る。
【００５６】図１の表示デバイスの別の実施形態におい
て、インタレースされた構造が設けられている（図
８）。このような構造は、上記のアドレススキームのい
ずれとも用いられ得る。単一のシフトレジスタ１２の代
わりに、インタレースされたシフトレジスタ６０が設け
られている。インタレースされたシフトレジスタ６０
は、第１および第２のサブシフトレジスタ６１、６２を
備え、第１のサブシフトレジスタ６１のステージは、第
２のサブシフトレジスタ６２のステージとインタレース
している。第１および第２のサブシフトレジスタ６１、
６２は、それぞれシフトレジスタ１２と同じ型である。
て、インタレースされた構造が設けられている（図
８）。このような構造は、上記のアドレススキームのい
ずれとも用いられ得る。単一のシフトレジスタ１２の代
わりに、インタレースされたシフトレジスタ６０が設け
られている。インタレースされたシフトレジスタ６０
は、第１および第２のサブシフトレジスタ６１、６２を
備え、第１のサブシフトレジスタ６１のステージは、第
２のサブシフトレジスタ６２のステージとインタレース
している。第１および第２のサブシフトレジスタ６１、
６２は、それぞれシフトレジスタ１２と同じ型である。
【００５７】インタレースしたシフトレジスタ６０のス
テージは、第１および第２のメモリ装置６０11、６０12
〜６０m1、６０m2を備える。第２のメモリ装置６０12〜
６０m2のそれぞれは、対応する行アドレスライン１１1
〜１１mおよびサブシフトレジスタ６１、６２の対応す
る１つの後続のシフトレジスタステージの第１のメモリ
装置６０11〜６０m1の入力部に接続された出力部を有す
る。
テージは、第１および第２のメモリ装置６０11、６０12
〜６０m1、６０m2を備える。第２のメモリ装置６０12〜
６０m2のそれぞれは、対応する行アドレスライン１１1
〜１１mおよびサブシフトレジスタ６１、６２の対応す
る１つの後続のシフトレジスタステージの第１のメモリ
装置６０11〜６０m1の入力部に接続された出力部を有す
る。
【００５８】データ入力１４は、第１のサブデータ入力
１４ａおよび第２のサブデータ入力１４ｂを備える。直
列表示列データは、それぞれ、第１および第２のサブデ
ータ入力１４ａ、１４ｂのための第１および第２の直列
表示列データを作るために、分裂し処理される。
１４ａおよび第２のサブデータ入力１４ｂを備える。直
列表示列データは、それぞれ、第１および第２のサブデ
ータ入力１４ａ、１４ｂのための第１および第２の直列
表示列データを作るために、分裂し処理される。
【００５９】第２のメモリ装置６０12〜６０m2は、クロ
ック１８からクロック信号φ2を受け取る２位相クロッ
クラインのうちの第２のライン１７に接続されたクロッ
ク入力部（図示せず）を有する。第１のメモリ装置６０
11は、２位相クロックラインのうちの第１のライン１６
に接続されたクロック入力部（図示せず）を有し、クロ
ック１８からクロック信号φ1を受け取る。インタレー
スされたシフトレジスタ６０の第１のメモリ装置６０21
〜６０m1は、対応するスイッチング素子１９2〜１９mに
接続される（接続は図示せず）。
ック１８からクロック信号φ2を受け取る２位相クロッ
クラインのうちの第２のライン１７に接続されたクロッ
ク入力部（図示せず）を有する。第１のメモリ装置６０
11は、２位相クロックラインのうちの第１のライン１６
に接続されたクロック入力部（図示せず）を有し、クロ
ック１８からクロック信号φ1を受け取る。インタレー
スされたシフトレジスタ６０の第１のメモリ装置６０21
〜６０m1は、対応するスイッチング素子１９2〜１９mに
接続される（接続は図示せず）。
【００６０】図１または図８に示す型の表示装置は、図
９に示されるようなバーチャルリアリティ（ＶＲ）ヘッ
ドセットを提供するために用いられ得る。観察者の各目
５０には、可変の解像度の提供が可能な、図１に示す型
の反射型表示装置５１が備わっている。表示装置は、画
像ジェネレータ５２によって制御され、画像ジェネレー
タ５２は、各目にカラー表示を提供するように順次動作
されるレッド、グリーンおよびブルー発光ダイオード５
３の制御も行う。発光ダイオード５３からの光は、レン
ズ５４によって平行にされ、部分的水銀を塗った鏡など
のビームスプリッタによって表示装置５１上に向けて反
射される。なお、表示装置は、入射光を空間的に変調す
る。変調され、表示されるべき画像を有する光は、表示
装置５１から反射され、ビームスプリッタ５５およびレ
ンズ５６を通過する。このことによって、画像は目５０
によって目視され得る。
９に示されるようなバーチャルリアリティ（ＶＲ）ヘッ
ドセットを提供するために用いられ得る。観察者の各目
５０には、可変の解像度の提供が可能な、図１に示す型
の反射型表示装置５１が備わっている。表示装置は、画
像ジェネレータ５２によって制御され、画像ジェネレー
タ５２は、各目にカラー表示を提供するように順次動作
されるレッド、グリーンおよびブルー発光ダイオード５
３の制御も行う。発光ダイオード５３からの光は、レン
ズ５４によって平行にされ、部分的水銀を塗った鏡など
のビームスプリッタによって表示装置５１上に向けて反
射される。なお、表示装置は、入射光を空間的に変調す
る。変調され、表示されるべき画像を有する光は、表示
装置５１から反射され、ビームスプリッタ５５およびレ
ンズ５６を通過する。このことによって、画像は目５０
によって目視され得る。
【００６１】目５０からの反射光は、レンズ５６を通過
し、ブームスプリッタ５５によって反射され、レンズ５
７を通過してアイトラッキング電荷結合素子（ＣＣＤ）
５８へと進む。このことによって、目５０の画像がＣＣ
Ｄ上に形成される。ＣＣＤの出力は、目の画像を分析し
て、瞳孔と表示装置５１の目が見ている部分とを認識す
るアイトラッカ５９に供給される。この情報は、画像ジ
ェネレータ５２に送られる。
し、ブームスプリッタ５５によって反射され、レンズ５
７を通過してアイトラッキング電荷結合素子（ＣＣＤ）
５８へと進む。このことによって、目５０の画像がＣＣ
Ｄ上に形成される。ＣＣＤの出力は、目の画像を分析し
て、瞳孔と表示装置５１の目が見ている部分とを認識す
るアイトラッカ５９に供給される。この情報は、画像ジ
ェネレータ５２に送られる。
【００６２】画像ジェネレータ５２は、目が見ている領
域、すなわち、眼窩および眼窩のまわりに結像される領
域が表示装置の全空間解像度で動作し、表示装置の残り
の領域が低減解像度で動作するように、表示装置５１の
解像度を制御する。カラー画像のレッド、グリーンおよ
びブルー成分が、ＲＧＢ発光ダイオード５３の動作と同
期して表示装置５１に順次供給される。
域、すなわち、眼窩および眼窩のまわりに結像される領
域が表示装置の全空間解像度で動作し、表示装置の残り
の領域が低減解像度で動作するように、表示装置５１の
解像度を制御する。カラー画像のレッド、グリーンおよ
びブルー成分が、ＲＧＢ発光ダイオード５３の動作と同
期して表示装置５１に順次供給される。
【００６３】画像ジェネレータ５２はまた、表示装置５
１によって表示される画像データを生成する。合成的に
生成された画像のために、画像ジェネレータ５２は、表
示される画像のキーポイントの位置に関するデータ、お
よびそれらのポイントから必要な画像データを生成する
ための所定のルールを行うソフトウェアを有効に含む。
このように、画像ジェネレータ５２は、目が見ている領
域のすべての画素に対して画像データを算出するが、表
示装置の残り領域に対しては、低減解像度に対応する散
在した画素の画像データを生成する。
１によって表示される画像データを生成する。合成的に
生成された画像のために、画像ジェネレータ５２は、表
示される画像のキーポイントの位置に関するデータ、お
よびそれらのポイントから必要な画像データを生成する
ための所定のルールを行うソフトウェアを有効に含む。
このように、画像ジェネレータ５２は、目が見ている領
域のすべての画素に対して画像データを算出するが、表
示装置の残り領域に対しては、低減解像度に対応する散
在した画素の画像データを生成する。
【００６４】したがって、表示装置の全体にわたって全
解像度で動作した場合に、フリッカのような邪魔な視覚
的産物が現われるのを防止するのに十分なほど迅速にリ
フレッシュされ得ない表示装置５１を用いることが可能
である。目が見ている領域において全解像度で表示装置
を動作させ、残りの領域では低減解像度で動作させさえ
すればいいので、比較的遅い表示装置が、十分なほど迅
速にリフレッシュされ、このような望ましくない視覚的
産物を回避、または実質的に減少させる。
解像度で動作した場合に、フリッカのような邪魔な視覚
的産物が現われるのを防止するのに十分なほど迅速にリ
フレッシュされ得ない表示装置５１を用いることが可能
である。目が見ている領域において全解像度で表示装置
を動作させ、残りの領域では低減解像度で動作させさえ
すればいいので、比較的遅い表示装置が、十分なほど迅
速にリフレッシュされ、このような望ましくない視覚的
産物を回避、または実質的に減少させる。
【００６５】同様に、画像ジェネレータ５２が画像デー
タの生成に要する処理力は、実質的に低減される。なぜ
なら、目視される領域において高空間解像度になるよう
に画素を算出しさえすればいいからである。他の領域
は、低減された画素の空間密度によって十分表され得、
表示装置の各フレームのリフレッシュに要する算出の数
は、実質的に低減され得る。このように、非常に高い解
像度の表示装置が、計算時間、したがって、必要とされ
る計算力および電力消費を実質的に節約しながら、ビデ
オレートで更新されることが可能である。
タの生成に要する処理力は、実質的に低減される。なぜ
なら、目視される領域において高空間解像度になるよう
に画素を算出しさえすればいいからである。他の領域
は、低減された画素の空間密度によって十分表され得、
表示装置の各フレームのリフレッシュに要する算出の数
は、実質的に低減され得る。このように、非常に高い解
像度の表示装置が、計算時間、したがって、必要とされ
る計算力および電力消費を実質的に節約しながら、ビデ
オレートで更新されることが可能である。
【００６６】図１に示す型の表示装置５１は、正常のビ
デオレートでリフレッシュされ、望ましくない視覚的産
物の可視性を回避し得る限り、従来の非常に高い解像度
の表示装置に置換可能である。しかし、画像ジェネレー
タ５２の処理力が制限的な要因である場合、画像ジェネ
レータ５２は、同様に動作し、表示装置の目視される領
域に高解像度の画素データを提供し、表示装置の残りの
領域には低減解像度の画像データを提供する。例えば、
単一の画素のための画像データは、画素グループの中央
で算出され得、その画像データが、すべての表示画素に
おいて複製される。したがって、従来の非常に高い解像
度の表示装置を用いようと、図１に示す型の可変解像度
の表示装置を用いようと、画像ジェネレータ５２内の処
理制限を克服することが可能である。
デオレートでリフレッシュされ、望ましくない視覚的産
物の可視性を回避し得る限り、従来の非常に高い解像度
の表示装置に置換可能である。しかし、画像ジェネレー
タ５２の処理力が制限的な要因である場合、画像ジェネ
レータ５２は、同様に動作し、表示装置の目視される領
域に高解像度の画素データを提供し、表示装置の残りの
領域には低減解像度の画像データを提供する。例えば、
単一の画素のための画像データは、画素グループの中央
で算出され得、その画像データが、すべての表示画素に
おいて複製される。したがって、従来の非常に高い解像
度の表示装置を用いようと、図１に示す型の可変解像度
の表示装置を用いようと、画像ジェネレータ５２内の処
理制限を克服することが可能である。
【００６７】さらに、画素の低減空間密度によって表さ
れる領域に色情報を供給しないことによって、表示装置
５１へのデータレートを減少させることが可能である。
例えば、グリーンの画像データが、白黒データとして有
効に用いられ得、１サブフレーム当たり、低解像度のグ
リーンのフレーム情報を有する３つ目ごとのコース画素
（course pixel）を更新することによって、３ＲＧＢサ
ブフレームの更新の間の時間に分裂され得る。
れる領域に色情報を供給しないことによって、表示装置
５１へのデータレートを減少させることが可能である。
例えば、グリーンの画像データが、白黒データとして有
効に用いられ得、１サブフレーム当たり、低解像度のグ
リーンのフレーム情報を有する３つ目ごとのコース画素
（course pixel）を更新することによって、３ＲＧＢサ
ブフレームの更新の間の時間に分裂され得る。
【００６８】可能な別の実施形態において、図９に示さ
れ、表示装置５１と発光ダイオード５３とを備えたカラ
ー順次表示装置は、固定カラーフィルタがＲＧＢトリプ
レットとして備えられ、すべてのカラーデータが、各フ
レーム毎に表示される表示装置に置換され得る。「コー
ス解像度（course resolution）」領域は、色を自動的
に混合し、最少の情報は、人間の周辺視野における網膜
の錐体の色盲のために失われる。グリーンの画素の情報
は、好ましくは、低解像度領域を更新するために用いら
れ得る。なぜなら、これは、人間の目のレセプタのピー
ク反応に対応するからである。
れ、表示装置５１と発光ダイオード５３とを備えたカラ
ー順次表示装置は、固定カラーフィルタがＲＧＢトリプ
レットとして備えられ、すべてのカラーデータが、各フ
レーム毎に表示される表示装置に置換され得る。「コー
ス解像度（course resolution）」領域は、色を自動的
に混合し、最少の情報は、人間の周辺視野における網膜
の錐体の色盲のために失われる。グリーンの画素の情報
は、好ましくは、低解像度領域を更新するために用いら
れ得る。なぜなら、これは、人間の目のレセプタのピー
ク反応に対応するからである。
【００６９】最も高い解像度で目視領域において表示装
置に書き込むために、目が見ている場所を追跡するアイ
トラッキングが含まれ得るバーチャルリアリティ（Ｖ
Ｒ）ヘッドセットを提供し得る。その後、周辺が低解像
度で書き込まれ得る。これは、非常に高い解像度の表示
装置を、ビデオレートで更新することを可能にする表示
テクノロジーのための節約であり、また、画像が、目視
する領域において高解像度に計算されさえすればいい場
合の計算における節約と両立できる。
置に書き込むために、目が見ている場所を追跡するアイ
トラッキングが含まれ得るバーチャルリアリティ（Ｖ
Ｒ）ヘッドセットを提供し得る。その後、周辺が低解像
度で書き込まれ得る。これは、非常に高い解像度の表示
装置を、ビデオレートで更新することを可能にする表示
テクノロジーのための節約であり、また、画像が、目視
する領域において高解像度に計算されさえすればいい場
合の計算における節約と両立できる。
【００７０】上記のように、改変されたシフトレジスタ
更新スキームは、非常に多くの画素数を有する装置にお
いて、フレームスピードを増加させ得る。多くの画素数
および更新速度は、コヒーレントビームを符号化するた
めの空間光モジュレータのエリアにおいて必要とされ
る。したがって、このスキームは、このエリアにとって
特に重要である。殊に、可変フレーム速度（可変解像度
スキームの効率的な実行の結果）が、許容され、特別の
パターンの解像度における単純な変更が、有利であり得
るからである（例えば、波長選択、角ビーム走査）。Ｓ
ＬＭによるコヒーレントビーム操作の応用は、ビームス
テアリング（例えば、レーザ印刷）、光学相互接続（例
えば、ファイバからファイバへのＸバースイッチ）およ
び光学コンピューティングを含む。
更新スキームは、非常に多くの画素数を有する装置にお
いて、フレームスピードを増加させ得る。多くの画素数
および更新速度は、コヒーレントビームを符号化するた
めの空間光モジュレータのエリアにおいて必要とされ
る。したがって、このスキームは、このエリアにとって
特に重要である。殊に、可変フレーム速度（可変解像度
スキームの効率的な実行の結果）が、許容され、特別の
パターンの解像度における単純な変更が、有利であり得
るからである（例えば、波長選択、角ビーム走査）。Ｓ
ＬＭによるコヒーレントビーム操作の応用は、ビームス
テアリング（例えば、レーザ印刷）、光学相互接続（例
えば、ファイバからファイバへのＸバースイッチ）およ
び光学コンピューティングを含む。
【００７１】情報を表示しないエリア（暗いバンド）に
おける画素を書き込むために用いられるものがグループ
化されるようにシフトレジスタを構成することによっ
て、画像データの複雑なデータ操作を要しない可変のア
スペクト表示装置が可能である。上記のように、レジス
タをグループ化することによって、１ライン当たり２つ
余分のライン、およびおそらく２つの画素が、正しい画
像を表示するためにデータに加えられることが必要であ
るにすぎない。これは、アドレススピードにおける小さ
な変更で、入ってくるデータでのほぼ同時の動作を可能
にするので、局所的なデータ記憶の必要性を克服し得
る。
おける画素を書き込むために用いられるものがグループ
化されるようにシフトレジスタを構成することによっ
て、画像データの複雑なデータ操作を要しない可変のア
スペクト表示装置が可能である。上記のように、レジス
タをグループ化することによって、１ライン当たり２つ
余分のライン、およびおそらく２つの画素が、正しい画
像を表示するためにデータに加えられることが必要であ
るにすぎない。これは、アドレススピードにおける小さ
な変更で、入ってくるデータでのほぼ同時の動作を可能
にするので、局所的なデータ記憶の必要性を克服し得
る。
【００７２】上記の応用において、このスキームを用い
る表示装置またはＳＬＭが、ソフトウェアにプログラム
され得、すべての画素を個別にアドレスし得る従来の表
示装置であり得る。これは、従来のシステムとの互換性
を考慮すると重要である。
る表示装置またはＳＬＭが、ソフトウェアにプログラム
され得、すべての画素を個別にアドレスし得る従来の表
示装置であり得る。これは、従来のシステムとの互換性
を考慮すると重要である。
【００７３】本明細書に開示された技術は、特定のテク
ノロジーに関するのではなく、例えば、アクティブマト
リックスアドレス方法が用いられ、混合解像度更新が用
いられる任意の装置に実装され得る。上記のように、１
つの可能の用途は、アクティブマトリックスアドレス液
晶表示装置のような平らなパネル表示装置である。この
確立されたテクノロジーは、ガラス基板上のアモルファ
スまたはポリシリコンの回路を用い、２Ｄモジュレータ
アレイにアドレスすることによって画像を表示する。ア
ドレススピードに対して選択エリア解像度が犠牲になる
可能性があるが、これは、ほとんど状況において、画質
を大きく低下させることなく、高速の大画面表示装置の
実現を可能にする。別の表示装置およびコヒーレント光
学モジュレータアレイテクノロジーは、固体モジュレー
タ（たとえば、ＰＬＺＴ、変形可能ミラー装置）または
薄プラズマおよび真空電気蛍光表示装置におけるような
エミッタに関連する半導体駆動回路の組み合わせを含
む。
ノロジーに関するのではなく、例えば、アクティブマト
リックスアドレス方法が用いられ、混合解像度更新が用
いられる任意の装置に実装され得る。上記のように、１
つの可能の用途は、アクティブマトリックスアドレス液
晶表示装置のような平らなパネル表示装置である。この
確立されたテクノロジーは、ガラス基板上のアモルファ
スまたはポリシリコンの回路を用い、２Ｄモジュレータ
アレイにアドレスすることによって画像を表示する。ア
ドレススピードに対して選択エリア解像度が犠牲になる
可能性があるが、これは、ほとんど状況において、画質
を大きく低下させることなく、高速の大画面表示装置の
実現を可能にする。別の表示装置およびコヒーレント光
学モジュレータアレイテクノロジーは、固体モジュレー
タ（たとえば、ＰＬＺＴ、変形可能ミラー装置）または
薄プラズマおよび真空電気蛍光表示装置におけるような
エミッタに関連する半導体駆動回路の組み合わせを含
む。
【００７４】
【発明の効果】以上説明したように、本発明によると、
表示装置または空間光モジュレータにおいて可変の解像
度の達成が可能である構造を提供することができる。
表示装置または空間光モジュレータにおいて可変の解像
度の達成が可能である構造を提供することができる。
【図１】本発明の好適な実施形態を構成する装置の模式
ブロック図。
ブロック図。
【図２】図１の装置の要素の回路図。
【図３】図１の装置の要素の回路図。
【図４】図１の装置に発生する波形を示す図。
【図５】図１の装置のシフトレジスタの動作を示す模式
図。
図。
【図６】図１の装置のシフトレジスタの動作を示す模式
図。
図。
【図７】図１の装置の可変解像度動作を示す模式図。
【図８】図１の装置の別の実施形態を示す模式図。
【図９】図１に示す装置の応用例の模式図。
１１、２２ アドレス電極 １２、２４ シフトレジスタ １３、２０、２３ ステージ １５、２５ メモリ １６、１７、２６、２７ ２位相クロックライン １９、２８ スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クレイグ トンブリング イギリス国 オーエックス44 ７ユーアー ル， オックスフォードシャー， スタッ ドハンプトン， ベアー レーン， ベイ クハウス ヤード， ジャスミン コテー ジ （番地なし)
Claims (25)
- 【請求項１】 第１のシフトレジスタを備えた、表示装
置または空間光モジュレータのためのアドレスジェネレ
ータであって、 該第１のシフトレジスタは、該表示装置または空間光モ
ジュレータの第１のアドレス電極のそれぞれを制御する
ための、継続接続された複数のステージを有し、 該第１のシフトレジスタの該複数のステージはあるモー
ドにおいて選択的に動作し得る第１の再構成可能シフト
レジスタステージを含み、 該第１の再構成可能シフトレジスタステージの出力は、
先行するステージの出力に従う、アドレスジェネレー
タ。 - 【請求項２】 前記第１のシフトレジスタが、アナログ
シフトレジスタである、請求項１に記載のアドレスジェ
ネレータ。 - 【請求項３】 前記第１のシフトレジスタが、デジタル
シフトレジスタである、請求項１に記載のアドレスジェ
ネレータ。 - 【請求項４】 前記第１のシフトレジスタの前記複数の
ステージのそれぞれが、 第１の２位相クロックラインの第１の位相に接続された
第１のメモリイネーブル入力を有する第１のメモリと、 該第１の２位相クロックラインの第２の位相に接続され
た第２のメモリイネーブル入力を有する第２のメモリ
と、を備え、 該第１のシフトレジスタの前記第１の再構成可能シフト
レジスタステージの該第１のメモリイネーブル入力が、
該第１の２位相クロックラインの該第２の位相に選択的
に接続可能である、請求項１から３のいずれかに記載の
アドレスジェネレータ。 - 【請求項５】 前記第１および第２のメモリのそれぞれ
が双安定回路を備えた、請求項４に記載のアドレスジェ
ネレータ。 - 【請求項６】 前記第１のシフトレジスタが第１のステ
ージを含み、該第１のステージに続く前記第１の再構成
可能シフトレジスタステージのそれぞれが、スイッチを
備えており、 該スイッチは、前記第１のメモリイネーブル入力を前記
第１の２位相クロックラインの前記第１の位相および第
２の位相のいずれかに選択的に接続させる、請求項４ま
たは５に記載のアドレスジェネレータ。 - 【請求項７】 第１のさらなるシフトレジスタを備えて
おり、 該第１のさらなるシフトレジスタは継続接続された複数
のステージを有し、 該複数のステージは、前記第１のシフトレジスタの前記
スイッチのうちのそれぞれを制御する、請求項６に記載
のアドレスジェネレータ。 - 【請求項８】 前記第１のシフトレジスタが、 継続接続された第１の複数のサブステージを有する第１
のサブシフトレジスタと、 継続接続された第２の複数のサブステージを有する第２
のサブシフトレジスタと、を備え、 該第１の複数のサブステージが、該第２の複数のサブス
テージにインタレースされた、請求項１から７のいずれ
かに記載のアドレスジェネレータ。 - 【請求項９】 第２のシフトレジスタをさらに備えたア
ドレスジェネレータであって、 該第２のシフトレジスタが前記表示装置または空間光モ
ジュレータの第２のアドレス電極のそれぞれを制御する
ための、継続接続された複数のステージを有し、 該第２のシフトレジスタの該複数のステージが前記ある
モードにおいて選択的に動作し得る第２の再構成可能シ
フトレジスタを含む、請求項１から８のいずれかに記載
のアドレスジェネレータ。 - 【請求項１０】 前記第２のシフトレジスタが、アナロ
グシフトレジスタである、請求項９に記載のアドレスジ
ェネレータ。 - 【請求項１１】 前記第２のシフトレジスタが、デジタ
ルシフトレジスタである、請求項９に記載のアドレスジ
ェネレータ。 - 【請求項１２】 前記第２のシフトレジスタの前記複数
のステージのそれぞれが、 第２の２位相クロックラインの第１の位相に接続された
第３のメモリイネーブル入力を有する第３のメモリと、 該第２の２位相クロックラインの第２の位相に接続され
た第４のメモリイネーブル入力を有する第４のメモリ
と、を備え、 該第２のシフトレジスタの前記第２の再構成可能シフト
レジスタステージの該第３のメモリイネーブル入力が、
該第２の２位相クロックラインの該第２の位相に選択的
に接続可能である、請求項９から１１のいずれかに記載
のアドレスジェネレータ。 - 【請求項１３】 前記第３および第４のメモリのそれぞ
れが、双安定回路を備えた、請求項１２に記載のアドレ
スジェネレータ。 - 【請求項１４】 前記第２のシフトレジスタが第１のス
テージを含み、該第１のステージに続く前記第２の再構
成可能シフトレジスタステージのそれぞれが、スイッチ
を備えており、 該スイッチは、前記第３のメモリイネーブル入力を前記
第２の２位相クロックラインの前記第１の位相および第
２の位相のいずれかに選択的に接続させる、請求項１２
または１３に記載のアドレスジェネレータ。 - 【請求項１５】 第２のさらなるシフトレジスタを備え
ており、 該第２のさらなるシフトレジスタは継続接続された複数
のステージを有し、 該複数のステージは、前記第２のシフトレジスタの前記
スイッチのうちのそれぞれを制御する、請求項１４に記
載のアドレスジェネレータ。 - 【請求項１６】 請求項１から１５のいずれかに記載の
アドレスジェネレータを備えた、空間光モジュレータ。 - 【請求項１７】 マトリックス型である、請求項１６に
記載の空間光モジュレータ。 - 【請求項１８】 アクティブマトリックス型である、請
求項１７に記載の空間光モジュレータ。 - 【請求項１９】 液晶型である、請求項１６から１８の
いずれかに記載の空間光モジュレータ。 - 【請求項２０】 請求項１から１５のいずれかに記載の
アドレスジェネレータを備えた、表示装置。 - 【請求項２１】 マトリックス型である、請求項２０に
記載の表示装置。 - 【請求項２２】 アクティブマトリックス型である、請
求項２１に記載の表示装置。 - 【請求項２３】 液晶型である、請求項２０から２２の
いずれかに記載の表示装置。 - 【請求項２４】 表示デバイスと、 観察者が見ている該表示デバイスの観察領域を決定する
ためのトラッカと、 該観察領域に対して第１の空間解像度、および該表示デ
バイスの別の領域に対して該第１の解像度より低い第２
の空間解像度で、画像データを生成する、該トラッカに
応答する画像データジェネレータと、を備えた、表示装
置。 - 【請求項２５】 表示デバイスと、 観察者が見ている該表示デバイスの観察領域を決定する
ためのトラッカと、 該観察領域に対して第１の空間解像度、および該表示デ
バイスの別の領域に対して該第１の解像度より低い第２
の空間解像度で、画像データを生成する、該トラッカに
応答する画像データジェネレータと、を備え、 該表示デバイスが、請求項２０から２３のいずれかに記
載の表示装置を備えた表示装置。
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