JPH1069255A - Liquid crystal display device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、時分割した映像信号に基づきマトリックス状
に配列された液晶画素を交流駆動するための液晶表示装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device for alternately driving liquid crystal pixels arranged in a matrix based on a time-division video signal.
【０００２】[0002]
【従来の技術】従来より、ＶＧＡ規格（水平方向画素数
×垂直方向画素数が６４０×４８０）による液晶モジュ
ールに、三原色にあたる映像信号Ｒ，Ｇ，Ｂを供給する
ための液晶表示装置がある。2. Description of the Related Art Conventionally, there is a liquid crystal display device for supplying video signals R, G, and B corresponding to three primary colors to a liquid crystal module conforming to the VGA standard (the number of horizontal pixels × the number of vertical pixels is 640 × 480).
【０００３】簡単のため、三原色のうち映像信号Ｒを用
いて、以下説明を行なう。なお、映像信号Ｒの代わりに
映像信号Ｇもしくは映像信号Ｂであってもかまわない。For the sake of simplicity, the following description will be made using the video signal R among the three primary colors. Note that the video signal G or the video signal B may be used instead of the video signal R.
【０００４】図６は、ＶＧＡ規格のための従来の液晶表
示装置２００の要部の構成を示す概略ブロック図であ
る。FIG. 6 is a schematic block diagram showing a configuration of a main part of a conventional liquid crystal display device 200 for the VGA standard.
【０００５】図６における液晶表示装置２００は、液晶
モジュール１とタイミングコントローラ５４とを含む。The liquid crystal display device 200 shown in FIG. 6 includes a liquid crystal module 1 and a timing controller 54.
【０００６】図７は、従来の液晶モジュール１の構成を
概略的に示す回路図である。図７において、液晶モジュ
ール１は、マトリックス状に配列された複数の液晶画素
Ｇ（ｉ、ｊ）を含む。ここでｉとは液晶画素の水平方向
の並びにおけるライン番号を示し、ｊとは、各ラインに
おけるドット（画素）番号を示す。具体的には、ＶＧＡ
規格であれば、ｉ＝４８０、ｊ＝６４０となる。FIG. 7 is a circuit diagram schematically showing a configuration of a conventional liquid crystal module 1. As shown in FIG. In FIG. 7, the liquid crystal module 1 includes a plurality of liquid crystal pixels G (i, j) arranged in a matrix. Here, i indicates the line number in the horizontal arrangement of the liquid crystal pixels, and j indicates the dot (pixel) number in each line. Specifically, VGA
In the case of the standard, i = 480 and j = 640.
【０００７】液晶画素Ｇ（ｉ、ｊ）は、液晶セルＭＣ
と、記憶用コンデンサＣと、スイッチング素子にあたる
Ｎチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳと記
す）ＮＴとを含む。A liquid crystal pixel G (i, j) is connected to a liquid crystal cell MC.
, A storage capacitor C, and an N-channel MOS transistor (hereinafter referred to as NMOS) NT as a switching element.
【０００８】液晶画素Ｇ（ｉ、ｊ）におけるＮＭＯＳ
ＮＴは、一方の導通端子をデータ線Ｄ（ｊ）と接続し、
他方の導通端子をノード（ｉ、ｊ）と接続し、そのゲー
トは、アドレス線ＡＲ（ｉ）と接続される。The NMOS in the liquid crystal pixel G (i, j)
NT connects one conduction terminal to data line D (j),
The other conduction terminal is connected to node (i, j), and its gate is connected to address line AR (i).
【０００９】液晶画素Ｇ（ｉ、ｊ）のコンデンサＣと液
晶セルＭＣとは、それぞれの一方の端子をノード（ｉ、
ｊ）で接続し、それぞれの他方の端子は、共通電極ＶＸ
と接続される。The capacitor C of the liquid crystal pixel G (i, j) and the liquid crystal cell MC have one terminal connected to each of the nodes (i, j).
j), and each other terminal is connected to the common electrode VX.
Connected to
【００１０】ＮＭＯＳ ＮＴは、アドレス線ＡＲ（ｉ）
を介して、タイミングコントローラ５４から走査パルス
を受ける。走査パルスを受けることにより、ＮＭＯＳ
ＮＴが導通すると、データ線Ｄ（ｊ）を介して、後述す
るサンプルホールド回路５３のいずれかの信号線ＤＢ１
〜ＤＢ３から画素データを受取る。この結果、コンデン
サＣに画素データに応じて電荷が充電される。The NMOS NT has an address line AR (i)
, A scan pulse from the timing controller 54 is received. By receiving the scanning pulse, the NMOS
When NT becomes conductive, one of the signal lines DB1 of the sample and hold circuit 53 described later is connected via the data line D (j).
To receive pixel data from DB3. As a result, the capacitor C is charged with electric charge according to the pixel data.
【００１１】なお、液晶セルＭＣは、同一方向から電圧
をかけ続けるとその特性が劣化するため、共通電極ＶＸ
に対して交流駆動される。The characteristics of the liquid crystal cell MC deteriorate when the voltage is continuously applied from the same direction.
Are driven AC.
【００１２】図６を参照してさらに液晶表示装置２００
は、映像処理回路５１と極性反転回路５２とサンプルホ
ールド回路５３とを含む。Referring to FIG. 6, a liquid crystal display device 200
Includes a video processing circuit 51, a polarity inversion circuit 52, and a sample and hold circuit 53.
【００１３】映像処理回路５１は、映像信号Ｒを受け
て、液晶モジュールの各液晶画素Ｇ（ｉ、ｊ）に画素デ
ータを供給するため、利得の調整およびブライトやコン
トラスト処理を行なう。The video processing circuit 51 receives the video signal R, and performs gain adjustment and brightness / contrast processing to supply pixel data to each liquid crystal pixel G (i, j) of the liquid crystal module.
【００１４】極性反転回路５２は、タイミングコントロ
ーラ５４の制御に基づき、映像処理回路５１が生成した
信号の極性を、図７に示した液晶モジュール１の共通電
極ＶＸに対して反転させる。The polarity inversion circuit 52 inverts the polarity of the signal generated by the video processing circuit 51 with respect to the common electrode VX of the liquid crystal module 1 shown in FIG.
【００１５】この極性反転回路５２は、前述したように
液晶モジュール１を交流駆動するために用いられる。The polarity reversing circuit 52 is used to drive the liquid crystal module 1 with an alternating current as described above.
【００１６】図８は、従来の液晶表示装置２００を用い
た場合における液晶モジュールの各液晶画素に供給され
る画素データの状態を示す模式図である。簡単のため、
水平ライン数ｉ＝５、ドット数ｊ＝５として表示した。FIG. 8 is a schematic diagram showing a state of pixel data supplied to each liquid crystal pixel of a liquid crystal module when a conventional liquid crystal display device 200 is used. For simplicity,
The horizontal line number i = 5 and the dot number j = 5 are displayed.
【００１７】図８において＋は、画素データが正極性で
あることを示し、−は、画素データが負極性であること
を示す。In FIG. 8, "+" indicates that the pixel data has a positive polarity, and "-" indicates that the pixel data has a negative polarity.
【００１８】図８においては、１フィールドごとに１ラ
インに表示される信号の極性が反転している（以下、ラ
イン反転と呼ぶ）。In FIG. 8, the polarity of the signal displayed on one line for each field is inverted (hereinafter referred to as line inversion).
【００１９】サンプルホールド回路５３は、極性反転回
路５２の出力する信号をサンプリングして、３本の信号
線ＤＢ１〜ＤＢ３に出力する。サンプルホールド回路５
３は、前述した液晶画素Ｇ（ｉ、ｊ）のコンデンサＣに
画素データを書込むための充電時間を確保するために用
いられる。The sample and hold circuit 53 samples a signal output from the polarity inversion circuit 52 and outputs the sampled signal to three signal lines DB1 to DB3. Sample hold circuit 5
Reference numeral 3 is used to secure a charging time for writing pixel data to the capacitor C of the liquid crystal pixel G (i, j) described above.
【００２０】３本の信号線ＤＢ１〜ＤＢ３は、前述した
液晶モジュール１のデータ線Ｄ（ｊ）と接続される。The three signal lines DB1 to DB3 are connected to the data lines D (j) of the liquid crystal module 1 described above.
【００２１】図７においては、信号線ＤＢ１は、データ
線Ｄ（ｋ）（ただし、ｋ＝１、４、７、…）と、信号線
ＤＢ２は、データ線Ｄ（ｋ）（ただし、ｋ＝２、５、
８、…）と、信号線ＤＢ３は、データ線Ｄ（ｋ）（ただ
し、ｋ＝３、６、９、…）と接続される。In FIG. 7, the signal line DB1 is a data line D (k) (where k = 1, 4, 7,...), And the signal line DB2 is a data line D (k) (where k = 2, 5,
, And the signal line DB3 is connected to the data line D (k) (where k = 3, 6, 9,...).
【００２２】たとえば、時刻ｔ０において、特定の液晶
画素Ｇ（ｉ、ｊ）にデータ線Ｄ（ｊ）を介して、信号線
ＤＢ１から受ける画素データの書込が始まると、時刻
（ｔ０＋３△ｔ）まで、サンプルホールド回路５３は、
信号線ＤＢ１上のデータを保持する。For example, at time t0, when writing of pixel data received from signal line DB1 to specific liquid crystal pixel G (i, j) via data line D (j) starts, time (t0 + 3 @ t) Until then, the sample and hold circuit 53
The data on the signal line DB1 is held.
【００２３】続いて、時刻（ｔ０＋△ｔ）において、液
晶画素Ｇ（ｉ、ｊ＋１）に、データ線Ｄ（ｊ＋１）を介
して、信号線ＤＢ２から受ける画素データの書込が始ま
ると、時刻（ｔ０＋４△ｔ）まで、サンプルホールド回
路５３は、信号線ＤＢ２上のデータを保持する。Subsequently, at time (t0 + △ t), when writing of pixel data received from the signal line DB2 via the data line D (j + 1) to the liquid crystal pixel G (i, j + 1) starts, the time ( Until t0 + 4 △ t), the sample and hold circuit 53 holds the data on the signal line DB2.
【００２４】続いて、時刻（ｔ０＋２△ｔ）において、
液晶画素Ｇ（ｉ、ｊ＋２）に、データ線Ｄ（ｊ＋２）を
介して、信号線ＤＢ３から受ける画素データの書込が始
まると、時刻（ｔ０＋５△ｔ）まで、サンプルホールド
回路５３は、信号線ＤＢ３上のデータを保持する。Subsequently, at time (t0 + 2 △ t),
When writing of pixel data received from the signal line DB3 to the liquid crystal pixel G (i, j + 2) via the data line D (j + 2) starts, the sample hold circuit 53 operates until the time (t0 + 5０t). Holds data on DB3.
【００２５】そして、時刻（ｔ０＋３△ｔ）には、サン
プルホールド回路５３は、信号線ＤＢ１上の画素データ
を更新する。この結果、液晶画素Ｇ（ｉ、ｊ＋３）に、
データ線Ｄ（ｊ＋３）を介して、信号線ＤＢ１から受け
る新たな画素データの書込が始まる。At time (t0 + 3 ＋ t), the sample and hold circuit 53 updates the pixel data on the signal line DB1. As a result, the liquid crystal pixel G (i, j + 3)
Writing of new pixel data received from the signal line DB1 via the data line D (j + 3) starts.
【００２６】したがって、１つの液晶画素Ｇ（ｉ、ｊ）
の画素データの書込時間は、実質的に（３△ｔ）とな
る。Therefore, one liquid crystal pixel G (i, j)
Is substantially (3 @ t).
【００２７】ところで、近年の技術傾向として、液晶モ
ジュールの高精細化に伴い、１つの液晶モジュールに含
まれる液晶画素の数が増大している。Meanwhile, as a technical trend in recent years, the number of liquid crystal pixels included in one liquid crystal module is increasing with the increase in definition of the liquid crystal module.
【００２８】具体的には、従来のＶＧＡ規格に対して、
画素数にして約１．６倍のＳＶＧＡ規格（水平方向画素
数×垂直方向画素数が８００×６００）に対応する液晶
モジュールの開発製造が進められている。More specifically, with respect to the conventional VGA standard,
Development and manufacture of a liquid crystal module compatible with the SVGA standard (the number of pixels in the horizontal direction × the number of pixels in the vertical direction is 800 × 600), which is approximately 1.6 times the number of pixels, are underway.
【００２９】こうした高精細化した液晶モジュールにお
いて、従来と同様に各液晶画素への書込時間を十分に取
りつつ、全体としての表示品質を落とさず高品質の表示
を提供するためには、従来の液晶表示装置２００では対
応できないという問題が生じている。In such a high definition liquid crystal module, in order to provide a high quality display without deteriorating the display quality as a whole while taking sufficient time for writing to each liquid crystal pixel as in the related art. There is a problem that the liquid crystal display device 200 cannot respond.
【００３０】こうした問題を解決するために、新たにＳ
ＶＧＡ規格等の専用の液晶表示装置を開発するにはコス
トがかかる。To solve such a problem, a new S
Developing a dedicated liquid crystal display device such as the VGA standard requires cost.
【００３１】そこで、ＳＶＧＡ規格用の液晶モジュール
に対して、従来のＶＧＡ規格用の液晶表示装置を利用し
た装置が考えられる。Therefore, a device using a conventional liquid crystal display device for the VGA standard can be considered for the liquid crystal module for the SVGA standard.
【００３２】図９は、ＳＶＧＡ規格に基づく液晶表示装
置３００の構成を示す概略ブロック図である。FIG. 9 is a schematic block diagram showing the configuration of the liquid crystal display device 300 based on the SVGA standard.
【００３３】図９において、液晶表示装置３００は、２
相分割回路３１と、信号処理回路Ａ１５と、信号処理回
路Ｂ １６と、第１のサンプルホールド回路７と、第２
のサンプルホールド回路８と、液晶モジュール１と、タ
イミングコントローラ３２とを含む。In FIG. 9, the liquid crystal display device 300
A phase division circuit 31, a signal processing circuit A15, a signal processing circuit B16, a first sample and hold circuit 7,
, A liquid crystal module 1, and a timing controller 32.
【００３４】液晶モジュール１は、図７における液晶モ
ジュール１と基本的に同じ構成であり、かつＳＶＧＡ規
格を満たすものとする。具体的には、水平ライン数ｉ＝
６００、ドット数ｊ＝８００とする。The liquid crystal module 1 has basically the same configuration as the liquid crystal module 1 in FIG. 7, and satisfies the SVGA standard. Specifically, the number of horizontal lines i =
600, the number of dots j = 800.
【００３５】２相分割回路３１は、１水平走査期間ごと
に映像信号Ｒを第１の映像信号ＲＡと第２の映像信号Ｒ
Ｂとに時分割する。第１の映像信号ＲＡは、液晶画素Ｇ
（ｉ、ｊ）の水平方向の並びにおける奇数ドット目の液
晶画素Ｇ（ｉ、ｊ）に供給する画素データを含み、第２
の映像信号ＲＢは、水平方向の偶数ドット目の液晶画素
Ｇ（ｉ、ｊ）に供給する画素データを含む。The two-phase dividing circuit 31 converts the video signal R into a first video signal RA and a second video signal R every one horizontal scanning period.
B and time division. The first video signal RA is a liquid crystal pixel G
The pixel data to be supplied to the liquid crystal pixels G (i, j) of the odd-numbered dots in the horizontal row of (i, j),
The video signal RB includes pixel data supplied to the liquid crystal pixels G (i, j) of the even-numbered dots in the horizontal direction.
【００３６】信号処理回路Ａ １５は、映像処理回路Ａ
３と極性反転回路Ａ ５とを含み、信号処理回路Ｂ
１６は、映像処理回路Ｂ ４と極性反転回路Ｂ ６とを
含む。The signal processing circuit A 15 includes a video processing circuit A
3 and a polarity inversion circuit A5, and a signal processing circuit B
Reference numeral 16 includes a video processing circuit B4 and a polarity inversion circuit B6.
【００３７】映像処理回路Ａ ３と映像処理回路Ｂ ４
とは基本的に、図６における映像処理回路５１と同じ機
能を有し、極性反転回路Ａ ５と極性反転回路Ｂ ６と
は、基本的に、図６における極性反転回路５２と同じ機
能を有する。The video processing circuit A 3 and the video processing circuit B 4
6 has basically the same function as the video processing circuit 51 in FIG. 6, and the polarity inversion circuits A5 and B6 have basically the same function as the polarity inversion circuit 52 in FIG. .
【００３８】第１のサンプルホールド回路７と第２のサ
ンプルホールド回路８とは、基本的に、図６におけるサ
ンプルホールド回路５３と同じ機能を有し、かつ第１の
サンプルホールド回路７は、液晶モジュール１の水平方
向の並びにおける奇数ドット目の液晶画素に画素データ
を供給し、第２のサンプルホールド回路８は偶数ドット
目の液晶画素に画素データを供給する。The first sample and hold circuit 7 and the second sample and hold circuit 8 basically have the same function as the sample and hold circuit 53 in FIG. The pixel data is supplied to the odd-numbered liquid crystal pixels in the horizontal arrangement of the module 1, and the second sample and hold circuit 8 supplies the pixel data to the even-numbered liquid crystal pixels.
【００３９】液晶表示装置３００においては、２相分割
回路３１で生成された第１の映像信号ＲＡは、信号処理
回路Ａ １５で映像処理され第３の映像信号ＳＲＡとな
った後、第１のサンプルホールド回路７に入力される。
また、２相分割回路３１で生成された第２の映像信号Ｒ
Ｂは、信号処理回路Ｂ １６で映像処理され第４の映像
信号ＳＲＢとなった後、第２のサンプルホールド回路８
に入力される。In the liquid crystal display device 300, the first video signal RA generated by the two-phase splitting circuit 31 is subjected to video processing by the signal processing circuit A15 to become the third video signal SRA, and then to the first video signal SRA. The signal is input to the sample hold circuit 7.
The second video signal R generated by the two-phase dividing circuit 31
B is subjected to video processing by the signal processing circuit B 16 to become a fourth video signal SRB, and then the second sample-and-hold circuit 8
Is input to
【００４０】図１０は、図９の液晶表示装置３００を用
いた場合における、液晶モジュール１の各液晶画素Ｇ
（ｉ、ｊ）に供給される画素データの状態を示す模式図
である。簡単のため、水平ライン数ｉ＝５、ドット数ｊ
＝５として表示した。FIG. 10 shows each liquid crystal pixel G of the liquid crystal module 1 when the liquid crystal display device 300 of FIG. 9 is used.
It is a schematic diagram which shows the state of the pixel data supplied to (i, j). For simplicity, the number of horizontal lines i = 5, the number of dots j
= 5.
【００４１】図１０において、Ａ＋は、画素データが信
号処理回路Ａ １５で処理された第３の映像信号ＳＲＡ
からなる正極性の信号であることを示し、Ａ−は、画素
データが信号処理回路Ａ １５で処理された第３の映像
信号ＳＲＡからなる負極性の信号であることを示し、Ｂ
＋は、画素データが信号処理回路Ｂ １６で処理された
第４の映像信号ＳＲＢからなる正極性の信号であること
を示し、Ｂ−は、画素データが信号処理回路Ｂ １６で
処理された第４の映像信号ＳＲＢからなる負極性である
ことを示す。In FIG. 10, A + represents a third video signal SRA obtained by processing pixel data in the signal processing circuit A15.
A- indicates that the pixel data is a negative signal composed of the third video signal SRA processed by the signal processing circuit A15, and B- indicates that the pixel data is a negative signal.
+ Indicates that the pixel data is a positive signal composed of the fourth video signal SRB processed by the signal processing circuit B16, and B- indicates that the pixel data is processed by the signal processing circuit B16. 4 indicates that the video signal SRB is negative.
【００４２】図１０において、図９の液晶表示装置３０
０を用いた表示画面においては、奇数ドット目の信号と
偶数ドット目の信号とは反転した関係にあり、かつ１フ
ィールドごとに各ドットの信号の極性が反転する、いわ
ゆるドット反転による交流駆動が実現されている。Referring to FIG. 10, the liquid crystal display device 30 shown in FIG.
In a display screen using 0, the odd-numbered dot signal and the even-numbered dot signal have an inverted relationship, and the polarity of the signal of each dot is inverted for each field. Has been realized.
【００４３】また、各ドットに注目すると、奇数ドット
目の液晶画素Ｇ（ｉ、ｊ）には、常に信号処理回路Ａ
１５で処理された第３の映像信号ＳＲＡに基づく信号が
供給され、偶数ドット目の液晶画素Ｇ（ｉ、ｊ）には、
常に信号処理回路Ｂ １６で処理された第４の映像信号
ＳＲＢに基づく信号が供給されている。When attention is paid to each dot, the odd-numbered liquid crystal pixel G (i, j) is always provided with the signal processing circuit A.
A signal based on the third video signal SRA processed in step 15 is supplied, and the liquid crystal pixel G (i, j) of the even-numbered dot is
A signal based on the fourth video signal SRB processed by the signal processing circuit B16 is always supplied.
【００４４】[0044]
【発明が解決しようとする課題】ところで、この液晶表
示回路３００の構成においては、１つの入力した映像信
号と２相分割することにより、大幅に増大した画素数に
対しても十分か書込時間を確保することができるが、信
号処理回路Ａ １５と信号処理回路Ｂ １６との性能の
ばらつきや外的要因により、出力される第３の映像信号
ＳＲＡと第４の映像信号ＳＲＢとの電圧レベルに若干の
違いが生じる。By the way, in the configuration of the liquid crystal display circuit 300, by dividing one input video signal into two phases, it is possible to determine whether the writing time is sufficient even for a greatly increased number of pixels. Can be secured, but the voltage level of the third video signal SRA and the fourth video signal SRB to be output due to the variation in performance between the signal processing circuit A 15 and the signal processing circuit B 16 and external factors. Will have some differences.
【００４５】この結果、奇数ドット目に供給される画素
データと偶数ドット目に供給される画素データとで電圧
レベルが異なり、視覚的に縦方向に輝度斑が感知される
という問題が生じてしまう。As a result, the pixel data supplied to the odd-numbered dot and the pixel data supplied to the even-numbered dot have different voltage levels, causing a problem that luminance unevenness is visually sensed in the vertical direction. .
【００４６】それゆえ、本発明は、上記に示した問題点
を解決するためになされたものであり、その目的は、映
像信号の処理過程で生じる電圧レベルのばらつきに基づ
く表示品質の低下を防止し、高精度な液晶表示装置を提
供することである。SUMMARY OF THE INVENTION Therefore, the present invention has been made to solve the above-described problems, and an object of the present invention is to prevent a deterioration in display quality due to a variation in a voltage level generated in a process of processing a video signal. Another object of the present invention is to provide a highly accurate liquid crystal display device.
【００４７】[0047]
【課題を解決するための手段】請求項１に係る液晶表示
装置は、水平方向および垂直方向のマトリックス状に配
列された複数の画素からなる液晶モジュールと、映像信
号を１水平走査期間ごとに、第１の映像信号と第２の映
像信号とに時分割する２相分割手段と、第１の映像信号
を画素に供給するために映像処理する第１の映像処理手
段と、第２の映像信号を画素に供給するために映像処理
しかつ極性を反転する第２の映像処理手段と、第１の映
像処理手段の出力と第２の映像処理手段の出力とを受け
て、１水平期間ごとに、第１の映像処理手段の出力もし
くは第２の映像処理手段の出力の一方を第１の信号線に
出力し、他方を第２の出力線に出力する切換手段と、第
１の信号線からの出力を水平方向の並びにおける奇数番
目の画素に供給する第１のサンプルホールド手段と、第
２の信号線からの出力を水平方向の並びにおける偶数番
目の画素に供給する第２のサンプルホールド手段と、外
部から水平同期信号および垂直同期信号を受けて、２相
分割手段と第１の映像処理手段と第２の映像処理手段と
切換手段とを制御するタイミング信号発生手段とを備
え、２相分割手段は、第１の映像信号および第２の映像
信号が、それぞれ、１水平走査期間ごとに、交互に、水
平方向の並びにおける奇数番目の画素に供給する複数の
画素データもしくは、水平方向の並びにおける偶数番目
の画素に供給する複数の画素データを有するように映像
信号を時分割する。According to a first aspect of the present invention, there is provided a liquid crystal display device comprising: a liquid crystal module comprising a plurality of pixels arranged in a matrix in a horizontal direction and a vertical direction; Two-phase dividing means for time-dividing a first video signal and a second video signal, first video processing means for performing video processing to supply the first video signal to pixels, and second video signal Receiving the output of the first video processing means and the output of the second video processing means for performing video processing and inverting the polarity to supply the Switching means for outputting one of the output of the first video processing means or the output of the second video processing means to the first signal line and outputting the other to the second output line; Is supplied to odd-numbered pixels in the horizontal line. A first sample-and-hold unit, a second sample-and-hold unit that supplies an output from the second signal line to an even-numbered pixel in the horizontal direction, and receives a horizontal synchronization signal and a vertical synchronization signal from outside, Timing signal generating means for controlling the two-phase dividing means, the first video processing means, the second video processing means, and the switching means, wherein the two-phase dividing means comprises a first video signal and a second video signal Has a plurality of pixel data to be supplied to odd-numbered pixels in the horizontal row or a plurality of pixel data to be supplied to even-numbered pixels in the horizontal row, alternately every one horizontal scanning period. The video signal is time-divided as follows.
【００４８】請求項２に係る液晶表示装置は、請求項１
に係る液晶表示装置であって、タイミング信号発生手段
が、垂直同期信号に応じて反転するフィールド切換信号
を生成する手段と、フィールド切換信号の論理レベルの
変化に基づき論理レベルが決定され、かつ水平同期信号
の論理レベルの変化に基づき反転する切換制御信号を生
成する手段と、水平同期信号の論理レベルの変化に同期
して立上がり、かつ繰返し所定の周期で立上がる第１の
クロック信号を生成する手段と、水平同期信号の論理レ
ベルの変化に同期して立上がり、かつ所定の周期の２倍
の時間間隔で立上がる第２のクロック信号を生成する手
段と、切換制御信号の論理レベルの変化に基づきその論
理レベルの初期値が決定され、かつ第１のクロック信号
に同期して反転する第１の制御信号を生成する手段と、
第１の制御信号を反転して第２の制御信号を生成する手
段とを含み、２相分割手段が、第１のクロック信号に基
づき、映像信号をＡ／Ｄ変換してサンプリング信号を生
成する手段と、第１のクロック信号に基づき、第１の制
御信号に応じてサンプリング信号を記憶し、第２のクロ
ック信号に応じて、記憶したサンプリング信号を読出す
第１の記憶手段と、第１のクロック信号に応じて、第２
の制御信号に応じてサンプリング信号を記憶し、第２の
クロック信号に基づき、記憶したサンプリング信号を読
出す第２の記憶手段と、第１の記憶手段から読出したサ
ンプリング信号をＤ／Ａ変換して第１の映像信号を生成
する手段と、第２のクロック信号に基づき、第２の記憶
手段から読出したサンプリング信号をＤ／Ａ変換して第
２の映像信号を生成する手段とを含み、切換手段が、切
換制御信号を受けて、切換制御信号が第１の論理レベル
であれば第１の映像処理手段の出力を第１の信号線から
出力し、かつ第２の映像処理手段の出力を第２の信号線
から出力し、切換制御信号が第２の論理レベルであれ
ば、第１の映像処理手段の出力を第２の信号線から出力
し、かつ第２の映像処理手段の出力を第１の信号線から
出力する。The liquid crystal display device according to the second aspect is the first aspect.
A timing signal generating means for generating a field switching signal inverted according to a vertical synchronization signal; a logic level being determined based on a change in a logic level of the field switching signal; Means for generating a switching control signal that is inverted based on a change in the logic level of the synchronization signal, and a first clock signal that rises in synchronization with the change in the logic level of the horizontal synchronization signal and that rises repeatedly at a predetermined cycle. Means for generating a second clock signal which rises in synchronization with a change in the logic level of the horizontal synchronization signal and rises at a time interval twice as long as a predetermined period; Means for generating a first control signal whose initial value of the logic level is determined based on the first control signal and which is inverted in synchronization with the first clock signal;
Means for inverting the first control signal to generate a second control signal, wherein the two-phase dividing means A / D-converts the video signal based on the first clock signal to generate a sampling signal. Means for storing a sampling signal in response to a first control signal based on a first clock signal, and reading out the stored sampling signal in response to a second clock signal; The second
A second storage unit for reading the stored sampling signal based on the second clock signal, and D / A converting the sampling signal read from the first storage unit based on the second clock signal. Means for generating a first video signal, and means for D / A converting a sampling signal read from the second storage means based on the second clock signal to generate a second video signal, The switching means receives the switching control signal and outputs the output of the first video processing means from the first signal line if the switching control signal is at the first logical level, and outputs the output of the second video processing means. Is output from the second signal line, and if the switching control signal is at the second logical level, the output of the first video processing means is output from the second signal line, and the output of the second video processing means is output. Is output from the first signal line.
【００４９】[0049]
［実施の形態１］図１は、本発明の実施の形態１におけ
る液晶表示装置１００の構成を示す概略ブロック図であ
る。なお、図９の従来の液晶表示装置３００と共通する
構成要素には、同一番号および同一参照符号を付してそ
の説明を省略する。[First Embodiment] FIG. 1 is a schematic block diagram showing a configuration of a liquid crystal display device 100 according to a first embodiment of the present invention. Note that components common to those of the conventional liquid crystal display device 300 in FIG. 9 are denoted by the same reference numerals and the same reference numerals, and description thereof is omitted.
【００５０】図１における液晶表示装置１００が、従来
の液晶表示装置３００と異なるのは、以下の点にある。
すなわち、２相分割回路３１に代えて２相分割回路２を
備えること、およびタイミングコントローラ３２に代え
て２相分割回路２と切換回路１７とを制御する信号を生
成するタイミングコントローラ９を備えること、および
極性反転回路Ａ ５を含まないことにある。The liquid crystal display device 100 in FIG. 1 differs from the conventional liquid crystal display device 300 in the following points.
That is, a two-phase division circuit 2 is provided in place of the two-phase division circuit 31, and a timing controller 9 that generates a signal for controlling the two-phase division circuit 2 and the switching circuit 17 is provided in place of the timing controller 32. And the polarity inversion circuit A5 is not included.
【００５１】２相分割回路２は、タイミングコントロー
ラ９の制御に基づき、１水平走査期間ごとに、映像信号
Ｒを第１の映像信号ＲＡと第２の映像信号ＲＢとに時分
割する。そして、第１の映像信号ＲＡは映像処理回路Ａ
３で映像処理され第３の映像信号ＳＲＡとなり、第２
の映像信号ＲＢは、映像処理回路Ｂ ４で映像処理さ
れ、かつ極性反転回路Ｂ ６で極性反転され第４の映像
信号ＳＲＢとなる。切換回路１７は、タイミングコント
ローラ９の制御に基づき、第３の映像信号ＳＲＡと第４
の映像信号ＳＲＢとを受けて、選択的に一方を第１のサ
ンプルホールド回路７に出力し、他方を第２のサンプル
ホールド回路８に出力する。The two-phase division circuit 2 time-divides the video signal R into a first video signal RA and a second video signal RB every horizontal scanning period under the control of the timing controller 9. Then, the first video signal RA is supplied to the video processing circuit A.
3 is processed into a third video signal SRA.
The video signal RB is subjected to video processing in the video processing circuit B4, and is inverted in polarity in the polarity inversion circuit B6 to become the fourth video signal SRB. The switching circuit 17 controls the third video signal SRA and the fourth video signal SRA based on the control of the timing controller 9.
And selectively outputs one to the first sample and hold circuit 7 and the other to the second sample and hold circuit 8.
【００５２】図２は、本発明の実施の形態１の液晶表示
装置１００を用いた場合における、液晶モジュールの各
液晶画素に供給される画素データの状態を示す模式図で
ある。簡単のため、水平ライン数ｉ＝５、ドット数ｊ＝
５として表示する。FIG. 2 is a schematic diagram showing a state of pixel data supplied to each liquid crystal pixel of the liquid crystal module when the liquid crystal display device 100 according to the first embodiment of the present invention is used. For simplicity, the number of horizontal lines i = 5, the number of dots j =
Displayed as 5.
【００５３】図２において、Ａ＋は、画素データが映像
処理回路Ａ ３で処理された第３の映像信号ＳＲＡから
なる正極性の信号であることを示し、Ｂ−は、画素デー
タが映像処理回路Ｂ ４と極性反転回路Ｂ ６とからな
る信号処理回路Ｂ １６で処理された第４の映像信号Ｓ
ＲＢからなる負極性の信号であることを示す。In FIG. 2, A + indicates that the pixel data is a positive signal composed of the third video signal SRA processed by the video processing circuit A3, and B- indicates that the pixel data is the video processing circuit A3. The fourth video signal S processed by the signal processing circuit B16 including the B4 and the polarity reversing circuit B6.
Indicates that the signal is a negative polarity signal composed of RB.
【００５４】図２の液晶表示装置１００を用いた表示画
面においては、各ドットに注目すると、１フィールドご
とにその極性が反転している。そして、特定の液晶画素
Ｇ（ｎ、ｍ）に注目すると、液晶画素Ｇ（ｎ、ｍ）の信
号と、その液晶画素Ｇ（ｎ、ｍ）と水平方向もしくは垂
直方向に隣接する液晶画素における信号とは、反転した
関係にあり、ドット反転による交流駆動が実現されてい
る。In the display screen using the liquid crystal display device 100 shown in FIG. 2, focusing on each dot, the polarity is inverted for each field. Focusing on a specific liquid crystal pixel G (n, m), a signal of the liquid crystal pixel G (n, m) and a signal of a liquid crystal pixel adjacent to the liquid crystal pixel G (n, m) in the horizontal or vertical direction are provided. Are in an inverted relationship, and AC driving by dot inversion is realized.
【００５５】そしてさらに、液晶画素Ｇ（ｎ、ｍ）に第
３の映像信号ＳＲＡに基づく信号が書込まれたならば、
その特定の液晶画素Ｇ（ｎ、ｍ）と水平方向および垂直
方向に隣接する液晶画素には、第４の映像信号ＳＲＢに
基づく信号が書込まれる。Further, if a signal based on the third video signal SRA is written to the liquid crystal pixel G (n, m),
A signal based on the fourth video signal SRB is written to a liquid crystal pixel adjacent to the specific liquid crystal pixel G (n, m) in the horizontal and vertical directions.
【００５６】そして、続くフィールドにおいては、液晶
画素Ｇ（ｎ、ｍ）に第４の映像信号ＳＲＢに基づく信号
が書込まれ、かつ液晶画素Ｇ（ｎ、ｍ）に水平方向およ
び垂直方向に隣接する液晶画素には、第３の映像信号Ｓ
ＲＡに基づく信号が書込まれる。In the subsequent field, a signal based on the fourth video signal SRB is written to the liquid crystal pixel G (n, m), and is adjacent to the liquid crystal pixel G (n, m) in the horizontal and vertical directions. Of the third video signal S
A signal based on RA is written.
【００５７】以下、液晶表示装置１００の構成および動
作について説明する。図３は、本発明の実施の形態１に
おける２相分割回路２の構成を示す概略ブロック図であ
る。Hereinafter, the configuration and operation of the liquid crystal display device 100 will be described. FIG. 3 is a schematic block diagram showing a configuration of the two-phase dividing circuit 2 according to the first embodiment of the present invention.
【００５８】２相分割回路２は、Ａ／Ｄ変換回路１０
と、第１のメモリ１１と、第２のメモリ１２と、Ｄ／Ａ
変換回路１３、１４とを含む。The two-phase dividing circuit 2 includes an A / D conversion circuit 10
, A first memory 11, a second memory 12, a D / A
And conversion circuits 13 and 14.
【００５９】Ａ／Ｄ変換回路１０は、後述するタイミン
グコントローラ９から受ける第１のクロック信号ＣＬＫ
１に基づき、入力した映像信号ＲをＡ／Ｄ変換し、サン
プリング信号ＺＲを生成する。The A / D conversion circuit 10 receives a first clock signal CLK received from a timing controller 9 described later.
1, the input video signal R is A / D converted to generate a sampling signal ZR.
【００６０】第１のメモリ１１は、第１のクロック信号
ＣＬＫ１の立上がりに応じて、同じくタイミングコント
ローラ９から受ける第１のライトイネーブル信号ＥＮ１
に基づき、サンプリング信号ＺＲを記憶する。そして、
タイミングコントローラ９から受ける第２のクロック信
号ＣＬＫ２に応じて、記憶したサンプリング信号ＺＲを
読出す。The first memory 11 supplies a first write enable signal EN1 also received from the timing controller 9 in response to the rising of the first clock signal CLK1.
, The sampling signal ZR is stored. And
The stored sampling signal ZR is read out according to the second clock signal CLK2 received from the timing controller 9.
【００６１】第２のメモリ１２は、第１のクロック信号
ＣＬＫ１の立上がりに応じて、タイミングコントローラ
９から受ける第２のライトイネーブル信号ＥＮ２に基づ
き、サンプリング信号ＺＲを記憶する。そして、第２の
クロック信号ＣＬＫ２に応じて、記憶したサンプリング
信号ＺＲを読出す。The second memory 12 stores the sampling signal ZR based on the second write enable signal EN2 received from the timing controller 9 in response to the rising of the first clock signal CLK1. Then, the stored sampling signal ZR is read out according to the second clock signal CLK2.
【００６２】より具体的には、第１のメモリ１１は、第
１のクロック信号ＣＬＫ１の立上がり時点で第１のライ
トイネーブル信号ＥＮ１がＨレベルからＬレベルに立下
がると、サンプリング信号ＺＲを取込み記憶する。一
方、第２のメモリ１２は、第１のクロック信号ＣＬＫ１
の立上がり時点で第２のライトイネーブル信号ＥＮ２が
ＨレベルからＬレベルに立下がると、サンプリング信号
ＺＲを取込み記憶する。More specifically, when the first write enable signal EN1 falls from the H level to the L level at the rise of the first clock signal CLK1, the first memory 11 fetches and stores the sampling signal ZR. I do. On the other hand, the second memory 12 stores the first clock signal CLK1
When the second write enable signal EN2 falls from the H level to the L level at the rise of the sampling signal ZR, the sampling signal ZR is taken and stored.
【００６３】Ｄ／Ａ変換回路１３は、第２のクロックＣ
ＬＫ２に応じて、第１のメモリ１１から読出されたサン
プリング信号ＺＲに基づき第１の映像信号ＲＡを生成す
る。The D / A conversion circuit 13 outputs the second clock C
In accordance with LK2, a first video signal RA is generated based on the sampling signal ZR read from the first memory 11.
【００６４】Ｄ／Ａ変換回路１４は、第２のクロックＣ
ＬＫ２に応じて、第２のメモリ１２から読出されたサン
プリング信号ＺＲに基づき第２の映像信号ＲＢを生成す
る。The D / A conversion circuit 14 outputs the second clock C
In accordance with LK2, a second video signal RB is generated based on the sampling signal ZR read from the second memory 12.
【００６５】生成された第１の映像信号ＲＡは、映像処
理回路Ａ ３に出力され、かつ第２の映像信号ＲＢは、
信号処理回路Ｂ １６に出力される。The generated first video signal RA is output to the video processing circuit A3, and the second video signal RB is
The signal is output to the signal processing circuit B16.
【００６６】図４は、本発明の実施の形態１の２相分割
回路２における映像信号Ｒと第１の映像信号ＲＡと第２
の映像信号ＲＢとの関係を示す模式図である。図４にお
いて、、、、、…は、液晶モジュール１のある
特定の水平ラインにおける１ドット目、２ドット目、３
ドット目、４ドット目、…の液晶画素Ｇ（ｉ、ｊ）に供
給される信号を示す。FIG. 4 shows video signal R, first video signal RA, and second video signal in two-phase dividing circuit 2 according to the first embodiment of the present invention.
FIG. 3 is a schematic diagram showing a relationship with a video signal RB. 4,... Indicate the first dot, the second dot, the third dot, and the third dot on a specific horizontal line of the liquid crystal module 1.
The signals supplied to the liquid crystal pixels G (i, j) of the dot number 4, the dot number 4,...
【００６７】より具体的には、本実施の形態１の２相分
割回路２は、タイミングコントローラ９の制御に基づ
き、水平方向における奇数ドット目の液晶画素Ｇ（ｉ、
ｊ）に供給する画素データからなるアナログ信号と、水
平方向の偶数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給す
る画素データからなるアナログ信号とを生成し、図４の
右欄に示すように１水平走査期間ごとに、交互に一方を
第１の映像信号ＲＡとし、他方を第２の映像信号ＲＢと
して出力する。More specifically, the two-phase dividing circuit 2 according to the first embodiment controls the odd-numbered liquid crystal pixels G (i, i,
An analog signal composed of pixel data supplied to j) and an analog signal composed of pixel data supplied to liquid crystal pixels G (i, j) of even-numbered dots in the horizontal direction are generated, as shown in the right column of FIG. In one horizontal scanning period, one is alternately output as the first video signal RA and the other is output as the second video signal RB.
【００６８】続いて、図５を参照してタイミングコント
ローラ９において生成される各種信号について説明す
る。Next, various signals generated by the timing controller 9 will be described with reference to FIG.
【００６９】タイミングコントローラ９は、タイミング
コントローラ３２の基本的な機能に加え、第１のクロッ
ク信号ＣＬＫ１と、第２のクロック信号ＣＬＫ２と、第
１のライトイネーブル信号ＥＮ１と、第２のライトイネ
ーブル信号ＥＮ２と、切換制御信号Ｗと、フィールド切
換信号とを生成する。The timing controller 9 has, in addition to the basic functions of the timing controller 32, a first clock signal CLK1, a second clock signal CLK2, a first write enable signal EN1, and a second write enable signal. EN2, a switching control signal W, and a field switching signal are generated.
【００７０】フィールド切換信号Ｆは、外部から垂直同
期信号Ｖを受けて、１フィールドごとにその論理レベル
を反転する。Field switching signal F receives a vertical synchronizing signal V from the outside and inverts its logical level for each field.
【００７１】切換制御信号Ｗは、１つの水平走査期間を
検出する信号であり、外部から受ける水平同期信号Ｈの
ＨレベルからＬレベルの立下がり（もしくは、Ｌレベル
からＨレベルの立上がり）に応じてその論理レベルを反
転し、さらに、フィールドが切換わるごとにフィールド
切換信号Ｆに応じて、その論理レベルの初期値が設定さ
れる。The switching control signal W is a signal for detecting one horizontal scanning period. The switching control signal W corresponds to the falling of the horizontal synchronizing signal H from the H level to the L level (or the rising from the L level to the H level). The logical level is inverted, and each time the field is switched, an initial value of the logical level is set according to the field switching signal F.
【００７２】具体的には、フィールド切換信号ＦがＨレ
ベルからＬレベルに立下がる（もしくは、Ｌレベルから
Ｈレベルに立上がる）と、切換制御信号Ｗの論理レベル
をＬレベルに初期設定し、フィールド切換信号ＦがＬレ
ベルからＨレベルに立上がる（もしくは、Ｈレベルから
Ｌレベルに立下がる）と、切換制御信号Ｗの論理レベル
をＨレベルに初期設定する。Specifically, when field switching signal F falls from H level to L level (or rises from L level to H level), the logic level of switching control signal W is initialized to L level, When the field switching signal F rises from L level to H level (or falls from H level to L level), the logic level of the switching control signal W is initialized to H level.
【００７３】第１のクロック信号ＣＬＫ１は、映像信号
Ｒをサンプリングするための信号であり、切換制御信号
Ｗの論理レベルの反転に同期して立上がるように構成す
る。さらに、たとえば、ＳＶＧＡ規格であれば、１水平
走査期間内において８００画素に対応する画素データを
サンプリングするため、１水平走査期間内に約１０００
個のパルスを含むように構成する。The first clock signal CLK1 is a signal for sampling the video signal R, and is configured to rise in synchronization with the inversion of the logic level of the switching control signal W. Further, for example, according to the SVGA standard, since pixel data corresponding to 800 pixels is sampled in one horizontal scanning period, about 1000 pixels are sampled in one horizontal scanning period.
It is configured to include a number of pulses.
【００７４】第２のクロック信号ＣＬＫ２は、サンプリ
ング信号ＺＲから第１の映像信号ＲＡと第２の映像信号
ＲＢとを生成するための信号であり、第１のクロック信
号ＣＬＫ１の周波数の１／２の周波数で立上がるように
構成する。The second clock signal CLK2 is a signal for generating the first video signal RA and the second video signal RB from the sampling signal ZR, and is １ ／ of the frequency of the first clock signal CLK1. It is configured to rise at the frequency of
【００７５】第１のライトイネーブル信号ＥＮ１は、第
１のメモリ１１へのサンプリング信号ＺＲの書込を制御
する信号であり、第２のライトイネーブル信号ＥＮ２
は、第２のメモリ１２へのサンプリング信号ＺＲの書込
を制御する信号である。The first write enable signal EN1 is a signal for controlling the writing of the sampling signal ZR to the first memory 11, and the second write enable signal EN2
Is a signal for controlling writing of the sampling signal ZR to the second memory 12.
【００７６】前述したように、第１のメモリ１１は、第
１のクロックＣＬＫ１の立上がり時点での第１のライト
イネーブル信号ＥＮ１の論理レベルの推移を検出してサ
ンプリング信号ＺＲを記憶し、第２のメモリ１２は、第
１のクロック信号ＣＬＫ１の立上がり時点での第２のラ
イトイネーブル信号ＥＮ２の論理レベルの推移を検出し
てサンプリング信号ＺＲを記憶する。As described above, the first memory 11 detects the transition of the logic level of the first write enable signal EN1 at the time of the rising of the first clock CLK1, stores the sampling signal ZR, and stores the sampling signal ZR. Memory 12 detects the transition of the logic level of the second write enable signal EN2 at the time of the rising of the first clock signal CLK1, and stores the sampling signal ZR.
【００７７】したがって、サンプリング信号ＺＲの中の
奇数ドット目の画素に供給する画素データとサンプリン
グ信号ＺＲの中の偶数ドット目の画素に供給する画素デ
ータとを２つのメモリに振り分けるため、第１のライト
イネーブル信号ＥＮ１と第２のイネーブル信号ＥＮ２と
は互いに反転した関係にあり、かつそれぞれは、第１の
クロック信号ＣＬＫ１の立上がりに応じてその論理レベ
ルを反転するように構成する。さらに、第１のメモリ１
１および第２のメモリ１２に、１水平走査期間ごとに、
奇数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給される画素
データと偶数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給さ
れる画素データとが交互に記憶されるように、切換制御
信号Ｗを用いて、１水平期間ごとに、第１のライトイネ
ーブル信号ＥＮ１と第２のライトイネーブル信号ＥＮ２
との関係が逆転するように構成する。Therefore, pixel data to be supplied to pixels of odd-numbered dots in the sampling signal ZR and pixel data to be supplied to pixels of even-numbered dots in the sampling signal ZR are divided into two memories. The write enable signal EN1 and the second enable signal EN2 have an inverted relationship to each other, and each is configured to invert its logic level in response to the rising of the first clock signal CLK1. Further, the first memory 1
In the first and second memories 12, every one horizontal scanning period,
The switching control signal is supplied such that the pixel data supplied to the odd-numbered liquid crystal pixels G (i, j) and the pixel data supplied to the even-numbered liquid crystal pixels G (i, j) are alternately stored. W, the first write enable signal EN1 and the second write enable signal EN2 are set every one horizontal period.
And the relationship is reversed.
【００７８】具体的には、切換制御信号ＷのＨレベルか
らＬレベルの立下がり（もしくはＬレベルからＨレベル
の立上がり）に応じて、第１のライトイネーブル信号Ｅ
Ｎ１の論理レベルをＬレベルに初期設定する。一方、切
換制御信号ＷのＬレベルからＨレベルの立上がり（もし
くはＨレベルからＬレベルの立下がり）に応じて、第１
のライトイネーブル信号ＥＮ１の論理レベルをＨレベル
に初期設定する。More specifically, the first write enable signal E is set in response to the fall of the switching control signal W from the H level to the L level (or the rise from the L level to the H level).
The logic level of N1 is initialized to L level. On the other hand, in response to the rising of the switching control signal W from the L level to the H level (or the falling from the H level to the L level), the first
The logic level of the write enable signal EN1 is initially set to H level.
【００７９】この結果、たとえば、水平同期信号Ｈを受
けて切換制御信号ＷがＨレベルからＬレベルに立下がる
と、第１の映像信号ＲＡは奇数ドット目の液晶画素Ｇ
（ｉ、ｊ）に供給する画素データを含む信号となり、続
いて、水平同期信号Ｈを受けて切換制御信号ＷがＬレベ
ルからＨレベルに立上がると、第１の映像信号ＲＡは偶
数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給する画素デー
タを含む信号となる。As a result, for example, when the switching control signal W falls from the H level to the L level in response to the horizontal synchronizing signal H, the first video signal RA becomes the odd-numbered liquid crystal pixel G
When the switching control signal W rises from the L level to the H level in response to the horizontal synchronization signal H, the first video signal RA becomes an even-numbered dot. Is a signal including pixel data to be supplied to the liquid crystal pixel G (i, j).
【００８０】また、フィールドが切換わるごとに、切換
制御信号Ｗの初期の論理レベルが反転するので、たとえ
ば、第Ｋフィールドにおいて、切換制御信号Ｗが、Ｈ、
Ｌ、Ｈ、…と変化したならば、第（Ｋ＋１）フィールド
においては、切換制御信号Ｗは、Ｌ、Ｈ、Ｌ、…と変化
する。したがって、たとえば、第ＫフィールドのＮライ
ン目においては、第１の映像信号ＲＡは、奇数ドット目
の液晶画素Ｇ（ｉ、ｊ）に供給する画素データを含む信
号であり、第（Ｋ＋１）フィールドのＮライン目におい
ては、第２の映像信号ＲＢが、奇数ドット目の液晶画素
Ｇ（ｉ、ｊ）に供給する画素データを含む信号となる。Since the initial logical level of the switching control signal W is inverted every time the field is switched, for example, in the K-th field, the switching control signal W
, In the (K + 1) th field, the switching control signal W changes to L, H, L,. Therefore, for example, in the N-th line of the K-th field, the first video signal RA is a signal including pixel data to be supplied to the odd-numbered liquid crystal pixels G (i, j), and the (K + 1) -th field In the N-th line, the second video signal RB is a signal including pixel data to be supplied to the liquid crystal pixels G (i, j) of the odd-numbered dots.
【００８１】以下、簡単のため、フィールド切換信号Ｆ
がＨレベルからＬレベルに立下がると、切換制御信号Ｗ
の論理レベルをＬレベルに初期設定し、フィールド切換
信号ＦがＬレベルからＨレベルに立上がると切換制御信
号Ｗの論理レベルをＨレベルに初期設定するものとし、
かつ切換制御信号ＷがＬレベルの期間においては、第１
の映像信号ＲＡが奇数ドット目の液晶画素Ｇ（ｉ、ｊ）
に供給する画素データを含む信号となり、切換制御信号
ＷがＨレベルの期間においては、第２の映像信号ＲＢが
奇数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給する画素デ
ータを含む信号となるものとして説明する。Hereinafter, for simplicity, the field switching signal F
Falls from H level to L level, switching control signal W
Is initially set to L level, and when the field switching signal F rises from L level to H level, the logic level of the switching control signal W is initialized to H level;
When the switching control signal W is at the L level, the first
Is an odd-numbered liquid crystal pixel G (i, j).
During the period when the switching control signal W is at the H level, the second video signal RB is a signal including the pixel data supplied to the odd-numbered liquid crystal pixels G (i, j). The description will be made as follows.
【００８２】映像処理回路Ａ ３および信号処理回路Ｂ
１６は、従来と同じ機能を有する。Video processing circuit A 3 and signal processing circuit B
16 has the same function as the conventional one.
【００８３】より具体的には、図２に示すドット反転を
実現するために、信号処理回路Ｂ１６の極性反転回路Ｂ
６は、常に入力した信号を負極性とするように構成す
る。More specifically, in order to realize the dot inversion shown in FIG. 2, the polarity inversion circuit B of the signal processing circuit B16 is used.
6 is configured so that the input signal always has a negative polarity.
【００８４】続いて、切換回路１７の動作について説明
する。前述したように、２相分割回路２で生成された第
１の映像信号ＲＡは、映像処理回路Ａ ３で処理され、
第３の映像信号ＳＲＡとなる。一方、２相分割回路２で
生成された第２の映像信号ＲＡは信号処理回路Ｂ １６
で処理され、第４の映像信号ＳＲＢとなる。Next, the operation of the switching circuit 17 will be described. As described above, the first video signal RA generated by the two-phase division circuit 2 is processed by the video processing circuit A3,
This is the third video signal SRA. On the other hand, the second video signal RA generated by the two-phase division circuit 2 is output to the signal processing circuit B 16
, And becomes the fourth video signal SRB.
【００８５】切換回路１７は、タイミングコントローラ
９の制御に基づき、入力した第３の映像信号ＳＲＡと第
４の映像信号ＳＲＢとを選択的に、第１のサンプルホー
ルド回路７と第２のサンプルホールド回路８とに振分け
る。The switching circuit 17 selectively switches the input third video signal SRA and fourth video signal SRB based on the control of the timing controller 9 to the first sample-hold circuit 7 and the second sample-hold And to the circuit 8.
【００８６】ここで、第１のサンプルホールド回路７の
出力線は、液晶モジュール１の水平方向の奇数ドット目
の画素と接続され、第２のサンプルホールド回路８の出
力線は、液晶モジュール１の水平方向の偶数ドット目の
液晶画素Ｇ（ｉ、ｊ）と接続されている。Here, the output line of the first sample and hold circuit 7 is connected to the pixel of the odd-numbered dot in the horizontal direction of the liquid crystal module 1, and the output line of the second sample and hold circuit 8 is It is connected to the liquid crystal pixel G (i, j) of the even-numbered dot in the horizontal direction.
【００８７】また、前述したように、切換制御信号Ｗが
Ｌレベルの期間においては、第１の映像信号ＲＡは、水
平方向の奇数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給す
る画素データからなるアナログ信号であり、これを受け
る映像処理回路Ａ ３において、第３の映像信号ＳＲＡ
が生成される。一方、第２の映像信号ＲＢは、水平方向
の偶数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給される画
素データからなるアナログ信号であり、これを受ける信
号処理回路Ｂ １６において、第４の映像信号ＳＲＢが
生成される。As described above, during the period when the switching control signal W is at the L level, the first video signal RA is the pixel data supplied to the odd-numbered liquid crystal pixels G (i, j) in the horizontal direction. The video processing circuit A3 which receives the analog signal comprises a third video signal SRA
Is generated. On the other hand, the second video signal RB is an analog signal composed of pixel data supplied to the liquid crystal pixels G (i, j) of the even-numbered dots in the horizontal direction. Is generated.
【００８８】切換制御信号ＷがＨレベルの期間において
は、第２の映像信号ＲＢが水平方向の奇数ドット目の液
晶画素Ｇ（ｉ、ｊ）に供給される画素データからなるア
ナログ信号となり、これに基づいて第４の映像信号ＳＲ
Ａが生成され、一方、第１の映像信号ＲＡが水平方向の
偶数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給される画素
データからなるアナログ信号となり、これに基づいて第
３の映像信号ＳＲＡが生成される。During the period when the switching control signal W is at the H level, the second video signal RB is an analog signal composed of pixel data supplied to the liquid crystal pixels G (i, j) of the odd-numbered dots in the horizontal direction. Based on the fourth video signal SR
A is generated, and on the other hand, the first video signal RA becomes an analog signal composed of pixel data supplied to the liquid crystal pixels G (i, j) of even-numbered dots in the horizontal direction, and based on this, the third video signal RA is generated. An SRA is generated.
【００８９】したがって、より具体的には、切換回路１
７は、切換制御信号ＷがＬレベルの期間においては、第
３の映像信号ＳＲＡを第１のサンプルホールド回路７に
出力し、かつ第４の映像信号ＳＲＢを第２のサンプルホ
ールド回路８に出力し、切換制御信号ＷがＨレベルの期
間においては、第３の映像信号ＳＲＡを第２のサンプル
ホールド回路８に出力し、かつ第４の映像信号ＳＲＢを
第１のサンプルホールド回路７に出力する。Therefore, more specifically, switching circuit 1
7 outputs the third video signal SRA to the first sample and hold circuit 7 and outputs the fourth video signal SRB to the second sample and hold circuit 8 during the period when the switching control signal W is at the L level. Then, while the switching control signal W is at the H level, the third video signal SRA is output to the second sample and hold circuit 8 and the fourth video signal SRB is output to the first sample and hold circuit 7. .
【００９０】この結果、既に図２で示したように、水平
方向および垂直方向に隣接する液晶画素には、異なる信
号経路（映像処理回路Ａ ３および信号処理回路Ｂ １
６）で処理された信号が供給されるとともに、各液晶画
素Ｇ（ｉ、ｊ）においても、１フィールドごとにその信
号経路が切換わる。この結果、視覚上信号経路の違いに
よる電圧レベルのばらつきが平均化され、輝度斑等を生
じない高品質な表示を実現することができる。As a result, as shown in FIG. 2, different signal paths (the video processing circuit A3 and the signal processing circuit B1) are applied to the liquid crystal pixels adjacent in the horizontal and vertical directions.
The signal processed in 6) is supplied, and the signal path of each liquid crystal pixel G (i, j) is switched for each field. As a result, variations in voltage levels due to visually different signal paths are averaged, and high-quality display without luminance unevenness or the like can be realized.
【００９１】[0091]
【発明の効果】本発明によれば、高精細化された液晶モ
ジュールに映像信号を供給する映像表示装置に関し、映
像信号の処理過程に生じる電圧レベルのばらつきに基づ
く表示品質の低下を防止して、高品質な液晶表示を実現
することができる。According to the present invention, there is provided a video display device for supplying a video signal to a high-definition liquid crystal module, in which a display quality is prevented from deteriorating due to a voltage level variation occurring in a process of processing a video signal. Thus, a high quality liquid crystal display can be realized.
【図１】本発明の実施の形態１における液晶表示装置の
構成を示す概略ブロック図である。FIG. 1 is a schematic block diagram illustrating a configuration of a liquid crystal display device according to Embodiment 1 of the present invention.
【図２】本発明の実施の形態１の液晶表示装置を用いた
場合における液晶表示画面上の画像データの状態を示す
模式図である。FIG. 2 is a schematic diagram illustrating a state of image data on a liquid crystal display screen when the liquid crystal display device according to the first embodiment of the present invention is used.
【図３】本発明の実施の形態１における２相分割回路の
構成を示す概略ブロック図である。FIG. 3 is a schematic block diagram illustrating a configuration of a two-phase division circuit according to Embodiment 1 of the present invention.
【図４】本発明の実施の形態１の２相分割回路における
入力映像信号と、第１の映像信号と、第２の映像信号と
の関係を示す模式図である。FIG. 4 is a schematic diagram illustrating a relationship among an input video signal, a first video signal, and a second video signal in the two-phase splitting circuit according to the first embodiment of the present invention.
【図５】本発明の実施の形態１におけるタイミングコン
トローラの生成する信号の関係を示すタイミングチャー
ト図である。FIG. 5 is a timing chart illustrating a relationship between signals generated by a timing controller according to the first embodiment of the present invention.
【図６】従来の液晶表示装置の構成を示す概略ブロック
図である。FIG. 6 is a schematic block diagram illustrating a configuration of a conventional liquid crystal display device.
【図７】従来の液晶モジュールの構成を概略的に示す概
略図である。FIG. 7 is a schematic diagram schematically showing a configuration of a conventional liquid crystal module.
【図８】図６の液晶表示装置を用いた場合における液晶
表示画面上の画素データの状態を示す模式図である。8 is a schematic diagram showing a state of pixel data on a liquid crystal display screen when the liquid crystal display device of FIG. 6 is used.
【図９】従来の他の液晶表示装置の構成を示す概略ブロ
ック図である。FIG. 9 is a schematic block diagram illustrating a configuration of another conventional liquid crystal display device.
【図１０】図９の液晶表示装置を用いた場合における液
晶表示画面の画素データの状態を示す模式図である。FIG. 10 is a schematic diagram showing a state of pixel data on a liquid crystal display screen when the liquid crystal display device of FIG. 9 is used.
１ 液晶モジュール ２、３１ ２相分割回路 ３ 映像処理回路Ａ ５１ 映像処理回路 ４ 映像処理回路Ｂ ５ 極性反転回路Ａ ６ 極性反転回路Ｂ ５２ 極性反転回路 ７ 第１のサンプルホールド回路 ８ 第２のサンプルホールド回路 ５３ サンプルホールド回路 １０ Ａ／Ｄ変換回路 １１ 第１のメモリ １２ 第２のメモリ １３、１４ Ｄ／Ａ変換回路 ９、５４、３２ タイミングコントローラ １００、２００、３００ 液晶表示装置 Ｇ（ｉ、ｊ） 液晶画素 ＡＲ（ｉ） アドレス線 Ｄ（ｊ） データ線 ＤＢ１〜ＤＢ３ 出力線 ＮＴ ＮＭＯＳ Ｃ 記憶用コンデンサ ＭＣ 液晶セル DESCRIPTION OF SYMBOLS 1 Liquid crystal module 2, 31 Two-phase division circuit 3 Video processing circuit A 51 Video processing circuit 4 Video processing circuit B 5 Polarity reversing circuit A 6 Polarity reversing circuit B 52 Polarity reversing circuit 7 First sample hold circuit 8 Second sample Hold circuit 53 Sample hold circuit 10 A / D conversion circuit 11 First memory 12 Second memory 13, 14 D / A conversion circuit 9, 54, 32 Timing controller 100, 200, 300 Liquid crystal display device G (i, j ) Liquid crystal pixel AR (i) Address line D (j) Data line DB1 to DB3 Output line NT NMOS C Storage capacitor MC Liquid crystal cell
───────────────────────────────────────────────────── フロントページの続き (72)発明者 児玉 和則 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Kazunori Kodama 2-5-5 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd.
Claims (2)
状に配列された複数の液晶画素からなる液晶モジュール
と、 前記映像信号を、１水平走査期間ごとに、第１の映像信
号と第２の映像信号とに時分割する２相分割手段と、 前記第１の映像信号を前記液晶画素に供給するために映
像処理する第１の映像処理手段と、 前記第２の映像信号を前記液晶画素に供給するために映
像処理し、かつ極性を反転する第２の映像処理手段と、 前記第１の映像処理手段の出力と前記第２の映像処理手
段の出力とを受けて、前記１水平走査期間ごとに、前記
第１の映像処理手段の出力もしくは前記第２の映像処理
手段の出力の一方を第１の信号線に出力し、他方を第２
の出力線に出力する切換手段と、 前記第１の信号線からの出力を前記水平方向の並びにお
ける奇数番目の前記液晶画素に供給する第１のサンプル
ホールド手段と、 前記第２の信号線からの出力を前記水平方向の並びにお
ける偶数番目の前記液晶画素に供給する第２のサンプル
ホールド手段と、 外部から水平同期信号および垂直同期信号を受けて、前
記２相分割手段と前記第１の映像処理手段と、前記第２
の映像処理手段と前記切換手段とを制御するタイミング
信号発生手段とを備え、 前記２相分割手段は、前記第１の映像信号および前記第
２の映像信号が、それぞれ、前記１水平走査期間ごと
に、交互に、前記水平方向の並びにおける奇数番目の前
記液晶画素に供給する複数の画素データもしくは、前記
水平方向の並びにおける偶数番目の前記液晶画素に供給
する複数の画素データを有するように前記映像信号を時
分割する、液晶表示装置。A liquid crystal module comprising a plurality of liquid crystal pixels arranged in a matrix in a horizontal direction and a vertical direction; and a first video signal and a second video signal for each horizontal scanning period. Two-phase dividing means for time-dividing the first video signal, first video processing means for performing video processing to supply the first video signal to the liquid crystal pixel, and supplying the second video signal to the liquid crystal pixel A second video processing means for performing video processing and inverting the polarity, and receiving an output of the first video processing means and an output of the second video processing means, for each one horizontal scanning period. One of the output of the first video processing means or the output of the second video processing means is output to a first signal line, and the other is output to a second signal line.
Switching means for outputting to the output line of the first signal line; first sample and hold means for supplying the output from the first signal line to the odd-numbered liquid crystal pixels in the horizontal arrangement; and A second sample-and-hold means for supplying an output of the second row to the even-numbered liquid crystal pixels in the horizontal arrangement; receiving a horizontal synchronizing signal and a vertical synchronizing signal from outside; Processing means, the second
And a timing signal generating means for controlling the switching means. The two-phase splitting means outputs the first video signal and the second video signal respectively for each one horizontal scanning period. Alternately, a plurality of pixel data to be supplied to the odd-numbered liquid crystal pixels in the horizontal arrangement or a plurality of pixel data to be supplied to the even-numbered liquid crystal pixels in the horizontal arrangement. A liquid crystal display device that time-divides video signals.
フィールド切換信号を生成する手段と、 前記フィールド切換信号の論理レベルの変化に基づき、
その論理レベルが決定され、かつ前記水平同期信号の論
理レベルの変化に基づき反転する切換制御信号を生成す
る手段と、 前記水平同期信号の論理レベルの変化に同期して立上が
り、かつ繰返し所定の周期で立上がる第１のクロック信
号を生成する手段と、 前記水平同期信号の論理レベルの変化に同期して立上が
り、かつ前記所定の周期の２倍の時間間隔で立上がる第
２のクロック信号を生成する手段と、 前記切換制御信号の論理レベルの変化に基づきその論理
レベルの初期値が決定され、かつ前記第１のクロック信
号に同期して反転する第１の制御信号を生成する手段
と、 前記第１の制御信号を反転して第２の制御信号を生成す
る手段とを含み、 前記２相分割手段は、 前記第１のクロック信号に基づき、前記映像信号をＡ／
Ｄ変換してサンプリング信号を生成する手段と、 前記第１のクロック信号に基づき、前記第１の制御信号
に応じて前記サンプリング信号を記憶し、前記第２のク
ロック信号に応じて前記記憶したサンプリング信号を読
出す第１の記憶手段と、 前記第１のクロック信号に基づき、前記第２の制御信号
に応じて前記サンプリング信号を記憶し、前記第２のク
ロック信号に応じて前記記憶したサンプリング信号を読
出す第２の記憶手段と、 前記第１の記憶手段から読出した前記サンプリング信号
をＤ／Ａ変換して前記第１の映像信号を生成する手段
と、 前記第２のクロック信号に基づき、前記第２の記憶手段
から読出した前記サンプリング信号をＤ／Ａ変換して前
記第２の映像信号を生成する手段とを含み、 前記切換手段は、 前記切換制御信号が第１の論理レベルであれば、前記第
１の映像処理手段の出力を前記第１の信号線から出力
し、かつ前記第２の映像処理手段の出力を前記第２の信
号線から出力し、前記切換制御信号が第２の論理レベル
であれば、前記第１の映像処理手段の出力を前記第２の
信号線から出力し、かつ前記第２の映像処理手段の出力
を前記第１の信号線から出力する、請求項１記載の液晶
表示装置。2. The timing signal generating means includes: means for generating a field switching signal for inverting a logical level of the field switching signal in response to the vertical synchronization signal;
Means for generating a switching control signal whose logic level is determined and which is inverted based on a change in the logic level of the horizontal synchronization signal; Means for generating a first clock signal that rises at a time, and a second clock signal that rises in synchronization with a change in the logic level of the horizontal synchronization signal and rises at a time interval twice as long as the predetermined period Means for generating a first control signal whose initial value of the logic level is determined based on a change in the logic level of the switching control signal, and which is inverted in synchronization with the first clock signal; Means for inverting a first control signal to generate a second control signal, wherein the two-phase dividing means converts the video signal into an A / A signal based on the first clock signal.
Means for D-converting to generate a sampling signal; storing the sampling signal in response to the first control signal based on the first clock signal; and storing the stored sampling signal in response to the second clock signal First storage means for reading out a signal, based on the first clock signal, storing the sampling signal in response to the second control signal, and storing the stored sampling signal in response to the second clock signal A second storage unit for reading the sampling signal; a unit for D / A converting the sampling signal read from the first storage unit to generate the first video signal; Means for D / A converting the sampling signal read from the second storage means to generate the second video signal, wherein the switching means comprises: If the first logic level, the output of the first video processing means is output from the first signal line, and the output of the second video processing means is output from the second signal line; If the switching control signal is at a second logic level, the output of the first video processing means is output from the second signal line, and the output of the second video processing means is the first signal. The liquid crystal display device according to claim 1, wherein the output is performed from a line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22841896A JP3296728B2 (en) | 1996-08-29 | 1996-08-29 | Liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22841896A JP3296728B2 (en) | 1996-08-29 | 1996-08-29 | Liquid crystal display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069255A true JPH1069255A (en) | 1998-03-10 |
| JP3296728B2 JP3296728B2 (en) | 2002-07-02 |
Family
ID=16876171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22841896A Expired - Fee Related JP3296728B2 (en) | 1996-08-29 | 1996-08-29 | Liquid crystal display |
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|---|---|
| JP (1) | JP3296728B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006221702A (en) * | 2005-02-09 | 2006-08-24 | Nagoya Institute Of Technology | Sample hold circuit |
-
1996
- 1996-08-29 JP JP22841896A patent/JP3296728B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006221702A (en) * | 2005-02-09 | 2006-08-24 | Nagoya Institute Of Technology | Sample hold circuit |
Also Published As
| Publication number | Publication date |
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| JP3296728B2 (en) | 2002-07-02 |
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