JPH1069799A - 集積回路メモリ・デバイス用組込み自己テスト装置 - Google Patents
集積回路メモリ・デバイス用組込み自己テスト装置Info
- Publication number
- JPH1069799A JPH1069799A JP9147019A JP14701997A JPH1069799A JP H1069799 A JPH1069799 A JP H1069799A JP 9147019 A JP9147019 A JP 9147019A JP 14701997 A JP14701997 A JP 14701997A JP H1069799 A JPH1069799 A JP H1069799A
- Authority
- JP
- Japan
- Prior art keywords
- self
- test
- built
- bist
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
- G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56012—Timing aspects, clock generation, synchronisation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 メモリ・デバイスの検査に莫大な時間を必要
としない組込み自己テスト配置を提供する。 【解決手段】 集積回路は組込み自己テスト（ＢＩＳ
Ｔ）配置６０を有する。組込み自己テスト配置６０は、
テスト・アルゴリズム命令を記憶する読出し専用メモリ
（ＲＯＭ）４００を有する。ＲＯＭ論理回路４１０は読
出し専用メモリから読み出された命令を受け取り、この
命令に応じて一群の出力信号を生ずる。集積回路の自己
テストを制御するために、ＢＩＳＴレジスタ４２０は論
理回路からの出力信号の群を受け取り記憶する。
としない組込み自己テスト配置を提供する。 【解決手段】 集積回路は組込み自己テスト（ＢＩＳ
Ｔ）配置６０を有する。組込み自己テスト配置６０は、
テスト・アルゴリズム命令を記憶する読出し専用メモリ
（ＲＯＭ）４００を有する。ＲＯＭ論理回路４１０は読
出し専用メモリから読み出された命令を受け取り、この
命令に応じて一群の出力信号を生ずる。集積回路の自己
テストを制御するために、ＢＩＳＴレジスタ４２０は論
理回路からの出力信号の群を受け取り記憶する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路デバイス
のテストの分野に関し、さらに詳細にいえば、集積回路
デバイス用組込み自己テスト（ＢＩＳＴ）配置に関す
る。
のテストの分野に関し、さらに詳細にいえば、集積回路
デバイス用組込み自己テスト（ＢＩＳＴ）配置に関す
る。
【０００２】
【発明が解決しようとする課題】メモリ・デバイスの従
来のテストでは、ＲＡＳ，ＣＡＳおよびＷＥのような制
御信号やＡｏ〜Ａｎのようなアドレス信号やデータを検
査されるデバイスに供給するのに、テスタが用いられ
る。検査されるデバイスからの出力がテスタにより抽出
され、それにより、そのデバイスが良品であるかまたは
欠陥品であるかが決定される。デバイスが高密度になる
と、メモリの検査には長い時間が必要である。その結
果、検査コストが増大する。集積回路メモリ・デバイス
の容量が２５６メガビットあるいはそれ以上に増大する
につれて、デバイス１個当たりの検査時間が、集積回路
メモリ・デバイスのコストの主要な部分になっている。
来のテストでは、ＲＡＳ，ＣＡＳおよびＷＥのような制
御信号やＡｏ〜Ａｎのようなアドレス信号やデータを検
査されるデバイスに供給するのに、テスタが用いられ
る。検査されるデバイスからの出力がテスタにより抽出
され、それにより、そのデバイスが良品であるかまたは
欠陥品であるかが決定される。デバイスが高密度になる
と、メモリの検査には長い時間が必要である。その結
果、検査コストが増大する。集積回路メモリ・デバイス
の容量が２５６メガビットあるいはそれ以上に増大する
につれて、デバイス１個当たりの検査時間が、集積回路
メモリ・デバイスのコストの主要な部分になっている。
【０００３】集積回路メモリ・デバイスの１個当たりの
検査時間を短くする１つの方法は、複数個のセルに対す
る１つのビットを並列にして多重化することにより、１
つのテスト・データ・ビットを複数個のセルに同時に加
えることである。けれども、もし一度に１個のセルがア
クセスされるのでないならば、この方法ではいくつかの
欠陥を排除することはできない。並列の多重度が限定さ
れている場合、すなわち同時にテストされる素子の数が
限定されている場合、テスト時間が長くなり、それはま
た製造サイクル時間が長くなるという結果になる。１つ
のバッチのメモリ・デバイスを検査する場合、いくつか
のメモリ・デバイスが実際に機能検査を受けている間、
他の大部分のデバイスが検査を受けるために列をなして
待つことが必要である。このことに対する１つの解決法
はさらに多数個のテスタを用意することであるが、それ
はコストがますますかかるので実際的ではない。検査さ
れたメモリ・デバイスのバッチを顧客に届けるまでの時
間が、結果として長くなる。また、別の解決法は、検査
されるデバイスに対し、テスタによるテストを並行して
実行することである。この解決法の問題点は、並行する
導線が多くなり、その並行する導線の間でクロストーク
が起こり得るために、良品のデバイスが欠陥デバイスと
して判定されることがある点である。
検査時間を短くする１つの方法は、複数個のセルに対す
る１つのビットを並列にして多重化することにより、１
つのテスト・データ・ビットを複数個のセルに同時に加
えることである。けれども、もし一度に１個のセルがア
クセスされるのでないならば、この方法ではいくつかの
欠陥を排除することはできない。並列の多重度が限定さ
れている場合、すなわち同時にテストされる素子の数が
限定されている場合、テスト時間が長くなり、それはま
た製造サイクル時間が長くなるという結果になる。１つ
のバッチのメモリ・デバイスを検査する場合、いくつか
のメモリ・デバイスが実際に機能検査を受けている間、
他の大部分のデバイスが検査を受けるために列をなして
待つことが必要である。このことに対する１つの解決法
はさらに多数個のテスタを用意することであるが、それ
はコストがますますかかるので実際的ではない。検査さ
れたメモリ・デバイスのバッチを顧客に届けるまでの時
間が、結果として長くなる。また、別の解決法は、検査
されるデバイスに対し、テスタによるテストを並行して
実行することである。この解決法の問題点は、並行する
導線が多くなり、その並行する導線の間でクロストーク
が起こり得るために、良品のデバイスが欠陥デバイスと
して判定されることがある点である。
【０００４】テスタによるメモリ・デバイス当たりの検
査時間が莫大な量になることがなく、大容量のメモリ・
デバイスを効率的に検査する方法を得ることについて解
決しなければならない問題点がある。
査時間が莫大な量になることがなく、大容量のメモリ・
デバイスを効率的に検査する方法を得ることについて解
決しなければならない問題点がある。
【０００５】
【課題を解決するための手段】この問題点およびその他
の問題点は、組込み自己テスト（ＢＩＳＴ）配置を備え
た集積回路により解決される。組込み自己テスト配置
は、テスト・アルゴリズム命令を記憶する読出し専用メ
モリを有する。論理回路がこの読出し専用メモリから読
み出された命令を受け取り、その命令に応じて一群の出
力信号を生ずる。ＢＩＳＴレジスタが論理回路からの出
力信号群を受け取って記憶し、それにより、集積回路の
自己テストの制御を行う。パス／フェイル比較器回路
は、期待されるデータ・ビットを、メモリ・アレイに書
き込まれたデータ・ビットおよびメモリ・アレイから読
み出されたデータ・ビットと比較し、それにより、この
集積回路がテストにパスしたかまたはテストに対しフェ
イルであるかが決定される。
の問題点は、組込み自己テスト（ＢＩＳＴ）配置を備え
た集積回路により解決される。組込み自己テスト配置
は、テスト・アルゴリズム命令を記憶する読出し専用メ
モリを有する。論理回路がこの読出し専用メモリから読
み出された命令を受け取り、その命令に応じて一群の出
力信号を生ずる。ＢＩＳＴレジスタが論理回路からの出
力信号群を受け取って記憶し、それにより、集積回路の
自己テストの制御を行う。パス／フェイル比較器回路
は、期待されるデータ・ビットを、メモリ・アレイに書
き込まれたデータ・ビットおよびメモリ・アレイから読
み出されたデータ・ビットと比較し、それにより、この
集積回路がテストにパスしたかまたはテストに対しフェ
イルであるかが決定される。
【０００６】
【発明の実施の形態】図１〜図４は、組込み自己テスト
（ＢＩＳＴ）配置６０を備えた集積回路ダイナミック・
ランダム・アクセス・メモリ・デバイス５０のブロック
線図である。デバイス５０は、正規動作の期間中に同期
ランダム・アクセス・メモリとして動作するように設計
される。または、この組込み自己テスト配置は、デバイ
ス５０が正規モードで動作していない時には、特有の自
己テスト・モードで動作する。この組込み自己テスト配
置は、すべてのテスト信号がデバイスの内部で発生する
ように設計され、デバイスが自己テストを実行する自己
テスト・モードを得るために、この配置を簡単にセット
アップすることができる。この簡単なセットアップが行
われると、効率的なコストの方式で、この組込み自己テ
スト配置はメモリ自己テストを実行する。この配置はま
た、テスタ・リソースにより制限されることなく、多数
のデバイスを並列にテストすることができる。
（ＢＩＳＴ）配置６０を備えた集積回路ダイナミック・
ランダム・アクセス・メモリ・デバイス５０のブロック
線図である。デバイス５０は、正規動作の期間中に同期
ランダム・アクセス・メモリとして動作するように設計
される。または、この組込み自己テスト配置は、デバイ
ス５０が正規モードで動作していない時には、特有の自
己テスト・モードで動作する。この組込み自己テスト配
置は、すべてのテスト信号がデバイスの内部で発生する
ように設計され、デバイスが自己テストを実行する自己
テスト・モードを得るために、この配置を簡単にセット
アップすることができる。この簡単なセットアップが行
われると、効率的なコストの方式で、この組込み自己テ
スト配置はメモリ自己テストを実行する。この配置はま
た、テスタ・リソースにより制限されることなく、多数
のデバイスを並列にテストすることができる。
【０００７】デバイス５０が正規モードで動作している
間、このデバイスはよく知られている同期ダイナミック
・ランダム・アクセス・メモリ・デバイスと同じように
動作する。マイクロプロセッサのようなディジタル・プ
ロセッサにより発生される行アドレスおよび列アドレス
はそれぞれ、アドレス・バスＡ０〜Ａ１３を通して、制
御信号ＲＡＳ ，ＣＡＳ がいずれかがロードされるま
で、アドレス・バッファ１００にタイム・マルチプレッ
シングされる。その後、それらは行デコーダ２００また
は列デコーダ２１０のいずれかにより復号される。制御
信号ＲＡＳ ，ＣＡＳ はまた、ディジタル・プロセッ
サにより発生される。このディジタル・プロセッサは図
には示されていない。
間、このデバイスはよく知られている同期ダイナミック
・ランダム・アクセス・メモリ・デバイスと同じように
動作する。マイクロプロセッサのようなディジタル・プ
ロセッサにより発生される行アドレスおよび列アドレス
はそれぞれ、アドレス・バスＡ０〜Ａ１３を通して、制
御信号ＲＡＳ ，ＣＡＳ がいずれかがロードされるま
で、アドレス・バッファ１００にタイム・マルチプレッ
シングされる。その後、それらは行デコーダ２００また
は列デコーダ２１０のいずれかにより復号される。制御
信号ＲＡＳ ，ＣＡＳ はまた、ディジタル・プロセッ
サにより発生される。このディジタル・プロセッサは図
には示されていない。
【０００８】ディジタル・プロセッサからの書込みイネ
ーブル信号ＷＥ の状態に応じて、メモリ・アレイ２２
０のバンクに配置された記憶セルにデータが書き込ま
れ、またはこれらの記憶セルからデータが読み出され
る。メモリ・アレイ２２０のバンクに書き込まれるべき
データは、データ・バスＤＱ０〜ＤＱ３１を通してデバ
イス５０に送られる。この入ってくるデータは、データ
・バッファ回路２３０によりバッファ作用を受け、内部
データ・バス２４０を通してメモリ・アレイ２２０に進
む。メモリ・アレイ２２０では、過剰に書き込まれるま
で、または指定された時間間隔でリフレッシュされなく
なるまで、データが記憶される。データがメモリ・アレ
イ２２０に記憶されている間、そのデータを呼び出すこ
とができ、内部データ・バス２４０とデータ・バッファ
２３０とを通して、データ・バスＤＱ０〜ＤＱ３１に読
み出すことができる。このデータ・バスＤＱ０〜ＤＱ３
１は、典型的には、マイクロプロセッサのようなディジ
タル・プロセッサのデータ受信端子およびデータ送信端
子に接続される。このディジタル・プロセッサは図には
示されていない。
ーブル信号ＷＥ の状態に応じて、メモリ・アレイ２２
０のバンクに配置された記憶セルにデータが書き込ま
れ、またはこれらの記憶セルからデータが読み出され
る。メモリ・アレイ２２０のバンクに書き込まれるべき
データは、データ・バスＤＱ０〜ＤＱ３１を通してデバ
イス５０に送られる。この入ってくるデータは、データ
・バッファ回路２３０によりバッファ作用を受け、内部
データ・バス２４０を通してメモリ・アレイ２２０に進
む。メモリ・アレイ２２０では、過剰に書き込まれるま
で、または指定された時間間隔でリフレッシュされなく
なるまで、データが記憶される。データがメモリ・アレ
イ２２０に記憶されている間、そのデータを呼び出すこ
とができ、内部データ・バス２４０とデータ・バッファ
２３０とを通して、データ・バスＤＱ０〜ＤＱ３１に読
み出すことができる。このデータ・バスＤＱ０〜ＤＱ３
１は、典型的には、マイクロプロセッサのようなディジ
タル・プロセッサのデータ受信端子およびデータ送信端
子に接続される。このディジタル・プロセッサは図には
示されていない。
【０００９】メモリ・デバイス５０が同期ダイナミック
・ランダム・アクセス・メモリであるから、システムに
接続されたディジタル・プロセッサ，周辺デバイスおよ
び制御回路とその動作を同期させるために、外部ソース
からこのデバイスにシステム・クロック信号ＣＬＫが加
えられる。このシステム・クロックは、ディジタル・プ
ロセッサの動作を制御するクロックである。クロック信
号ＣＬＫがクロック・バッファ１１０に加えられる。ク
ロック・バッファ１１０は、正規動作の期間中メモリ・
アレイ２２０を動作させるために、内部クロック信号Ｃ
ＬＫを出力する。この内部クロック信号ＣＬＫは、この
ような正規同期メモリ動作の期間中、アドレス復号化の
動作，メモリ・アレイへのデータの書き込みの動作およ
びメモリ・アレイからのデータの読み出しの動作を制御
する。
・ランダム・アクセス・メモリであるから、システムに
接続されたディジタル・プロセッサ，周辺デバイスおよ
び制御回路とその動作を同期させるために、外部ソース
からこのデバイスにシステム・クロック信号ＣＬＫが加
えられる。このシステム・クロックは、ディジタル・プ
ロセッサの動作を制御するクロックである。クロック信
号ＣＬＫがクロック・バッファ１１０に加えられる。ク
ロック・バッファ１１０は、正規動作の期間中メモリ・
アレイ２２０を動作させるために、内部クロック信号Ｃ
ＬＫを出力する。この内部クロック信号ＣＬＫは、この
ような正規同期メモリ動作の期間中、アドレス復号化の
動作，メモリ・アレイへのデータの書き込みの動作およ
びメモリ・アレイからのデータの読み出しの動作を制御
する。
【００１０】ディジタル・プロセッサからメモリ・デバ
イス５０に加えられる制御信号ＲＡＳ ，ＣＡＳ ，Ｗ
Ｅ は、制御信号バッファ１２０に加えられる。正規モ
ード動作の期間中、これらの制御信号は、制御バッファ
１２０と制御バス１２５とを通り、メモリ・アレイ２２
０の主制御ユニット１３０に送られる。正規モード動作
の期間中のメモリ・アレイ２２０では、内部システム・
クロック信号ＣＬＫと共にこれらの制御信号ＲＡＳ ，
ＣＡＳ ，ＷＥ は、前記で説明されたようにアレイ２
２０の動作を制御する。
イス５０に加えられる制御信号ＲＡＳ ，ＣＡＳ ，Ｗ
Ｅ は、制御信号バッファ１２０に加えられる。正規モ
ード動作の期間中、これらの制御信号は、制御バッファ
１２０と制御バス１２５とを通り、メモリ・アレイ２２
０の主制御ユニット１３０に送られる。正規モード動作
の期間中のメモリ・アレイ２２０では、内部システム・
クロック信号ＣＬＫと共にこれらの制御信号ＲＡＳ ，
ＣＡＳ ，ＷＥ は、前記で説明されたようにアレイ２
２０の動作を制御する。
【００１１】正規モード動作と自己テスト・モード動作
とは、メモリ・デバイス５０の２つの分離された別個の
動作である。これら２つのモードは交互に起こる。した
がって、デバイス５０がその正規モードで動作している
間、その自己テスト・モードに偶然に進むことはあり得
ない。また、それがその活性自己テスト・モードにある
間、その正規モードに偶然に進むことはあり得ない。こ
れらが、説明される組込み自己テスト配置６０によりデ
バイス５０の動作に課せられた条件である。
とは、メモリ・デバイス５０の２つの分離された別個の
動作である。これら２つのモードは交互に起こる。した
がって、デバイス５０がその正規モードで動作している
間、その自己テスト・モードに偶然に進むことはあり得
ない。また、それがその活性自己テスト・モードにある
間、その正規モードに偶然に進むことはあり得ない。こ
れらが、説明される組込み自己テスト配置６０によりデ
バイス５０の動作に課せられた条件である。
【００１２】前記で説明したように、動作の自己テスト
・モードは動作の正規モードとは異なる。自己テスト・
モードには、メモリ・デバイス５０のパワー・アップに
よってのみ入る。デバイス５０を自己テスト・モードに
入れる時には、特別な信号状態が加えられる。
・モードは動作の正規モードとは異なる。自己テスト・
モードには、メモリ・デバイス５０のパワー・アップに
よってのみ入る。デバイス５０を自己テスト・モードに
入れる時には、特別な信号状態が加えられる。
【００１３】本発明のＢＩＳＴ方式では、自己テスト・
モードに入るためにおよび自己テストを通って実際に進
むために必要とされるのは、このデバイスの外部からの
ＤＣ信号のみである。下記の形式の外部ＤＣ信号が加え
られる。 （ａ） 多重化されたアドレス・ピンの１つ（例えば、
ピンＡ４）に過大電圧 （ｂ） 「０」と「１」の両方をそれに接続することが
できるスイッチ・オンＣＳ （ｃ） テストおよびオプション選択のための残りのア
ドレス・ピンに関する「０」または「１」の論理レベ
ル、 （ｄ） 出力ピンの１つに関するパス／フェイル検出、 （ｅ） 自己テスト動作の完了を識別するための出力検
出器ピン。
モードに入るためにおよび自己テストを通って実際に進
むために必要とされるのは、このデバイスの外部からの
ＤＣ信号のみである。下記の形式の外部ＤＣ信号が加え
られる。 （ａ） 多重化されたアドレス・ピンの１つ（例えば、
ピンＡ４）に過大電圧 （ｂ） 「０」と「１」の両方をそれに接続することが
できるスイッチ・オンＣＳ （ｃ） テストおよびオプション選択のための残りのア
ドレス・ピンに関する「０」または「１」の論理レベ
ル、 （ｄ） 出力ピンの１つに関するパス／フェイル検出、 （ｅ） 自己テスト動作の完了を識別するための出力検
出器ピン。
【００１４】前記のセットアップの場合、ＤＣ信号のみ
が関与する。複雑なタイミングは必要でない。したがっ
て、信号品質に関連すべき要求はない。信号はＤＣであ
るから、このデバイスに対する信号の品質は常に良好で
ある。多数個のデバイスをＢＩＳＴ基板上に置いて、同
時に自己テストすることができる。ＢＩＳＴ基板上のす
べてのデバイスにＢＩＳＴを並行して適用できるから、
デバイス当たりのテストのサイクル時間を短くすること
ができる。
が関与する。複雑なタイミングは必要でない。したがっ
て、信号品質に関連すべき要求はない。信号はＤＣであ
るから、このデバイスに対する信号の品質は常に良好で
ある。多数個のデバイスをＢＩＳＴ基板上に置いて、同
時に自己テストすることができる。ＢＩＳＴ基板上のす
べてのデバイスにＢＩＳＴを並行して適用できるから、
デバイス当たりのテストのサイクル時間を短くすること
ができる。
【００１５】図６は、複数個の集積回路デバイスのすべ
てを自己テストのために同時にセットアップすることが
できるように並列に相互接続された複数個の集積回路デ
バイスを取り付けるための配置を示す図である。いった
んセットアップされると、一部分のデバイスまたは全部
のデバイスに対して自己テストを同時に実行することが
できる。
てを自己テストのために同時にセットアップすることが
できるように並列に相互接続された複数個の集積回路デ
バイスを取り付けるための配置を示す図である。いった
んセットアップされると、一部分のデバイスまたは全部
のデバイスに対して自己テストを同時に実行することが
できる。
【００１６】自己テスト動作の間、ＢＩＳＴ回路は、Ｃ
ＬＫ，ＲＡＳ ，ＣＡＳ ，ＷＥ ，アドレス・ビットお
よびデータ・ビットのようなすべての信号の制御を引き
継ぐ。例えば、ＢＩＳＴアドレス・ビットＢ ＡｘはＢ
ＩＳＴ回路により発生される。自己テスト動作の期間
中、ＢＩＳＴアドレス・ビットは、外部で発生されたア
ドレス・ビットＡｘを置き換える。ＢＩＳＴアドレス・
ビットＢ Ａｘは、アドレス・バッファの右から主回路
をインタフェースする。
ＬＫ，ＲＡＳ ，ＣＡＳ ，ＷＥ ，アドレス・ビットお
よびデータ・ビットのようなすべての信号の制御を引き
継ぐ。例えば、ＢＩＳＴアドレス・ビットＢ ＡｘはＢ
ＩＳＴ回路により発生される。自己テスト動作の期間
中、ＢＩＳＴアドレス・ビットは、外部で発生されたア
ドレス・ビットＡｘを置き換える。ＢＩＳＴアドレス・
ビットＢ Ａｘは、アドレス・バッファの右から主回路
をインタフェースする。
【００１７】正規モード動作の期間中、ＢＩＳＴアドレ
ス・ビットＢ Ａｘは発生されなく、無視される。パワ
ーアップの期間中、もしＢＩＳＴリクェストが検出され
るならば、アドレス・ラインを用いてＢＩＳＴ配置に情
報を持ち込む。図７のテスト・イネーブルド・シフト・
レジスタ３３０は、特定のテストがイネーブルにされる
かまたはされないかを決定するデータを受け取って記憶
する。これらのデータは、図３の右側のシフト・レジス
タに記憶される。活性自己テスト・モードの期間中、デ
バイスを動作させるためにＢＩＳＴで発生されたアドレ
ス信号が用いられ、外部から加えられるアドレス信号Ａ
ｘは無視される。
ス・ビットＢ Ａｘは発生されなく、無視される。パワ
ーアップの期間中、もしＢＩＳＴリクェストが検出され
るならば、アドレス・ラインを用いてＢＩＳＴ配置に情
報を持ち込む。図７のテスト・イネーブルド・シフト・
レジスタ３３０は、特定のテストがイネーブルにされる
かまたはされないかを決定するデータを受け取って記憶
する。これらのデータは、図３の右側のシフト・レジス
タに記憶される。活性自己テスト・モードの期間中、デ
バイスを動作させるためにＢＩＳＴで発生されたアドレ
ス信号が用いられ、外部から加えられるアドレス信号Ａ
ｘは無視される。
【００１８】図８は、活性自己テスト動作の期間中、ア
レイ・アドレスの発生を制御するＢＩＳＴアドレス制御
回路６５のブロック線図である。図９、図１０、図１１
および図１２は、図８のアドレス制御回路６５に備えら
れる回路の論理概要図である。
レイ・アドレスの発生を制御するＢＩＳＴアドレス制御
回路６５のブロック線図である。図９、図１０、図１１
および図１２は、図８のアドレス制御回路６５に備えら
れる回路の論理概要図である。
【００１９】従来のテスト条件を精密にシュミレートす
ることを確実に得るために、バッファにできるだけ近い
主回路と、ＢＩＳＴ信号がインターフェースする。この
ことにより、ＢＩＳＴ回路はできるだけ多くのメモリ・
デバイス回路をテストすることができる。
ることを確実に得るために、バッファにできるだけ近い
主回路と、ＢＩＳＴ信号がインターフェースする。この
ことにより、ＢＩＳＴ回路はできるだけ多くのメモリ・
デバイス回路をテストすることができる。
【００２０】図１３Ａ〜図１３Ｃは、ＢＩＳＴ発生信号
と主デバイスとの間のインターフェースを示した図であ
る。ＢＩＳＴ発生信号の主な機能は、メモリ・デバイス
が受け取る外部信号を置き換えることである。したがっ
て、ＢＩＳＴインターフェースには、ＢＩＳＴ発生信号
Ｂ−Ａｘと外からの外部信号Ａｘとの間で選定を行うマ
ルチプレックス回路が配置される。前記の２つの場合に
加えて、アドレス・ラインが多くの目的のために用いら
れる。図１３Ｂに示されているように、ＢＩＳＴ回路に
情報を持ち込むためのパワーアップにもアドレス・ライ
ンが用いられる。自己テスト配置により発生される制御
信号Ｂ ＰＡＤＤＩＳ，Ｂ ＩＮ ＥＮは、あらゆる時
刻でのマルチプレクサの動作の仕方を制御する。
と主デバイスとの間のインターフェースを示した図であ
る。ＢＩＳＴ発生信号の主な機能は、メモリ・デバイス
が受け取る外部信号を置き換えることである。したがっ
て、ＢＩＳＴインターフェースには、ＢＩＳＴ発生信号
Ｂ−Ａｘと外からの外部信号Ａｘとの間で選定を行うマ
ルチプレックス回路が配置される。前記の２つの場合に
加えて、アドレス・ラインが多くの目的のために用いら
れる。図１３Ｂに示されているように、ＢＩＳＴ回路に
情報を持ち込むためのパワーアップにもアドレス・ライ
ンが用いられる。自己テスト配置により発生される制御
信号Ｂ ＰＡＤＤＩＳ，Ｂ ＩＮ ＥＮは、あらゆる時
刻でのマルチプレクサの動作の仕方を制御する。
【００２１】図１のアドレス・バスＡ０〜Ａ１３を用い
て、パワーアップの期間中およびパワーアップの後、自
己テスト・モードのための特別の信号状態が加えられ
る。アドレス・バスＡ０〜Ａ１３の中の１つの導線を通
して、過大電圧信号がＢＩＳＴ検出器回路３００に加え
られる。ＢＩＳＴ検出器回路３００は、この過大電圧状
態に応答して、それ自身を待機自己テスト状態にする。
この説明では、アドレス導線Ａ４は例えば過大電圧導線
として用いられる。ＢＩＳＴ検出器回路３００がその待
機状態に止まっている間、組込み自己テスト配置は、実
行されるべき特定のテストに関する情報を蓄積すること
により、テストの準備をすることができる。この特定の
テストは、典型的には、実行される可能性のあるテスト
の大きな群の中から選定されるであろう。別の入力信号
が加わるまで、この組込み自己テスト配置は自己テスト
待機状態に止まるであろう。一方、組込み自己テスト配
置６０が活性自己テスト・モードにあるよりはむしろ待
機モードにあるために、あたかもそれが正規モードにあ
るかのように、メモリ・アレイ２２０にデータを書き込
むことが、またはメモリ・アレイ２２０からデータを読
み出すことができる。
て、パワーアップの期間中およびパワーアップの後、自
己テスト・モードのための特別の信号状態が加えられ
る。アドレス・バスＡ０〜Ａ１３の中の１つの導線を通
して、過大電圧信号がＢＩＳＴ検出器回路３００に加え
られる。ＢＩＳＴ検出器回路３００は、この過大電圧状
態に応答して、それ自身を待機自己テスト状態にする。
この説明では、アドレス導線Ａ４は例えば過大電圧導線
として用いられる。ＢＩＳＴ検出器回路３００がその待
機状態に止まっている間、組込み自己テスト配置は、実
行されるべき特定のテストに関する情報を蓄積すること
により、テストの準備をすることができる。この特定の
テストは、典型的には、実行される可能性のあるテスト
の大きな群の中から選定されるであろう。別の入力信号
が加わるまで、この組込み自己テスト配置は自己テスト
待機状態に止まるであろう。一方、組込み自己テスト配
置６０が活性自己テスト・モードにあるよりはむしろ待
機モードにあるために、あたかもそれが正規モードにあ
るかのように、メモリ・アレイ２２０にデータを書き込
むことが、またはメモリ・アレイ２２０からデータを読
み出すことができる。
【００２２】自己テスト配置６０は、導線１３５を通し
て高レベル信号ＣＳ をＢＩＳＴ検出器回路３００に加
えることにより、待機モードから活性自己テスト・モー
ドにされる。組込み自己テスト配置６０およびメモリ・
デバイス５０は、信号ＣＳ が高レベルに止まる限り活性
自己テスト・モードで動作し、信号ＣＳ が低レベルに
進む時に正規動作に戻るであろう。
て高レベル信号ＣＳ をＢＩＳＴ検出器回路３００に加
えることにより、待機モードから活性自己テスト・モー
ドにされる。組込み自己テスト配置６０およびメモリ・
デバイス５０は、信号ＣＳ が高レベルに止まる限り活性
自己テスト・モードで動作し、信号ＣＳ が低レベルに
進む時に正規動作に戻るであろう。
【００２３】図１４において、ＢＩＳＴ検出器回路３０
０は入力端子３０１，１３５，３０３を有する。入力端
子３０１，１３５，３０３はそれぞれ、信号ＶＵＰＢ，
アドレス・バスＡ０〜Ａ１３の導線からの過大電圧信号
Ａ４および制御信号ＣＳ を受け取る。出力導線３０４
は、デバイス５０がその自己テスト・モードで動作する
時を指示する組込み自己テスト・イネーブル信号ＢＩＳ
Ｔ ＥＮを伝送する。ＢＩＳＴ検出器回路３００は、パ
ワーアップの期間中だけ、ＢＩＳＴリクェストを検出す
る。ＢＩＳＴリクェストを検出するためには、パワーア
ップにおいて検出されるべき過大電圧と、その時に
「０」の値を有する信号ＣＳ とを必要とする。回路３
００がパワーアップの際これらの２つの状態を検出する
時、チップはＢＩＳＴ待機モードに進む。回路３００が
ＢＩＳＴ待機モードにありそして信号ＣＳ が高レベル
に進むと、回路３００は自己テスト活性モードに入る。
０は入力端子３０１，１３５，３０３を有する。入力端
子３０１，１３５，３０３はそれぞれ、信号ＶＵＰＢ，
アドレス・バスＡ０〜Ａ１３の導線からの過大電圧信号
Ａ４および制御信号ＣＳ を受け取る。出力導線３０４
は、デバイス５０がその自己テスト・モードで動作する
時を指示する組込み自己テスト・イネーブル信号ＢＩＳ
Ｔ ＥＮを伝送する。ＢＩＳＴ検出器回路３００は、パ
ワーアップの期間中だけ、ＢＩＳＴリクェストを検出す
る。ＢＩＳＴリクェストを検出するためには、パワーア
ップにおいて検出されるべき過大電圧と、その時に
「０」の値を有する信号ＣＳ とを必要とする。回路３
００がパワーアップの際これらの２つの状態を検出する
時、チップはＢＩＳＴ待機モードに進む。回路３００が
ＢＩＳＴ待機モードにありそして信号ＣＳ が高レベル
に進むと、回路３００は自己テスト活性モードに入る。
【００２４】図１５は、図１４のＢＩＳＴ検出器回路３
００の動作のタイミングを示した図である。図１５に
は、いくつかの重要な信号がその相互の関連関係と共に
示されている。ＢＩＳＴ検出器回路３００に加えられる
すべての信号は基本的には電圧レベルであることに注目
されたい。下記で説明されるように、活性自己テスト・
モードの期間中、外部の変動する制御信号がメモリ・デ
バイス５０に加えられる必要はない。可能な範囲のテス
トを実行するための信号はすべて、デバイス５０の組込
み自己テスト配置６０により発生される。
００の動作のタイミングを示した図である。図１５に
は、いくつかの重要な信号がその相互の関連関係と共に
示されている。ＢＩＳＴ検出器回路３００に加えられる
すべての信号は基本的には電圧レベルであることに注目
されたい。下記で説明されるように、活性自己テスト・
モードの期間中、外部の変動する制御信号がメモリ・デ
バイス５０に加えられる必要はない。可能な範囲のテス
トを実行するための信号はすべて、デバイス５０の組込
み自己テスト配置６０により発生される。
【００２５】ＢＩＳＴ検出器回路３００の構成と動作に
ついてのさらに詳細な説明は、出願中特許シリアル番号
第 号（ＴＩ−２２６４０）に開示されている。こ
の出願中特許は本出願と同日に受け付けられている。こ
の出願中特許には、ＢＩＳＴ検出器回路３００はエント
リおよびエクスイット制御回路として参照されている。
この出願中特許の主題部分は、参考として本発明の中に
取り込まれている。
ついてのさらに詳細な説明は、出願中特許シリアル番号
第 号（ＴＩ−２２６４０）に開示されている。こ
の出願中特許は本出願と同日に受け付けられている。こ
の出願中特許には、ＢＩＳＴ検出器回路３００はエント
リおよびエクスイット制御回路として参照されている。
この出願中特許の主題部分は、参考として本発明の中に
取り込まれている。
【００２６】Ａ４と制御信号ＣＳ との２つの信号は、
組込み自己テスト・エントリのために多重化される。信
号Ａ４または他の任意のアドレス・ビットは、過大電圧
として多重化される。制御信号ＣＳ は、ＢＩＳＴエン
トリおよびＥＸＩＴのタイミングのために用いられる。
デバイスがパワーアップされている時、もし過大電圧が
検出されそして制御信号ＣＳ が低レベルであるなら
ば、ＢＩＳＴリクェストが検出される。もし過大電圧が
ＶＵＰＢの立下りエッジで検出されるならば、デバイス
はＢＩＳＴ待機モードに進むであろう。もし制御信号Ｃ
Ｓ がその後で高レベルに引き上げられるならば、デバ
イスはＢＩＳＴ活性モードに進むだけであろう。このこ
とにより、ＢＩＳＴ活性モードに入る時刻の完全な制御
ができるであろう。ＢＩＳＴ動作の期間中、もしＣＳ
が低レベルにされるならば、デバイスはＢＩＳＴを直ち
に出るであろう。ＣＳ が低レベルである時、正規動作
が起こる。このことは、ＢＩＳＴ活性モードが正規モー
ド動作の期間中に起こることを防止する。
組込み自己テスト・エントリのために多重化される。信
号Ａ４または他の任意のアドレス・ビットは、過大電圧
として多重化される。制御信号ＣＳ は、ＢＩＳＴエン
トリおよびＥＸＩＴのタイミングのために用いられる。
デバイスがパワーアップされている時、もし過大電圧が
検出されそして制御信号ＣＳ が低レベルであるなら
ば、ＢＩＳＴリクェストが検出される。もし過大電圧が
ＶＵＰＢの立下りエッジで検出されるならば、デバイス
はＢＩＳＴ待機モードに進むであろう。もし制御信号Ｃ
Ｓ がその後で高レベルに引き上げられるならば、デバ
イスはＢＩＳＴ活性モードに進むだけであろう。このこ
とにより、ＢＩＳＴ活性モードに入る時刻の完全な制御
ができるであろう。ＢＩＳＴ動作の期間中、もしＣＳ
が低レベルにされるならば、デバイスはＢＩＳＴを直ち
に出るであろう。ＣＳ が低レベルである時、正規動作
が起こる。このことは、ＢＩＳＴ活性モードが正規モー
ド動作の期間中に起こることを防止する。
【００２７】ＢＩＳＴ待機モードでは、デバイスはあた
かも正規モードにあるかのように動作することができ
る。デバイスが正規モードにある間、制御信号ＣＳ は
正規に動作することに注目されたい。制御信号ＣＳ が
異なるように機能するのは、ＢＩＳＴモードにある時だ
けである。デバイスがＢＩＳＴ待機モードにある時、テ
スト（ＤＦＴ）モードに対する設計を実行することがで
きる。ＢＩＳＴ待機にある間ＤＦＴモードを用いる１つ
の方法は、ＢＩＳＴ活性モード動作の前に、アドレス・
レンジ・モード・ロード開始および停止アドレスを有す
ることである。
かも正規モードにあるかのように動作することができ
る。デバイスが正規モードにある間、制御信号ＣＳ は
正規に動作することに注目されたい。制御信号ＣＳ が
異なるように機能するのは、ＢＩＳＴモードにある時だ
けである。デバイスがＢＩＳＴ待機モードにある時、テ
スト（ＤＦＴ）モードに対する設計を実行することがで
きる。ＢＩＳＴ待機にある間ＤＦＴモードを用いる１つ
の方法は、ＢＩＳＴ活性モード動作の前に、アドレス・
レンジ・モード・ロード開始および停止アドレスを有す
ることである。
【００２８】図１６〜図２１を参照すると、自己テスト
動作の期間中に用いられるアドレス情報を記憶するため
のアドレス・レンジ・レジスタがある。ＢＩＳＴリクェ
ストが検出される時、導線Ａ４上の過大電圧信号に対す
るアドレスを除いて、アドレス・ラインに配置された情
報をロードするために、内部信号Ｂ ＳＲ ＬＯＡＤが
発生される。ロードされた情報は２組の情報を含む。ア
ドレス導線Ａ０〜Ａ３，Ａ５〜Ａ１０のテスト選定デー
タは、特定のテストのおのおのがＢＩＳＴ活性モードで
実行されるべきかまたは実行されるべきでないかを決定
する。第２に、ＢＩＳＴは、内部外部クロック・オプシ
ョン，完全／部分アレイ・オプション，イネーブル・デ
ィスエーブル出力オプションのようなオプションを動作
する。
動作の期間中に用いられるアドレス情報を記憶するため
のアドレス・レンジ・レジスタがある。ＢＩＳＴリクェ
ストが検出される時、導線Ａ４上の過大電圧信号に対す
るアドレスを除いて、アドレス・ラインに配置された情
報をロードするために、内部信号Ｂ ＳＲ ＬＯＡＤが
発生される。ロードされた情報は２組の情報を含む。ア
ドレス導線Ａ０〜Ａ３，Ａ５〜Ａ１０のテスト選定デー
タは、特定のテストのおのおのがＢＩＳＴ活性モードで
実行されるべきかまたは実行されるべきでないかを決定
する。第２に、ＢＩＳＴは、内部外部クロック・オプシ
ョン，完全／部分アレイ・オプション，イネーブル・デ
ィスエーブル出力オプションのようなオプションを動作
する。
【００２９】図３に、ＢＩＳＴ発振器回路３１０が示さ
れている。ＢＩＳＴ発振器回路３１０は、持続的に繰り
返すクロック信号Ｂ ＣＬＫを発生する配置を有する。
クロック信号Ｂ ＣＬＫを用いて、組込み自己テスト動
作の異なる部分を制御するために、一群の特定のクロッ
ク信号を発生する。
れている。ＢＩＳＴ発振器回路３１０は、持続的に繰り
返すクロック信号Ｂ ＣＬＫを発生する配置を有する。
クロック信号Ｂ ＣＬＫを用いて、組込み自己テスト動
作の異なる部分を制御するために、一群の特定のクロッ
ク信号を発生する。
【００３０】図２２は、図３のＢＩＳＴクロック発生器
回路３５０の論理概要図である。ＢＩＳＴクロック発生
器回路３５０は、ＢＩＳＴクロック信号Ｂ ＣＬＫ
Ａ，Ｂ ＣＬＫ Ｂ，Ｂ ＣＬＫ Ｃを生ずる。
回路３５０の論理概要図である。ＢＩＳＴクロック発生
器回路３５０は、ＢＩＳＴクロック信号Ｂ ＣＬＫ
Ａ，Ｂ ＣＬＫ Ｂ，Ｂ ＣＬＫ Ｃを生ずる。
【００３１】活性自己テスト・モードに入ると、図１の
クロック・バッファ回路１１０の制御を引き継ぐため
に、クロック信号Ｂ ＣＬＫがクロック・バッファ回路
１１０に送られる。クロック・バッファ回路１１０はそ
の後の活性自己テスト・モードの期間中、組込み自己テ
スト配置６０の要素と共に、メモリ・アレイ２２０への
アクセスおよび動作を制御するクロック信号Ｂ ＣＬＫ
を生ずる。最初は、アドレス・バッファ１００からのデ
ータが、内部アドレス・バス１４０を通して、図３のイ
ネーブルド・テスト回路３３０に転送される。例示され
た回路３３０は、関連する活性テスト・モードの期間中
に実行されるべき１つの特定のテストまたは一群のテス
トを識別するデータを記憶するシフト・レジスタ配置で
ある。このデータは、例えば、実行されるべきテストの
おのおのに対し高レベルであることができ、実行される
べきでないテストのおのおのに対し低レベルであること
ができる。選定されたテスト・データがイネーブルド・
テスト回路３３０にいったん記憶されると、アドレス・
レンジ・レジスタ３４０に一群のアドレスを記憶するこ
とができる。
クロック・バッファ回路１１０の制御を引き継ぐため
に、クロック信号Ｂ ＣＬＫがクロック・バッファ回路
１１０に送られる。クロック・バッファ回路１１０はそ
の後の活性自己テスト・モードの期間中、組込み自己テ
スト配置６０の要素と共に、メモリ・アレイ２２０への
アクセスおよび動作を制御するクロック信号Ｂ ＣＬＫ
を生ずる。最初は、アドレス・バッファ１００からのデ
ータが、内部アドレス・バス１４０を通して、図３のイ
ネーブルド・テスト回路３３０に転送される。例示され
た回路３３０は、関連する活性テスト・モードの期間中
に実行されるべき１つの特定のテストまたは一群のテス
トを識別するデータを記憶するシフト・レジスタ配置で
ある。このデータは、例えば、実行されるべきテストの
おのおのに対し高レベルであることができ、実行される
べきでないテストのおのおのに対し低レベルであること
ができる。選定されたテスト・データがイネーブルド・
テスト回路３３０にいったん記憶されると、アドレス・
レンジ・レジスタ３４０に一群のアドレスを記憶するこ
とができる。
【００３２】図２３を参照すると、イネーブルド・テス
ト回路３３０に記憶される情報の一覧が示されている。
図２３では、アドレス・ビット位置Ａ０〜Ａ３はそれぞ
れ、グロース（ｇｒｏｓｓ）・テスト，ポーズ（ｐａｕ
ｓｅ）・テスト，Ｘマーチ（Ｘ ｍａｒｃｈ）およびＹ
マーチ（Ｙ ｍａｒｃｈ）を表す。アドレス・ビット位
置Ａ５〜Ａ１０はそれぞれ、ショート・ディスターブ，
ロング・ディスターブ，ページ・ディスターブ，バーン
・イン，１行書込みおよび１列読出しを表す。アドレス
・ビット位置Ａ１１およびバンク・アドレスＢＡ０，Ｂ
Ａ１はそれぞれ、出力イネーブル，サブ・アレイ・オプ
ションおよび内部クロック／外部クロック選定を表す。
ト回路３３０に記憶される情報の一覧が示されている。
図２３では、アドレス・ビット位置Ａ０〜Ａ３はそれぞ
れ、グロース（ｇｒｏｓｓ）・テスト，ポーズ（ｐａｕ
ｓｅ）・テスト，Ｘマーチ（Ｘ ｍａｒｃｈ）およびＹ
マーチ（Ｙ ｍａｒｃｈ）を表す。アドレス・ビット位
置Ａ５〜Ａ１０はそれぞれ、ショート・ディスターブ，
ロング・ディスターブ，ページ・ディスターブ，バーン
・イン，１行書込みおよび１列読出しを表す。アドレス
・ビット位置Ａ１１およびバンク・アドレスＢＡ０，Ｂ
Ａ１はそれぞれ、出力イネーブル，サブ・アレイ・オプ
ションおよび内部クロック／外部クロック選定を表す。
【００３３】クロックはＢＩＳＴ動作に対して必要であ
る。ＢＩＳＴ回路は、このクロックに一定の周波数を供
給する内部発振器を有する。工学的目的およびデバッグ
目的のために組み込まれた外部クロック・オプションが
ある。もし必要ならばクロック周波数を変更することが
できる。パワーアップの期間中にＢＩＳＴリクェストが
検出される時、外部クロックを用いるかまたは内部クロ
ックを用いるかの決定がロードされる。
る。ＢＩＳＴ回路は、このクロックに一定の周波数を供
給する内部発振器を有する。工学的目的およびデバッグ
目的のために組み込まれた外部クロック・オプションが
ある。もし必要ならばクロック周波数を変更することが
できる。パワーアップの期間中にＢＩＳＴリクェストが
検出される時、外部クロックを用いるかまたは内部クロ
ックを用いるかの決定がロードされる。
【００３４】前述したアドレス・レンジ・レジスタ３４
０は、４個のレジスタの群を有する。これらのレジスタ
は、１個または複数個のテストが開始および終了すべき
であるメモリ・アレイ２２０の開始アドレスおよび終了
アドレスを決定する行アドレスおよび列アドレスをそれ
ぞれ受け取って記憶する。このようなアドレスは、デバ
イス５０のテストに責任のある人の裁量で用いられる。
行アドレス０および列アドレス０で開始するメモリ全体
にわたって、デフォルト条件がテストを実行する。した
がって、デバイス５０が最初に活性自己テスト・モード
に引き入れられる時、アドレス・レンジ・レジスタ３４
０はゼロにリセットされる。その後、ＤＦＴモード・ロ
ード動作の期間中にもし必要ならば、レンジ・アドレス
を記憶することができる。
０は、４個のレジスタの群を有する。これらのレジスタ
は、１個または複数個のテストが開始および終了すべき
であるメモリ・アレイ２２０の開始アドレスおよび終了
アドレスを決定する行アドレスおよび列アドレスをそれ
ぞれ受け取って記憶する。このようなアドレスは、デバ
イス５０のテストに責任のある人の裁量で用いられる。
行アドレス０および列アドレス０で開始するメモリ全体
にわたって、デフォルト条件がテストを実行する。した
がって、デバイス５０が最初に活性自己テスト・モード
に引き入れられる時、アドレス・レンジ・レジスタ３４
０はゼロにリセットされる。その後、ＤＦＴモード・ロ
ード動作の期間中にもし必要ならば、レンジ・アドレス
を記憶することができる。
【００３５】初期に製造されたチップのいずれについて
の試作品のデバッグの期間中、完成したアレイが正しく
動作することはありそうにない。このような状況の場
合、ＢＩＳＴテストは常に不合格となるであろう。それ
は、機能しないいくつかのセルが常に存在するからであ
り、また、ＢＩＳＴテストに対し障害を起こすからであ
る。このことは、ＢＩＳＴ論理は完全には検査できない
ことを意味する。それは、完全に良好な部分が製造され
るまで、ＢＩＳＴ論理が「ＰＡＳＳ」信号に戻ることを
可能にするようなＢＩＳＴの適用は決して存在しないか
らである。第２の問題点は、チップのデバッグの期間中
に起こる。もしＢＩＳＴが完全なアレイのテストに限定
されるならば、デバッグのための支援としてアレイのサ
ブセットを目標に定めるのに用いることはできない。
の試作品のデバッグの期間中、完成したアレイが正しく
動作することはありそうにない。このような状況の場
合、ＢＩＳＴテストは常に不合格となるであろう。それ
は、機能しないいくつかのセルが常に存在するからであ
り、また、ＢＩＳＴテストに対し障害を起こすからであ
る。このことは、ＢＩＳＴ論理は完全には検査できない
ことを意味する。それは、完全に良好な部分が製造され
るまで、ＢＩＳＴ論理が「ＰＡＳＳ」信号に戻ることを
可能にするようなＢＩＳＴの適用は決して存在しないか
らである。第２の問題点は、チップのデバッグの期間中
に起こる。もしＢＩＳＴが完全なアレイのテストに限定
されるならば、デバッグのための支援としてアレイのサ
ブセットを目標に定めるのに用いることはできない。
【００３６】サブアレイのテストでは、開始アドレスを
任意の位置にすることができ、また、終了アドレスを任
意の位置にすることができ、さらに、ＤＦＴモードを通
してＢＩＳＴアドレス・レンジ・レジスタにそれらをロ
ードすることができる。ＢＩＳＴテストは、開始アドレ
スの１つのアドレス位置が終了位置と同じであることを
含めて、開始位置と終了位置との間に適用される。ＢＩ
ＳＴを適用する前に、その度にアドレス・レンジを変更
することができ、それにより、繰り返しテストすること
を通して欠陥のない領域のアイランドにＢＩＳＴを適用
することができる。
任意の位置にすることができ、また、終了アドレスを任
意の位置にすることができ、さらに、ＤＦＴモードを通
してＢＩＳＴアドレス・レンジ・レジスタにそれらをロ
ードすることができる。ＢＩＳＴテストは、開始アドレ
スの１つのアドレス位置が終了位置と同じであることを
含めて、開始位置と終了位置との間に適用される。ＢＩ
ＳＴを適用する前に、その度にアドレス・レンジを変更
することができ、それにより、繰り返しテストすること
を通して欠陥のない領域のアイランドにＢＩＳＴを適用
することができる。
【００３７】図２４および図２５を参照すると、プログ
ラム・カウンタ３６０を備えたプログラム制御回路が示
されている。ＢＩＳＴプログラム・カウンタ３６０は、
テスト・シーケンスを制御するために、組込み自己テス
ト配置６０に備えられる。活性自己テスト・モードが開
始されると、ＢＩＳＴプログラム・カウンタ３６０は信
号Ｂ ＲＥＳＥＴによりそのゼロ状態にリセットされ
る。これがシーケンシャル論理配置であり、このシーケ
ンシャル論理配置は、その現在の状態がＢＩＳＴＲＯＭ
レジスタにより供給されるデータの状態と組み合わせ
て、ＢＩＳＴプログラム・カウンタ３６０の次の状態を
決定する。この状態は、クロック発生器３５０から供給
されるクロック信号Ｂ ＣＬＫ Ｂに応答して変化す
る。
ラム・カウンタ３６０を備えたプログラム制御回路が示
されている。ＢＩＳＴプログラム・カウンタ３６０は、
テスト・シーケンスを制御するために、組込み自己テス
ト配置６０に備えられる。活性自己テスト・モードが開
始されると、ＢＩＳＴプログラム・カウンタ３６０は信
号Ｂ ＲＥＳＥＴによりそのゼロ状態にリセットされ
る。これがシーケンシャル論理配置であり、このシーケ
ンシャル論理配置は、その現在の状態がＢＩＳＴＲＯＭ
レジスタにより供給されるデータの状態と組み合わせ
て、ＢＩＳＴプログラム・カウンタ３６０の次の状態を
決定する。この状態は、クロック発生器３５０から供給
されるクロック信号Ｂ ＣＬＫ Ｂに応答して変化す
る。
【００３８】図２６は、図３に示されたＢＩＳＴ ＲＯ
Ｍアドレス・デコーダ３７０の論理概要図である。ＢＩ
ＳＴプログラム・カウンタ３６０の状態は一群の２進信
号により表される。この一群の２進信号は、バス３６１
を通り、ＢＩＳＴ ＲＯＭアドレス・デコーダ３７０の
入力に送られる。入力２進信号のこの群は、ＢＩＳＴＲ
ＯＭ４００から１行のデータを選定するために、６４コ
ードから１コードに復号される。
Ｍアドレス・デコーダ３７０の論理概要図である。ＢＩ
ＳＴプログラム・カウンタ３６０の状態は一群の２進信
号により表される。この一群の２進信号は、バス３６１
を通り、ＢＩＳＴ ＲＯＭアドレス・デコーダ３７０の
入力に送られる。入力２進信号のこの群は、ＢＩＳＴＲ
ＯＭ４００から１行のデータを選定するために、６４コ
ードから１コードに復号される。
【００３９】図２７は、図４の１２ビットＢＩＳＴ Ｒ
ＯＭ４００による６４ワードのレイアウトの概要図であ
る。ＢＩＳＴ ＲＯＭ４００は、メモリ・アレイ２２０
の動作可能性を決定するために用いられる複数個の異な
るテスト・ルーチンを制御するための命令シーケンスを
記憶する６４行の読出し専用メモリである。提案された
ＢＩＳＴ方式は、ＲＯＭに記憶された１０個のアルゴリ
ズムを有する。典型的には、このアルゴリズムのおのお
のは一連の命令で作成される。１０個のアルゴリズムは
６４個のＲＯＭワードを取り上げ、ＲＯＭワードのおの
おのは１２ビットを有する。ＢＩＳＴ ＲＯＭ４００に
送られる行アドレスのおのおのは、クロック信号Ｂ Ｃ
ＬＫに応答してその中に記憶されている１行のデータを
呼び出す。
ＯＭ４００による６４ワードのレイアウトの概要図であ
る。ＢＩＳＴ ＲＯＭ４００は、メモリ・アレイ２２０
の動作可能性を決定するために用いられる複数個の異な
るテスト・ルーチンを制御するための命令シーケンスを
記憶する６４行の読出し専用メモリである。提案された
ＢＩＳＴ方式は、ＲＯＭに記憶された１０個のアルゴリ
ズムを有する。典型的には、このアルゴリズムのおのお
のは一連の命令で作成される。１０個のアルゴリズムは
６４個のＲＯＭワードを取り上げ、ＲＯＭワードのおの
おのは１２ビットを有する。ＢＩＳＴ ＲＯＭ４００に
送られる行アドレスのおのおのは、クロック信号Ｂ Ｃ
ＬＫに応答してその中に記憶されている１行のデータを
呼び出す。
【００４０】アルゴリズムの中の第１の命令は、そのテ
ストがイネーブルにされるかどうかを決定する命令であ
る。そのテストがイネーブルにされるかまたはされない
かは、テスト選定情報がテスト・イネーブルド・レジス
タにロードされる時のパワーアップの際に決定される。
テストの全部またはサブセットを選定することができ
る。もし「０」論理値が対応するテスト・イネーブルド
・レジスタにロードされるならば、１つのブロックのテ
スト・コードがスキップされる。
ストがイネーブルにされるかどうかを決定する命令であ
る。そのテストがイネーブルにされるかまたはされない
かは、テスト選定情報がテスト・イネーブルド・レジス
タにロードされる時のパワーアップの際に決定される。
テストの全部またはサブセットを選定することができ
る。もし「０」論理値が対応するテスト・イネーブルド
・レジスタにロードされるならば、１つのブロックのテ
スト・コードがスキップされる。
【００４１】大部分のアルゴリズムに対し、アルゴリズ
ムの中の最後の命令は「反転されたパターン」に対する
テストである。典型的なテストの場合、２個のデータ・
パターン（「０」および「１」）を実行する必要があ
る。このことは、それぞれのパターンに対して１度ず
つ、テストのおのおのが２回実行されることを意味す
る。この命令は、レジスタを調べて、現在のテストが正
規パターン（パターン「０」）が実行されているかどう
かを判定する。もしそのように実行されているならば、
プログラム・カウンタはテストの開始に飛び、反転され
たパターンでテストを繰り返す。もし反転されたパター
ンが実行されていると命令が判定するならば、プログラ
ム・カウンタは単に１だけインクリメント（増分）し、
両方のデータ・パターンがすでに実行されているので、
次のテストに進む。
ムの中の最後の命令は「反転されたパターン」に対する
テストである。典型的なテストの場合、２個のデータ・
パターン（「０」および「１」）を実行する必要があ
る。このことは、それぞれのパターンに対して１度ず
つ、テストのおのおのが２回実行されることを意味す
る。この命令は、レジスタを調べて、現在のテストが正
規パターン（パターン「０」）が実行されているかどう
かを判定する。もしそのように実行されているならば、
プログラム・カウンタはテストの開始に飛び、反転され
たパターンでテストを繰り返す。もし反転されたパター
ンが実行されていると命令が判定するならば、プログラ
ム・カウンタは単に１だけインクリメント（増分）し、
両方のデータ・パターンがすでに実行されているので、
次のテストに進む。
【００４２】図２８を参照すると、ＢＩＳＴ ＲＯＭ４
００に記憶されたデータの表が示されている。左側の列
は１０個のアルゴリズムの名称のリストである。このリ
ストは、実行するように選定することができるテスト
と、すべてのテストが完了したという命令とを表す。
００に記憶されたデータの表が示されている。左側の列
は１０個のアルゴリズムの名称のリストである。このリ
ストは、実行するように選定することができるテスト
と、すべてのテストが完了したという命令とを表す。
【００４３】最初のアルゴリズムＧＲＯＳＳは、グロー
ス・テストを実行するためのアルゴリズムである。４行
のデータがあり、そのおのおのがグロース・テストに対
する１つの命令を表す。これらの命令に対するアドレス
は、左から２列目に１６進コードで示されている。右側
の列は、それぞれの命令に対するニーモニック名を表
す。この表の主要なブロックは、ＢＩＳＴ ＲＯＭ４０
０に記憶されるデータを表す。この表には、１２列のデ
ータがある。この表には、それぞれのアルゴリズムの開
始アドレスおよび終了アドレスを区切る太い水平のライ
ンがある。したがって、アルゴリズムＧＲＯＳＳの第４
命令であるアドレス・１６進の３の下に太線がある。
ス・テストを実行するためのアルゴリズムである。４行
のデータがあり、そのおのおのがグロース・テストに対
する１つの命令を表す。これらの命令に対するアドレス
は、左から２列目に１６進コードで示されている。右側
の列は、それぞれの命令に対するニーモニック名を表
す。この表の主要なブロックは、ＢＩＳＴ ＲＯＭ４０
０に記憶されるデータを表す。この表には、１２列のデ
ータがある。この表には、それぞれのアルゴリズムの開
始アドレスおよび終了アドレスを区切る太い水平のライ
ンがある。したがって、アルゴリズムＧＲＯＳＳの第４
命令であるアドレス・１６進の３の下に太線がある。
【００４４】アルゴリズムＧＲＯＳＳの第４命令は、ジ
ャンプ・ノット・テスト・イネーブル（ｊｎｔｅ）ツウ
・ポーズ、すべてのセルにゼロを書込む、期待されたデ
ータゼロを有するすべてのセルを読出す、データの反
転、もし以前に反転されないならばジャンプ（ｄｉｖｎ
ｊ）である。Ｚ１はそこにジャンプするラベルである。
ャンプ・ノット・テスト・イネーブル（ｊｎｔｅ）ツウ
・ポーズ、すべてのセルにゼロを書込む、期待されたデ
ータゼロを有するすべてのセルを読出す、データの反
転、もし以前に反転されないならばジャンプ（ｄｉｖｎ
ｊ）である。Ｚ１はそこにジャンプするラベルである。
【００４５】図２９を参照すると、２つの主要な形式の
命令がある。第１の形式はプログラム制御命令である。
この形式の命令はプログラムの流れを処理する。プログ
ラム制御命令は、ＢＩＳＴ動作を制御するために導入さ
れる。第２の形式は、アレイのセルがどのように呼び出
されるかおよびそれにどのように書き込まれるかおよび
／またはそれからどのように読み出されるかを制御する
アレイ・アクセス命令である。それらは、基本的には、
テスタに通常見い出される、ＢＩＳＴ ＲＯＭフォーマ
ットに翻訳される同じ形式の命令である。アレイ２２０
からパターンを呼び戻す命令は、アレイ・アクセス命令
の１つの例である。
命令がある。第１の形式はプログラム制御命令である。
この形式の命令はプログラムの流れを処理する。プログ
ラム制御命令は、ＢＩＳＴ動作を制御するために導入さ
れる。第２の形式は、アレイのセルがどのように呼び出
されるかおよびそれにどのように書き込まれるかおよび
／またはそれからどのように読み出されるかを制御する
アレイ・アクセス命令である。それらは、基本的には、
テスタに通常見い出される、ＢＩＳＴ ＲＯＭフォーマ
ットに翻訳される同じ形式の命令である。アレイ２２０
からパターンを呼び戻す命令は、アレイ・アクセス命令
の１つの例である。
【００４６】命令は２つの部分に分けられる。命令の最
初の６ビットは取られるべき作用を定め、最後の６ビッ
トはその命令に付随するデータである。
初の６ビットは取られるべき作用を定め、最後の６ビッ
トはその命令に付随するデータである。
【００４７】全アレイを読み出すようなアレイ・アクセ
ス命令に対し、最初の６ビットは、それが書込みである
かまたは読出しであるかまたは両方であるか、全アレイ
または行のみまたは列のみが呼び出されるのであるか、
のアレイ・アクセスの形式を定める。全アレイから読み
出すためには、読出し（ビット１１），Ｘ（ビット９）
およびＹ（ビット８）が１にセットされる。命令の最後
の６ビットは、用いられるべきタイミング・セット（Ｔ
セット０，Ｔセット１）、データ値（ＥＤ）およびパタ
ーン（）を含めて全アレイがどのように読み出されるか
に関する情報、およびアドレスが増分されるべきかまた
は減分されるべきかに関する情報を提供する。
ス命令に対し、最初の６ビットは、それが書込みである
かまたは読出しであるかまたは両方であるか、全アレイ
または行のみまたは列のみが呼び出されるのであるか、
のアレイ・アクセスの形式を定める。全アレイから読み
出すためには、読出し（ビット１１），Ｘ（ビット９）
およびＹ（ビット８）が１にセットされる。命令の最後
の６ビットは、用いられるべきタイミング・セット（Ｔ
セット０，Ｔセット１）、データ値（ＥＤ）およびパタ
ーン（）を含めて全アレイがどのように読み出されるか
に関する情報、およびアドレスが増分されるべきかまた
は減分されるべきかに関する情報を提供する。
【００４８】「テスト・イネーブル」命令のようなプロ
グラム制御命令の場合、４個の最上位のビットは「０」
であり、ビット７およびビット６はプログラム制御形式
を決定する。最後の６ビットは、もし実際に決定がジャ
ンプするように行われるならば、ジャンプするべきアド
レスを提供する。
グラム制御命令の場合、４個の最上位のビットは「０」
であり、ビット７およびビット６はプログラム制御形式
を決定する。最後の６ビットは、もし実際に決定がジャ
ンプするように行われるならば、ジャンプするべきアド
レスを提供する。
【００４９】無条件ジャンプ命令がある。最上位の６ビ
ットに対する「１１００１１」、および最下位の６ビッ
トに対するジャンプするべきアドレスである。
ットに対する「１１００１１」、および最下位の６ビッ
トに対するジャンプするべきアドレスである。
【００５０】ＲＯＭの最後の命令（図２８参照）は、Ｂ
ＩＳＴ動作の終了を信号するアイドル命令である。この
命令の最後の６ビットは、現在の２５６Ｍの改定数を保
持する。
ＩＳＴ動作の終了を信号するアイドル命令である。この
命令の最後の６ビットは、現在の２５６Ｍの改定数を保
持する。
【００５１】現在の回路と共にプログラムすることがで
きる多くの可能な命令の組み合わせがある。もし新しい
アルゴリズムがＢＩＳＴ動作に対して必要であるなら
ば、ＲＯＭを単に再プログラムすることにより、それを
含めることができる。命令を作成するのに利用可能なオ
プションの組み合わせは、下記の通りである。
きる多くの可能な命令の組み合わせがある。もし新しい
アルゴリズムがＢＩＳＴ動作に対して必要であるなら
ば、ＲＯＭを単に再プログラムすることにより、それを
含めることができる。命令を作成するのに利用可能なオ
プションの組み合わせは、下記の通りである。
【００５２】
【表１】
【００５３】図３０および図３１を参照すると、ＲＯＭ
論理回路４１０の論理概要図が示されている。それぞれ
の命令がＢＩＳＴ ＲＯＭ４００から読み出される時、
ＲＯＭ論理回路４１０の入力にデータが送られる。ＲＯ
Ｍ論理回路４１０は、それぞれの命令ワードの１２ビッ
トのデータを復号化する組合せ論理回路である。ＲＯＭ
論理回路４１０からの出力信号はＲＯＭレジスタ回路４
２０のデータ入力に送られる。ＲＯＭレジスタ回路４２
０には、命令の完全な実行に必要な時間の間、データが
記憶される。
論理回路４１０の論理概要図が示されている。それぞれ
の命令がＢＩＳＴ ＲＯＭ４００から読み出される時、
ＲＯＭ論理回路４１０の入力にデータが送られる。ＲＯ
Ｍ論理回路４１０は、それぞれの命令ワードの１２ビッ
トのデータを復号化する組合せ論理回路である。ＲＯＭ
論理回路４１０からの出力信号はＲＯＭレジスタ回路４
２０のデータ入力に送られる。ＲＯＭレジスタ回路４２
０には、命令の完全な実行に必要な時間の間、データが
記憶される。
【００５４】組込み自己テスト配置６０が活性自己テス
ト・モードに入る時、ＢＩＳＴプログラム・カウンタ３
６０がリセットされる。プログラム・カウンタ３６０の
この初期状態がＢＩＳＴ ＲＯＭアドレス・デコーダ３
７０を通して復号されて、ＢＩＳＴ ＲＯＭ４００に対
する行アドレス信号が生ずる。この行アドレスが送られ
た後、そしてクロック信号に応答して、ＢＩＳＴ ＲＯ
Ｍ４００の選定された行からのデータが読み出される。
この選定された行から読み出されたすべてのデータは、
ＲＯＭ論理回路４１０の入力に送られる。
ト・モードに入る時、ＢＩＳＴプログラム・カウンタ３
６０がリセットされる。プログラム・カウンタ３６０の
この初期状態がＢＩＳＴ ＲＯＭアドレス・デコーダ３
７０を通して復号されて、ＢＩＳＴ ＲＯＭ４００に対
する行アドレス信号が生ずる。この行アドレスが送られ
た後、そしてクロック信号に応答して、ＢＩＳＴ ＲＯ
Ｍ４００の選定された行からのデータが読み出される。
この選定された行から読み出されたすべてのデータは、
ＲＯＭ論理回路４１０の入力に送られる。
【００５５】図３０および図３１は、ＢＩＳＴ ＲＯＭ
４００の選定された行から送られたデータの行に関する
必要な組合せ論理機能を実行するＲＯＭ論理回路４１０
の論理概要図の例を示す。回路４１０は、回路４１０に
よる論理処理により得られる一群の出力信号を生ずる。
回路から生ずる出力信号のこの群がＲＯＭレジスタ４２
０に並列に送られ、ＲＯＭレジスタ４２０に記憶され
る。ＲＯＭレジスタ４２０は、ＢＩＳＴデータ・バス４
２１を通してパス／フェイル比較器回路４３０に、一群
の導線４２２を通してＢＩＳＴタイミング発生器４４０
に、プログラム・カウンタ入力バス４２３を通してＢＩ
ＳＴプログラム・カウンタ３６０に、出力信号の群を送
るように構成される。
４００の選定された行から送られたデータの行に関する
必要な組合せ論理機能を実行するＲＯＭ論理回路４１０
の論理概要図の例を示す。回路４１０は、回路４１０に
よる論理処理により得られる一群の出力信号を生ずる。
回路から生ずる出力信号のこの群がＲＯＭレジスタ４２
０に並列に送られ、ＲＯＭレジスタ４２０に記憶され
る。ＲＯＭレジスタ４２０は、ＢＩＳＴデータ・バス４
２１を通してパス／フェイル比較器回路４３０に、一群
の導線４２２を通してＢＩＳＴタイミング発生器４４０
に、プログラム・カウンタ入力バス４２３を通してＢＩ
ＳＴプログラム・カウンタ３６０に、出力信号の群を送
るように構成される。
【００５６】図３１を参照すると、１つの実施例として
示されたＲＯＭレジスタ回路４２０の論理概要が示され
ている。プログラム・カウンタ入力バス４２３に送られ
たデータは、プログラム制御命令が実行されている時に
のみ、プログラム・カウンタ３６０によって受け取られ
る。ＢＩＳＴタイミング発生器に送られたデータは、Ｂ
ＲＡＳ ，Ｂ ＣＡＳ およびＢ ＷＥ のような自
己テスト信号の発生を制御する。これらの自己テスト信
号は、正規動作の期間中メモリをアクセスするためにマ
イクロプロセッサにより用いられて、それらと同じ名称
の制御信号ＲＡＳ ，ＣＡＳ ，ＷＥ の機能を実行す
る。ＢＩＳＴデータ・バス４２１を通してパス／フェイ
ル比較器回路４３０に送られた信号は、メモリ・アクセ
ス命令およびデータ・ビットを有する。
示されたＲＯＭレジスタ回路４２０の論理概要が示され
ている。プログラム・カウンタ入力バス４２３に送られ
たデータは、プログラム制御命令が実行されている時に
のみ、プログラム・カウンタ３６０によって受け取られ
る。ＢＩＳＴタイミング発生器に送られたデータは、Ｂ
ＲＡＳ ，Ｂ ＣＡＳ およびＢ ＷＥ のような自
己テスト信号の発生を制御する。これらの自己テスト信
号は、正規動作の期間中メモリをアクセスするためにマ
イクロプロセッサにより用いられて、それらと同じ名称
の制御信号ＲＡＳ ，ＣＡＳ ，ＷＥ の機能を実行す
る。ＢＩＳＴデータ・バス４２１を通してパス／フェイ
ル比較器回路４３０に送られた信号は、メモリ・アクセ
ス命令およびデータ・ビットを有する。
【００５７】図４４は、組込み自己テスト配置６０に用
いることができる１つの実施例として示されたパス／フ
ェイル回路４３０の論理概要図である。パス／フェイル
回路４３０は、ＲＯＭレジスタ４２０からＢＩＳＴデー
タ・バス４２１を通して受け取る制御信号およびデータ
・ビットに応答し、ＢＩＳＴ ＲＯＭ４００からの書込
み命令に応答してメモリ・アレイ２２０の少なくとも１
つのバンクに書き込まれるべきデータ信号の群のシーケ
ンスを生ずる。パス／フェイル回路４３０はまた、ＢＩ
ＳＴデータ・バス４２１を通して制御信号およびデータ
・ビットを受け取り、読出し命令に応答してメモリ・ア
レイ２２０からＤＱバス４３１にデータを読み出す。こ
の場合、ＢＩＳＴデータ・バス４２１からのデータ・ビ
ットが、前に存在していたデータ・ビットの状態と一致
するように処理される。前に存在していたこのデータ・
ビットは、ＤＱバス４３１にデータがそれから読み出さ
れる、そのアレイ・ロケーション／複数個のアレイ・ロ
ケーションに書き込まれたデータ・ビットである。この
期待されたデータ・ビットが、メモリ・アレイ２２０か
ら読み出されたデータと比較され、もし比較されたデー
タが同じであるならば、この比較の結果はパス信号であ
り、もし比較されたデータが同じでないならば、それは
フェイル信号である。このパス信号は低レベル信号であ
り、データを書き込みおよび読み出すことにより通過し
た回路および記憶セルが正しく動作していることを示
す。フェイル信号は高レベル信号であり、データを書き
込みおよび読み出すことにより通過した回路のいくつか
の部分または記憶セルが正しく動作していないことを示
す。
いることができる１つの実施例として示されたパス／フ
ェイル回路４３０の論理概要図である。パス／フェイル
回路４３０は、ＲＯＭレジスタ４２０からＢＩＳＴデー
タ・バス４２１を通して受け取る制御信号およびデータ
・ビットに応答し、ＢＩＳＴ ＲＯＭ４００からの書込
み命令に応答してメモリ・アレイ２２０の少なくとも１
つのバンクに書き込まれるべきデータ信号の群のシーケ
ンスを生ずる。パス／フェイル回路４３０はまた、ＢＩ
ＳＴデータ・バス４２１を通して制御信号およびデータ
・ビットを受け取り、読出し命令に応答してメモリ・ア
レイ２２０からＤＱバス４３１にデータを読み出す。こ
の場合、ＢＩＳＴデータ・バス４２１からのデータ・ビ
ットが、前に存在していたデータ・ビットの状態と一致
するように処理される。前に存在していたこのデータ・
ビットは、ＤＱバス４３１にデータがそれから読み出さ
れる、そのアレイ・ロケーション／複数個のアレイ・ロ
ケーションに書き込まれたデータ・ビットである。この
期待されたデータ・ビットが、メモリ・アレイ２２０か
ら読み出されたデータと比較され、もし比較されたデー
タが同じであるならば、この比較の結果はパス信号であ
り、もし比較されたデータが同じでないならば、それは
フェイル信号である。このパス信号は低レベル信号であ
り、データを書き込みおよび読み出すことにより通過し
た回路および記憶セルが正しく動作していることを示
す。フェイル信号は高レベル信号であり、データを書き
込みおよび読み出すことにより通過した回路のいくつか
の部分または記憶セルが正しく動作していないことを示
す。
【００５８】フェイル信号は、導線Ｂ パス／フェイル
を通って、ＰＦレジスタ４３２に送られる。ＰＦレジス
タ４３２はこのフェイル信号を記憶する。その後、この
記憶されたフェイル信号をＤＱバッファ回路２３０を通
してメモリ・デバイスの外部パッドに送ることができ
る。ＰＦレジスタ４３２は、活性自己テスト・モードの
エントリの際リセットされる。パス信号が低レベルであ
るので、そしてＰＦレジスタがテスト動作を始めるため
にリセットされるので、パス信号は無視されて実効的に
放棄される。デバイスは動作可能であるという仮定がな
される。したがって、１つのテスト不合格は、保持され
るべき重要度の情報に過ぎない。
を通って、ＰＦレジスタ４３２に送られる。ＰＦレジス
タ４３２はこのフェイル信号を記憶する。その後、この
記憶されたフェイル信号をＤＱバッファ回路２３０を通
してメモリ・デバイスの外部パッドに送ることができ
る。ＰＦレジスタ４３２は、活性自己テスト・モードの
エントリの際リセットされる。パス信号が低レベルであ
るので、そしてＰＦレジスタがテスト動作を始めるため
にリセットされるので、パス信号は無視されて実効的に
放棄される。デバイスは動作可能であるという仮定がな
される。したがって、１つのテスト不合格は、保持され
るべき重要度の情報に過ぎない。
【００５９】図３２を参照すると、パス／フェイル比較
器のＶＨＤＬ言語の説明が示されている。ＶＨＤＬ言語
は、設計者により現在用いられる論理回路を記述するた
めの標準的な言語である。チェッカ・ボード・データの
ための信号ＣＫＢＤＩと、交替するデータのための信号
Ｂ ＡＬＴＥＲＮＡＴＥと、期待されたデータ（ＥＤ）
のための信号Ｂ ＲＤＡＴＡと、書込みデータ（ＤＡ
Ｔ）のための信号Ｂ ＷＤＡＴＡとを用いて、書き込む
ことが期待されおよび読み出されたデータと比較するこ
とが期待されるデータが計算される。この計算された期
待されるデータと読み出されたデータとが比較されて、
テストがパスであるかまたはフェイルであるかが決定さ
れる。
器のＶＨＤＬ言語の説明が示されている。ＶＨＤＬ言語
は、設計者により現在用いられる論理回路を記述するた
めの標準的な言語である。チェッカ・ボード・データの
ための信号ＣＫＢＤＩと、交替するデータのための信号
Ｂ ＡＬＴＥＲＮＡＴＥと、期待されたデータ（ＥＤ）
のための信号Ｂ ＲＤＡＴＡと、書込みデータ（ＤＡ
Ｔ）のための信号Ｂ ＷＤＡＴＡとを用いて、書き込む
ことが期待されおよび読み出されたデータと比較するこ
とが期待されるデータが計算される。この計算された期
待されるデータと読み出されたデータとが比較されて、
テストがパスであるかまたはフェイルであるかが決定さ
れる。
【００６０】図３３（ａ）を参照すると、機能表が与え
られている。アレイ２２０の３２ビットが、８個のＤＱ
ラインを用いて４個のデータ・ビットに圧縮される。圧
縮表が図３３ａに示されている。Ｂ ＰＦ 結果は、こ
の表に示された対応する値に応じてパスまたはフェイル
を与える。
られている。アレイ２２０の３２ビットが、８個のＤＱ
ラインを用いて４個のデータ・ビットに圧縮される。圧
縮表が図３３ａに示されている。Ｂ ＰＦ 結果は、こ
の表に示された対応する値に応じてパスまたはフェイル
を与える。
【００６１】組込み自己テスト（ＢＩＳＴ） １０．００ ＢＩＳＴの概観 メモリ機能テストの場合、デバイスをテストするために
種々のアルゴリズムが用いられる。テスト・アルゴリズ
ムを表しそしてデバイスに加えられるテスト信号を発生
するために、通常、テスタが用いられる。その時、デバ
イスの出力がテスタで収集され、パスであるかフェイル
であるかが決定される。２５６Ｍ ＳＤＲＡＭのような
非常に高密度のメモリ・デバイスの場合、テスト時間が
非常に長くなると思われ、そのため、テスタですべての
機能テストをすることは実際的ではなく、コストの点で
効率的ではない。組込み自己テスト（ＢＩＳＴ）回路が
テスタの代わりに設計された。ＢＩＳＴ回路（図５１、
図５２）の役割は、テスト・アルゴリズムに付随するす
べてのテスト信号をデバイスの内部で発生することであ
る。テスタを用いる代わりに、テストされるデバイス
は、もし一定の電圧条件が満たされるならば、ＢＩＳＴ
モードでパワーアップされ、自分自身をテストするであ
ろう。ＢＩＳＴモードでは、ＢＩＳＴ発生信号が、すべ
てのアドレスおよびデータと共に、ＲＡＳおよびＣＡＳ
のような制御信号の制御を行う。
種々のアルゴリズムが用いられる。テスト・アルゴリズ
ムを表しそしてデバイスに加えられるテスト信号を発生
するために、通常、テスタが用いられる。その時、デバ
イスの出力がテスタで収集され、パスであるかフェイル
であるかが決定される。２５６Ｍ ＳＤＲＡＭのような
非常に高密度のメモリ・デバイスの場合、テスト時間が
非常に長くなると思われ、そのため、テスタですべての
機能テストをすることは実際的ではなく、コストの点で
効率的ではない。組込み自己テスト（ＢＩＳＴ）回路が
テスタの代わりに設計された。ＢＩＳＴ回路（図５１、
図５２）の役割は、テスト・アルゴリズムに付随するす
べてのテスト信号をデバイスの内部で発生することであ
る。テスタを用いる代わりに、テストされるデバイス
は、もし一定の電圧条件が満たされるならば、ＢＩＳＴ
モードでパワーアップされ、自分自身をテストするであ
ろう。ＢＩＳＴモードでは、ＢＩＳＴ発生信号が、すべ
てのアドレスおよびデータと共に、ＲＡＳおよびＣＡＳ
のような制御信号の制御を行う。
【００６２】ＢＩＳＴの利点：テストのコスト節約。
【００６３】組込み自己テスト回路は下記の部品で作成
される（図６０）。 周波数５０ＭＨｚの発振器 Ａ４の過大電圧検出器 ６４ワード×１２ビットＲＯＭ ６ビットのプログラム・カウンタ ６対６４デコーダ １４ビットＸレジスタ，９ビットＹレジスタおよび１４
ビット・リフレッシュ・レジスタ タイミング発生器 アドレス・レンジ・カウンタ イネーブルド・テスト・アルゴリズムの記憶のためのシ
フト・レジスタ 内部パターン・データ発生器 パス・フェイル比較回路 出力マルチプレクサ
される（図６０）。 周波数５０ＭＨｚの発振器 Ａ４の過大電圧検出器 ６４ワード×１２ビットＲＯＭ ６ビットのプログラム・カウンタ ６対６４デコーダ １４ビットＸレジスタ，９ビットＹレジスタおよび１４
ビット・リフレッシュ・レジスタ タイミング発生器 アドレス・レンジ・カウンタ イネーブルド・テスト・アルゴリズムの記憶のためのシ
フト・レジスタ 内部パターン・データ発生器 パス・フェイル比較回路 出力マルチプレクサ
【００６４】ＢＩＳＴ回路は、シリコンの表面で１．９
ｍｍ2 の領域を占め、全チップ領域の約０．５％を占め
る。ＢＩＳＴ回路はチップの最も右端に配置され、アド
レス・インタフェースのような臨界速度インタフェース
論理は、正規動作の速度を低下させることを避けるため
に、高速路の近くに配置される。制御論理，ＲＯＭおよ
び種々の他のＢＩＳＴ論理は、シリコン領域がチップの
中央領域または交差領域の中よりも優先権の低いチップ
の端部に配置される（図６１）。
ｍｍ2 の領域を占め、全チップ領域の約０．５％を占め
る。ＢＩＳＴ回路はチップの最も右端に配置され、アド
レス・インタフェースのような臨界速度インタフェース
論理は、正規動作の速度を低下させることを避けるため
に、高速路の近くに配置される。制御論理，ＲＯＭおよ
び種々の他のＢＩＳＴ論理は、シリコン領域がチップの
中央領域または交差領域の中よりも優先権の低いチップ
の端部に配置される（図６１）。
【００６５】２５６Ｍ ＢＩＳＴ方式では、１０個のア
ルゴリズムが実施された。それらの要約が示される（図
６２）。
ルゴリズムが実施された。それらの要約が示される（図
６２）。
【００６６】ＢＩＳＴ回路の振舞いはＶＨＤＬコードで
説明され、ＱＶＨＤＬｓｉｍを用いてシミュレートされ
る。発振器，過大電圧検出器およびＲＯＭ以外のすべて
のＢＩＳＴ回路は、自動論理２を用いて合成された。
説明され、ＱＶＨＤＬｓｉｍを用いてシミュレートされ
る。発振器，過大電圧検出器およびＲＯＭ以外のすべて
のＢＩＳＴ回路は、自動論理２を用いて合成された。
【００６７】１０．０１ ＢＩＳＴエントリ（Ｅｎｔｒ
ｙ）およびエクスイット（Ｅｘｉｔ） ＢＩＳＴエントリおよびエクスイットの方式は、下記の
要請を満たすように設計される。 １． ＢＩＳＴが低コストのＢＩＳＴ基板で動作するた
めに必要とされるタイミングを有しない、単純なエント
リおよびエクスイットのシーケンス。 ２． 偶然のＢＩＳＴエントリがない。 ３． ＢＩＳＴ回路動作をテストするための読出しおよ
び書込みのための正規およびＢＩＳＴモード間で交替す
る性能。
ｙ）およびエクスイット（Ｅｘｉｔ） ＢＩＳＴエントリおよびエクスイットの方式は、下記の
要請を満たすように設計される。 １． ＢＩＳＴが低コストのＢＩＳＴ基板で動作するた
めに必要とされるタイミングを有しない、単純なエント
リおよびエクスイットのシーケンス。 ２． 偶然のＢＩＳＴエントリがない。 ３． ＢＩＳＴ回路動作をテストするための読出しおよ
び書込みのための正規およびＢＩＳＴモード間で交替す
る性能。
【００６８】信号の品質に関して心配することなく非常
に高い並列度で単純なＢＩＳＴ基板の上でＢＩＳＴ動作
を実行することができるように、単純なエントリおよび
エクスイットのシーケンスを有することが重要である。
に高い並列度で単純なＢＩＳＴ基板の上でＢＩＳＴ動作
を実行することができるように、単純なエントリおよび
エクスイットのシーケンスを有することが重要である。
【００６９】ＢＩＳＴエントリ：このことを実行するた
めに、ＤＣ信号のみが必要であるようにＢＩＳＴエント
リが設計される。ＢＩＳＴに入るために、必要であるこ
との全部は、Ａ４の過大電圧と、パワーアップの期間中
のＣＳ上の低レベル（および選定されたオプションに応
じて他のピンに関する高レベルまたは低レベル）である
（図６３）。
めに、ＤＣ信号のみが必要であるようにＢＩＳＴエント
リが設計される。ＢＩＳＴに入るために、必要であるこ
との全部は、Ａ４の過大電圧と、パワーアップの期間中
のＣＳ上の低レベル（および選定されたオプションに応
じて他のピンに関する高レベルまたは低レベル）である
（図６３）。
【００７０】待機モードにある間、デバイスはあたかも
正規モードにあるかのように動作し、読出し命令，書込
み命令，レギュラＭＲＳ命令およびＤＦＴ命令さえも実
行することができる。
正規モードにあるかのように動作し、読出し命令，書込
み命令，レギュラＭＲＳ命令およびＤＦＴ命令さえも実
行することができる。
【００７１】デバイスがＢＩＳＴ待機モードにある間、
ＣＳピンの立上りエッジがＢＩＳＴ動作を開始するであ
ろう。
ＣＳピンの立上りエッジがＢＩＳＴ動作を開始するであ
ろう。
【００７２】過大電圧の検出からＢＩＳＴ動作を実際に
開始するまでに遅延を有することが重要である。それ
は、ユーザにとって適切な時刻にＢＩＳＴ動作を開始す
る機会をユーザに与えるからである。
開始するまでに遅延を有することが重要である。それ
は、ユーザにとって適切な時刻にＢＩＳＴ動作を開始す
る機会をユーザに与えるからである。
【００７３】アドレス・レンジを設定するために、ユー
ザがＤＦＴモードを用いることができ、例えば、ＢＩＳ
Ｔ動作が始まる前にデバイスが定常状態に落ち着くため
の十分な時間を与えることができる。また、ユーザが正
規モードで１行を書き込むことができ、後でＢＩＳＴに
入り、ＢＩＳＴ回路の機能度を検査するためにＢＩＳＴ
モードのアレイの中のデータを再び読み出す（またはそ
の逆）ことができる。
ザがＤＦＴモードを用いることができ、例えば、ＢＩＳ
Ｔ動作が始まる前にデバイスが定常状態に落ち着くため
の十分な時間を与えることができる。また、ユーザが正
規モードで１行を書き込むことができ、後でＢＩＳＴに
入り、ＢＩＳＴ回路の機能度を検査するためにＢＩＳＴ
モードのアレイの中のデータを再び読み出す（またはそ
の逆）ことができる。
【００７４】ＢＩＳＴエクスイット ＣＳの立下りエッジはすべてのＢＩＳＴ動作を無条件に
エクスイットするであろう。そして、ＢＩＳＴモードに
戻るただ１つの方法は、パワーダウンし、その後再び過
大電圧でパワーアップすることである。
エクスイットするであろう。そして、ＢＩＳＴモードに
戻るただ１つの方法は、パワーダウンし、その後再び過
大電圧でパワーアップすることである。
【００７５】偶然のＢＩＳＴエントリをまた防止しなけ
ればならない。このことを達成するために、ＶＵＰＢの
立下りエッジにおいて、パワーアップの際の過大電圧の
みを検出することができる。任意の他の時刻にそれを検
出することができない。パワーアップの期間中のこのこ
とおよびＣＳインタロックは、ＢＩＳＴ待機モードに入
るただ１つの機会をデバイスに与える。このことは、デ
バイスの動作期間中に偶然のＢＩＳＴエントリの機会を
最小にする。
ればならない。このことを達成するために、ＶＵＰＢの
立下りエッジにおいて、パワーアップの際の過大電圧の
みを検出することができる。任意の他の時刻にそれを検
出することができない。パワーアップの期間中のこのこ
とおよびＣＳインタロックは、ＢＩＳＴ待機モードに入
るただ１つの機会をデバイスに与える。このことは、デ
バイスの動作期間中に偶然のＢＩＳＴエントリの機会を
最小にする。
【００７６】過大電圧がＡ４で検出される時、Ｂ ＳＲ
ＬＯＡＤパルスが発生する。このパルスは、他の１３
個のアドレスに利用可能な情報をシフト・レジスタにロ
ードする。これらには、クロック・オプション，アレイ
寸法オプションおよび出力イネーブル・オプションに対
する情報と共に、ＢＩＳＴにおいて実行されるべきテス
トに関する情報が含まれる。これらについての詳細はＢ
ＳＨＩＦＴブロックに示されている。
ＬＯＡＤパルスが発生する。このパルスは、他の１３
個のアドレスに利用可能な情報をシフト・レジスタにロ
ードする。これらには、クロック・オプション，アレイ
寸法オプションおよび出力イネーブル・オプションに対
する情報と共に、ＢＩＳＴにおいて実行されるべきテス
トに関する情報が含まれる。これらについての詳細はＢ
ＳＨＩＦＴブロックに示されている。
【００７７】ＢＩＳＴ動作に対するエントリおよびエク
スイットのタイミング・シーケンスは、ここで要約され
る（図６４）。
スイットのタイミング・シーケンスは、ここで要約され
る（図６４）。
【００７８】パワーアップ・セットアップの１つの例
は、ピンアウトの例である（図６５）。
は、ピンアウトの例である（図６５）。
【００７９】１０．１ ＢＯＶ 入力：Ｂ ＯＶＤＥＴＥＣＴ、Ｂ ＤＯＮＥ、ＴＬＢＡ
ＤＤＲＮＧ、ＰＢＣＳＢ ＢＩＳＴ、ＶＵＰＢ 出力：Ｂ ＳＲ ＬＯＡＤ、Ｂ ＩＮ ＥＮ、Ｂ ＥＸ
ＴＣＬＫ、Ｂ ＰＡＤＤＩＳ ＢＩＳＴ ＥＮ ＢＩＳ
Ｔ ＭＣＥＮ 回路の＃：１／チップ ロケーション：チップの右側
ＤＤＲＮＧ、ＰＢＣＳＢ ＢＩＳＴ、ＶＵＰＢ 出力：Ｂ ＳＲ ＬＯＡＤ、Ｂ ＩＮ ＥＮ、Ｂ ＥＸ
ＴＣＬＫ、Ｂ ＰＡＤＤＩＳ ＢＩＳＴ ＥＮ ＢＩＳ
Ｔ ＭＣＥＮ 回路の＃：１／チップ ロケーション：チップの右側
【００８０】この回路の機能は、パワーアップの期間中
に過大電圧を検出することである。他のすべての時刻に
は過大電圧を検出しない。
に過大電圧を検出することである。他のすべての時刻に
は過大電圧を検出しない。
【００８１】パワーアップの期間中、ＶＵＰＢの立下り
エッジにおいて、Ｂ ＯＶＥＲＤＥＴＥＣＴを帯電する
ために約１６ｎｓを与えるパルスＶＵＰＢＮが発生す
る。ＶＵＰＢＮの立下りエッジは、もしＢ ＯＶＥＲＤ
ＥＴＥＣＴが高レベルであるならば、そしてもしＰＢＣ
ＳＢ ＢＩＳＴが低レベルであるならば、過大電圧ラッ
チＯＶＬＡＴＣＨＢを低レベルに設定するであろう。Ｏ
ＶＬＡＴＣＨＢの低レベルは、過大電圧の検出を信号
し、ＢＩＳＴ待機モードにエントリする。
エッジにおいて、Ｂ ＯＶＥＲＤＥＴＥＣＴを帯電する
ために約１６ｎｓを与えるパルスＶＵＰＢＮが発生す
る。ＶＵＰＢＮの立下りエッジは、もしＢ ＯＶＥＲＤ
ＥＴＥＣＴが高レベルであるならば、そしてもしＰＢＣ
ＳＢ ＢＩＳＴが低レベルであるならば、過大電圧ラッ
チＯＶＬＡＴＣＨＢを低レベルに設定するであろう。Ｏ
ＶＬＡＴＣＨＢの低レベルは、過大電圧の検出を信号
し、ＢＩＳＴ待機モードにエントリする。
【００８２】ＢＩＳＴ待機モードの期間中、もしＰＢＣ
ＳＢ ＢＩＳＴがその後で高レベルに進むならば、ＢＩ
ＳＴ動作の開始を信号するためにＢＩＳＴ ＥＮは高レ
ベルに進むであろう。ＰＢＣＳＢ ＢＩＳＴの高レベル
から低レベルへの遷移は、過大電圧ラッチをリセット
し、ＯＶＬＡＴＣＨＢを高レベルにセットするであろ
う。それはまた、ＢＩＳＴ ＥＮに対し、ＢＩＳＴエク
スイットに低レベル信号を送らせる。
ＳＢ ＢＩＳＴがその後で高レベルに進むならば、ＢＩ
ＳＴ動作の開始を信号するためにＢＩＳＴ ＥＮは高レ
ベルに進むであろう。ＰＢＣＳＢ ＢＩＳＴの高レベル
から低レベルへの遷移は、過大電圧ラッチをリセット
し、ＯＶＬＡＴＣＨＢを高レベルにセットするであろ
う。それはまた、ＢＩＳＴ ＥＮに対し、ＢＩＳＴエク
スイットに低レベル信号を送らせる。
【００８３】もしパワーアップの期間中に過大電圧が検
出されないならば、Ｂ ＯＶＥＲＤＥＴＥＣＴは低レベ
ルであり、それはＢＩＳＴ待機モードに入らないであろ
う。
出されないならば、Ｂ ＯＶＥＲＤＥＴＥＣＴは低レベ
ルであり、それはＢＩＳＴ待機モードに入らないであろ
う。
【００８４】もし過大電圧がパワーアップにおいて検出
され、ＯＶＬＡＴＣＨＢがパワーアップでセットされる
ならば、アドレス・ラインの情報をシフト・レジスタに
ロードするために、Ｂ ＳＲ ＬＯＡＤパルスが発生さ
れる。この情報は、どのテストがＢＩＳＴモードで実行
されるかを決定する。
され、ＯＶＬＡＴＣＨＢがパワーアップでセットされる
ならば、アドレス・ラインの情報をシフト・レジスタに
ロードするために、Ｂ ＳＲ ＬＯＡＤパルスが発生さ
れる。この情報は、どのテストがＢＩＳＴモードで実行
されるかを決定する。
【００８５】Ｂ ＰＡＤＤＩＳおよびＢ ＩＮ ＥＮを
用いて、ＢＩＳＴ信号と外部信号とのマルチプレクシン
グが制御される。正規動作では、外部信号が用いられ
る。これは、デバイスが動作する正規モードである。
用いて、ＢＩＳＴ信号と外部信号とのマルチプレクシン
グが制御される。正規動作では、外部信号が用いられ
る。これは、デバイスが動作する正規モードである。
【００８６】もし過大電圧がパワーアップの時に検出さ
れ、デバイスがＢＩＳＴ動作に対して待機しているなら
ば、Ｂ ＩＮ ＥＮは高レベルにセットされ、アドレス
信号がＢＩＳＴ回路に入ることができるであろう。開始
アドレスおよび停止アドレスがＢＩＳＴ回路にロードさ
れるＴＬＢＡＤＤＲＮＧ ＤＦＴモードでは、Ｂ ＩＮ
ＥＮはまた高レベルである。
れ、デバイスがＢＩＳＴ動作に対して待機しているなら
ば、Ｂ ＩＮ ＥＮは高レベルにセットされ、アドレス
信号がＢＩＳＴ回路に入ることができるであろう。開始
アドレスおよび停止アドレスがＢＩＳＴ回路にロードさ
れるＴＬＢＡＤＤＲＮＧ ＤＦＴモードでは、Ｂ ＩＮ
ＥＮはまた高レベルである。
【００８７】ＢＩＳＴ動作では、外部信号が無視され、
ＢＩＳＴ信号（Ｂ ＡＤＤＲｘ）が用いられる。
ＢＩＳＴ信号（Ｂ ＡＤＤＲｘ）が用いられる。
【００８８】２つの目的のために、Ｂ ＥＸＴＣＬＫを
用いてＢＩＳＴ回路に外部クロック信号が持ち込まれ
る。この外部クロックは外部クロック・オプションのた
めに必要である。ＤＦＴモードの期間中、アドレス・レ
ンジ（ＴＬＢＡＤＤＲＮＧ）の中にロードすることがま
た必要である。
用いてＢＩＳＴ回路に外部クロック信号が持ち込まれ
る。この外部クロックは外部クロック・オプションのた
めに必要である。ＤＦＴモードの期間中、アドレス・レ
ンジ（ＴＬＢＡＤＤＲＮＧ）の中にロードすることがま
た必要である。
【００８９】１０．２ ＢＯＶＢＩＡＳ 入力：ＥＳＤＡ４、ＶＵＰＢ 出力：Ｂ ＯＶＤＥＴＥＣＴ 回路の＃：１／チップ ロケーション：右コーナ
【００９０】ＢＯＶＢＩＡＳは過大電圧検出器である。
もしＶＵＰＢが低レベルに進んだ後ＥＳＤＡ４に過大電
圧状態が存在するならば、ノードＯＶは帯電されるであ
ろう。
もしＶＵＰＢが低レベルに進んだ後ＥＳＤＡ４に過大電
圧状態が存在するならば、ノードＯＶは帯電されるであ
ろう。
【００９１】１０．３ ＢＩＲＯＳＣ（図３４） 入力：ＰＢ ＣＬＫＢＩＳＴ、ＢＩＳＴ ＥＮ、ＭＤ
ＳＬＦＲ、Ｂ ＣＬＫＭＵＸ 出力：Ｂ ＩＲＣＬＫ、ＢＣＬＫ ＥＮ、Ｂ ＣＬＫ 回路の＃：１／チップ ロケーション：チップの右コーナ
ＳＬＦＲ、Ｂ ＣＬＫＭＵＸ 出力：Ｂ ＩＲＣＬＫ、ＢＣＬＫ ＥＮ、Ｂ ＣＬＫ 回路の＃：１／チップ ロケーション：チップの右コーナ
【００９２】ＢＩＲＯＳＣは、すべてのＢＩＳＴ動作に
対するクロック信号を発生する主要な発振器である。そ
れはデュアルモード発振器回路である。ＢＩＳＴモード
では（ＢＩＳＴ ＥＮが高レベルである時）、それは高
周波モードで動作し、ＢＩＳＴ回路にＢ ＣＬＫを供給
してＢＩＳＴ動作を同期して制御する。正規モードでは
（ＢＩＳＴ ＥＮが低レベルである時）、それは低周波
モードで動作し、自己リフレッシュ・モードに対して用
いられる低周波Ｂ ＩＲＣＬＫを生ずる。それはまた、
ＶＢＢ回路に対する低周波クロックである（図６６）。
対するクロック信号を発生する主要な発振器である。そ
れはデュアルモード発振器回路である。ＢＩＳＴモード
では（ＢＩＳＴ ＥＮが高レベルである時）、それは高
周波モードで動作し、ＢＩＳＴ回路にＢ ＣＬＫを供給
してＢＩＳＴ動作を同期して制御する。正規モードでは
（ＢＩＳＴ ＥＮが低レベルである時）、それは低周波
モードで動作し、自己リフレッシュ・モードに対して用
いられる低周波Ｂ ＩＲＣＬＫを生ずる。それはまた、
ＶＢＢ回路に対する低周波クロックである（図６６）。
【００９３】この回路はまた、ＢＩＳＴ動作のための内
部クロックおよび外部クロックを制御するのに用いられ
る。
部クロックおよび外部クロックを制御するのに用いられ
る。
【００９４】もしデバイスがＢＩＳＴモードでパワーア
ップされそして内部クロック・オプションが選定される
ならば、Ｂ ＣＬＫＭＵＸが低レベルにセットされるで
あろう。このことは、ＢＣＬＫ ＥＮを高レベルにセッ
トし、デバイスに進むＣＬＫ信号の制御を引き継ぐであ
ろう。発振器はＢＩＳＴ動作のために必要な２０ｎｓク
ロックを発生するであろう。外部ＣＬＫは低レベルに引
き下げられる必要がある。もしＢ ＣＬＫＭＵＸが高レ
ベルであるならば、外部クロック・オプションが選定さ
れ、ＰＢ ＣＬＫＢＩＳＴがＢＩＳＴのためのクロック
として用いられるであろう。
ップされそして内部クロック・オプションが選定される
ならば、Ｂ ＣＬＫＭＵＸが低レベルにセットされるで
あろう。このことは、ＢＣＬＫ ＥＮを高レベルにセッ
トし、デバイスに進むＣＬＫ信号の制御を引き継ぐであ
ろう。発振器はＢＩＳＴ動作のために必要な２０ｎｓク
ロックを発生するであろう。外部ＣＬＫは低レベルに引
き下げられる必要がある。もしＢ ＣＬＫＭＵＸが高レ
ベルであるならば、外部クロック・オプションが選定さ
れ、ＰＢ ＣＬＫＢＩＳＴがＢＩＳＴのためのクロック
として用いられるであろう。
【００９５】さらに一定の発振器周波数を確実に得るた
めに、ノードＢＮＮ，ＩＲＮＮを用いて処理の変化に対
する補償が行われる。
めに、ノードＢＮＮ，ＩＲＮＮを用いて処理の変化に対
する補償が行われる。
【００９６】１０．４ ＢＩＲＢＩＴ（図３３） 入力：ＣＬＫ 出力：Ｑ 回路の＃：６／チップ ロケーション：チップの右コーナ
【００９７】この回路は、ＣＬＫ周波数を半分に分割す
るために用いられる。ＱはＣＬＫの周波数の半分であ
る。
るために用いられる。ＱはＣＬＫの周波数の半分であ
る。
【００９８】１０．５ ＢＳＬＦＲＣＬＫ 入力：Ｂ ＩＲＣＬＫ、ＶＵＰＢ 出力：ＳＬＦＲ ＴＩＭＥ 回路の＃：１／チップ ロケーション：チップの右コーナ
【００９９】ＳＬＦＲ ＴＩＭＥは、自己リフレッシュ
のために用いられるクロックであり、またＶＢＢポンプ
にも用いられるクロックである。それは、約８ＵＳの周
期で振動する。
のために用いられるクロックであり、またＶＢＢポンプ
にも用いられるクロックである。それは、約８ＵＳの周
期で振動する。
【０１００】１０．９ ＢＴＩＭＥＤＲＶ 入力：Ｂ ＰＣＯＵＮＴＥＲ（０） 出力：Ｂ ＰＣＯＵＮＴＥＲＤ（９：０）、Ｂ ＰＣＯ
ＵＮＴＥＲＤＢ（９：０） 回路の＃：１／チップ ロケーション：チップの右コーナ
ＵＮＴＥＲＤＢ（９：０） 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１０１】ＢＩＳＴ回路の中の主要なカウンタからト
ルー信号およびバー信号を発生する。タイミングの組を
発生するために、これらのトルー信号およびバー信号は
Ｂ ＴＧＥＮ回路に進む（図４７）。
ルー信号およびバー信号を発生する。タイミングの組を
発生するために、これらのトルー信号およびバー信号は
Ｂ ＴＧＥＮ回路に進む（図４７）。
【０１０２】１０．１０ ＢＲＭ（図２７） 入力：Ｂ ＲＯＭ ＡＤＤＲ（６３：０） 出力：Ｂ ＷＯＲＤ（１１：０） 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１０３】ＢＲＭは６４個のＲＯＭワードを有し、そ
のワードのおのおのは１２ビットの幅を有する。ＢＩＳ
Ｔ回路のデコーダは、どのＲＯＭワードが読み出される
べきかを決定する。
のワードのおのおのは１２ビットの幅を有する。ＢＩＳ
Ｔ回路のデコーダは、どのＲＯＭワードが読み出される
べきかを決定する。
【０１０４】１０．１０．１ Ｇｒｏｓｓ（Ｚｒｏｍ）
アルゴリズム １． 選定されたパターンでアレイを書き込む。 ２． 書き込まれた選定されたパターンを確認するため
に、アレイを読み出す。
アルゴリズム １． 選定されたパターンでアレイを書き込む。 ２． 書き込まれた選定されたパターンを確認するため
に、アレイを読み出す。
【０１０５】注： （ａ） 選定されたパターンは、すべて０のパターン，
すべて１のパターンまたは０と１の任意の組合わせのパ
ターンである。
すべて１のパターンまたは０と１の任意の組合わせのパ
ターンである。
【０１０６】１０．１０．２ Ｐａｕｓｅアルゴリズム １． 選定されたパターンでアレイを書き込む。 ２． 経過する指定された時間の間待機する。 ３． 書き込まれた選定されたパターンが保持されるの
を確認するために、アレイを読み出す。
を確認するために、アレイを読み出す。
【０１０７】注： （ａ） 選定されたパターンは、すべて０のパターン，
すべて１のパターンおよび／または０と１の任意の組合
わせである。
すべて１のパターンおよび／または０と１の任意の組合
わせである。
【０１０８】１０．１０．３ Ｘｍａｒｃｈアルゴリズ
ム １． バックグラウンド・パターンでアレイを書き込
む。 ２． おのおのの行に対しバックグラウンド・パターン
を読み出し、反転されたパターンをおのおのの列の中に
書き込む。 ３． おのおのの行に対し反転されたパターンを読み出
し、オリジナルのパターンをおのおのの列の中に書き込
む。 ４． 欠陥が起こっていないことを確認するために、オ
リジナルのバックグラウンド・パターンを読み出す。
ム １． バックグラウンド・パターンでアレイを書き込
む。 ２． おのおのの行に対しバックグラウンド・パターン
を読み出し、反転されたパターンをおのおのの列の中に
書き込む。 ３． おのおのの行に対し反転されたパターンを読み出
し、オリジナルのパターンをおのおのの列の中に書き込
む。 ４． 欠陥が起こっていないことを確認するために、オ
リジナルのバックグラウンド・パターンを読み出す。
【０１０９】注： （ａ） バックグラウンド・パターンは、すべて０のパ
ターン，すべて１のパターンまたは０と１の組合わせで
ある。
ターン，すべて１のパターンまたは０と１の組合わせで
ある。
【０１１０】１０．１０．４ Ｙｍａｒｃｈアルゴリズ
ム １． バックグラウンド・パターンでアレイを書き込
む。 ２． おのおのの列に対しバックグラウンド・パターン
を読み出し、反転されたパターンをおのおのの行の中に
書き込む。 ３． おのおのの列に対し反転されたパターンを読み出
し、オリジナルのパターンをおのおのの行の中に書き込
む。 ４． 欠陥が起こっていないことを確認するために、オ
リジナルのバックグラウンド・パターンを読み出す。
ム １． バックグラウンド・パターンでアレイを書き込
む。 ２． おのおのの列に対しバックグラウンド・パターン
を読み出し、反転されたパターンをおのおのの行の中に
書き込む。 ３． おのおのの列に対し反転されたパターンを読み出
し、オリジナルのパターンをおのおのの行の中に書き込
む。 ４． 欠陥が起こっていないことを確認するために、オ
リジナルのバックグラウンド・パターンを読み出す。
【０１１１】注： （ａ） バックグラウンド・パターンは、すべて０のパ
ターン，すべて１のパターンまたは０と１の組合わせで
ある。
ターン，すべて１のパターンまたは０と１の組合わせで
ある。
【０１１２】１０．１０．５ Ｓｄｉｓｔアルゴリズム １． バックグラウンド・パターンでアレイを書き込む
（オプション）。 ２． 指定された時間が経過するまで外乱パターンで目
標行を繰り返し書き込む。 ３． リフレッシュする。 ４． 外乱型のエラー欠陥が起こっていないことを確認
するために、目標行に対し近傍の行を書き込む。 ５． バックグラウンド・パターンを目標行に戻す。 ６． チップのすべての行を目標にすることにより繰り
返す。
（オプション）。 ２． 指定された時間が経過するまで外乱パターンで目
標行を繰り返し書き込む。 ３． リフレッシュする。 ４． 外乱型のエラー欠陥が起こっていないことを確認
するために、目標行に対し近傍の行を書き込む。 ５． バックグラウンド・パターンを目標行に戻す。 ６． チップのすべての行を目標にすることにより繰り
返す。
【０１１３】注： （ａ） 外乱パターンは、すべて１のパターン，すべて
０のパターンまたは０と１の任意の組合わせである。 （ｂ） バックグラウンド・パターンは、すべて０のパ
ターン，すべて１のパターンまたは０と１の組合わせで
ある。 （ｃ） ステップ４とステップ５とを交換することがで
きる。
０のパターンまたは０と１の任意の組合わせである。 （ｂ） バックグラウンド・パターンは、すべて０のパ
ターン，すべて１のパターンまたは０と１の組合わせで
ある。 （ｃ） ステップ４とステップ５とを交換することがで
きる。
【０１１４】１０．１０．６ Ｌｄｉｓｔアルゴリズム アルゴリズム・ステップはＳｄｉｓｔアルゴリズムに対
するステップと同じである。ＲＡＳＢパルスとＣＡＳＢ
パルスとの間の時間を長くするために、Ｌｄｉｓｔアル
ゴリズムは異なる時間の組を用いる。
するステップと同じである。ＲＡＳＢパルスとＣＡＳＢ
パルスとの間の時間を長くするために、Ｌｄｉｓｔアル
ゴリズムは異なる時間の組を用いる。
【０１１５】１０．１０．７ Ｐｄｉｓｔアルゴリズム アルゴリズム・ステップはＳｄｉｓｔアルゴリズムに対
するステップと同じである。Ｐｄｉｓｔアルゴリズム
は、ページ・モードで外乱パターンを書き込む。ページ
・モードでは、すべての列がその行の中に書き込まれる
まで、その行は活性化されたままである。
するステップと同じである。Ｐｄｉｓｔアルゴリズム
は、ページ・モードで外乱パターンを書き込む。ページ
・モードでは、すべての列がその行の中に書き込まれる
まで、その行は活性化されたままである。
【０１１６】１０．１０．８ Ｂｕｒｎｉｎアルゴリズ
ム １． 選定されたパターンでアレイを継続的に書き込
む。
ム １． 選定されたパターンでアレイを継続的に書き込
む。
【０１１７】注： （ａ） 選定されたパターンは、すべて０のパターン，
すべて１のパターンまたは０と１の任意の組合わせであ
る。
すべて１のパターンまたは０と１の任意の組合わせであ
る。
【０１１８】１０．１０．９ Ｗｒｉｔｅ １ Ｒｏｍ
アルゴリズム １． 選定されたパターンでアレイの１行を書き込む。
アルゴリズム １． 選定されたパターンでアレイの１行を書き込む。
【０１１９】注： （ａ） 選定されたパターンは、すべて０のパターン，
すべて１のパターンまたは０と１の任意の組合わせであ
る。
すべて１のパターンまたは０と１の任意の組合わせであ
る。
【０１２０】１０．１０．１０ Ｒｅａｄ １ Ｃｏｌ
ｕｍｎアルゴリズム １． アレイの１列を読み出す。
ｕｍｎアルゴリズム １． アレイの１列を読み出す。
【０１２１】注： （ａ） 選定されたパターンは、すべて０のパターン，
すべて１のパターンまたは０と１の任意の組合わせであ
る。
すべて１のパターンまたは０と１の任意の組合わせであ
る。
【０１２２】１０．１０．１１ Ｆｉｎｉｓｈアルゴリ
ズム ＤＯＮＥフラッグをトルーにセットし、プログラム・カ
ウンタを不活性にする。
ズム ＤＯＮＥフラッグをトルーにセットし、プログラム・カ
ウンタを不活性にする。
【０１２３】１０．１１ないし１０．１８ ＢＲＭ０
７ないしＢＲＭ５６ ６３ 入力：Ｂ ＲＯＭ ＡＤＤＲｘ、ここでｘは０から６３
までの範囲の数 出力：Ｂ ＷＯＲＤ０ないしＢ ＷＯＲＤ１１ 回路の＃：１／チップ ロケーション：チップの右コーナ
７ないしＢＲＭ５６ ６３ 入力：Ｂ ＲＯＭ ＡＤＤＲｘ、ここでｘは０から６３
までの範囲の数 出力：Ｂ ＷＯＲＤ０ないしＢ ＷＯＲＤ１１ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１２４】ＢＩＳＴ ＲＯＭ回路は８個の個別の回路
に分割される。これらの回路のおのおのは８ワードを有
する。
に分割される。これらの回路のおのおのは８ワードを有
する。
【０１２５】１０．１９ ＢＲＯＭＤＲＶ（図５３） 入力：Ｂ ＷＯＲＤ、Ｂ ＰＲＥＣＨＡＲＧＥ、Ｂ Ｒ
ＯＭ ＷＯＲＤ 出力：Ｂ ＷＯＲＤ０ないしＢ ＷＯＲＤ１１ 回路の＃：１／チップ ロケーション：チップの右コーナ
ＯＭ ＷＯＲＤ 出力：Ｂ ＷＯＲＤ０ないしＢ ＷＯＲＤ１１ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１２６】ＢＲＯＭＤＲＶは、１２ビットのＲＯＭワ
ードに対する駆動器回路である。デバイスがアレイ・ア
クセス・モードにない時、ＢＩＳＴ動作の期間中、１２
ビットのデータ・ラインが２クロック・サイクルごとに
１回プリチャージされる（図６８）。
ードに対する駆動器回路である。デバイスがアレイ・ア
クセス・モードにない時、ＢＩＳＴ動作の期間中、１２
ビットのデータ・ラインが２クロック・サイクルごとに
１回プリチャージされる（図６８）。
【０１２７】 １０．２０ ＢＩＳＴ（図５１、図５２） 入力：ＢＩＳＴ ＥＮ、Ｂ ＥＥＰＲＭＯＰＴ、ＴＬＢＡＤＤＲＮ Ｇ、ＰＢ ＣＬＫＢＩＳＴ、Ｂ ＳＲ ＬＯＡＤ、Ｂ ＹＳＴＯＰＥ、Ｂ ＸＳ ＴＯＰＥ、Ｂ ＹＳＴＡＲＴＥ、Ｂ ＸＳＴＡＲＴＥ、ＶＵＰＢ、ＴＬＢＭＯＮ ３ ＴＬＢＭＯＮ２、ＴＬＢＭＯＮ１、ＴＬＢＲＯＭＲ、Ｂ Ｒ ＯＭ ＷＯＲＤ Ｂ ＲＡＳＡ１、Ｂ ＲＡＳＢ１、Ｂ ＲＡＳＣ１、Ｂ Ｒ ＡＳＡ２、Ｂ ＲＡＳＢ２、Ｂ ＲＡＳＣ２、 Ｂ ＣＡＳＡ１、Ｂ ＣＡＳＢ１、Ｂ ＣＡＳＣ１、Ｂ Ｃ ＡＳＡ２、Ｂ ＣＡＳＢ２、Ｂ ＣＡＳＣ２、 Ｂ ＯＥＡ１、Ｂ ＯＥＢ１、Ｂ ＯＥＣ１、Ｂ ＯＥＡ２ 、Ｂ ＯＥＢ２、Ｂ ＯＥＣ２、 Ｂ ＤＭＵＸＡ１、Ｂ ＤＭＵＸＢ１、Ｂ ＤＭＵＸＣ１、Ｂ ＤＭＵＸＡ１、 Ｂ ＤＭＵＸＢ１、Ｂ ＤＭＵＸＣ１、 Ｂ ＹＭＵＸＡ１、Ｂ ＹＭＵＸＢ１、Ｂ ＹＭＵＸＣ１、Ｂ ＹＭＵＸＡ１、 Ｂ ＹＭＵＸＢ１、Ｂ ＹＭＵＸＣ１ Ｂ ＦＩＸＣＯＵＮＴＡ、Ｂ ＦＩＸＣＯＵＮＴＢ、Ｂ Ｆ ＩＸＣＯＵＮＴＣ Ｂ ＰＥＲＩＯＤＡ１、Ｂ ＰＥＲＩＯＤＢ１、Ｂ ＰＥＲ ＩＯＤＣ１、 出力：Ｂ ＤＯＮＥ、Ｂ ＯＵＴＰＵＴＥＮ、Ｂ ＣＬＫＭＵＸ、 Ｂ ＲＯＭ ＰＲＥＣＨＡＲＧＥ、 Ｂ ＤＱＬ（２３：１８）、Ｂ ＲＡＳＢ、Ｂ ＣＡＳＢ、 Ｂ ＷＤＡＴＡ ＴＩＭＥＢ、Ｂ ＷＢ、 Ｂ ＰＣＯＵＮＴＥＲ、Ｂ ＡＤＤＲ、Ｂ ＰＦ ＲＥＳＵ ＬＴ、Ｂ ＲＯＭ ＡＤＤＲ、Ｂ ＤＱ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１２８】このブロックのすべての回路は、ＶＨＤＬ
コードでコーディングの後、オートロジック２を用いて
合成される。それは８個の主要なブロックを有する。 １． Ｂ ＣＬＫ ＧＥＮ（図２２）：異なる位相の補
助クロックを発生する。また、ＲＯＭのプリチャージ信
号を発生する。 ２． Ｂ ＡＤＤＲＣＬＴ（図８〜図１２）：アクセス
されるべきセルのアドレスを発生し制御する。 ３． Ｂ ＣＲＯＭ（図４０）：ＲＯＭのテスト状態を
記憶し、プログラム・カウンタおよびデコーダを保持す
る。 ４． Ｂ ＰＧ ＣＯＮＴＲＯＬ（図２４）：テスト・
プログラムの流れを制御する。 ５． Ｂ ＰＡＳＳＦＡＩＬ：アレイに書き込まれるべ
きデータ・パターンを発生し、パス・フェイル比較を実
行する。 ６． Ｂ ＤＱＭＵＸ：ＤＱに現れるＢＩＳＴ信号に対
するマルチプレクシングを制御する。 ７． Ｂ ＡＤＤＲＮＧ（図１６〜図２１）：ＢＩＳＴ
動作の開始アドレスおよび停止アドレスを制御する。 ８． Ｂ ＴＧＥＮ（図４７〜図５０）：すべての制
御，データおよびアドレス信号のタイミングを制御し発
生する。
コードでコーディングの後、オートロジック２を用いて
合成される。それは８個の主要なブロックを有する。 １． Ｂ ＣＬＫ ＧＥＮ（図２２）：異なる位相の補
助クロックを発生する。また、ＲＯＭのプリチャージ信
号を発生する。 ２． Ｂ ＡＤＤＲＣＬＴ（図８〜図１２）：アクセス
されるべきセルのアドレスを発生し制御する。 ３． Ｂ ＣＲＯＭ（図４０）：ＲＯＭのテスト状態を
記憶し、プログラム・カウンタおよびデコーダを保持す
る。 ４． Ｂ ＰＧ ＣＯＮＴＲＯＬ（図２４）：テスト・
プログラムの流れを制御する。 ５． Ｂ ＰＡＳＳＦＡＩＬ：アレイに書き込まれるべ
きデータ・パターンを発生し、パス・フェイル比較を実
行する。 ６． Ｂ ＤＱＭＵＸ：ＤＱに現れるＢＩＳＴ信号に対
するマルチプレクシングを制御する。 ７． Ｂ ＡＤＤＲＮＧ（図１６〜図２１）：ＢＩＳＴ
動作の開始アドレスおよび停止アドレスを制御する。 ８． Ｂ ＴＧＥＮ（図４７〜図５０）：すべての制
御，データおよびアドレス信号のタイミングを制御し発
生する。
【０１２９】１０．２１ Ｂ ＣＬＫ ＧＥＮ 入力：Ｂ ＣＬＫ、ＶＵＰＢ、Ｂ ＳＲ ＬＯＡＤ、Ｂ
ＤＯＮＥ、Ｂ ＲＯＭ ＰＲＥ ＥＮ、 出力：Ｂ ＣＬＫ Ｂ、Ｂ ＲＥＳＥＴ、Ｂ ＣＬＫ
Ｃ、Ｂ ＣＬＫ Ａ、Ｂ ＲＯＭ ＰＲＥＣＨＡＲＧ
Ｅ、Ｂ ＣＬＫ ＡＤ 回路の＃：１／チップ ロケーション：チップの右コーナ
ＤＯＮＥ、Ｂ ＲＯＭ ＰＲＥ ＥＮ、 出力：Ｂ ＣＬＫ Ｂ、Ｂ ＲＥＳＥＴ、Ｂ ＣＬＫ
Ｃ、Ｂ ＣＬＫ Ａ、Ｂ ＲＯＭ ＰＲＥＣＨＡＲＧ
Ｅ、Ｂ ＣＬＫ ＡＤ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１３０】この回路はｂｉｓｔの主要なクロックＢ
ＣＬＫを取り、２クロック・サイクルの中でそれから４
個の他のクロックを作る。Ｂ ＣＬＫ Ａの立上りエッ
ジは、プログラム・カウンタにより示された最も新しい
命令を更新する。この最も新しい命令の復号は、このエ
ッジで開始する。Ｂ ＣＬＫ ＡＤの立上りエッジは、
新規に復号された命令を実行するクロックである。Ｂ
ＣＬＫ Ｂの立上りエッジでは、プログラム・カウンタ
で取られる作用に基づいて決定が行われる。Ｂ ＣＬＫ
Ｃはリセット信号として作用する。
ＣＬＫを取り、２クロック・サイクルの中でそれから４
個の他のクロックを作る。Ｂ ＣＬＫ Ａの立上りエッ
ジは、プログラム・カウンタにより示された最も新しい
命令を更新する。この最も新しい命令の復号は、このエ
ッジで開始する。Ｂ ＣＬＫ ＡＤの立上りエッジは、
新規に復号された命令を実行するクロックである。Ｂ
ＣＬＫ Ｂの立上りエッジでは、プログラム・カウンタ
で取られる作用に基づいて決定が行われる。Ｂ ＣＬＫ
Ｃはリセット信号として作用する。
【０１３１】それはまた、ＲＯＭに対するプリチャージ
信号を発生する（図６９）。
信号を発生する（図６９）。
【０１３２】 １０．２２ Ｂ ＣＲＯＭ（図４０） 入力：Ｂ ＣＬＫ Ａ、Ｂ ＣＬＫ Ｃ、Ｂ ＲＯＭ ＷＯＲＤ、 ＴＬＢＲＯＭＲ、Ｂ ＲＥＳＥＴ、 Ｂ ＩＮＳ ＣＯＭＰＬＥＴＥＤ、Ｂ ＰＣ ＬＯＡＤ、Ｂ ＣＬＫ Ｂ、Ｂ ＰＣ ＬＯ ＡＤＤＲ、 Ｂ ＲＰＴＩＮＶ ＳＴＡＴＥ 出力：Ｂ ＲＰＴ Ｎ ＩＮＶ、Ｂ ＹＥＮ、Ｂ ＤＯＮＥ、Ｂ ＤＥＣＲ、Ｂ ＡＬＴＥＲＮＡＴＥ、Ｂ ＩＮＣ、Ｂ ＸＥＮ、Ｂ ＴＩＭＥ ＳＥＴ１、Ｂ ＸＥＮ、Ｂ ＴＩＭＥ ＳＥＴ０、Ｂ ＣＫＢＤ、Ｂ ＣＨＫ ＫＥＹ、 Ｂ ＲＥＮ、Ｂ ＲＥＡＤ、Ｂ ＰＡＵＳＥ、Ｂ ＪＵＭＰ 、Ｂ ＣＨＫ ＴＩＭＥＯＵＴ、Ｂ ＷＲＩＴＥ、Ｂ ＪＭＰ ＡＤＤＲ、Ｂ ＲＯＭ ＡＤＤＲ、Ｂ ＲＤＡＴＡ、Ｂ ＷＤＡＴＡ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１３３】Ｂ ＣＲＯＭはＲＯＭの動作を制御する。
それは、デコーダとプログラム・カウンタと現在の命令
を復号するＢ ＲＯＭＬＯＧＩＣ（図３０）とを作り上
げる。プログラム・カウンタは、パワーアップの期間中
ワード０を示す。その後、ＢＩＳＴ動作において、要求
された命令を実行するために、ＰＣはＲＯＭの中の関連
するワードを示すであろう。ＲＯＭの中の６４個のワー
ドの１つを示すために、デコーダは６ビット・プログラ
ム・カウンタを復号する（図７０）。
それは、デコーダとプログラム・カウンタと現在の命令
を復号するＢ ＲＯＭＬＯＧＩＣ（図３０）とを作り上
げる。プログラム・カウンタは、パワーアップの期間中
ワード０を示す。その後、ＢＩＳＴ動作において、要求
された命令を実行するために、ＰＣはＲＯＭの中の関連
するワードを示すであろう。ＲＯＭの中の６４個のワー
ドの１つを示すために、デコーダは６ビット・プログラ
ム・カウンタを復号する（図７０）。
【０１３４】１０．２３ Ｂ ＤＥＣＯＤＥＲ（図２
６） 入力：Ｂ ＰＣ ＡＤＤＲ 出力：Ｂ ＲＯＭ ＡＤＤＲＮ 回路の＃：１／チップ ロケーション：チップの右コーナ
６） 入力：Ｂ ＰＣ ＡＤＤＲ 出力：Ｂ ＲＯＭ ＡＤＤＲＮ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１３５】これは、プログラムからの６ビット入力ア
ドレスをＲＯＭの中の６４ワードに復号されるべき単純
な６対６４デコーダである。
ドレスをＲＯＭの中の６４ワードに復号されるべき単純
な６対６４デコーダである。
【０１３６】１０．２４ Ｂ ＰＣ（図２５） 入力：Ｂ ＰＣ ＬＯＡＤ、Ｂ ＰＣ ＬＤ ＡＤＤ
Ｒ、Ｂ ＣＬＫ Ｂ、Ｂ ＲＥＳＥＴ、Ｂ ＩＮＳ Ｃ
ＯＭＰＬＥＴＥＤ 出力：Ｂ ＰＣ ＡＤＤＲ、 回路の＃：１／チップ ロケーション：チップの右コーナ
Ｒ、Ｂ ＣＬＫ Ｂ、Ｂ ＲＥＳＥＴ、Ｂ ＩＮＳ Ｃ
ＯＭＰＬＥＴＥＤ 出力：Ｂ ＰＣ ＡＤＤＲ、 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１３７】プログラム・カウンタは、実行されるべき
ＲＯＭの中の命令を示す。Ｂ ＣＬＫ Ｂを用いて、プ
ログラム・カウンタをその新しい値に変える。
ＲＯＭの中の命令を示す。Ｂ ＣＬＫ Ｂを用いて、プ
ログラム・カウンタをその新しい値に変える。
【０１３８】命令が完了すると、プログラム・カウンタ
は２つの方法で変わることができる。それは、１だけイ
ンクリメントする（正規のプログラムの流れ）か、また
はＲＯＭの６４個のワードの任意の１つにジャンプする
（条件付きジャンプまたは条件付きでないジャンプ）こ
とができる。
は２つの方法で変わることができる。それは、１だけイ
ンクリメントする（正規のプログラムの流れ）か、また
はＲＯＭの６４個のワードの任意の１つにジャンプする
（条件付きジャンプまたは条件付きでないジャンプ）こ
とができる。
【０１３９】Ｂ ＣＬＫ Ｂの立上りエッジにおいて、
入ってくる２つの信号、すなわちＢ ＰＣ ＬＯＡＤおよ
びＢ ＩＮＳ ＣＯＭＰＬＥＴＥＤに、回路が注目する
であろう。
入ってくる２つの信号、すなわちＢ ＰＣ ＬＯＡＤおよ
びＢ ＩＮＳ ＣＯＭＰＬＥＴＥＤに、回路が注目する
であろう。
【０１４０】もしＢ ＰＣ ＬＯＡＤが高レベルである
ならば、Ｂ ＰＣ ＬＤ ＡＤＤＲに現れるアドレスで
ＰＣをロードすることにより、ジャンプを行うであろ
う。もしＢ ＩＮＳ ＣＯＭＰＬＥＴＥＤが高レベルで
あるならば、ＰＣを１だけインクリメントさせ、次の命
令に進むであろう。もしＢ ＰＣ ＬＤ ＡＤＤＲとＢ
ＩＮＳ ＣＯＭＰＬＥＴＥＤのいずれもが高レベルでな
いならば、その時には何の作用も起こらなく、ＰＣは同
じに止まるであろう。Ｂ ＰＣ ＬＯＡＤとＢ ＰＣ Ｌ
Ｄ ＡＤＤＲとは同時には高レベルであることはできな
い（図７１）。
ならば、Ｂ ＰＣ ＬＤ ＡＤＤＲに現れるアドレスで
ＰＣをロードすることにより、ジャンプを行うであろ
う。もしＢ ＩＮＳ ＣＯＭＰＬＥＴＥＤが高レベルで
あるならば、ＰＣを１だけインクリメントさせ、次の命
令に進むであろう。もしＢ ＰＣ ＬＤ ＡＤＤＲとＢ
ＩＮＳ ＣＯＭＰＬＥＴＥＤのいずれもが高レベルでな
いならば、その時には何の作用も起こらなく、ＰＣは同
じに止まるであろう。Ｂ ＰＣ ＬＯＡＤとＢ ＰＣ Ｌ
Ｄ ＡＤＤＲとは同時には高レベルであることはできな
い（図７１）。
【０１４１】もしＲＯＭの内容を読み出してそれをＤＱ
ピンに出力したいならば、ＲＯＭ読出しＤＦＴモードを
用いることができる。デバイスは過大電圧でパワーアッ
プする必要があり、次にＢＩＳＴ待機モードにある間Ｔ
ＬＢＲＯＭＲへのＤＦＴエントリを実行し、その後ＢＩ
ＳＴモードに進むためにＣＳを高レベルに引き上げる必
要がある。
ピンに出力したいならば、ＲＯＭ読出しＤＦＴモードを
用いることができる。デバイスは過大電圧でパワーアッ
プする必要があり、次にＢＩＳＴ待機モードにある間Ｔ
ＬＢＲＯＭＲへのＤＦＴエントリを実行し、その後ＢＩ
ＳＴモードに進むためにＣＳを高レベルに引き上げる必
要がある。
【０１４２】１つのＲＯＭワードから次のＲＯＭワード
に移動するために、外部クロックが用いられる。ＰＣは
２クロック・サイクルごとに、すなわちＢ ＣＬＫ Ｂ
の立上りエッジごとに、インクリメントされる。このこ
とは、ＤＦＴ ＴＬＲＯＭＲモードの期間中、Ｂ ＩＮ
Ｓ ＣＯＭＰＬＥＴＥＤを高レベルに強制的にすること
により実行される。
に移動するために、外部クロックが用いられる。ＰＣは
２クロック・サイクルごとに、すなわちＢ ＣＬＫ Ｂ
の立上りエッジごとに、インクリメントされる。このこ
とは、ＤＦＴ ＴＬＲＯＭＲモードの期間中、Ｂ ＩＮ
Ｓ ＣＯＭＰＬＥＴＥＤを高レベルに強制的にすること
により実行される。
【０１４３】 １０．２５ Ｂ ＲＯＭＬＯＧＩＣ（図３０、図３１） 入力：Ｂ ＲＯＭ ＷＯＲＤ、ＴＬＢＲＯＭＲ、Ｂ ＣＬＫ Ｃ、 Ｂ ＣＬＫ Ａ、Ｂ ＲＥＳＥＴ 出力：Ｂ ＪＭＰ ＡＤＤＲ、Ｂ ＤＯＮＥ、Ｂ ＣＨＫ ＴＩＭ ＥＯＵＴ、Ｂ ＲＰＴ Ｎ ＩＮＶ、 Ｂ ＴＩＭＥＳＥＴ１、Ｂ ＴＩＭＥＳＥＴ０、Ｂ ＤＥＣＲ、Ｂ ＸＥＮ、Ｂ ＪＵＭＰ、Ｂ ＣＨＫ ＫＥＹ Ｂ ＡＬＴＥＲＮＡＴＥ、Ｂ ＲＥＮ、Ｂ ＷＲＩＴＥ、Ｂ ＰＡＵＳＥ、Ｂ ＲＥＡＤ、Ｂ ＲＤＡＴＡ、 Ｂ ＷＤＡＴＡ、Ｂ ＣＫＢＤ、Ｂ ＩＮＣ、Ｂ ＹＥＮ、 Ｂ ＣＬＫ ＡＲＥＳＥＴ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１４４】Ｂ ＲＯＭＬＯＧＩＣは、命令ワードに含
まれる１２ビットのデータを復号する。２つの主要な形
式の命令がある。第１は、プログラム制御命令である。
この形式の命令はプログラムの流れを処理する。これら
の命令は、ＢＩＳＴ動作を制御するために導入される。
第２は、アレイ・アクセス命令であり、この形式の命令
はアレイがどのようにテストされるべきかを制御する。
これらは、基本的には、テスタに通常見られるのと同じ
形式の命令である。この場合、これらの命令はＢＩＳＴ
フォマットに翻訳される。
まれる１２ビットのデータを復号する。２つの主要な形
式の命令がある。第１は、プログラム制御命令である。
この形式の命令はプログラムの流れを処理する。これら
の命令は、ＢＩＳＴ動作を制御するために導入される。
第２は、アレイ・アクセス命令であり、この形式の命令
はアレイがどのようにテストされるべきかを制御する。
これらは、基本的には、テスタに通常見られるのと同じ
形式の命令である。この場合、これらの命令はＢＩＳＴ
フォマットに翻訳される。
【０１４５】１つの命令が２つの部分に分けられる。１
つの命令の最初の６ビットは取られるべき作用を定め、
最後の６ビットはその命令に付随するデータである。
つの命令の最初の６ビットは取られるべき作用を定め、
最後の６ビットはその命令に付随するデータである。
【０１４６】読出し全アレイ命令の場合、Ｒｅａｄ（ビ
ット１１），Ｘ（ビット９）およびＹ（ビット８）が１
にセットされる。この命令の最後の６ビットは、読出し
全アレイがどのように達成されるべきかに関する情報、
すなわち用いられるべきタイミングの組，用いられるべ
きデータ・パターン等に関する情報を提供する。
ット１１），Ｘ（ビット９）およびＹ（ビット８）が１
にセットされる。この命令の最後の６ビットは、読出し
全アレイがどのように達成されるべきかに関する情報、
すなわち用いられるべきタイミングの組，用いられるべ
きデータ・パターン等に関する情報を提供する。
【０１４７】プログラム制御命令の場合、４個の最上桁
のビットは「０」であり、ビット７およびビット６はプ
ログラム制御命令を定める。最後の６ビットは、もしそ
の決定が実際にジャンプが行われるものであるならば、
ジャンプされるべきアドレスを提供する。
のビットは「０」であり、ビット７およびビット６はプ
ログラム制御命令を定める。最後の６ビットは、もしそ
の決定が実際にジャンプが行われるものであるならば、
ジャンプされるべきアドレスを提供する。
【０１４８】１つの無条件ジャンプ命令がある。最上桁
の６ビットに対し「１１００１１」および６個の最下桁
に対しジャンプすべきアドレスである。
の６ビットに対し「１１００１１」および６個の最下桁
に対しジャンプすべきアドレスである。
【０１４９】ＲＯＭの中の最後の命令は、ＢＩＳＴ動作
の終了を信号するアイドル命令である。この命令の最後
の６ビットは、現在の２５６Ｍの改定数を保持する（図
７２）。
の終了を信号するアイドル命令である。この命令の最後
の６ビットは、現在の２５６Ｍの改定数を保持する（図
７２）。
【０１５０】前記の命令は、全アレイ（イネーブルにさ
れたＸおよびＹの両方）から、データ「０」を除いたタ
イミングの組Ａと真の内部データ・パターンとＤＱの中
の同じデータとを用いて、読出しを実行するであろう
（図７３）。
れたＸおよびＹの両方）から、データ「０」を除いたタ
イミングの組Ａと真の内部データ・パターンとＤＱの中
の同じデータとを用いて、読出しを実行するであろう
（図７３）。
【０１５１】現在の回路でプログラムすることができ
る、命令の多くの可能な組合わせがある。もし新しいア
ルゴリズムがＢＩＳＴに対して必要であるならば、ＲＯ
Ｍを単に再プログラムすることによりそれを含めること
ができる。１つの命令を作成するために、オプションの
種々の組合わせを利用することができる。
る、命令の多くの可能な組合わせがある。もし新しいア
ルゴリズムがＢＩＳＴに対して必要であるならば、ＲＯ
Ｍを単に再プログラムすることによりそれを含めること
ができる。１つの命令を作成するために、オプションの
種々の組合わせを利用することができる。
【０１５２】 １０．２６ Ｂ ＴＧＥＮ 入力：Ｂ ＲＥＡＤ、Ｂ ＲＥＳＥＴ、Ｂ ＰＡＵＳＥ、Ｂ ＹＣ ＡＲＲＹ １、Ｂ ＣＬＫ、Ｂ ＷＲＩＴＥ、 Ｂ ＴＩＭＥ ＳＥＴ０、Ｂ ＴＩＭＥ ＳＥＴ１、Ｂ Ｉ ＮＳ ＣＯＭＰＬＥＴＥＤ、Ｂ ＲＥＮ、 Ｂ ＯＥＡ１、Ｂ ＯＥＡ２、Ｂ、Ｂ ＯＥＢ１、Ｂ ＯＥ Ｂ２、Ｂ、Ｂ ＯＥＣ１、Ｂ ＯＥＣ２、 Ｂ ＲＡＳＡ１、Ｂ ＲＡＳＡ２、Ｂ ＲＡＳＢ１、Ｂ Ｒ ＡＳＢ２、Ｂ ＲＡＳＣ１、Ｂ ＲＡＳＣ２、 Ｂ ＣＡＳＡ１、Ｂ ＣＡＳＡ２、Ｂ ＣＡＳＢ１、Ｂ Ｃ ＡＳＢ２、Ｂ ＣＡＳＣ１、Ｂ ＣＡＳＣ２、 Ｂ ＤＭＵＸＡ１、Ｂ ＤＭＵＸＢ１、Ｂ ＤＭＵＸＣ１、Ｂ ＤＭＵＸＡ１、 Ｂ ＤＭＵＸＢ１、Ｂ ＤＭＵＸＣ１、 Ｂ ＹＭＵＸＡ１、Ｂ ＹＭＵＸＢ１、Ｂ ＹＭＵＸＣ１、Ｂ ＹＭＵＸＡ１、 Ｂ ＹＭＵＸＢ１、Ｂ ＹＭＵＸＣ１、 Ｂ ＦＩＸＣＯＵＮＴＡ、Ｂ ＦＩＸＣＯＵＮＴＢ、Ｂ Ｆ ＩＸＣＯＵＮＴＣ Ｂ ＰＥＲＩＯＤＡ１、Ｂ ＰＥＲＩＯＤＢ１、Ｂ ＰＥＲ ＩＯＤＣ１、 出力：Ｂ ＹＳＥＬＢ、Ｂ ＲＡＳＢ、Ｂ ＣＡＳＢ、Ｂ ＷＢ、 Ｂ ＯＥＢ、Ｂ ＰＥＲＩＯＤＢ、 Ｂ ＲＯＭ ＰＲＥ ＥＮ、Ｂ ＷＤＡＴＡ ＴＩＭＢ、Ｂ ＴＩＭＥＣＮＴ ＲＥＦ、Ｂ ＰＣＯＵＮＴＥＲ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１５３】ＢＩＳＴテストに用いられるタイミングの
組は、ＢＩＲＯＳＣ（図３４）ブロックで発生された主
要なクロックを用いることにより発生される。このクロ
ックは５０ＭＨｚクロックであり、このタイミングの組
の分解能は２０ｎｓである。カウンタは、主要なクロッ
クの立上りエッジの数をカウントする。制御タイミング
は、このカウンタの指定されたカウントを指示すること
によりセットされる。以下の例では、活性化はカウント
２により指示され、不活性化はカウント１２により指示
される（図７４）。
組は、ＢＩＲＯＳＣ（図３４）ブロックで発生された主
要なクロックを用いることにより発生される。このクロ
ックは５０ＭＨｚクロックであり、このタイミングの組
の分解能は２０ｎｓである。カウンタは、主要なクロッ
クの立上りエッジの数をカウントする。制御タイミング
は、このカウンタの指定されたカウントを指示すること
によりセットされる。以下の例では、活性化はカウント
２により指示され、不活性化はカウント１２により指示
される（図７４）。
【０１５４】３つの形式のタイミングの組の全体、すな
わち短タイミングの組，長タイミングの組およびページ
・タイミングの組の全体が、ＢＩＳＴで実施された１０
個のアルゴリズムで用いられた（図７５）。
わち短タイミングの組，長タイミングの組およびページ
・タイミングの組の全体が、ＢＩＳＴで実施された１０
個のアルゴリズムで用いられた（図７５）。
【０１５５】１０．２７ Ｂ ＣＯＵＮＴＥＲ１０Ｂ
（図３９） 入力：Ｂ ＣＮＴＲ１０ ＣＬＫ、Ｂ ＣＮＴＲ１０
ＣＬＲ 出力：Ｂ ＣＮＴＲ１０ 回路の＃：１／チップ ロケーション：チップの右コーナ
（図３９） 入力：Ｂ ＣＮＴＲ１０ ＣＬＫ、Ｂ ＣＮＴＲ１０
ＣＬＲ 出力：Ｂ ＣＮＴＲ１０ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１５６】Ｂ ＣＮＴＲ１０ ＣＬＫの立上りエッジ
は、１だけカウンタをインクリメントさせるであろう。
カウンタは常にイネーブルにされる。
は、１だけカウンタをインクリメントさせるであろう。
カウンタは常にイネーブルにされる。
【０１５７】１０．２８ Ｂ ＣＯＵＮＴＥＲ１０Ａ
（図３８） 入力：Ｂ ＣＮＴＲ１０ ＣＬＫ、Ｂ ＣＮＴＲ１０
ＥＮ、Ｂ ＣＮＴＲ１０ ＣＬＲ 出力：Ｂ ＣＮＴＲ１０ 回路の＃：１／チップ ロケーション：チップの右コーナ
（図３８） 入力：Ｂ ＣＮＴＲ１０ ＣＬＫ、Ｂ ＣＮＴＲ１０
ＥＮ、Ｂ ＣＮＴＲ１０ ＣＬＲ 出力：Ｂ ＣＮＴＲ１０ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１５８】もしＢ ＣＮＴＲ１０ ＥＮが高レベルで
あるならば、Ｂ ＣＮＴＲ１０ ＣＬＫの立上りエッジ
は、１だけカウンタをインクリメントさせるであろう。
あるならば、Ｂ ＣＮＴＲ１０ ＣＬＫの立上りエッジ
は、１だけカウンタをインクリメントさせるであろう。
【０１５９】 １０．２９ Ｂ ＡＤＤＲＣＴＬ 入力：Ｂ ＰＡＵＳＥ、Ｂ ＰＥＲＩＯＤＢ、Ｂ ＲＥＳＥＴ、Ｂ ＣＬＫ ＡＤ、Ｂ ＹＥＮ、Ｂ ＸＥＮ、 Ｂ ＲＥＮ、Ｂ ＩＮＣ、Ｂ ＹＳＥＬＢ、ＢＩＳＴ ＥＮ 、Ｂ ＤＥＣＲ、Ｂ ＳＵＢＡＲＲＡＹ、 Ｂ ＸＡＤＤＲ ＳＴＰ、Ｂ ＹＡＤＤＲ ＳＴＰ、Ｂ Ｘ ＡＤＤＲ ＳＴＲ、Ｂ ＹＡＤＤＲ ＳＴＲ 出力：Ｂ ＹＣＬＲ、Ｂ ＸＣＬＲ、Ｂ ＲＣＡＲＲＹ、Ｂ ＹＣ ＡＲＲＹ、Ｂ ＸＣＡＲＲＹ、 Ｂ ＹＮＯＣＡＲＲＹＪ、Ｂ ＹＣＡＲＲＹ １、Ｂ ＸＮ ＯＣＡＲＲＹ、Ｂ ＬＳＢ ＹＡＤＤＲ、 Ｂ ＬＳＢ ＸＡＤＤＲ、Ｂ ＡＤＤＲ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１６０】Ｂ ＡＤＤＲＣＴＬは２個のブロックを有
し、Ｂ ＡＤＤＲ ＣＴＲはすべてのアドレス・カウン
タを有し、Ｂ ＲＥＳＥＴ ＥＮはアドレス・カウンタ
のオーバフローを検出するための制御を提供する。
し、Ｂ ＡＤＤＲ ＣＴＲはすべてのアドレス・カウン
タを有し、Ｂ ＲＥＳＥＴ ＥＮはアドレス・カウンタ
のオーバフローを検出するための制御を提供する。
【０１６１】 １０．３０ Ｂ ＡＤＤＲ ＣＴＲ 入力：Ｂ ＳＵＢＡＲＲＡＹ、Ｂ ＩＮＣ、Ｂ ＤＥＣＲ、Ｂ Ａ ＤＤＲＣＬＫ、Ｂ ＸＣＬＲ、Ｂ ＹＣＬＲ、 Ｂ ＲＣＬＲ、Ｂ ＸＥＮ、Ｂ ＹＥＮ、Ｂ ＲＥＮ、Ｂ ＹＳＥＬＢ、ＢＩＳＴ ＥＮ、 Ｂ ＸＡＤＤＲ ＳＴＰ、Ｂ ＹＡＤＤＲ ＳＴＰ、Ｂ Ｘ ＡＤＤＲ ＳＴＲ、Ｂ ＹＡＤＤＲ ＳＴＲ 出力：Ｂ ＲＣＡＲＲＹ、Ｂ ＹＣＡＲＲＹ、Ｂ ＸＣＡＲＲＹ、 Ｂ ＹＮＯＣＡＲＲＹＪ、Ｂ ＹＣＡＲＲＹ １、Ｂ ＸＮ ＯＣＡＲＲＹ、Ｂ ＬＳＢ ＹＡＤＤＲ、 Ｂ ＬＳＢ ＸＡＤＤＲ、Ｂ ＡＤＤＲ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１６２】Ｂ ＡＤＤＲ ＣＴＲは３個のカウンタを
有する、すなわち行カウンタ，列カウンタおよびリフレ
ッシュ・カウンタを有する。マルチプレクサは、どのカ
ウンタ値がＢＩＳＴ動作の期間中Ｂ ＡＤＤＲ信号とし
て用いられるかを決定する。正規アクセスの場合、Ｘカ
ウンタおよびＹカウンタのみが用いられる。Ｂ ＹＳＥ
ＬＢは、列アドレスと行アドレスとの間の選択に用いら
れる信号である（図７６）。リフレッシュの期間中、リ
フレッシュ・カウンタのみが用いられる。
有する、すなわち行カウンタ，列カウンタおよびリフレ
ッシュ・カウンタを有する。マルチプレクサは、どのカ
ウンタ値がＢＩＳＴ動作の期間中Ｂ ＡＤＤＲ信号とし
て用いられるかを決定する。正規アクセスの場合、Ｘカ
ウンタおよびＹカウンタのみが用いられる。Ｂ ＹＳＥ
ＬＢは、列アドレスと行アドレスとの間の選択に用いら
れる信号である（図７６）。リフレッシュの期間中、リ
フレッシュ・カウンタのみが用いられる。
【０１６３】アドレス指定マルチプレクシング・シーケ
ンスは、Ｂ ＡＤＤＲＣＬＫ，Ｂ ＩＮＣおよびＢ ＹＳ
ＥＬＢの組み合わせにより制御される。Ｂ ＰＥＲＩＯ
ＤＢパルスは、アドレス・カウンタを１だけインクリメ
ントするＢ ＡＤＤＲＣＬＫを発生する。
ンスは、Ｂ ＡＤＤＲＣＬＫ，Ｂ ＩＮＣおよびＢ ＹＳ
ＥＬＢの組み合わせにより制御される。Ｂ ＰＥＲＩＯ
ＤＢパルスは、アドレス・カウンタを１だけインクリメ
ントするＢ ＡＤＤＲＣＬＫを発生する。
【０１６４】Ｂ ＹＳＥＬＢの低レベルは列アドレスの
選択を示す。Ｂ ＹＳＥＬＢの高レベルは行アドレスの
選択を示す。Ｂ ＩＮＣはイネーブルにされたアドレス
・カウンタを１だけインクリメントさせるであろう（図
７７）。
選択を示す。Ｂ ＹＳＥＬＢの高レベルは行アドレスの
選択を示す。Ｂ ＩＮＣはイネーブルにされたアドレス
・カウンタを１だけインクリメントさせるであろう（図
７７）。
【０１６５】１０．３１ Ｂ ＲＯＷ ＣＴＲ（図４
６、図５５） 入力：Ｂ ＩＮＣ、Ｂ ＤＥＣＲ、Ｂ ＡＤＤＲＣＬ
Ｋ、Ｂ ＸＣＬＲ、Ｂ ＸＥＮ、Ｂ ＸＳＴＡＲＴ、Ｂ
ＸＳＴＯＰ 出力：Ｂ ＣＡＲＹ、Ｂ ＸＣＡＲＲＹ、Ｂ ＸＮＯＣ
ＡＲＲＹＪ、Ｂ ＸＡＤＤＲ 回路の＃：１／チップ ロケーション：チップの右コーナ
６、図５５） 入力：Ｂ ＩＮＣ、Ｂ ＤＥＣＲ、Ｂ ＡＤＤＲＣＬ
Ｋ、Ｂ ＸＣＬＲ、Ｂ ＸＥＮ、Ｂ ＸＳＴＡＲＴ、Ｂ
ＸＳＴＯＰ 出力：Ｂ ＣＡＲＹ、Ｂ ＸＣＡＲＲＹ、Ｂ ＸＮＯＣ
ＡＲＲＹＪ、Ｂ ＸＡＤＤＲ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１６６】Ｘカウンタは１４ビット・カウンタであ
り、それは現在の行アドレスを保持する。それは、Ｂ
ＤＥＣＲの状態に応じて前方向および後方向にカウント
することができる。Ｂ ＤＥＣＲの低レベルは、前方向
にカウントすること、すなわちＢ ＡＤＤＲＣＬＫの立
上りエッジごとにカウンタ値を１だけインクリメントす
ることを意味する。このカウンタはＢ ＸＥＮによりイ
ネーブルにされる。
り、それは現在の行アドレスを保持する。それは、Ｂ
ＤＥＣＲの状態に応じて前方向および後方向にカウント
することができる。Ｂ ＤＥＣＲの低レベルは、前方向
にカウントすること、すなわちＢ ＡＤＤＲＣＬＫの立
上りエッジごとにカウンタ値を１だけインクリメントす
ることを意味する。このカウンタはＢ ＸＥＮによりイ
ネーブルにされる。
【０１６７】もしサブアレイ・オプションが選択される
ならば、このカウンタは前にロードされた開始アドレス
で開始されるであろう。いったん停止アドレスに到達す
ると、オーバフローが起こるであろう。
ならば、このカウンタは前にロードされた開始アドレス
で開始されるであろう。いったん停止アドレスに到達す
ると、オーバフローが起こるであろう。
【０１６８】１０．３２ Ｂ ＣＯＬ ＣＴＲ（図３
７） 入力：Ｂ ＩＮＣ、Ｂ ＤＥＣＲ、Ｂ ＡＤＤＲＣＬ
Ｋ、Ｂ ＹＣＬＲ、Ｂ ＹＥＮ、Ｂ ＹＳＴＡＲＴ、Ｂ
ＹＳＴＯＰ 出力：Ｂ ＣＡＲＹ、Ｂ ＹＣＡＲＲＹ、Ｂ ＹＮＯＣ
ＡＲＲＹＪ、Ｂ ＹＡＤＤＲ 回路の＃：１／チップ ロケーション：チップの右コーナ
７） 入力：Ｂ ＩＮＣ、Ｂ ＤＥＣＲ、Ｂ ＡＤＤＲＣＬ
Ｋ、Ｂ ＹＣＬＲ、Ｂ ＹＥＮ、Ｂ ＹＳＴＡＲＴ、Ｂ
ＹＳＴＯＰ 出力：Ｂ ＣＡＲＹ、Ｂ ＹＣＡＲＲＹ、Ｂ ＹＮＯＣ
ＡＲＲＹＪ、Ｂ ＹＡＤＤＲ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１６９】Ｙカウンタは９ビット・カウンタであり、
それは現在の列アドレスを保持する。それは、Ｂ ＤＥ
ＣＲの状態に応じて前方向および後方向にカウントする
ことができる。Ｂ ＤＥＣＲの低レベルは、前方向にカ
ウントすること、すなわちＢ ＡＤＤＲＣＬＫの立上りエ
ッジごとにカウンタ値を１だけインクリメントすること
を意味する。このカウンタはＢ ＹＥＮによりイネーブ
ルにされる。
それは現在の列アドレスを保持する。それは、Ｂ ＤＥ
ＣＲの状態に応じて前方向および後方向にカウントする
ことができる。Ｂ ＤＥＣＲの低レベルは、前方向にカ
ウントすること、すなわちＢ ＡＤＤＲＣＬＫの立上りエ
ッジごとにカウンタ値を１だけインクリメントすること
を意味する。このカウンタはＢ ＹＥＮによりイネーブ
ルにされる。
【０１７０】もしサブアレイ・オプションが選択される
ならば、このカウンタは前にロードされた開始アドレス
で開始されるであろう。いったん停止アドレスに到達す
ると、オーバフローが起こるであろう。
ならば、このカウンタは前にロードされた開始アドレス
で開始されるであろう。いったん停止アドレスに到達す
ると、オーバフローが起こるであろう。
【０１７１】１０．３３ Ｂ ＲＥＦ ＣＴＲ（図４
５） 入力：Ｂ ＡＤＤＲＣＬＫ、Ｂ ＲＣＬＲ、Ｂ ＲＥ
Ｎ、Ｂ ＸＳＴＡＲＴ、Ｂ ＸＳＴＯＰ、 出力：Ｂ ＲＣＡＲＲＹ、Ｂ ＲＡＤＤＲ 回路の＃：１／チップ ロケーション：チップの右コーナ
５） 入力：Ｂ ＡＤＤＲＣＬＫ、Ｂ ＲＣＬＲ、Ｂ ＲＥ
Ｎ、Ｂ ＸＳＴＡＲＴ、Ｂ ＸＳＴＯＰ、 出力：Ｂ ＲＣＡＲＲＹ、Ｂ ＲＡＤＤＲ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１７２】リフレッシュ・カウンタは１４ビット・カ
ウンタである。それは前方向にだけカウントする。もし
Ｂ ＲＥＮが高レベルであるならば、Ｂ ＡＤＤＲＣＬ
Ｋの立上りエッジごとにカウンタ値が１だけインクリメ
ントされる。リフレッシュ・カウンタは、３つの外乱テ
ストでのみ用いられる。リフレッシュ命令の期間中、イ
ネーブルにされるすべての行に対し、疑似読出しが実行
される。このことはアレイをリフレッシュするが、パス
／フェイルの比較は実行されない。
ウンタである。それは前方向にだけカウントする。もし
Ｂ ＲＥＮが高レベルであるならば、Ｂ ＡＤＤＲＣＬ
Ｋの立上りエッジごとにカウンタ値が１だけインクリメ
ントされる。リフレッシュ・カウンタは、３つの外乱テ
ストでのみ用いられる。リフレッシュ命令の期間中、イ
ネーブルにされるすべての行に対し、疑似読出しが実行
される。このことはアレイをリフレッシュするが、パス
／フェイルの比較は実行されない。
【０１７３】１０．３４ Ｂ ＡＤＤＲ ＲＥＳＥＴ
ＥＮ（図３５、図３６、図５４） 入力：Ｂ ＩＮＣ、Ｂ ＰＥＲＩＯＤＢ、Ｂ ＸＥＮ、
Ｂ ＹＥＮ、Ｂ ＲＥＮ、Ｂ ＲＣＬＲ、Ｂ ＲＥＮ、 Ｂ Ｘ２ＹＬＩＮＫ Ｂ ＲＥＳＥＴ、Ｂ ＣＬＫ Ｃ、Ｂ ＣＬＫ ＡＤ、
Ｂ ＸＣＡＲＲＹ、Ｂ ＹＣＡＲＲＹ、Ｂ ＲＣＡＲＲ
Ｙ、Ｂ ＰＡＵＳＥ 出力：Ｂ ＡＤＤＲＣＬＫ、Ｂ ＹＥＮＡＢＬＥ、Ｂ
ＸＲＥＳＥＴ、Ｂ ＹＲＥＳＥＴ、Ｂ ＲＲＥＳＥＴ 回路の＃：１／チップ ロケーション：チップの右コーナ
ＥＮ（図３５、図３６、図５４） 入力：Ｂ ＩＮＣ、Ｂ ＰＥＲＩＯＤＢ、Ｂ ＸＥＮ、
Ｂ ＹＥＮ、Ｂ ＲＥＮ、Ｂ ＲＣＬＲ、Ｂ ＲＥＮ、 Ｂ Ｘ２ＹＬＩＮＫ Ｂ ＲＥＳＥＴ、Ｂ ＣＬＫ Ｃ、Ｂ ＣＬＫ ＡＤ、
Ｂ ＸＣＡＲＲＹ、Ｂ ＹＣＡＲＲＹ、Ｂ ＲＣＡＲＲ
Ｙ、Ｂ ＰＡＵＳＥ 出力：Ｂ ＡＤＤＲＣＬＫ、Ｂ ＹＥＮＡＢＬＥ、Ｂ
ＸＲＥＳＥＴ、Ｂ ＹＲＥＳＥＴ、Ｂ ＲＲＥＳＥＴ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１７４】この回路は、アドレス・カウンタをインク
リメントまたはデクリメント（減分）するのに用いられ
るクロック（Ｂ ＡＤＤＲＣＬＫ）を発生する。Ｂ Ａ
ＤＤＲＣＬＫは２つの方法で、すなわちＩＮＣ命令の期
間中にまたはアレイ・アクセス・サイクルの終了の期間
中に、発生される。リセット信号（ＸＣＬＲ，ＹＣＬＲ
およびＲＣＬＲ）は、Ｂ ＣＬＫ Ｃの立上りエッジで
発生される。オーバフローが起こる時、これらはカウン
タをオリジナルの状態にリセットする。
リメントまたはデクリメント（減分）するのに用いられ
るクロック（Ｂ ＡＤＤＲＣＬＫ）を発生する。Ｂ Ａ
ＤＤＲＣＬＫは２つの方法で、すなわちＩＮＣ命令の期
間中にまたはアレイ・アクセス・サイクルの終了の期間
中に、発生される。リセット信号（ＸＣＬＲ，ＹＣＬＲ
およびＲＣＬＲ）は、Ｂ ＣＬＫ Ｃの立上りエッジで
発生される。オーバフローが起こる時、これらはカウン
タをオリジナルの状態にリセットする。
【０１７５】Ｂ Ｘ２ＹＬＩＮＫは、全アレイのテスト
のために、ＸレジスタとＹレジスタを一緒に結び付ける
ために用いられる。ＣＡＲＲＹ信号は、アレイ・アクセ
ス命令の完了を信号するために用いられる。それがプロ
グラム・カウンタに送られて、次の命令に進むことを告
げる。
のために、ＸレジスタとＹレジスタを一緒に結び付ける
ために用いられる。ＣＡＲＲＹ信号は、アレイ・アクセ
ス命令の完了を信号するために用いられる。それがプロ
グラム・カウンタに送られて、次の命令に進むことを告
げる。
【０１７６】 １０．３５ Ｂ ＰＧ ＣＯＮＴＲＯＬ 入力：ＶＵＰＢ、Ｂ ＲＥＳＥＴ、ＢＩＳＴ ＥＮ、Ｂ ＤＯＮＥ 、Ｂ ＴＩＭＥＯＵＴ ＣＨＫ、Ｂ ＩＮＣ、Ｂ ＸＥＮ、Ｂ ＸＣＡＲＲＹ、 Ｂ ＸＮＯＣＡＲＲＹＪ、Ｂ ＸＣＬＲ、Ｂ ＹＥＮ、Ｂ ＹＣＡＲＲＹ、 Ｂ ＸＮＯＣＡＲＲＹＪ、Ｂ ＹＣＬＲ、Ｂ ＲＥＮ、Ｂ ＲＣＡＲＲＹ、Ｂ ＣＨＫ ＫＥＹ、 Ｂ ＲＰＴ Ｎ ＩＮＶ、Ｂ ＪＵＭＰ、Ｂ ＴＩＭＥＣＮ Ｔ ＲＥＦ、Ｂ ＡＤＤＲＵ、Ｂ ＡＤＤＲＬ、 Ｂ ＣＬＫ Ｃ、Ｂ ＣＬＫ Ａ、Ｂ ＳＲ ＬＯＡＤ 出力： Ｂ ＩＮＳ ＣＯＭＰＬＥＴＥＤ、Ｂ ＰＣ ＬＯＡＤ、Ｂ ＲＰＴＩＮＶ Ｓ ＴＡＴＥ、Ｂ ＳＵＢＡＲＲＡＹ Ｂ ＣＬＫＭＵＸ、Ｂ ＯＵＴＰＵＴＥＮ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１７７】このブロックは、プログラム・カウンタを
制御するために用いられる回路を含んでいる。それはま
た、実行するべきテストに関する情報を保持するシフト
・レジスタを含んでいる。
制御するために用いられる回路を含んでいる。それはま
た、実行するべきテストに関する情報を保持するシフト
・レジスタを含んでいる。
【０１７８】１つの命令が完了した時、このブロック
は、プログラム・カウンタをインクリメントするか新し
いアドレスでプログラム・カウンタをロードするかの決
定を行うであろう。
は、プログラム・カウンタをインクリメントするか新し
いアドレスでプログラム・カウンタをロードするかの決
定を行うであろう。
【０１７９】１０．３６ Ｂ ＳＨＩＦＴ（図７） 入力：ＶＵＰＢ、ＢＩＳＴ ＥＮ、Ｂ ＤＯＮＥ、Ｂ
ＳＲ ＣＬＫ、Ｂ ＳＲ ＬＯＡＤ、Ｂ ＡＤＤＲＵ、
Ｂ ＡＤＤＲＬ 出力：Ｂ ＬＳＢ ＳＲ、Ｂ ＳＵＢＡＲＲＡＹ、Ｂ
ＣＬＫＭＵＸ、Ｂ ＯＵＴＰＵＴＥＮ 回路の＃：１／チップ ロケーション：チップの右コーナ
ＳＲ ＣＬＫ、Ｂ ＳＲ ＬＯＡＤ、Ｂ ＡＤＤＲＵ、
Ｂ ＡＤＤＲＬ 出力：Ｂ ＬＳＢ ＳＲ、Ｂ ＳＵＢＡＲＲＡＹ、Ｂ
ＣＬＫＭＵＸ、Ｂ ＯＵＴＰＵＴＥＮ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１８０】Ｂ ＳＨＩＦＴレジスタは、パワーアップ
の期間中にラッチされたデータを保持する。テスト ｅ
ｎ命令が１回実行されるたびに、シフト・レジスタは１
位置だけ右にシフトする。この命令は、最後のビットを
検査して、テストがイネーブルであるかどうかを調べる
（図７８）。
の期間中にラッチされたデータを保持する。テスト ｅ
ｎ命令が１回実行されるたびに、シフト・レジスタは１
位置だけ右にシフトする。この命令は、最後のビットを
検査して、テストがイネーブルであるかどうかを調べる
（図７８）。
【０１８１】１０．３７ Ｂ ＥＣＯＭＰＡＲＥ１０
（図４３） 入力：Ｂ ＥＣＭＰＲ１０ ＥＮ、Ｂ ＡＩＮ９ ０、
Ｂ ＢＩＮ９ ０ 出力：Ｂ ＥＣＭＰＲ１０ ＲＳＬＴ、Ｂ ＥＣＭＰＲ
１０ ＲＳＬＴＢ 回路の＃：１／チップ ロケーション：チップの右コーナ
（図４３） 入力：Ｂ ＥＣＭＰＲ１０ ＥＮ、Ｂ ＡＩＮ９ ０、
Ｂ ＢＩＮ９ ０ 出力：Ｂ ＥＣＭＰＲ１０ ＲＳＬＴ、Ｂ ＥＣＭＰＲ
１０ ＲＳＬＴＢ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１８２】これは単純な比較器である。もし比較イネ
ーブル信号が高レベルであるならば、Ｂ ＥＣＭＰＲ１
０ ＲＳＬＴは高レベルであるであろう。もし２個の１
０ビット入力が等しいならば、バー信号は低レベルであ
るであろう。または、もし２個の入力が等しくないなら
ば、Ｂ ＥＣＭＰＲ１０ ＲＳＬＴは低レベルであるで
あろう。もし比較がイネーブルでないならば、入力のい
かんにかかわらず両方の出力は低レベルであるであろ
う。
ーブル信号が高レベルであるならば、Ｂ ＥＣＭＰＲ１
０ ＲＳＬＴは高レベルであるであろう。もし２個の１
０ビット入力が等しいならば、バー信号は低レベルであ
るであろう。または、もし２個の入力が等しくないなら
ば、Ｂ ＥＣＭＰＲ１０ ＲＳＬＴは低レベルであるで
あろう。もし比較がイネーブルでないならば、入力のい
かんにかかわらず両方の出力は低レベルであるであろ
う。
【０１８３】１０．３８ Ｂ ＰＡＳＳＦＡＩＬ（図３
３、図４４） 入力：Ｂ ＲＥＳＥＴ、Ｂ ＣＬＫ、Ｂ ＲＤＡＴＡ、
Ｂ ＷＤＡＴＡ、Ｂ ＯＥＢ、Ｂ ＡＬＴＥＲＮＡＴ
Ｅ、Ｂ ＣＫＢＤ、Ｂ ＷＲＩＴＥ、Ｂ ＬＳＢ ＸＡ
ＤＤＲ、Ｂ ＬＳＢ ＹＡＤＤＲ、Ｂ ＤＱ 出力：Ｂ ＷＥＶＮＶＡＬ、Ｂ ＷＯＤＤＶＡＬ、Ｂ
ＰＦ ＲＥＳＵＬＴ、Ｂ ＤＯＤＤ、Ｂ ＤＥＶＥＮ 回路の＃：１／チップ ロケーション：チップの右コーナ
３、図４４） 入力：Ｂ ＲＥＳＥＴ、Ｂ ＣＬＫ、Ｂ ＲＤＡＴＡ、
Ｂ ＷＤＡＴＡ、Ｂ ＯＥＢ、Ｂ ＡＬＴＥＲＮＡＴ
Ｅ、Ｂ ＣＫＢＤ、Ｂ ＷＲＩＴＥ、Ｂ ＬＳＢ ＸＡ
ＤＤＲ、Ｂ ＬＳＢ ＹＡＤＤＲ、Ｂ ＤＱ 出力：Ｂ ＷＥＶＮＶＡＬ、Ｂ ＷＯＤＤＶＡＬ、Ｂ
ＰＦ ＲＥＳＵＬＴ、Ｂ ＤＯＤＤ、Ｂ ＤＥＶＥＮ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１８４】この回路は、アレイに書き込まれるべき内
部データ・パターンを発生する。この回路はまた、パス
・フェイル比較のための期待されるデータを発生する。
比較のためのタイミングはＢ ＯＥＢタイミングにより
制御される。
部データ・パターンを発生する。この回路はまた、パス
・フェイル比較のための期待されるデータを発生する。
比較のためのタイミングはＢ ＯＥＢタイミングにより
制御される。
【０１８５】１０．３９ Ｂ ＤＱＭＵＸ（図４１、図
４２） 入力：ＴＬＢＲＯＭＲ、ＴＬＢＭＯＮ１、ＴＬＢＭＯＮ
２、ＴＬＢＭＯＮ３、Ｂ ＷＲＩＴＥ、Ｂ ＷＤＡＴＡ
ＴＩＭＢ、Ｂ ＲＯＭ ＷＯＲＤ、Ｂ ＷＥＶＮＶＡ
Ｌ、Ｂ ＷＯＤＤＶＡＬ、Ｂ ＲＡＳＢ、Ｂ ＣＡＳ
Ｂ、Ｂ ＷＢ、Ｂ ＣＬＫ、Ｂ ＤＯＤＤ、Ｂ ＤＥＶＥ
Ｎ、Ｂ ＯＥＢ、Ｂ ＡＤＤＲ 出力：Ｂ ＤＱ、Ｂ ＤＱＬ 回路の＃：１／チップ ロケーション：チップの右コーナ
４２） 入力：ＴＬＢＲＯＭＲ、ＴＬＢＭＯＮ１、ＴＬＢＭＯＮ
２、ＴＬＢＭＯＮ３、Ｂ ＷＲＩＴＥ、Ｂ ＷＤＡＴＡ
ＴＩＭＢ、Ｂ ＲＯＭ ＷＯＲＤ、Ｂ ＷＥＶＮＶＡ
Ｌ、Ｂ ＷＯＤＤＶＡＬ、Ｂ ＲＡＳＢ、Ｂ ＣＡＳ
Ｂ、Ｂ ＷＢ、Ｂ ＣＬＫ、Ｂ ＤＯＤＤ、Ｂ ＤＥＶＥ
Ｎ、Ｂ ＯＥＢ、Ｂ ＡＤＤＲ 出力：Ｂ ＤＱ、Ｂ ＤＱＬ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１８６】この回路は、外側の世界に進む異なる信号
を多重化する巨大なマルチプレクサである。正規モード
では、パス・フェイル信号のみが外部に進む。他の３つ
のモニタ・モードでは、異なる制御信号が外部に進む
（図７９）。
を多重化する巨大なマルチプレクサである。正規モード
では、パス・フェイル信号のみが外部に進む。他の３つ
のモニタ・モードでは、異なる制御信号が外部に進む
（図７９）。
【０１８７】１０．４０ Ｂ ＡＤＤＲＮＧ 入力：Ｂ ＥＥＰＲＭＯＰＴ、ＰＢ ＣＬＫＢＩＳＴ、
ＴＬＢＡＤＤＲＮＧ、Ｂ ＡＤＤＲ、Ｂ ＸＳＴＡＲＴ
Ｅ、Ｂ ＸＳＴＯＰＥ、Ｂ ＹＳＴＡＲＴＥ、Ｂ ＸＳ
ＴＯＰＥ、 出力：Ｂ ＸＡＤＤＲ ＳＴＲ、Ｂ ＸＡＤＤＲ ＳＴ
Ｐ、Ｂ ＹＡＤＤＲ ＳＴＲ、Ｂ ＹＡＤＤＲ ＳＴＰ 回路の＃：１／チップ ロケーション：チップの右コーナ
ＴＬＢＡＤＤＲＮＧ、Ｂ ＡＤＤＲ、Ｂ ＸＳＴＡＲＴ
Ｅ、Ｂ ＸＳＴＯＰＥ、Ｂ ＹＳＴＡＲＴＥ、Ｂ ＸＳ
ＴＯＰＥ、 出力：Ｂ ＸＡＤＤＲ ＳＴＲ、Ｂ ＸＡＤＤＲ ＳＴ
Ｐ、Ｂ ＹＡＤＤＲ ＳＴＲ、Ｂ ＹＡＤＤＲ ＳＴＰ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１８８】この回路を用いて、サブアレイＢＩＳＴテ
ストのための開始アドレスおよび停止アドレスがロード
される。この状態になるために、ＤＦＴモードが用いら
れる。このＤＦＴモードに入る時、クロックの次の４個
の立上りエッジがＸおよびＹの開始および停止アドレス
にロードされるであろう（図８０）。
ストのための開始アドレスおよび停止アドレスがロード
される。この状態になるために、ＤＦＴモードが用いら
れる。このＤＦＴモードに入る時、クロックの次の４個
の立上りエッジがＸおよびＹの開始および停止アドレス
にロードされるであろう（図８０）。
【０１８９】１０．４１ ＢＯＮＥＸＸ 入力：ＩＮ 出力：ＯＵＴ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１９０】これはＲＯＭの「１」ビットであり、ＢＯ
ＮＥｘｘは高レベルを表す。ＩＮは「ワードライン」
（Ｂ ＲＯＭ ＡＤＤＲ（ｘ））に接続される。ＯＵＴ
は常に高レベルにプリチャージされ、ＩＮが高レベルで
あってもなくても低レベルに引き下げられることはない
（図８１）。
ＮＥｘｘは高レベルを表す。ＩＮは「ワードライン」
（Ｂ ＲＯＭ ＡＤＤＲ（ｘ））に接続される。ＯＵＴ
は常に高レベルにプリチャージされ、ＩＮが高レベルで
あってもなくても低レベルに引き下げられることはない
（図８１）。
【０１９１】１０．４２ ＢＺＥＲＯＸＸ 入力：ＩＮ 出力：ＯＵＴ 回路の＃：１／チップ ロケーション：チップの右コーナ
【０１９２】これはＲＯＭの０ビットであり、ＢＺＥＲ
Ｏｘｘは低レベルを表す。ＩＮは「ワードライン」（Ｂ
ＲＯＭ ＡＤＤＲ（Ｘ））に接続される。ＯＵＴ（Ｂ
ＷＯＲＤ（Ｙ））は高レベルにプリチャージされる
が、もしこのセルが選定されＩＮが高レベルに進むなら
ば、ＯＵＴは低レベルに引き下げられるであろう（図８
２）。
Ｏｘｘは低レベルを表す。ＩＮは「ワードライン」（Ｂ
ＲＯＭ ＡＤＤＲ（Ｘ））に接続される。ＯＵＴ（Ｂ
ＷＯＲＤ（Ｙ））は高レベルにプリチャージされる
が、もしこのセルが選定されＩＮが高レベルに進むなら
ば、ＯＵＴは低レベルに引き下げられるであろう（図８
２）。
【０１９３】前記において、組込み自己テスト回路を備
えた集積回路メモリ・デバイスの１つの実施例の構成と
動作を説明した。本発明の範囲内において、他の構成体
の可能であることが容易に理解されるはずである。
えた集積回路メモリ・デバイスの１つの実施例の構成と
動作を説明した。本発明の範囲内において、他の構成体
の可能であることが容易に理解されるはずである。
【図１】組込み自己テスト回路と共に配置された集積回
路メモリ・デバイスのブロック線図の一部分の図であっ
て、図５に示された左上部分の図。
路メモリ・デバイスのブロック線図の一部分の図であっ
て、図５に示された左上部分の図。
【図２】組込み自己テスト回路と共に配置された集積回
路メモリ・デバイスのブロック線図の一部分の図であっ
て、図５に示された右上部分の図。
路メモリ・デバイスのブロック線図の一部分の図であっ
て、図５に示された右上部分の図。
【図３】組込み自己テスト回路と共に配置された集積回
路メモリ・デバイスのブロック線図の一部分の図であっ
て、図５に示された左下部分の図。
路メモリ・デバイスのブロック線図の一部分の図であっ
て、図５に示された左下部分の図。
【図４】組込み自己テスト回路と共に配置された集積回
路メモリ・デバイスのブロック線図の一部分の図であっ
て、図５に示された右下部分の図。
路メモリ・デバイスのブロック線図の一部分の図であっ
て、図５に示された右下部分の図。
【図５】図１、図２、図３、および図４の相互配置を示
す図。
す図。
【図６】同時にテストを行うために取り付けられた複数
個のデバイスの図。
個のデバイスの図。
【図７】ＢＩＳＴ動作のためのテスト・イネーブルド・
シフト・レジスタの論理概要図。
シフト・レジスタの論理概要図。
【図８】ＢＩＳＴ配置のためのアドレス制御回路のブロ
ック線図。
ック線図。
【図９】図８のアドレス制御回路に用いられる論理概要
図。
図。
【図１０】図８のアドレス制御回路に用いられる論理概
要図。
要図。
【図１１】図８のアドレス制御回路に用いられる論理概
要図。
要図。
【図１２】図８のアドレス制御回路に用いられる論理概
要図。
要図。
【図１３】メモリ・デバイスのアドレス・バッファの動
作を示した概要図であって、Ａは正規モードでの図、Ｂ
はパワーアップでの図、ＣはＢＩＳＴ動作での図。
作を示した概要図であって、Ａは正規モードでの図、Ｂ
はパワーアップでの図、ＣはＢＩＳＴ動作での図。
【図１４】ＢＩＳＴ検出器回路の論理図。
【図１５】図１４の検出器回路の動作状態を示すタイミ
ング図。
ング図。
【図１６】ＢＩＳＴアドレス・レジスタ回路の論理概要
図。
図。
【図１７】ＢＩＳＴアドレス・レジスタ回路の論理概要
図。
図。
【図１８】ＢＩＳＴアドレス・レジスタ回路の論理概要
図。
図。
【図１９】ＢＩＳＴアドレス・レジスタ回路の論理概要
図。
図。
【図２０】ＢＩＳＴアドレス・レジスタ回路の論理概要
図。
図。
【図２１】ＢＩＳＴアドレス・レジスタ回路の論理概要
図。
図。
【図２２】ＢＩＳＴクロック発生器回路の論理概要図。
【図２３】どのテスト動作が特定の自己テストの実行の
ためにイネーブルにされるべきかまたはイネーブルにさ
れるべきでないかを表すデータを記憶するためのレジス
タ位置を示す表。
ためにイネーブルにされるべきかまたはイネーブルにさ
れるべきでないかを表すデータを記憶するためのレジス
タ位置を示す表。
【図２４】プログラム・カウンタを有するＢＩＳＴプロ
グラム制御回路の論理概要図。
グラム制御回路の論理概要図。
【図２５】プログラム・カウンタを有するＢＩＳＴプロ
グラム制御回路の論理概要図。
グラム制御回路の論理概要図。
【図２６】ＢＩＳＴ ＲＯＭデコーダの論理概要図。
【図２７】テスト・アルゴリズム命令を記憶するための
ＢＩＳＴ ＲＯＭの概要図。
ＢＩＳＴ ＲＯＭの概要図。
【図２８】実行することができるいくつかのＤＲＡＭに
対する動作シーケンスを決定するためにＢＩＳＴ ＲＯ
Ｍの中に記憶されたデータの表。
対する動作シーケンスを決定するためにＢＩＳＴ ＲＯ
Ｍの中に記憶されたデータの表。
【図２９】ＢＩＳＴ ＲＯＭの分離した列に記憶された
ビットの機能を示す表。
ビットの機能を示す表。
【図３０】１つの例として示されたＲＯＭ論理回路に対
する論理概要図。
する論理概要図。
【図３１】ＲＯＭ論理回路に対する論理概要図。
【図３２】パス／フェイル比較器のＶＨＤＬ言語記述の
表。
表。
【図３３】真理値表および定義とＢＩＳＴ内部リフレッ
シュ・ビットの概要図であって、（ａ）は真理値表およ
び定義を示し、（ｂ）はＢＩＳＴ内部リフレッシュ・ビ
ットの概要図。
シュ・ビットの概要図であって、（ａ）は真理値表およ
び定義を示し、（ｂ）はＢＩＳＴ内部リフレッシュ・ビ
ットの概要図。
【図３４】内部リフレッシュ発振器の概要図。
【図３５】アドレス・リセット回路シート１の概要図。
【図３６】アドレス・リセット回路シート２の概要図。
【図３７】列カウンタの概要図。
【図３８】１０ビット・カウンタ「Ａ」の概要図。
【図３９】１０ビット・カウンタ「Ｂ」の概要図。
【図４０】制御ＲＯＭの概要図。
【図４１】データ・マルチプレクサ（ＭＵＸ）の概要
図。
図。
【図４２】データ・マルチプレクサ（ＭＵＸ）（続き）
の概要図。
の概要図。
【図４３】比較回路の概要図。
【図４４】パス・フェイル検出回路の概要図。
【図４５】リフレッシュ・カウンタの概要図。
【図４６】行カウンタの概要図。
【図４７】タイミング発生器シート１の概要図。
【図４８】タイミング発生器シート２の概要図。
【図４９】タイミング発生器シート３の概要図。
【図５０】タイミング発生器シート４の概要図。
【図５１】完全ＢＩＳＴ論理の概要図。
【図５２】完全ＢＩＳＴ機能論理の概要図。
【図５３】ＲＯＭ駆動器論理の概要図。
【図５４】アドレス・リセット・イネーブルの概要図。
【図５５】行カウンタの概要図。
【図５６】列カウンタの概要図。
【図５７】リフレッシュ・カウンタの概要図。
【図５８】１０ビット・カウンタ「Ａ」の概要図。
【図５９】１０ビット・カウンタ「Ｂ」の概要図。
【図６０】ＢＩＳＴブロックおよびインタフェースの概
要図。
要図。
【図６１】ＢＩＳＴレイアウト・ロケーションの図。
【図６２】アルゴリズムとタイミングの組の図。
【図６３】エントリ／エクスイット状態遷移の図。
【図６４】タイミング図。
【図６５】ＢＩＳＴに対するピン・アウトおよびキー信
号の図。
号の図。
【図６６】クロック多重化のための表。
【図６７】ＲＯＭメモリ・マップの図。
【図６８】アレイ・アクセスおよびプログラム制御のた
めのタイミング図。
めのタイミング図。
【図６９】タイミング図。
【図７０】ＲＯＭインタフェースのブロック線図。
【図７１】命令タイミングの図。
【図７２】制御ワードの図。
【図７３】タイミングの組の表。
【図７４】タイミング発生器の図。
【図７５】タイミングの組の図。
【図７６】マルチプレクサの図。
【図７７】ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓ
ｔ、テストされているデバイス）タイミングの図。
ｔ、テストされているデバイス）タイミングの図。
【図７８】エントリおよびテスト制御のためのアドレス
制御ビットの図。
制御ビットの図。
【図７９】ＤＱ（Ｄａｔａ／Ｏｕｔｐｕｔ、データ／出
力）多重化の図。
力）多重化の図。
【図８０】アドレス・レンジ選定の図。
【図８１】ＲＯＭプログラミング概要図、オプション低
レベル、の図。
レベル、の図。
【図８２】ＲＯＭプログラミング概要図、オプション高
レベル、の図。
レベル、の図。
【図８３】多重化回路の図。
６０ 組込み自己テスト（ＢＩＳＴ）構成体 １４０ 読出し専用メモリ（ＲＯＭ） ４１０ ＲＯＭ論理回路 ４２０ ＢＩＳＴレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニー アール．クライン アメリカ合衆国テキサス州ダラス，サンセ ット ドライブ 174
Claims (6)
- 【請求項１】 テスト・アルゴリズム命令を記憶する読
出し専用メモリと、 該読出し専用メモリと相互に接続された、該読出し専用
メモリから読み出された命令を受け取る、該命令に応じ
て出力端子に一群の出力信号を生ずる論理回路と、 前記出力端子に接続された、前記論理回路からの前記一
群の出力信号を受け取って記憶する組込み自己テストレ
ジスタと、を有する組込み自己テスト配置を備えた集積
回路。 - 【請求項２】 請求項１に記載された組込み自己テスト
配置を備えた集積回路であって、前記組込み自己テスト
配置が、前記組込み自己テストレジスタと相互に接続さ
れた、前記組込み自己テストレジスタに記憶された信号
を受け取る、行アドレス・ストローブと列アドレス・ス
トローブと書込みイネーブル信号とを生ずるタイミング
発生器をさらに有する、組込み自己テスト配置を備えた
集積回路。 - 【請求項３】 請求項２に記載された組込み自己テスト
配置を備えた集積回路であって、前記組込み自己テスト
配置が、 複数個の群の入力端子、一群の入力制御端子および一群
の出力端子を備えたマルチプレクサと、 該マルチプレクサの第１群の入力端子を前記組込み自己
テストレジスタに相互に接続する、前記組込み自己テス
トレジスタに記憶された信号を前記マルチプレクサに伝
送する第１バスと、 前記マルチプレクサの前記一群の入力制御端子に相互に
接続された、前記行アドレス・ストローブと前記列アド
レス・ストローブと前記書込みイネーブル信号とを前記
マルチプレクサに送る第２バスと、をさらに有する、組
込み自己テスト配置を備えた集積回路。 - 【請求項４】 請求項２に記載された組込み自己テスト
配置を備えた集積回路であって、前記組込み自己テスト
配置が、 組込み自己テストクロック信号を発生する発振器と、 前記組込み自己テストクロック信号に応答してカウント
するように配置された組込み自己テスト・プログラム・
カウンタと、 該組込み自己テスト・プログラム・カウンタの一群の入
力端子を前記組込み自己テストレジスタに相互に接続す
る、該組込み自己テストレジスタに記憶された信号を前
記組込み自己テスト・プログラム・カウンタに伝送する
第３バスと、 前記組込み自己テスト・プログラム・カウンタのカウン
トに応答して、該カウントを復号し、前記読出し専用メ
モリに対する行アドレスを選定する信号を発生する組込
み自己テスト・アドレス・デコーダと、 前記読出し専用メモリの行アドレス入力を前記組込み自
己テスト・アドレス・デコーダに相互に接続する、該組
込み自己テスト・アドレス・デコーダからの復号された
行アドレスを前記読出し専用メモリの行アドレス入力に
伝送する第４バスと、をさらに有する、組込み自己テス
ト配置を備えた集積回路。 - 【請求項５】 請求項４に記載された組込み自己テスト
配置を備えた集積回路であって、前記組込み自己テスト
・プログラム・カウンタが、 該組込み自己テスト・プログラム・カウンタを予め定め
られた初期状態に設定するリセット信号を受け取るリセ
ット入力と、 前記組込み自己テスト・プログラム・カウンタに記憶さ
れたカウント状態をインクリメントするカウンタ信号を
受け取るインクリメント入力と、 前記組込み自己テストレジスタから伝送されてきた信号
により表される状態に前記組込み自己テスト・プログラ
ム・カウンタの状態を変えるジャンプ信号を受け取るジ
ャンプ入力と、を有する、組込み自己テスト配置を備え
た集積回路。 - 【請求項６】 組込み自己テスト配置を備えた集積回路
メモリ・アレイ・デバイスであって、 アドレスのシーケンスを受け取って記憶するためのアド
レス・バッファと、 入力信号に応答し、前記デバイスの動作を正規モードま
たは自己テスト・モードのいずれかに交替して制御する
組込み自己テスト検出器と、 開始および終了アドレスを受け取って記憶するために配
置された、前記デバイスが自己テスト・モードで動作し
ている間前記メモリ・アレイの自己テスト動作のために
配置されたアドレス・レンジ・レジスタと、 該アドレス・レンジ・レジスタと前記アドレス・バッフ
ァとに相互に接続された、前記開始アドレスで開始しそ
して前記終了アドレスで停止するアドレスのシーケンス
を前記アドレス・バッファに印加する自己テスト・アド
レス・カウンタと、を有する、組込み自己テスト配置を
備えた集積回路メモリ・アレイ・デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1651696P | 1996-04-30 | 1996-04-30 | |
| US016516 | 1996-04-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069799A true JPH1069799A (ja) | 1998-03-10 |
Family
ID=21777529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9147019A Pending JPH1069799A (ja) | 1996-04-30 | 1997-04-30 | 集積回路メモリ・デバイス用組込み自己テスト装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5883843A (ja) |
| EP (1) | EP0805460B1 (ja) |
| JP (1) | JPH1069799A (ja) |
| KR (1) | KR100492205B1 (ja) |
| DE (1) | DE69729771T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6523135B1 (en) | 1998-09-02 | 2003-02-18 | Nec Corporation | Built-in self-test circuit for a memory device |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020071325A1 (en) * | 1996-04-30 | 2002-06-13 | Hii Kuong Hua | Built-in self-test arrangement for integrated circuit memory devices |
| US6353563B1 (en) * | 1996-04-30 | 2002-03-05 | Texas Instruments Incorporated | Built-in self-test arrangement for integrated circuit memory devices |
| US6014336A (en) * | 1997-04-30 | 2000-01-11 | Texas Instruments Incorporated | Test enable control for built-in self-test |
| JPH1186596A (ja) * | 1997-09-08 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6061811A (en) * | 1997-10-31 | 2000-05-09 | Texas Instruments Incorporated | Circuits, systems, and methods for external evaluation of microprocessor built-in self-test |
| KR100267781B1 (ko) * | 1998-03-04 | 2000-10-16 | 김영환 | 테스트 모드를 셋업하기 위한 반도체 소자 |
| DE69902221T2 (de) | 1999-02-23 | 2003-03-06 | Taiwan Semiconductor Mfg. Co., Ltd. | Speicherschaltungen mit eingebautem Selbsttest |
| US6928593B1 (en) * | 2000-09-18 | 2005-08-09 | Intel Corporation | Memory module and memory component built-in self test |
| US6629281B1 (en) * | 2000-09-26 | 2003-09-30 | International Business Machines Corporation | Method and system for at speed diagnostics and bit fail mapping |
| US6622269B1 (en) * | 2000-11-27 | 2003-09-16 | Intel Corporation | Memory fault isolation apparatus and methods |
| US6704894B1 (en) | 2000-12-21 | 2004-03-09 | Lockheed Martin Corporation | Fault insertion using on-card reprogrammable devices |
| EP1231608A1 (en) * | 2001-02-07 | 2002-08-14 | STMicroelectronics Limited | Built-in test circuit and method for an integrated circuit |
| US20020133769A1 (en) * | 2001-03-15 | 2002-09-19 | Cowles Timothy B. | Circuit and method for test and repair |
| US6904552B2 (en) | 2001-03-15 | 2005-06-07 | Micron Technolgy, Inc. | Circuit and method for test and repair |
| CN100442395C (zh) * | 2001-04-25 | 2008-12-10 | Nxp股份有限公司 | 具有自测试器件的集成电路及相关测试方法 |
| DE10125022A1 (de) * | 2001-05-22 | 2002-12-12 | Infineon Technologies Ag | Dynamischer Speicher und Verfahren zum Testen eines dynamischen Speichers |
| US7418642B2 (en) * | 2001-07-30 | 2008-08-26 | Marvell International Technology Ltd. | Built-in-self-test using embedded memory and processor in an application specific integrated circuit |
| JP2003228997A (ja) * | 2002-02-05 | 2003-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003281899A (ja) * | 2002-03-22 | 2003-10-03 | Sony Corp | 半導体記憶装置とその試験方法 |
| US20040193976A1 (en) * | 2003-03-31 | 2004-09-30 | Slaight Thomas M. | Method and apparatus for interconnect built-in self test based system management failure monitoring |
| ITRM20030198A1 (it) * | 2003-04-28 | 2004-10-29 | Micron Technology Inc | Monitor ad unita' di controllo basata su rom in un |
| US7509543B2 (en) * | 2003-06-17 | 2009-03-24 | Micron Technology, Inc. | Circuit and method for error test, recordation, and repair |
| US7275188B1 (en) | 2003-10-10 | 2007-09-25 | Integrated Device Technology, Inc. | Method and apparatus for burn-in of semiconductor devices |
| KR100558492B1 (ko) * | 2003-11-14 | 2006-03-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법 |
| CN100369159C (zh) * | 2004-07-20 | 2008-02-13 | 中兴通讯股份有限公司 | 一种闪存存储器的检测方法 |
| JP2007064648A (ja) * | 2005-08-29 | 2007-03-15 | Nec Electronics Corp | 半導体集積回路及びテスト方法 |
| KR100927409B1 (ko) * | 2008-04-30 | 2009-11-19 | 주식회사 하이닉스반도체 | 반도체 소자와 그의 구동 방법 |
| US8358548B2 (en) * | 2009-10-19 | 2013-01-22 | Avago Technologies Enterprise IP (Singapore) Pte. Ltd. | Methods for efficiently repairing embedded dynamic random-access memory having marginally failing cells |
| KR20130134610A (ko) * | 2012-05-31 | 2013-12-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 테스트 방법 |
| US9256505B2 (en) | 2014-03-17 | 2016-02-09 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Data transformations to improve ROM yield and programming time |
| KR102179829B1 (ko) * | 2014-07-10 | 2020-11-18 | 삼성전자주식회사 | 런 타임 배드 셀을 관리하는 스토리지 시스템 |
| US10163470B2 (en) * | 2015-09-18 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Dual rail memory, memory macro and associated hybrid power supply method |
| US10600495B2 (en) | 2017-06-23 | 2020-03-24 | Texas Instruments Incorporated | Parallel memory self-testing |
| US10656205B2 (en) * | 2018-02-01 | 2020-05-19 | Oracle International Corporation | Narrow-parallel scan-based device testing |
| US12147697B2 (en) | 2022-01-18 | 2024-11-19 | Texas Instruments Incorporated | Methods and apparatus to characterize memory |
| US12394501B2 (en) * | 2022-07-15 | 2025-08-19 | Micron Technology, Inc. | Apparatus with adjustable diagnostic mechanism and methods for operating the same |
| US12283332B2 (en) | 2022-11-22 | 2025-04-22 | Texas Instruments Incorporated | Memory BIST circuit and method |
| CN117110845B (zh) * | 2023-10-23 | 2024-01-05 | 上海泰矽微电子有限公司 | 一种测试模式控制电路、方法及芯片 |
| CN117521588B (zh) * | 2024-01-08 | 2024-05-10 | 深圳中安辰鸿技术有限公司 | 预防集成电路的非均匀老化的控制方法及装置和处理芯片 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3072531B2 (ja) * | 1991-03-25 | 2000-07-31 | 安藤電気株式会社 | 集積回路試験装置のパターンメモリ回路 |
| JP3474214B2 (ja) * | 1992-10-22 | 2003-12-08 | 株式会社東芝 | 論理回路及びこの論理回路を備えたテスト容易化回路 |
| US5617531A (en) * | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
| US5870617A (en) * | 1994-12-22 | 1999-02-09 | Texas Instruments Incorporated | Systems, circuits and methods for mixed voltages and programmable voltage rails on integrated circuits |
| US5689466A (en) * | 1995-04-07 | 1997-11-18 | National Semiconductor Corporation | Built in self test (BIST) for multiple RAMs |
| KR0152914B1 (ko) * | 1995-04-21 | 1998-12-01 | 문정환 | 반도체 메모리장치 |
| US5661729A (en) * | 1995-04-28 | 1997-08-26 | Song Corporation | Semiconductor memory having built-in self-test circuit |
| US5661732A (en) * | 1995-05-31 | 1997-08-26 | International Business Machines Corporation | Programmable ABIST microprocessor for testing arrays with two logical views |
| US5568437A (en) * | 1995-06-20 | 1996-10-22 | Vlsi Technology, Inc. | Built-in self test for integrated circuits having read/write memory |
| US5640509A (en) * | 1995-10-03 | 1997-06-17 | Intel Corporation | Programmable built-in self-test function for an integrated circuit |
| US5640404A (en) * | 1996-08-05 | 1997-06-17 | Vlsi Technology, Inc. | Limited probes device testing for high pin count digital devices |
-
1997
- 1997-04-30 US US08/846,922 patent/US5883843A/en not_active Expired - Lifetime
- 1997-04-30 KR KR1019970017421A patent/KR100492205B1/ko not_active Expired - Lifetime
- 1997-04-30 DE DE69729771T patent/DE69729771T2/de not_active Expired - Lifetime
- 1997-04-30 JP JP9147019A patent/JPH1069799A/ja active Pending
- 1997-04-30 EP EP97302975A patent/EP0805460B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6523135B1 (en) | 1998-09-02 | 2003-02-18 | Nec Corporation | Built-in self-test circuit for a memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0805460A1 (en) | 1997-11-05 |
| US5883843A (en) | 1999-03-16 |
| EP0805460B1 (en) | 2004-07-07 |
| DE69729771T2 (de) | 2004-12-02 |
| KR970071846A (ko) | 1997-11-07 |
| KR100492205B1 (ko) | 2005-09-14 |
| DE69729771D1 (de) | 2004-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1069799A (ja) | 集積回路メモリ・デバイス用組込み自己テスト装置 | |
| US6801461B2 (en) | Built-in self-test arrangement for integrated circuit memory devices | |
| US6353563B1 (en) | Built-in self-test arrangement for integrated circuit memory devices | |
| US5961653A (en) | Processor based BIST for an embedded memory | |
| US6014336A (en) | Test enable control for built-in self-test | |
| US5796745A (en) | Memory array built-in self test circuit for testing multi-port memory arrays | |
| US6347056B1 (en) | Recording of result information in a built-in self-test circuit and method therefor | |
| US5875153A (en) | Internal/external clock option for built-in self test | |
| KR100480852B1 (ko) | 내장형자가테스트장치를이용하여다이나믹랜덤억세스메모리에서서브어레이테스트를위한장치및방법 | |
| EP0620556A2 (en) | Semiconductor memory device having register for holding test resultant signal | |
| US7237165B2 (en) | Method for testing embedded DRAM arrays | |
| JPH10199294A (ja) | モニタ・モードおよびテスタ・モードを備えた内蔵自己検査回路を有する集積回路メモリ素子およびその動作方法 | |
| KR100760052B1 (ko) | 장애 발생 어드레스 저장 방법 및 메모리 장치 | |
| TW559824B (en) | System and method for assured built in self repair of memories | |
| US5991213A (en) | Short disturb test algorithm for built-in self-test | |
| WO2010066207A1 (zh) | 在片自测试自修复方法 | |
| JP2002203398A (ja) | 不良な列にあるアドレスでプログラミングするのに時間を消費することを回避する方法 | |
| US6003149A (en) | Test method and apparatus for writing a memory array with a reduced number of cycles | |
| Barth et al. | Embedded DRAM design and architecture for the IBM 0.11-µm ASIC offering | |
| EP1411434A2 (en) | A software programmable verification tool having a single built-in self-test (bist) module for testing and debugging multiple memory modules in a device under test (dut) | |
| JP2003509804A (ja) | メモリ検査方法 | |
| US5959912A (en) | ROM embedded mask release number for built-in self-test | |
| JP2001312897A (ja) | メモリ試験装置及び試験方法 | |
| JPH09245498A (ja) | 半導体記憶装置とそのテスト方法 | |
| JPS6366798A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040414 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070112 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070330 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070404 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070914 |