JPH1070200A - スタティックランダムアクセスメモリ装置 - Google Patents
スタティックランダムアクセスメモリ装置Info
- Publication number
- JPH1070200A JPH1070200A JP9172141A JP17214197A JPH1070200A JP H1070200 A JPH1070200 A JP H1070200A JP 9172141 A JP9172141 A JP 9172141A JP 17214197 A JP17214197 A JP 17214197A JP H1070200 A JPH1070200 A JP H1070200A
- Authority
- JP
- Japan
- Prior art keywords
- well
- region
- random access
- memory device
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】集積度の高いＳＲＡＭを提供する。
【解決手段】単位メモリセルがマトリックス形に配列さ
れたセルアレイ領域を具備したＳＲＡＭにおいて、単位
メモリセルは、第１NMOS駆動Tr.及び第１NMOS伝送Tr.よ
りなる第１NMOSインバータと、第２NMOS駆動Tr.及び第
２NMOS伝送Tr.よりなる第２NMOSインバータと、第１NMO
S駆動Tr.及び第１PMOS負荷素子よりなる第１CMOSインバ
ータと、第２NMOS駆動Tr.及び第２PMOS負荷素子よりな
る第２CMOSインバータとを具備し、第１及び第２NMOSイ
ンバータと第１及び第２CMOSインバータが各々フリップ
フロップ形に連結され、半導体基板に形成されたメモリ
セルアレイ領域に特定のバイアス電圧を印加するための
ピックアップ領域がメモリセルアレイ領域内に含まれて
いる。
れたセルアレイ領域を具備したＳＲＡＭにおいて、単位
メモリセルは、第１NMOS駆動Tr.及び第１NMOS伝送Tr.よ
りなる第１NMOSインバータと、第２NMOS駆動Tr.及び第
２NMOS伝送Tr.よりなる第２NMOSインバータと、第１NMO
S駆動Tr.及び第１PMOS負荷素子よりなる第１CMOSインバ
ータと、第２NMOS駆動Tr.及び第２PMOS負荷素子よりな
る第２CMOSインバータとを具備し、第１及び第２NMOSイ
ンバータと第１及び第２CMOSインバータが各々フリップ
フロップ形に連結され、半導体基板に形成されたメモリ
セルアレイ領域に特定のバイアス電圧を印加するための
ピックアップ領域がメモリセルアレイ領域内に含まれて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に高集積度のスタティックランダムアクセス
メモリ装置に関する。
に係り、特に高集積度のスタティックランダムアクセス
メモリ装置に関する。
【０００２】
【従来の技術】一般に、スタティックランダムアクセス
メモリ（Static Random Acess Memory：以下、SRAM
という）は、DRAMに比べて集積度は劣るが、高速で動作
するため中型または小型コンピューターの分野で広く使
用されている。SRAMセルは、通常２つの伝送トランジス
タと、２つの駆動トランジスタと、２つの負荷素子とよ
りなるフリップフロップ回路で構成される。記憶情報
は、フリップフロップの入出力端子間の電圧差、即ちセ
ルのノードに蓄積された電荷による電圧で保持される。
この電荷は電源（Vcc）から負荷素子を通して常に補充
されているため、SRAMでは、DRAMのようなリフラッシュ
機能は不要である。
メモリ（Static Random Acess Memory：以下、SRAM
という）は、DRAMに比べて集積度は劣るが、高速で動作
するため中型または小型コンピューターの分野で広く使
用されている。SRAMセルは、通常２つの伝送トランジス
タと、２つの駆動トランジスタと、２つの負荷素子とよ
りなるフリップフロップ回路で構成される。記憶情報
は、フリップフロップの入出力端子間の電圧差、即ちセ
ルのノードに蓄積された電荷による電圧で保持される。
この電荷は電源（Vcc）から負荷素子を通して常に補充
されているため、SRAMでは、DRAMのようなリフラッシュ
機能は不要である。
【０００３】SRAMセルの構成には、負荷素子として空乏
形NMOSトランジスタを使用する場合もあるが、このタイ
プのSRAMセルは消費電力が非常に大きいため現在はほと
んど使用されていない。その代りに、消費電力が低く製
作が簡便な高抵抗のポリシリコンを使用する場合が多
い。しかし、メモリ容量がさらに増加され、要求される
抵抗値が徐々に高くなることにより、低い動作電圧を確
保するためバルク形NMOSトランジスタをメモリセルの負
荷素子として使用するフルCMOSタイプのSRAMセルが広く
使用されている。フルCMOSタイプのSRAMセルは、待機時
（stand−by）の電力消耗が極端に低く、α粒子に対す
る耐性に優れるという利点を有している。
形NMOSトランジスタを使用する場合もあるが、このタイ
プのSRAMセルは消費電力が非常に大きいため現在はほと
んど使用されていない。その代りに、消費電力が低く製
作が簡便な高抵抗のポリシリコンを使用する場合が多
い。しかし、メモリ容量がさらに増加され、要求される
抵抗値が徐々に高くなることにより、低い動作電圧を確
保するためバルク形NMOSトランジスタをメモリセルの負
荷素子として使用するフルCMOSタイプのSRAMセルが広く
使用されている。フルCMOSタイプのSRAMセルは、待機時
（stand−by）の電力消耗が極端に低く、α粒子に対す
る耐性に優れるという利点を有している。
【０００４】図１は、負荷素子としてPMOSトランジスタ
を使用したSRAM素子の一般的な回路図である。
を使用したSRAM素子の一般的な回路図である。
【０００５】図１において、１つのSRAMセルは、電源端
子Vccと接地端子Vssとの間に並列に連結された１対のイ
ンバータと、各インバータの出力端にそのソース領域
（またはドレイン領域）が各々接続された第１伝送トラ
ンジスタＴ１及び第２伝送トランジスタＴ２とで構成さ
れる。
子Vccと接地端子Vssとの間に並列に連結された１対のイ
ンバータと、各インバータの出力端にそのソース領域
（またはドレイン領域）が各々接続された第１伝送トラ
ンジスタＴ１及び第２伝送トランジスタＴ２とで構成さ
れる。
【０００６】ここで、第１伝送トランジスタＴ１のドレ
イン領域（またはソース領域）及び第２伝送トランジス
タＴ２のドレイン領域（またはソース領域）は、各々第
１ビットラインBL及び第２ビットライン／BLと連結され
る。
イン領域（またはソース領域）及び第２伝送トランジス
タＴ２のドレイン領域（またはソース領域）は、各々第
１ビットラインBL及び第２ビットライン／BLと連結され
る。
【０００７】そして、１対のインバータのうち第１イン
バータは、PMOSトランジスタよりなる第１負荷トランジ
スタＴ５及びNMOSトランジスタよりなる第１駆動トラン
ジスタT３で構成され、第２インバータはPMOSトランジ
スタよりなる第２負荷トランジスタＴ６及びNMOSトラン
ジスタよりなる第２駆動トランジスタＴ４で構成され
る。
バータは、PMOSトランジスタよりなる第１負荷トランジ
スタＴ５及びNMOSトランジスタよりなる第１駆動トラン
ジスタT３で構成され、第２インバータはPMOSトランジ
スタよりなる第２負荷トランジスタＴ６及びNMOSトラン
ジスタよりなる第２駆動トランジスタＴ４で構成され
る。
【０００８】また、第１及び第２伝送トランジスタＴ
１、Ｔ２は、夫々NMOSトランジスタよりなり、これら第
１及び第２伝送トランジスタのゲート電極は、各々第１
及び第２ワードラインWL1、WL2に連結される。
１、Ｔ２は、夫々NMOSトランジスタよりなり、これら第
１及び第２伝送トランジスタのゲート電極は、各々第１
及び第２ワードラインWL1、WL2に連結される。
【０００９】また、第１及び第２インバータは、１つの
ラッチ回路を構成するために、第１インバータの入力端
が第２インバータの出力端と連結され、第２インバータ
の入力端が第１インバータの出力端と連結される。
ラッチ回路を構成するために、第１インバータの入力端
が第２インバータの出力端と連結され、第２インバータ
の入力端が第１インバータの出力端と連結される。
【００１０】フルCMOS形タイプのSRAMセルにおいては、
６つのトランジスタ、即ち１対の駆動トランジスタ、１
対の伝送トランジスタ及び１対の負荷トランジスタ等が
全て平面上に配置されるために集積度が著しく劣る。こ
れは、SRAMセルが優秀な動作特性を有するに拘らず、高
集積回路（VLSI）において広く採用されない原因の１つ
である。
６つのトランジスタ、即ち１対の駆動トランジスタ、１
対の伝送トランジスタ及び１対の負荷トランジスタ等が
全て平面上に配置されるために集積度が著しく劣る。こ
れは、SRAMセルが優秀な動作特性を有するに拘らず、高
集積回路（VLSI）において広く採用されない原因の１つ
である。
【００１１】バルク形PMOSトランジスタをメモリセルの
負荷素子として使用する場合は、メモリセル内にNMOSの
駆動トランジスタ及び伝送トランジスタを形成するため
のＰウェルと、負荷素子のPMOSを形成するためのＮウェ
ルが同時に存在することになる。よって、メモリセルを
構成するＰウェル及びＮウェルに夫々特定のバイアス電
圧を印加する必要がある。即ち、Ｐウェルには接地電圧
を、ＮウェルにはVccレベルのバイアス電圧を印加する
とセルが正常に動作することになる。
負荷素子として使用する場合は、メモリセル内にNMOSの
駆動トランジスタ及び伝送トランジスタを形成するため
のＰウェルと、負荷素子のPMOSを形成するためのＮウェ
ルが同時に存在することになる。よって、メモリセルを
構成するＰウェル及びＮウェルに夫々特定のバイアス電
圧を印加する必要がある。即ち、Ｐウェルには接地電圧
を、ＮウェルにはVccレベルのバイアス電圧を印加する
とセルが正常に動作することになる。
【００１２】このため、従来は、一定の密度のセルアレ
イを構成した後に、特定の位置にＰウェル及びＮウェル
にバイアス電圧を印加するための領域を形成する必要が
ある。従って、全体のチップサイズは、セルのウェルバ
イアスのため別途に設けた領域分だけ大きくなるという
短所がある。
イを構成した後に、特定の位置にＰウェル及びＮウェル
にバイアス電圧を印加するための領域を形成する必要が
ある。従って、全体のチップサイズは、セルのウェルバ
イアスのため別途に設けた領域分だけ大きくなるという
短所がある。
【００１３】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、高集積化を実現し得る
スタティックランダムアクセスメモリ装置を提供するこ
とを目的とする。
点に鑑みてなされたものであり、高集積化を実現し得る
スタティックランダムアクセスメモリ装置を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するため
の本発明によるスタティックランダムアクセスメモリ装
置は、単位メモリセルがマトリックス形に配列されたセ
ルアレイ領域を具備したスタティックランダムアクセス
メモリ装置において、前記単位メモリセルは、第１NMOS
駆動トランジスタ及び第１NMOS伝送トランジスタよりな
る第１NMOSインバータと、第２NMOS駆動トランジスタ及
び第２NMOS伝送トランジスタよりなる第２NMOSインバー
タと、前記第１NMOS駆動トランジスタ及び第１PMOS負荷
素子よりなる第１CMOSインバータと、前記第２NMOS駆動
トランジスタ及び第２PMOS負荷素子よりなる第２CMOSイ
ンバータとを具備し、前記第１及び第２NMOSインバータ
と前記第１及び第２CMOSインバータが各々フリップフロ
ップ形に連結され、半導体基板に形成された前記メモリ
セルアレイ領域に特定のバイアス電圧を印加するための
ピックアップ領域が前記メモリセルアレイ領域内に含ま
れていることを特徴とする。
の本発明によるスタティックランダムアクセスメモリ装
置は、単位メモリセルがマトリックス形に配列されたセ
ルアレイ領域を具備したスタティックランダムアクセス
メモリ装置において、前記単位メモリセルは、第１NMOS
駆動トランジスタ及び第１NMOS伝送トランジスタよりな
る第１NMOSインバータと、第２NMOS駆動トランジスタ及
び第２NMOS伝送トランジスタよりなる第２NMOSインバー
タと、前記第１NMOS駆動トランジスタ及び第１PMOS負荷
素子よりなる第１CMOSインバータと、前記第２NMOS駆動
トランジスタ及び第２PMOS負荷素子よりなる第２CMOSイ
ンバータとを具備し、前記第１及び第２NMOSインバータ
と前記第１及び第２CMOSインバータが各々フリップフロ
ップ形に連結され、半導体基板に形成された前記メモリ
セルアレイ領域に特定のバイアス電圧を印加するための
ピックアップ領域が前記メモリセルアレイ領域内に含ま
れていることを特徴とする。
【００１５】前記メモリセルアレイ領域内にはNMOSトラ
ンジスタを形成するためのＰウェルが形成されており、
前記Ｐウェルに接地電圧を印加するためのＰウェルピッ
クアップ領域は前記Ｐウェル内に形成されていることが
望ましい。また、前記メモリセルアレイ領域内にはPMOS
トランジスタを形成するためのＮウェルが形成されてお
り、前記Ｎウェルに電源電圧を印加するためのＮウェル
ピックアップ領域は前記Ｎウェル内に形成されているこ
とが望ましい。また、前記メモリセルアレイ領域内には
Ｐウェル及びＮウェルが相互隣接するように形成されて
おり、前記Ｐウェルピックアップ領域及びＮウェルピッ
クアップ領域は前記Ｐウェル及びＮウェル内に各々形成
されていることが望ましい。前記第１及び第２駆動トラ
ンジスタのソースと前記Ｐウェルピックアップ領域を連
結するように形成された第１導電層を具備することが望
ましい。前記Ｎウェルピックアップ領域は、前記PMOSト
ランジスタのソースと隣接するように形成されているよ
うに形成されており、前記Ｎウェルピックアップ領域と
前記PMOSトランジスタのソースを同時に露出させるコン
タクトホールを具備し、前記コンタクトホールを通して
前記Ｎウェルピックアップ領域と前記PMOSトランジスタ
のソースと同時に接触する第２導電層を具備することが
望ましく、前記第１及び第２導電層は同一層の導電層よ
りなることが望ましい。前記第１CMOSインバータの出力
ノードと第２CMOSインバータの入力ノード及び前記第２
CMOSインバータの出力ノードと第１CMOSインバータの入
力ノードとが１つのコンタクトホールとして連結され
る。また、前記第１CMOSインバータの出力ノードと第２
CMOSインバータの入力ノードとが１つのコンタクトホー
ルとして連結され、前記第２CMOSインバータの出力ノー
ドと第１CMOSインバータの入力ノードとが１つのコンタ
クトホールとして各々連結され、第１及び第２CMOSイン
バータの出力端を形成するための駆動トランジスタのド
レインとPMOS負荷トランジスタのドレインが１つのコン
タクトホールを介して連結されることが望ましい。そし
て、前記駆動トランジスタのドレインとPMOS負荷トラン
ジスタのドレインとを連結するコンタクトホールを介し
て相互フリップフロップ形に連結された先方のCMOSイン
バータのゲートが同時に連結される。
ンジスタを形成するためのＰウェルが形成されており、
前記Ｐウェルに接地電圧を印加するためのＰウェルピッ
クアップ領域は前記Ｐウェル内に形成されていることが
望ましい。また、前記メモリセルアレイ領域内にはPMOS
トランジスタを形成するためのＮウェルが形成されてお
り、前記Ｎウェルに電源電圧を印加するためのＮウェル
ピックアップ領域は前記Ｎウェル内に形成されているこ
とが望ましい。また、前記メモリセルアレイ領域内には
Ｐウェル及びＮウェルが相互隣接するように形成されて
おり、前記Ｐウェルピックアップ領域及びＮウェルピッ
クアップ領域は前記Ｐウェル及びＮウェル内に各々形成
されていることが望ましい。前記第１及び第２駆動トラ
ンジスタのソースと前記Ｐウェルピックアップ領域を連
結するように形成された第１導電層を具備することが望
ましい。前記Ｎウェルピックアップ領域は、前記PMOSト
ランジスタのソースと隣接するように形成されているよ
うに形成されており、前記Ｎウェルピックアップ領域と
前記PMOSトランジスタのソースを同時に露出させるコン
タクトホールを具備し、前記コンタクトホールを通して
前記Ｎウェルピックアップ領域と前記PMOSトランジスタ
のソースと同時に接触する第２導電層を具備することが
望ましく、前記第１及び第２導電層は同一層の導電層よ
りなることが望ましい。前記第１CMOSインバータの出力
ノードと第２CMOSインバータの入力ノード及び前記第２
CMOSインバータの出力ノードと第１CMOSインバータの入
力ノードとが１つのコンタクトホールとして連結され
る。また、前記第１CMOSインバータの出力ノードと第２
CMOSインバータの入力ノードとが１つのコンタクトホー
ルとして連結され、前記第２CMOSインバータの出力ノー
ドと第１CMOSインバータの入力ノードとが１つのコンタ
クトホールとして各々連結され、第１及び第２CMOSイン
バータの出力端を形成するための駆動トランジスタのド
レインとPMOS負荷トランジスタのドレインが１つのコン
タクトホールを介して連結されることが望ましい。そし
て、前記駆動トランジスタのドレインとPMOS負荷トラン
ジスタのドレインとを連結するコンタクトホールを介し
て相互フリップフロップ形に連結された先方のCMOSイン
バータのゲートが同時に連結される。
【００１６】前記目的を達成するため本発明による他の
スタティックランダムアクセスメモリ装置は、Ｙ軸方向
に隣接したセルはＸ軸に対して線対称であり、Ｘ軸方向
に隣接したセルはＹ軸に対して線対称となるように複数
の単位セルがマトリックス形で配列されたセルアレイ領
域を有するスタティックランダムアクセスメモリ装置に
おいて、前記１つの単位セルは、四角形の領域内に、所
定間隔に離れた２つのＰウェル及び前記２つのＰウェル
の間に配置された１つのNウェルと、前記Ｐウェルに各
々位置し、前記四角形の四隅中、相面する１対の角部に
各々配置された１対のＰウェルピックアップ領域と、前
記Ｐウェル内に各々位置し、前記それぞれのＰウェルピ
ックアップ領域から一定距離を保ちながら前記四角形の
中心に対して点対称となるように配置された第１及び第
２活性領域と、前記第１活性領域及び第２活性領域の間
に形成されたＮウェルに各々配置され、Ｙ軸方向と平行
したバー形のパターンを有しながら前記それぞれのバー
形のパターンの一端が前記Ｎウェルの縁部まで延長され
前記四角形の中心に対して相互点対称である第３及び第
４活性領域と、前記第３活性領域の両端部のうち前記Ｎ
ウェルの縁部まで延長された一端部及び前記第４活性領
域の両端部のうち前記Ｎウェルの縁部まで延長された一
端部が各々接するように配置された第１及び第２Ｎウェ
ルピックアップ領域と、前記第１活性領域及びこれと隣
接した第３活性領域を横切しながら、前記第２活性領域
と接するように配置された第１ゲート電極と、前記第２
活性領域及びこれと隣接した第４活性領域を横切しなが
ら、前記第１活性領域と接するように配置された第２ゲ
ート電極と、前記第１活性領域及び第２活性領域を横切
しながらＹ軸方向に配置された第１ワードライン及び第
２ワードラインと、前記第１及び第２ゲート電極と前記
第１及び第２活性領域とを各々電気的に連結させるため
の第１コンタクトと、前記第１及び第２ゲート電極と前
記第３及び第４活性領域とを各々電気的に連結させるた
めの第２コンタクトと、前記第１Ｎウェルピックアップ
領域とこれと隣接した第３活性領域とを露出させる第１
電源コンタクト及び前記第２Ｎウェルピックアップ領域
とこれと隣接した第４活性領域とを露出させる第２電源
コンタクトと、前記第１及び第２電源コンタクトを覆い
ながらＹ軸方向に配置された電源ラインと、前記第１ゲ
ート電極と接しながら前記第１Ｎウェルピックアップ領
域の縁部に位置した第１活性領域及びこれと隣接したＰ
ウェルピックアップ領域を露出させる第１接地コンタク
トと、前記第２ゲート電極と接しながら前記第２Ｎウェ
ルピックアップ領域の縁部に位置した第２活性領域及び
これと隣接したＰウェルピックアップ領域を露出させる
第２接地コンタクトと、前記第１接地コンタクトを覆い
ながらＹ軸方向に配置された第１接地ラインと、前記第
２接地コンタクトを覆いながらＹ軸方向に配置された第
２接地ラインと、前記第１ワードラインと接しながら前
記第１Ｐウェル領域の縁部に位置した第１活性領域を露
出させる第１ビットラインコンタクトと、前記第１ビッ
トラインコンタクトを覆いながらＸ軸方向に配置された
第１ビットラインと、前記第２ワードラインと接しなが
ら前記第２Ｐウェル領域の縁部に位置した第２活性領域
を露出させる第２ビットラインコンタクトと、前記第２
ビットラインコンタクトを覆いながらＸ軸方向に配置さ
れた第２ビットラインとを含むことを特徴とする。
スタティックランダムアクセスメモリ装置は、Ｙ軸方向
に隣接したセルはＸ軸に対して線対称であり、Ｘ軸方向
に隣接したセルはＹ軸に対して線対称となるように複数
の単位セルがマトリックス形で配列されたセルアレイ領
域を有するスタティックランダムアクセスメモリ装置に
おいて、前記１つの単位セルは、四角形の領域内に、所
定間隔に離れた２つのＰウェル及び前記２つのＰウェル
の間に配置された１つのNウェルと、前記Ｐウェルに各
々位置し、前記四角形の四隅中、相面する１対の角部に
各々配置された１対のＰウェルピックアップ領域と、前
記Ｐウェル内に各々位置し、前記それぞれのＰウェルピ
ックアップ領域から一定距離を保ちながら前記四角形の
中心に対して点対称となるように配置された第１及び第
２活性領域と、前記第１活性領域及び第２活性領域の間
に形成されたＮウェルに各々配置され、Ｙ軸方向と平行
したバー形のパターンを有しながら前記それぞれのバー
形のパターンの一端が前記Ｎウェルの縁部まで延長され
前記四角形の中心に対して相互点対称である第３及び第
４活性領域と、前記第３活性領域の両端部のうち前記Ｎ
ウェルの縁部まで延長された一端部及び前記第４活性領
域の両端部のうち前記Ｎウェルの縁部まで延長された一
端部が各々接するように配置された第１及び第２Ｎウェ
ルピックアップ領域と、前記第１活性領域及びこれと隣
接した第３活性領域を横切しながら、前記第２活性領域
と接するように配置された第１ゲート電極と、前記第２
活性領域及びこれと隣接した第４活性領域を横切しなが
ら、前記第１活性領域と接するように配置された第２ゲ
ート電極と、前記第１活性領域及び第２活性領域を横切
しながらＹ軸方向に配置された第１ワードライン及び第
２ワードラインと、前記第１及び第２ゲート電極と前記
第１及び第２活性領域とを各々電気的に連結させるため
の第１コンタクトと、前記第１及び第２ゲート電極と前
記第３及び第４活性領域とを各々電気的に連結させるた
めの第２コンタクトと、前記第１Ｎウェルピックアップ
領域とこれと隣接した第３活性領域とを露出させる第１
電源コンタクト及び前記第２Ｎウェルピックアップ領域
とこれと隣接した第４活性領域とを露出させる第２電源
コンタクトと、前記第１及び第２電源コンタクトを覆い
ながらＹ軸方向に配置された電源ラインと、前記第１ゲ
ート電極と接しながら前記第１Ｎウェルピックアップ領
域の縁部に位置した第１活性領域及びこれと隣接したＰ
ウェルピックアップ領域を露出させる第１接地コンタク
トと、前記第２ゲート電極と接しながら前記第２Ｎウェ
ルピックアップ領域の縁部に位置した第２活性領域及び
これと隣接したＰウェルピックアップ領域を露出させる
第２接地コンタクトと、前記第１接地コンタクトを覆い
ながらＹ軸方向に配置された第１接地ラインと、前記第
２接地コンタクトを覆いながらＹ軸方向に配置された第
２接地ラインと、前記第１ワードラインと接しながら前
記第１Ｐウェル領域の縁部に位置した第１活性領域を露
出させる第１ビットラインコンタクトと、前記第１ビッ
トラインコンタクトを覆いながらＸ軸方向に配置された
第１ビットラインと、前記第２ワードラインと接しなが
ら前記第２Ｐウェル領域の縁部に位置した第２活性領域
を露出させる第２ビットラインコンタクトと、前記第２
ビットラインコンタクトを覆いながらＸ軸方向に配置さ
れた第２ビットラインとを含むことを特徴とする。
【００１７】前記第１電源コンタクトは前記第１Ｎウェ
ルピックアップ領域と前記第３活性領域を同時に露出さ
せ、前記第２電源コンタクトは前記第２Ｎウェルピック
アップ領域と前記第４活性領域を同時に露出させる。
ルピックアップ領域と前記第３活性領域を同時に露出さ
せ、前記第２電源コンタクトは前記第２Ｎウェルピック
アップ領域と前記第４活性領域を同時に露出させる。
【００１８】前記目的を達成するため本発明によるさら
に他のスタティックランダムアクセスメモリ装置は、半
導体基板の非活性領域に形成された素子分離膜と、前記
半導体基板の活性領域に交代に形成されたＮウェル及び
Ｐウェルと、前記Ｎウェル及びＰウェルに各々形成され
たＮウェルフリップフロップピックアップ領域及びＰウ
ェルピックアップ領域と、前記半導体基板上に形成され
た第１乃至第４ゲート電極と分離された第５及び第６ゲ
ート電極と、前記Ｎウェル内に形成された第１及び第２
ソース／ドレインと、前記Ｐウェル内に形成された第３
乃至第６ソース／ドレインと、前記第１及び第２ソース
／ドレインと接続された電源ラインと、前記第３及び第
４ソース／ドレインと接続された接地ラインと、前記第
５及び第６ソース／ドレインと接続された第１及び第２
ビットラインとを具備することを特徴とする。
に他のスタティックランダムアクセスメモリ装置は、半
導体基板の非活性領域に形成された素子分離膜と、前記
半導体基板の活性領域に交代に形成されたＮウェル及び
Ｐウェルと、前記Ｎウェル及びＰウェルに各々形成され
たＮウェルフリップフロップピックアップ領域及びＰウ
ェルピックアップ領域と、前記半導体基板上に形成され
た第１乃至第４ゲート電極と分離された第５及び第６ゲ
ート電極と、前記Ｎウェル内に形成された第１及び第２
ソース／ドレインと、前記Ｐウェル内に形成された第３
乃至第６ソース／ドレインと、前記第１及び第２ソース
／ドレインと接続された電源ラインと、前記第３及び第
４ソース／ドレインと接続された接地ラインと、前記第
５及び第６ソース／ドレインと接続された第１及び第２
ビットラインとを具備することを特徴とする。
【００１９】前記素子分離膜は前記半導体基板に形成さ
れたトレンチに埋込まれた酸化膜よりなることが望まし
い。
れたトレンチに埋込まれた酸化膜よりなることが望まし
い。
【００２０】そして、前記Ｎウェルピックアップ領域は
前記第１及び第２ソース／ドレインと隣接して形成さ
れ、前記第１及び第３ゲート電極は１つの導電層よりな
り、前記第２及び第４ゲート電極は１つの導電層よりな
ることが望ましい。
前記第１及び第２ソース／ドレインと隣接して形成さ
れ、前記第１及び第３ゲート電極は１つの導電層よりな
り、前記第２及び第４ゲート電極は１つの導電層よりな
ることが望ましい。
【００２１】前記第１及び第３ゲート電極は第１及び第
２PMOS負荷トランジスタのゲート電極であり、前記第２
及び第４ゲート電極は第１及び第２駆動トランジスタの
ゲート電極であり、前記第５及び第６ゲート電極は第１
及び第２伝送トランジスタのゲート電極であることが望
ましい。特に、前記第５及び第６ゲート電極は前記第１
乃至第４ゲート電極と直交する。
２PMOS負荷トランジスタのゲート電極であり、前記第２
及び第４ゲート電極は第１及び第２駆動トランジスタの
ゲート電極であり、前記第５及び第６ゲート電極は第１
及び第２伝送トランジスタのゲート電極であることが望
ましい。特に、前記第５及び第６ゲート電極は前記第１
乃至第４ゲート電極と直交する。
【００２２】そして、前記電源ライン及び接地ラインの
下部に、前記第５及び第６ゲート電極が形成された結果
物を覆う第２層間絶縁膜と、前記第１ゲート電極と第５
ソース／ドレイン、前記第２ゲート電極と第６ソース／
ドレインを各々同時に露出させるコンタクトホールを覆
う２つの第１プラグと、前記第１プラグが形成された結
果物を覆う第３層間絶縁膜と、前記第３層間絶縁膜を貫
通し、前記第１及び第２ソース／ドレインと前記Ｎウェ
ルピックアップ領域を同時に露出させるコンタクトホー
ルを覆う２つの第２プラグと、前記第３層間絶縁膜を貫
通し、前記第３及び第４ソース／ドレインを各々露出さ
せるコンタクトホールを覆う２つの第３プラグと、前記
第３層間絶縁膜を貫通し前記Ｐウェルピックアップ領域
を露出させるコンタクトホールを覆う第４プラグと、前
記第３層間絶縁膜を貫通し、前記第５及び第６ソース／
ドレインを各々露出させるコンタクトホールを覆う２つ
の第５プラグとをさらに具備することが望ましい。
下部に、前記第５及び第６ゲート電極が形成された結果
物を覆う第２層間絶縁膜と、前記第１ゲート電極と第５
ソース／ドレイン、前記第２ゲート電極と第６ソース／
ドレインを各々同時に露出させるコンタクトホールを覆
う２つの第１プラグと、前記第１プラグが形成された結
果物を覆う第３層間絶縁膜と、前記第３層間絶縁膜を貫
通し、前記第１及び第２ソース／ドレインと前記Ｎウェ
ルピックアップ領域を同時に露出させるコンタクトホー
ルを覆う２つの第２プラグと、前記第３層間絶縁膜を貫
通し、前記第３及び第４ソース／ドレインを各々露出さ
せるコンタクトホールを覆う２つの第３プラグと、前記
第３層間絶縁膜を貫通し前記Ｐウェルピックアップ領域
を露出させるコンタクトホールを覆う第４プラグと、前
記第３層間絶縁膜を貫通し、前記第５及び第６ソース／
ドレインを各々露出させるコンタクトホールを覆う２つ
の第５プラグとをさらに具備することが望ましい。
【００２３】前記第１及び第２ビットラインは前記２つ
の第５プラグと各々接続された第１及び第２パッドを通
して前記第５及び第６ソース／ドレインと各々接続さ
れ、前記接地ラインは前記第３及び第４プラグと同時に
接続されたことが望ましい。
の第５プラグと各々接続された第１及び第２パッドを通
して前記第５及び第６ソース／ドレインと各々接続さ
れ、前記接地ラインは前記第３及び第４プラグと同時に
接続されたことが望ましい。
【００２４】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好適な実施の形態に係るSRAMセル及びその製造方法を
さらに詳しく説明する。
の好適な実施の形態に係るSRAMセル及びその製造方法を
さらに詳しく説明する。
【００２５】図２Ａ乃至図２Ｈは本発明によるSRAMセル
を詳しく説明するためのレイアウト図であって、１つの
ブロックを成す４つのメモリセルが示されている。
を詳しく説明するためのレイアウト図であって、１つの
ブロックを成す４つのメモリセルが示されている。
【００２６】部材符号ＡはPMOSトランジスタが形成され
るＮウェルを示し、ＢはNMOSトランジスタが形成される
Ｐウェルを示す。１つの単位メモリセルは相互に分離さ
れている２つのＰウェルＢと、該２つのＰウェルＢの間
に配置された１つのＮウェルＡよりなる。
るＮウェルを示し、ＢはNMOSトランジスタが形成される
Ｐウェルを示す。１つの単位メモリセルは相互に分離さ
れている２つのＰウェルＢと、該２つのＰウェルＢの間
に配置された１つのＮウェルＡよりなる。
【００２７】図２Ａは、活性領域を形成するためのマス
クパターンを示すレイアウト図である。
クパターンを示すレイアウト図である。
【００２８】第１活性領域を形成するためのマスクパタ
ーン１１０、１１２は、４つの単位メモリセルが接する
領域と、該４つの単位メモリセルよりなるブロックの角
部に配置されている。部材番号１１０は、第１駆動トラ
ンジスタ（図１のＴ３）及び第１伝送トランジスタ（図
１のＴ１）の活性領域を形成するためのマスクパターン
である。部材番号１１２は、第２駆動トランジスタ（図
１のＴ４）及び第２伝送トランジスタ（図１のＴ２）の
活性領域を形成するためのマスクパターンである。
ーン１１０、１１２は、４つの単位メモリセルが接する
領域と、該４つの単位メモリセルよりなるブロックの角
部に配置されている。部材番号１１０は、第１駆動トラ
ンジスタ（図１のＴ３）及び第１伝送トランジスタ（図
１のＴ１）の活性領域を形成するためのマスクパターン
である。部材番号１１２は、第２駆動トランジスタ（図
１のＴ４）及び第２伝送トランジスタ（図１のＴ２）の
活性領域を形成するためのマスクパターンである。
【００２９】第２活性領域を形成するためのマスクパタ
ーン１１４、１１６は、２つの単位メモリセルが接する
領域に交互に反復されるように配置されている。部材番
号１１４は、第１PMOS負荷トランジスタ（図１のＴ５）
の活性領域を形成するためのマスクパターンである。部
材番号１１６は、第２PMOS負荷トランジスタ（図１のＴ
６）の活性領域を形成するためのマスクパターンであ
る。
ーン１１４、１１６は、２つの単位メモリセルが接する
領域に交互に反復されるように配置されている。部材番
号１１４は、第１PMOS負荷トランジスタ（図１のＴ５）
の活性領域を形成するためのマスクパターンである。部
材番号１１６は、第２PMOS負荷トランジスタ（図１のＴ
６）の活性領域を形成するためのマスクパターンであ
る。
【００３０】第３活性領域を形成するためのマスクパタ
ーン１１８は、ＰウェルＢに第１活性領域を形成するた
めのマスクパターン１１０、１１２に取囲まれるように
配置されており、ＰウェルＢにバイアス電圧を印加する
ためのＰウェルピックアップ領域を形成するためのもの
である。Ｐウェルピックアップ領域１１８は、４つの隣
接するメモリセルにより共有されるように配置されてい
る。
ーン１１８は、ＰウェルＢに第１活性領域を形成するた
めのマスクパターン１１０、１１２に取囲まれるように
配置されており、ＰウェルＢにバイアス電圧を印加する
ためのＰウェルピックアップ領域を形成するためのもの
である。Ｐウェルピックアップ領域１１８は、４つの隣
接するメモリセルにより共有されるように配置されてい
る。
【００３１】第４活性領域を形成するためのマスクパタ
ーン１１９は、ＮウェルＡに第２活性領域を形成するた
めのマスクパターン１１４、１１６に接触するように配
置されており、ＮウェルＡにバイアス電圧を印加するた
めのＮウェルピックアップ領域を形成するためのもので
ある。
ーン１１９は、ＮウェルＡに第２活性領域を形成するた
めのマスクパターン１１４、１１６に接触するように配
置されており、ＮウェルＡにバイアス電圧を印加するた
めのＮウェルピックアップ領域を形成するためのもので
ある。
【００３２】図２Ｂは、第１及び第２駆動トランジス
タ、第１及び第２伝送トランジスタ及び第１及び第２PM
OS負荷トランジスタのゲートを各々形成するためのマス
クパターンを示すレイアウト図である。
タ、第１及び第２伝送トランジスタ及び第１及び第２PM
OS負荷トランジスタのゲートを各々形成するためのマス
クパターンを示すレイアウト図である。
【００３３】マスクパターン１２０は、活性領域１１０
と１１４とを横切るように配置され、マスクパターン１
２２は、活性領域１１２と１１６とを横切るように配置
されている。部材番号１２０は、第１駆動トランジスタ
（図１のＴ３）のゲート及び第１PMOS負荷トランジスタ
（図１のＴ５）のゲートを形成するためのマスクパター
ンであり、１２２は、第２駆動トランジスタ（図１のＴ
４）のゲート及び第２PMOS負荷トランジスタ（図１のＴ
６）のゲートを形成するためのマスクパターンである。
と１１４とを横切るように配置され、マスクパターン１
２２は、活性領域１１２と１１６とを横切るように配置
されている。部材番号１２０は、第１駆動トランジスタ
（図１のＴ３）のゲート及び第１PMOS負荷トランジスタ
（図１のＴ５）のゲートを形成するためのマスクパター
ンであり、１２２は、第２駆動トランジスタ（図１のＴ
４）のゲート及び第２PMOS負荷トランジスタ（図１のＴ
６）のゲートを形成するためのマスクパターンである。
【００３４】第１及び第２伝送トランジスタのゲートを
形成するためのマスクパターン１３０、１３２は、活性
領域１１０及び１１２を各々横切るように配置されてい
る。部材番号１３０は、第１ワードラインの役割をする
第１伝送トランジスタ（図１のＴ１）のゲートを形成す
るためのマスクパターンである。部材番号１３２は、第
２ワードラインの役割をする第２伝送トランジスタ（図
１のＴ２）のゲートを形成するためのマスクパターンで
ある。
形成するためのマスクパターン１３０、１３２は、活性
領域１１０及び１１２を各々横切るように配置されてい
る。部材番号１３０は、第１ワードラインの役割をする
第１伝送トランジスタ（図１のＴ１）のゲートを形成す
るためのマスクパターンである。部材番号１３２は、第
２ワードラインの役割をする第２伝送トランジスタ（図
１のＴ２）のゲートを形成するためのマスクパターンで
ある。
【００３５】駆動トランジスタのゲートと負荷トランジ
スタのゲートは各々同一の導電層に形成されるように配
置されている。そして、駆動トランジスタのゲートと伝
送トランジスタのゲートは各々異なる導電層に形成され
ると共に相互に直交するように配置されている。
スタのゲートは各々同一の導電層に形成されるように配
置されている。そして、駆動トランジスタのゲートと伝
送トランジスタのゲートは各々異なる導電層に形成され
ると共に相互に直交するように配置されている。
【００３６】図２Ａ及び図２Ｂに示すように、マスクパ
ターン１１０とマスクパターン１２０とが重なった部分
は、第１駆動トランジスタ（図１のＴ３）のゲートとな
る部分であり、その上側はソース、下側はドレインが形
成される部分である。
ターン１１０とマスクパターン１２０とが重なった部分
は、第１駆動トランジスタ（図１のＴ３）のゲートとな
る部分であり、その上側はソース、下側はドレインが形
成される部分である。
【００３７】マスクパターン１１０とマスクパターン１
３０とが重なった部分は、第１伝送トランジスタ（図１
のＴ１）のゲートとなる部分であり、その左側はソース
（またはドレイン）、右側はドレイン（またはソース）
が形成される部分である。
３０とが重なった部分は、第１伝送トランジスタ（図１
のＴ１）のゲートとなる部分であり、その左側はソース
（またはドレイン）、右側はドレイン（またはソース）
が形成される部分である。
【００３８】マスクパターン１１２とマスクパターン１
２２とが重なった部分は、第２駆動トランジスタ（図１
のＴ４）のゲートとなる部分であり、その上側はドレイ
ン、下側はソースが形成される部分である。
２２とが重なった部分は、第２駆動トランジスタ（図１
のＴ４）のゲートとなる部分であり、その上側はドレイ
ン、下側はソースが形成される部分である。
【００３９】マスクパターン１１２とマスクパターン１
３２とが重なった部分は、第２伝送トランジスタ（図１
のＴ２）のゲートとなる部分であり、その左側はソース
（またはドレイン）、その右側はドレイン（またはソー
ス）が形成される部分である。
３２とが重なった部分は、第２伝送トランジスタ（図１
のＴ２）のゲートとなる部分であり、その左側はソース
（またはドレイン）、その右側はドレイン（またはソー
ス）が形成される部分である。
【００４０】マスクパターン１１４とマスクパターン１
２０とが重なった部分は、第１PMOS負荷トランジスタ
（図１のＴ５）のゲートとなる部分であり、その上側は
ソース、その下側はドレインが形成される部分である。
２０とが重なった部分は、第１PMOS負荷トランジスタ
（図１のＴ５）のゲートとなる部分であり、その上側は
ソース、その下側はドレインが形成される部分である。
【００４１】マスクパターン１１６とマスクパターン１
２２とが重なった部分は、第２PMOS負荷トランジスタ
（図１のＴ６）のゲートとなる部分であり、その上側は
ドレイン、その下側はソースが形成される部分である。
２２とが重なった部分は、第２PMOS負荷トランジスタ
（図１のＴ６）のゲートとなる部分であり、その上側は
ドレイン、その下側はソースが形成される部分である。
【００４２】第１伝送トランジスタのソース（またはド
レイン）と第１駆動トランジスタのドレインは同一の活
性領域１１０に形成されて連結され、第２伝送トランジ
スタのソース（またはドレイン）と第２駆動トランジス
タのドレインは同一の活性領域１１２に形成されて相互
に連結される。
レイン）と第１駆動トランジスタのドレインは同一の活
性領域１１０に形成されて連結され、第２伝送トランジ
スタのソース（またはドレイン）と第２駆動トランジス
タのドレインは同一の活性領域１１２に形成されて相互
に連結される。
【００４３】図２Ｃは、駆動トランジスタ、伝送トラン
ジスタ及び負荷トランジスタのソース／及びドレイン
と、Ｎウェルピックアップ領域及びＰウェルピックアッ
プ領域を形成するためのマスクパターン等を示すレイア
ウト図である。
ジスタ及び負荷トランジスタのソース／及びドレイン
と、Ｎウェルピックアップ領域及びＰウェルピックアッ
プ領域を形成するためのマスクパターン等を示すレイア
ウト図である。
【００４４】部材番号１４０は、PMOS負荷トランジスタ
のソース／及びドレインを形成するためのマスクパター
ンである。部材番号１４２は、Ｐウェル（Ｂ）に所定の
バイアス電圧、即ち０Ｖを印加するためのＰウェルピッ
クアップ領域を形成するためのマスクパターンである。
部材番号１４０及び１４２以外の領域は、駆動トランジ
スタ及び伝送トランジスタのソース／ドレイン、そして
Ｎウェルピックアップ領域を形成するためＮ形の不純物
が高濃度Ｎ＋で注入される領域である。
のソース／及びドレインを形成するためのマスクパター
ンである。部材番号１４２は、Ｐウェル（Ｂ）に所定の
バイアス電圧、即ち０Ｖを印加するためのＰウェルピッ
クアップ領域を形成するためのマスクパターンである。
部材番号１４０及び１４２以外の領域は、駆動トランジ
スタ及び伝送トランジスタのソース／ドレイン、そして
Ｎウェルピックアップ領域を形成するためＮ形の不純物
が高濃度Ｎ＋で注入される領域である。
【００４５】図２Ｄは、ノードコンタクトを形成するた
めのマスクパターンを示すレイアウト図である。
めのマスクパターンを示すレイアウト図である。
【００４６】部材番号１５０及び１５２は、第１ノード
コンタクト（図１のＮＣ１）を形成するためのマスクパ
ターンを、１５４及び１５６は、第２ノードコンタクト
（図１のＮＣ２）を形成するためのマスクパターンを示
す。
コンタクト（図１のＮＣ１）を形成するためのマスクパ
ターンを、１５４及び１５６は、第２ノードコンタクト
（図１のＮＣ２）を形成するためのマスクパターンを示
す。
【００４７】より詳しくは、部材番号１５０は、第１駆
動トランジスタＴ３のドレインと第２PMOS負荷トランジ
スタＴ６のゲートを接続させるコンタクトホールを形成
するためのマスクパターンを示す。部材番号１５２は、
第１PMOS負荷トランジスタＴ５のドレインと第２PMOS負
荷トランジスタＴ６のゲートを接続させるコンタクトホ
ールを形成するためのマスクパターンを示す。
動トランジスタＴ３のドレインと第２PMOS負荷トランジ
スタＴ６のゲートを接続させるコンタクトホールを形成
するためのマスクパターンを示す。部材番号１５２は、
第１PMOS負荷トランジスタＴ５のドレインと第２PMOS負
荷トランジスタＴ６のゲートを接続させるコンタクトホ
ールを形成するためのマスクパターンを示す。
【００４８】第２PMOS負荷トランジスタＴ６のゲート
は、第２駆動トランジスタＴ４のゲートと同一の導電層
に形成されて連結される。従って、第１ノードコンタク
ト１５０＋１５２（図１のＮＣ１）により第１伝送トラ
ンジスタＴ１のソース（またはドレイン）、第１駆動ト
ランジスタＴ３のドレイン（またはソース）、第１PMOS
負荷トランジスタＴ５のドレインと、第２駆動トランジ
スタＴ４及び第２PMOS負荷トランジスタＴ６のゲートが
接続される。
は、第２駆動トランジスタＴ４のゲートと同一の導電層
に形成されて連結される。従って、第１ノードコンタク
ト１５０＋１５２（図１のＮＣ１）により第１伝送トラ
ンジスタＴ１のソース（またはドレイン）、第１駆動ト
ランジスタＴ３のドレイン（またはソース）、第１PMOS
負荷トランジスタＴ５のドレインと、第２駆動トランジ
スタＴ４及び第２PMOS負荷トランジスタＴ６のゲートが
接続される。
【００４９】部材番号１５４は、第２PMOS負荷トランジ
スタＴ６のドレインと第１PMOS負荷トランジスタＴ５の
ゲートを接続させるコンタクトホールを形成するための
マスクパターンである。部材番号１５６は、第２伝送ト
ランジスタＴ２のドレイン（またはソース）と第１PMOS
負荷トランジスタＴ５のゲートを接続させるコンタクト
ホールを形成するためのマスクパターンである。
スタＴ６のドレインと第１PMOS負荷トランジスタＴ５の
ゲートを接続させるコンタクトホールを形成するための
マスクパターンである。部材番号１５６は、第２伝送ト
ランジスタＴ２のドレイン（またはソース）と第１PMOS
負荷トランジスタＴ５のゲートを接続させるコンタクト
ホールを形成するためのマスクパターンである。
【００５０】第２駆動トランジスタＴ４のドレインと第
２伝送トランジスタＴ２のソース（またはドレイン）
は、同一の活性領域１１２に形成されて連結される。第
１駆動トランジスタＴ３のゲートと第１PMOS負荷トラン
ジスタＴ５のゲートとは同一の導電層１２０に形成され
て連結される。従って、第２ノードコンタクト１５４＋
１５６（図１のＮＣ２）により第２伝送トランジスタＴ
２のソース（またはドレイン）、第２駆動トランジスタ
Ｔ４のドレイン、第２PMOS負荷トランジスタＴ６のドレ
インと、第１駆動トランジスタＴ３及び第１PMOS負荷ト
ランジスタＴ５のゲートが接続される。
２伝送トランジスタＴ２のソース（またはドレイン）
は、同一の活性領域１１２に形成されて連結される。第
１駆動トランジスタＴ３のゲートと第１PMOS負荷トラン
ジスタＴ５のゲートとは同一の導電層１２０に形成され
て連結される。従って、第２ノードコンタクト１５４＋
１５６（図１のＮＣ２）により第２伝送トランジスタＴ
２のソース（またはドレイン）、第２駆動トランジスタ
Ｔ４のドレイン、第２PMOS負荷トランジスタＴ６のドレ
インと、第１駆動トランジスタＴ３及び第１PMOS負荷ト
ランジスタＴ５のゲートが接続される。
【００５１】図２Ｅは、メタルコンタクトを形成するた
めのマスクパターンを示すレイアウト図である。
めのマスクパターンを示すレイアウト図である。
【００５２】部材番号１６１は、第１伝送トランジスタ
のドレインと第１ビットライン（ＢＬ）とを接続させる
第１ビットコンタクトホールを形成するためのマスクパ
ターンである。部材番号１６２は、第２伝送トランジス
タのドレインと第２ビットライン（／ＢＬ）とを接続さ
せる第２ビットコンタクトホールを形成するためのマス
クパターンである。
のドレインと第１ビットライン（ＢＬ）とを接続させる
第１ビットコンタクトホールを形成するためのマスクパ
ターンである。部材番号１６２は、第２伝送トランジス
タのドレインと第２ビットライン（／ＢＬ）とを接続さ
せる第２ビットコンタクトホールを形成するためのマス
クパターンである。
【００５３】部材番号１６３は、第１PMOS負荷トランジ
スタのソース及びＮウェルピックアップ領域を電源ライ
ンVccに接続させるコンタクトホールを形成するための
マスクパターンである。部材番号１６４は、第２PMOS負
荷トランジスタのソース及びＮウェルピックアップ領域
を電源ラインVccに接続させるコンタクトホールを形成
するためのマスクパターンである。第２PMOS負荷トラン
ジスタのソースとＮウェルピックアップ領域は、１つの
コンタクトホールを通して電源ラインVccと接続され
る。
スタのソース及びＮウェルピックアップ領域を電源ライ
ンVccに接続させるコンタクトホールを形成するための
マスクパターンである。部材番号１６４は、第２PMOS負
荷トランジスタのソース及びＮウェルピックアップ領域
を電源ラインVccに接続させるコンタクトホールを形成
するためのマスクパターンである。第２PMOS負荷トラン
ジスタのソースとＮウェルピックアップ領域は、１つの
コンタクトホールを通して電源ラインVccと接続され
る。
【００５４】部材番号１６５は、第１駆動トランジスタ
のソースと接地ラインVssを接続させるコンタクトホー
ルを形成するためのマスクパターンである。部材番号１
６６は、第２駆動トランジスタのソースと接地ラインVs
sを接続させるコンタクトホールを形成するためのマス
クパターンである。
のソースと接地ラインVssを接続させるコンタクトホー
ルを形成するためのマスクパターンである。部材番号１
６６は、第２駆動トランジスタのソースと接地ラインVs
sを接続させるコンタクトホールを形成するためのマス
クパターンである。
【００５５】部材番号１６８は、Ｐウェルピックアップ
領域と接地ラインVssとを接続させるコンタクトホール
を形成するためのマスクパターンである。
領域と接地ラインVssとを接続させるコンタクトホール
を形成するためのマスクパターンである。
【００５６】図２Ｆは、電源ライン（Vcc line）、接地
ライン（Vss line）及びパッドを形成するためのマスク
パターンを示すレイアウト図である。
ライン（Vss line）及びパッドを形成するためのマスク
パターンを示すレイアウト図である。
【００５７】電源ラインを形成するためのマスクパター
ン１７０は、コンタクトホール１６３及び１６４の上部
を覆うように配置されている。また、電源ラインを形成
するためのマスクパターン１７０と平行に接地ラインを
形成するためのマスクパターン１７２、１７４が配置さ
れている。電源ラインを形成するためのマスクパターン
１７０と接地ラインを形成するためのマスクパターン１
７２、１７４は、セルアレイ領域に交代に配置されてい
る。
ン１７０は、コンタクトホール１６３及び１６４の上部
を覆うように配置されている。また、電源ラインを形成
するためのマスクパターン１７０と平行に接地ラインを
形成するためのマスクパターン１７２、１７４が配置さ
れている。電源ラインを形成するためのマスクパターン
１７０と接地ラインを形成するためのマスクパターン１
７２、１７４は、セルアレイ領域に交代に配置されてい
る。
【００５８】部材番号１７６は、第１伝送トランジスタ
のドレイン（またはソース）と第１ビットライン（BL）
を中間接続させる第１パッドを形成するためのマスクパ
ターンである。部材番号１７８は、第２伝送トランジス
タのドレイン（またはソース）と第２ビットライン（／
BL）を中間接続させる第２パッドを形成するためのマス
クパターンである。
のドレイン（またはソース）と第１ビットライン（BL）
を中間接続させる第１パッドを形成するためのマスクパ
ターンである。部材番号１７８は、第２伝送トランジス
タのドレイン（またはソース）と第２ビットライン（／
BL）を中間接続させる第２パッドを形成するためのマス
クパターンである。
【００５９】図２Ｇは、第１及び第２パッドと第１及び
第２ビットラインとを各々接続させるコンタクトホール
を形成するためのマスクパターンを示すレイアウト図で
ある。
第２ビットラインとを各々接続させるコンタクトホール
を形成するためのマスクパターンを示すレイアウト図で
ある。
【００６０】部材番号１８０は、第１パッドと第１ビッ
トラインとを接続させるコンタクトホールを形成するた
めのマスクパターンである。部材番号１８２は、第２パ
ッドと第２ビットラインとを接続させるコンタクトホー
ルを形成するためのマスクパターンである。
トラインとを接続させるコンタクトホールを形成するた
めのマスクパターンである。部材番号１８２は、第２パ
ッドと第２ビットラインとを接続させるコンタクトホー
ルを形成するためのマスクパターンである。
【００６１】第１パッドは、第１伝送トランジスタのド
レイン（またはソース）と接続されているため、マスク
パターン１８０を用いて形成されたコンタクトホールに
より第１伝送トランジスタのドレイン（またはソース）
と第１ビットラインとが接続される。そして、第２パッ
ドは、第２伝送トランジスタのドレイン（またはソー
ス）と接続されているため、マスクパターン１８２を用
いて形成されたコンタクトホールにより第２伝送トラン
ジスタのドレイン（またはソース）と第２ビットライン
とが接続される。
レイン（またはソース）と接続されているため、マスク
パターン１８０を用いて形成されたコンタクトホールに
より第１伝送トランジスタのドレイン（またはソース）
と第１ビットラインとが接続される。そして、第２パッ
ドは、第２伝送トランジスタのドレイン（またはソー
ス）と接続されているため、マスクパターン１８２を用
いて形成されたコンタクトホールにより第２伝送トラン
ジスタのドレイン（またはソース）と第２ビットライン
とが接続される。
【００６２】図２Ｈは、第１及び第２ビットラインを形
成するためのマスクパターンを示すレイアウト図であ
る。
成するためのマスクパターンを示すレイアウト図であ
る。
【００６３】部材番号１９０は、第１ビットライン（B
L）を形成するためのマスクパターンであり、１９２は
第２ビットライン（／BL）を形成するためのマスクパタ
ーンであって、相互に平行に配置されている。
L）を形成するためのマスクパターンであり、１９２は
第２ビットライン（／BL）を形成するためのマスクパタ
ーンであって、相互に平行に配置されている。
【００６４】図２Ａ乃至図２Ｈに示すレイアウトにおい
ては、NMOSを形成するためのＮ形活性領域１１０、１１
２とPMOSを形成するためのＰ形活性領域１１４、１１６
がメモリセル内で最適のサイズを有するように適切に配
置されている。また、Ｐウェルピックアップ領域１１８
は、４つの隣接するメモリセルが相接する領域及び前記
４つの隣接するメモリセルよりなる単位ブロックの中心
部と角部に配置される。Ｎウェルピックアップ領域１１
９は、２つの隣接するメモリセルが接する領域に配置さ
れる。従って、メモリセルの外部にＰウェル及びＮウェ
ルピックアップ領域を形成するための領域を別に確保す
ることが不要なため、チップのサイズを著しく小さくす
ることができる。
ては、NMOSを形成するためのＮ形活性領域１１０、１１
２とPMOSを形成するためのＰ形活性領域１１４、１１６
がメモリセル内で最適のサイズを有するように適切に配
置されている。また、Ｐウェルピックアップ領域１１８
は、４つの隣接するメモリセルが相接する領域及び前記
４つの隣接するメモリセルよりなる単位ブロックの中心
部と角部に配置される。Ｎウェルピックアップ領域１１
９は、２つの隣接するメモリセルが接する領域に配置さ
れる。従って、メモリセルの外部にＰウェル及びＮウェ
ルピックアップ領域を形成するための領域を別に確保す
ることが不要なため、チップのサイズを著しく小さくす
ることができる。
【００６５】次いで、図２Ａ乃至図２Ｈに示すレイアウ
トに基づいて、本発明の好適な実施の形態に係るSRAMセ
ルの製造方法を詳しく説明する。図３Ａ乃至図３Ｈ、図
４Ａ乃至図４Ｈは、本発明の好適な実施の形態に係るSR
AMセルの製造方法を説明するための断面図であって、夫
々図２Ａ乃至図２ＨのIII−III’及びIV−IV’線の断面
図である。
トに基づいて、本発明の好適な実施の形態に係るSRAMセ
ルの製造方法を詳しく説明する。図３Ａ乃至図３Ｈ、図
４Ａ乃至図４Ｈは、本発明の好適な実施の形態に係るSR
AMセルの製造方法を説明するための断面図であって、夫
々図２Ａ乃至図２ＨのIII−III’及びIV−IV’線の断面
図である。
【００６６】図３Ａ乃至図４Ａは、素子分離膜５３、Ｎ
ウェル（Ａ）及びＰウェル（Ｂ）を形成するを示す。
ウェル（Ａ）及びＰウェル（Ｂ）を形成するを示す。
【００６７】詳しくは、図２Ａの第１乃至第４活性領域
を形成するためのマスクパターン１１０乃至１１９を用
いた写真工程により、半導体基板５０の活性領域を限定
する。先ず、通常の素子分離工程を適用して半導体基板
５０の非活性領域に素子分離膜５２を形成する。素子分
離膜５２は集積度の向上のためシャロートレンチ素子分
離（Shallow Trench Isolation：STI）方法を使用し
て形成することが望ましい。
を形成するためのマスクパターン１１０乃至１１９を用
いた写真工程により、半導体基板５０の活性領域を限定
する。先ず、通常の素子分離工程を適用して半導体基板
５０の非活性領域に素子分離膜５２を形成する。素子分
離膜５２は集積度の向上のためシャロートレンチ素子分
離（Shallow Trench Isolation：STI）方法を使用し
て形成することが望ましい。
【００６８】次いで、半導体基板５０の活性領域に所定
深さのＮウェル（Ａ）を形成した後、このＮウェル形成
工程と同一な方法でＰウェル（Ｂ）を形成する。
深さのＮウェル（Ａ）を形成した後、このＮウェル形成
工程と同一な方法でＰウェル（Ｂ）を形成する。
【００６９】なお、Ｎウェル（Ａ）とＰウェル（Ｂ）と
は逆の順番で形成してもよい。
は逆の順番で形成してもよい。
【００７０】図３Ｂ及び図４Ｂは、ゲート電極５８、６
２ａ、６２ｂを形成する工程を示す。
２ａ、６２ｂを形成する工程を示す。
【００７１】詳しくは、この工程では、先ず、素子分離
膜及びウェルが形成された半導体基板５０上に薄い酸化
膜を成長させて、ゲート絶縁膜（図示せず）を形成す
る。このゲート絶縁膜上に、ドーピングされたポリシリ
コンを蒸着した後に、図２Ｂの駆動トランジスタ及びPM
OS負荷トランジスタのゲートを形成するためのマスクパ
ターン１２０、１２２を用いて該ポリシリコン膜をパタ
ニングすることにより第１ゲート電極５８を形成する。
これにより、第２駆動トランジスタと第２PMOS負荷トラ
ンジスタの共通ゲートとして使用される第１ゲート電極
５８が形成される。この際、第１駆動トランジスタ及び
第１PMOS負荷トランジスタの共通ゲートとして使用され
るゲートも同時に形成される。
膜及びウェルが形成された半導体基板５０上に薄い酸化
膜を成長させて、ゲート絶縁膜（図示せず）を形成す
る。このゲート絶縁膜上に、ドーピングされたポリシリ
コンを蒸着した後に、図２Ｂの駆動トランジスタ及びPM
OS負荷トランジスタのゲートを形成するためのマスクパ
ターン１２０、１２２を用いて該ポリシリコン膜をパタ
ニングすることにより第１ゲート電極５８を形成する。
これにより、第２駆動トランジスタと第２PMOS負荷トラ
ンジスタの共通ゲートとして使用される第１ゲート電極
５８が形成される。この際、第１駆動トランジスタ及び
第１PMOS負荷トランジスタの共通ゲートとして使用され
るゲートも同時に形成される。
【００７２】次いで、第１ゲート電極５８が形成された
結果物の全面に、薄い絶縁膜６０を形成し、更に、この
絶縁膜上に、ドーピングされたポリシリコン膜を形成す
る。次いで、図２Ｂの伝送トランジスタのゲートを形成
するためのマスクパターン１３０、１３２を用いて該ポ
リシリコン膜をパタニングすることにより、第２及び第
３のゲート電極６２ａ、６２ｂを形成する。
結果物の全面に、薄い絶縁膜６０を形成し、更に、この
絶縁膜上に、ドーピングされたポリシリコン膜を形成す
る。次いで、図２Ｂの伝送トランジスタのゲートを形成
するためのマスクパターン１３０、１３２を用いて該ポ
リシリコン膜をパタニングすることにより、第２及び第
３のゲート電極６２ａ、６２ｂを形成する。
【００７３】図３Ｂ及び図４Ｂに示された第２ゲート電
極６２ａは、第１伝送トランジスタのゲート電極として
使用され、第３ゲート電極６２ｂは第２伝送トランジス
タのゲート電極として使用される。そして、絶縁膜６０
は、第２及び第３ゲート電極６２ａ、６２ｂのゲート絶
縁膜として使用されると共に第１ゲート電極と、第２及
び第３ゲート電極とを絶縁させる役割をする。
極６２ａは、第１伝送トランジスタのゲート電極として
使用され、第３ゲート電極６２ｂは第２伝送トランジス
タのゲート電極として使用される。そして、絶縁膜６０
は、第２及び第３ゲート電極６２ａ、６２ｂのゲート絶
縁膜として使用されると共に第１ゲート電極と、第２及
び第３ゲート電極とを絶縁させる役割をする。
【００７４】図３Ｃ及び図４Ｃは、各トランジスタのソ
ース／及びドレインと、Ｎウェルピックアップ領域及び
Ｐウェルピックアップ領域を形成する工程を示す。
ース／及びドレインと、Ｎウェルピックアップ領域及び
Ｐウェルピックアップ領域を形成する工程を示す。
【００７５】詳しくは、この工程では、先ず、図２Ｃの
マスクパターン１４０、１４２を用いた写真工程を適用
してＮ＋不純物領域を限定する。すなわち、Ｎ形の不純
物イオンを高濃度で注入して第１乃至第３Ｎ＋不純物領
域６４ａ、６４ｂ、６４ｃを形成する。次いで、マスク
パターン１４０及び１４２の逆マスクパターンを用いた
写真工程を行った後に、Ｐ形の不純物イオンを高濃度で
注入して第１及び第２Ｐ＋不純物領域６６ａ、６６ｂを
形成する。
マスクパターン１４０、１４２を用いた写真工程を適用
してＮ＋不純物領域を限定する。すなわち、Ｎ形の不純
物イオンを高濃度で注入して第１乃至第３Ｎ＋不純物領
域６４ａ、６４ｂ、６４ｃを形成する。次いで、マスク
パターン１４０及び１４２の逆マスクパターンを用いた
写真工程を行った後に、Ｐ形の不純物イオンを高濃度で
注入して第１及び第２Ｐ＋不純物領域６６ａ、６６ｂを
形成する。
【００７６】図３Ｃ及び図４Ｃに示された第１Ｎ＋不純
物領域６４ａは、第１伝送トランジスタ及び第１駆動ト
ランジスタのソース／及びドレインとして使用される。
第２Ｎ＋不純物領域６４ｂは、第２伝送トランジスタ及
び第２駆動トランジスタのソース／ドレインとして使用
される。第３Ｎ＋不純物領域６４ｃは、Ｎウェル（Ａ）
のバイアス電圧を印加するためのＮウェルピックアップ
領域として使用される。
物領域６４ａは、第１伝送トランジスタ及び第１駆動ト
ランジスタのソース／及びドレインとして使用される。
第２Ｎ＋不純物領域６４ｂは、第２伝送トランジスタ及
び第２駆動トランジスタのソース／ドレインとして使用
される。第３Ｎ＋不純物領域６４ｃは、Ｎウェル（Ａ）
のバイアス電圧を印加するためのＮウェルピックアップ
領域として使用される。
【００７７】そして、第１Ｐ＋不純物領域６６ａは、第
１及び第２PMOS負荷トランジスタのソース／及びドレイ
ンとして使用される。第２Ｐ＋不純物領域６６ｂは、Ｐ
ウェル（Ｂ）のバイアス電圧を印加するためのＰウェル
ピックアップ領域として使用される。
１及び第２PMOS負荷トランジスタのソース／及びドレイ
ンとして使用される。第２Ｐ＋不純物領域６６ｂは、Ｐ
ウェル（Ｂ）のバイアス電圧を印加するためのＰウェル
ピックアップ領域として使用される。
【００７８】図３Ｄ及び図４Ｄは、第１プラグ７０を形
成する工程を示す。
成する工程を示す。
【００７９】詳しくは、この工程では、先ず、図３Ｃ及
び図４Ｃに示す結果物上に、絶縁物質を厚く蒸着した後
に、これを平坦化して第１層間絶縁膜６８を形成する。
次いで、図２Ｄに示すノードコンタクトを形成するため
のマスクパターン１５０、１５２、１５４、１５６を用
いて、第１層間絶縁膜６８を部分的に蝕刻することによ
り、第１ゲート電極５８の一部と第１Ｎ＋不純物領域６
４ａの一部の双方を露出させるコンタクトホールを形成
する。次いで、該コンタクトホールが形成された結果物
上に配線用の金属を蒸着した後に、これをエッチバック
することにより、コンタクトホールを埋込む第１プラグ
７０を形成する。
び図４Ｃに示す結果物上に、絶縁物質を厚く蒸着した後
に、これを平坦化して第１層間絶縁膜６８を形成する。
次いで、図２Ｄに示すノードコンタクトを形成するため
のマスクパターン１５０、１５２、１５４、１５６を用
いて、第１層間絶縁膜６８を部分的に蝕刻することによ
り、第１ゲート電極５８の一部と第１Ｎ＋不純物領域６
４ａの一部の双方を露出させるコンタクトホールを形成
する。次いで、該コンタクトホールが形成された結果物
上に配線用の金属を蒸着した後に、これをエッチバック
することにより、コンタクトホールを埋込む第１プラグ
７０を形成する。
【００８０】図４Ｄに示された第１プラグ７０は、第１
駆動トランジスタのドレイン（またはソース）を第１ゲ
ート５８に接続させる。
駆動トランジスタのドレイン（またはソース）を第１ゲ
ート５８に接続させる。
【００８１】図３Ｅ及び図４Ｅは、第２プラグ７４ａ、
７４ｂ、７４ｃ、７４ｄを形成する工程を示す。
７４ｂ、７４ｃ、７４ｄを形成する工程を示す。
【００８２】詳しくは、この工程では、第１プラグ７０
が形成された結果物上に絶縁物質を蒸着した後に、これ
を平坦化して第２層間絶縁膜７２を形成する。次いで、
図２Ｅに示すメタルコンタクトを形成するためのマスク
パターン（１６１、１６２、１６３、１６４、１６５、
１６６及び１６８）を用いて、第２層間絶縁膜７２を部
分的に蝕刻することにより、Ｎ＋不純物領域６４ａ、６
４ｂ、６４ｃ及びＰ＋不純物領域６６ａ、６６ｂを露出
させるコンタクトホールを形成する。次いで、該コンタ
クトホールが形成された結果物上に金属を蒸着した後
に、これをエッチバックすることにより、コンタクトホ
ールを埋込む第２プラグ７４ａ、７４ｂ、７４ｃ、７４
ｄを形成する。
が形成された結果物上に絶縁物質を蒸着した後に、これ
を平坦化して第２層間絶縁膜７２を形成する。次いで、
図２Ｅに示すメタルコンタクトを形成するためのマスク
パターン（１６１、１６２、１６３、１６４、１６５、
１６６及び１６８）を用いて、第２層間絶縁膜７２を部
分的に蝕刻することにより、Ｎ＋不純物領域６４ａ、６
４ｂ、６４ｃ及びＰ＋不純物領域６６ａ、６６ｂを露出
させるコンタクトホールを形成する。次いで、該コンタ
クトホールが形成された結果物上に金属を蒸着した後
に、これをエッチバックすることにより、コンタクトホ
ールを埋込む第２プラグ７４ａ、７４ｂ、７４ｃ、７４
ｄを形成する。
【００８３】部材番号７４ａは、第２PMOS負荷トランジ
スタのソース６６ａ及びＮウェルピックアップ領域６４
ｃと後続工程で形成される電源ラインVccを接続する。
部材番号７４ｂは、第２駆動トランジスタのソース６４
ｂと接地ラインVssを接続する。部材番号７４ｃは、第
１伝送トランジスタのドレイン６４ａとパッドとを接続
する。部材番号７４ｄは、Ｐウェルピックアップ領域６
６ｂとその接地ラインとを接続する役割をする。
スタのソース６６ａ及びＮウェルピックアップ領域６４
ｃと後続工程で形成される電源ラインVccを接続する。
部材番号７４ｂは、第２駆動トランジスタのソース６４
ｂと接地ラインVssを接続する。部材番号７４ｃは、第
１伝送トランジスタのドレイン６４ａとパッドとを接続
する。部材番号７４ｄは、Ｐウェルピックアップ領域６
６ｂとその接地ラインとを接続する役割をする。
【００８４】図３Ｆ及び図４Ｆは、パッド７６、接地ラ
イン７８及び電源ライン８０を形成する工程を示す。
イン７８及び電源ライン８０を形成する工程を示す。
【００８５】詳しくは、この工程では、第２プラグ７４
ａ、７４ｂ、７４ｃまで形成された結果物上に金属膜、
例えばアルミニウム膜を形成する。図２Ｆの電源ライン
を形成するためのマスクパターン１７０、接地ラインを
形成するためのマスクパターン１７２、１７４及びパッ
ドを形成するためのマスクパターン１７６、１７８を用
いて前記金属膜をパタニングすることによりパッド７
６、接地ライン７８及び電源ライン８０を形成する。
ａ、７４ｂ、７４ｃまで形成された結果物上に金属膜、
例えばアルミニウム膜を形成する。図２Ｆの電源ライン
を形成するためのマスクパターン１７０、接地ラインを
形成するためのマスクパターン１７２、１７４及びパッ
ドを形成するためのマスクパターン１７６、１７８を用
いて前記金属膜をパタニングすることによりパッド７
６、接地ライン７８及び電源ライン８０を形成する。
【００８６】パッド７６は、第１伝送トランジスタのド
レイン６４ａをビットラインに接続する。接地ライン７
８は、第２プラグ７４ｂを通して、第１駆動トランジス
タのソース（図示せず）及び第２駆動トランジスタのソ
ース６４ｂと接続される。電源ライン８０は、第２プラ
グ７４ａを通して、第１PMOS負荷トランジスタのソース
／ドレイン（図示せず）、第２PMOS負荷トランジスタの
ソース／ドレイン（６６ａ）及びＮウェルピックアップ
領域６４ｃと接続される。
レイン６４ａをビットラインに接続する。接地ライン７
８は、第２プラグ７４ｂを通して、第１駆動トランジス
タのソース（図示せず）及び第２駆動トランジスタのソ
ース６４ｂと接続される。電源ライン８０は、第２プラ
グ７４ａを通して、第１PMOS負荷トランジスタのソース
／ドレイン（図示せず）、第２PMOS負荷トランジスタの
ソース／ドレイン（６６ａ）及びＮウェルピックアップ
領域６４ｃと接続される。
【００８７】また、図３Ｆ及び図４Ｆにおいて、PMOS負
荷トランジスタのソース６６ａとＮウェルピックアップ
領域６４ｃが接するように形成されており、１つのコン
タクトホールを通して双方が電源ライン８０に接続され
ている。そして、接地ライン７８は、駆動トランジスタ
のソース６４ｂとＰウェルピックアップ領域６６ｂの双
方に接続されている。また、接地ライン７８と電源ライ
ン８０は、同一層の導電層よりなる。
荷トランジスタのソース６６ａとＮウェルピックアップ
領域６４ｃが接するように形成されており、１つのコン
タクトホールを通して双方が電源ライン８０に接続され
ている。そして、接地ライン７８は、駆動トランジスタ
のソース６４ｂとＰウェルピックアップ領域６６ｂの双
方に接続されている。また、接地ライン７８と電源ライ
ン８０は、同一層の導電層よりなる。
【００８８】図３Ｇ及び図４Ｇは、ビットラインコンタ
クトを形成する工程を示す。
クトを形成する工程を示す。
【００８９】詳しくは、この工程では、パッド７６、接
地ライン７８及び電源ライン８０が形成された結果物上
に、例えば酸化膜を蒸着して第３層間絶縁膜８２を形成
する。次いで、図２Ｇに示すビットラインコンタクトを
形成するためのマスクパターン（１８０、１８２）を用
いて、第３層間絶縁膜８２を部分的に蝕刻することによ
り、パッド７６を露出させるコンタクトホールを形成す
る。次いで、コンタクトホールが形成された結果物上に
金属、例えばアルミニウムを蒸着した後に、これをエッ
チバックすることによりコンタクトホールを埋込んでパ
ッド７６と接続された第３プラグ８４を形成する。
地ライン７８及び電源ライン８０が形成された結果物上
に、例えば酸化膜を蒸着して第３層間絶縁膜８２を形成
する。次いで、図２Ｇに示すビットラインコンタクトを
形成するためのマスクパターン（１８０、１８２）を用
いて、第３層間絶縁膜８２を部分的に蝕刻することによ
り、パッド７６を露出させるコンタクトホールを形成す
る。次いで、コンタクトホールが形成された結果物上に
金属、例えばアルミニウムを蒸着した後に、これをエッ
チバックすることによりコンタクトホールを埋込んでパ
ッド７６と接続された第３プラグ８４を形成する。
【００９０】第３プラグ８４は、以降に形成されるビッ
トラインとパッド７６とを連結させる役割をする。
トラインとパッド７６とを連結させる役割をする。
【００９１】図３Ｈ及び図４Ｈは、第1及び第2ビットラ
インBL及び／BLを形成する工程を示す。
インBL及び／BLを形成する工程を示す。
【００９２】詳しくは、この工程では、第３プラグ８４
が形成された結果物上に金属膜、例えばアルミニウム膜
を形成した後に、図２Ｈに示すビットライン用のマスク
パターン（１９０、１９２）を用いた写真蝕刻工程によ
り、該金属膜をパタニングすることによりビットライン
８６を形成する。ビットライン８６は、第３プラグ８
４、パッド７６及び第２プラグ７４Ｃを通して第１伝送
トランジスタのドレイン６４ａと接続される。
が形成された結果物上に金属膜、例えばアルミニウム膜
を形成した後に、図２Ｈに示すビットライン用のマスク
パターン（１９０、１９２）を用いた写真蝕刻工程によ
り、該金属膜をパタニングすることによりビットライン
８６を形成する。ビットライン８６は、第３プラグ８
４、パッド７６及び第２プラグ７４Ｃを通して第１伝送
トランジスタのドレイン６４ａと接続される。
【００９３】ところで、第３プラグ８４を形成せずにパ
ッド７６を露出させるコンタクトホールを形成して、金
属膜、例えばアルミニウム膜を蒸着した後に、マスクパ
ターン（１９０、１９２）（図２Ｈ参照）を用いたパタ
ニング工程でビットライン８６を形成しても良い。
ッド７６を露出させるコンタクトホールを形成して、金
属膜、例えばアルミニウム膜を蒸着した後に、マスクパ
ターン（１９０、１９２）（図２Ｈ参照）を用いたパタ
ニング工程でビットライン８６を形成しても良い。
【００９４】上記工程の後、一般的な後続工程を経るこ
とにより本発明の好適な実施の形態に係るSRAMセルを完
成させることができる。
とにより本発明の好適な実施の形態に係るSRAMセルを完
成させることができる。
【００９５】図５は、本発明の他の実施の形態に係るス
タティックランダムアクセスメモリ装置を製造するため
のレイアウト図であって、図２Ｄに対応する部分が示さ
れている。
タティックランダムアクセスメモリ装置を製造するため
のレイアウト図であって、図２Ｄに対応する部分が示さ
れている。
【００９６】図５において、第１駆動トランジスタと第
１伝送トランジスタよりなる第１NMOSインバータの出力
ノードと、第１PMOS負荷トランジスタのドレインノード
と、第２駆動トランジスタと第２伝送トランジスタより
なる第２NMOSインバータの入力ノードとが１つのコンタ
クトホール１５７を通して連結されている。
１伝送トランジスタよりなる第１NMOSインバータの出力
ノードと、第１PMOS負荷トランジスタのドレインノード
と、第２駆動トランジスタと第２伝送トランジスタより
なる第２NMOSインバータの入力ノードとが１つのコンタ
クトホール１５７を通して連結されている。
【００９７】そして、第２駆動トランジスタと第２伝送
トランジスタよりなる第２NMOSインバータの出力ノード
と、第２PMOS負荷トランジスタのドレインノードと、第
１駆動トランジスタと第１伝送トランジスタよりなる第
１NMOSインバータの入力ノードは１つのコンタクトホー
ル１５９を通して連結されている。
トランジスタよりなる第２NMOSインバータの出力ノード
と、第２PMOS負荷トランジスタのドレインノードと、第
１駆動トランジスタと第１伝送トランジスタよりなる第
１NMOSインバータの入力ノードは１つのコンタクトホー
ル１５９を通して連結されている。
【００９８】従来は、NMOSインバータの出力ノードであ
るＮ形活性領域とPMOS負荷素子のドレインノードである
Ｐ形活性領域とを連結させる場合、夫々のノードにコン
タクトホールを形成した後に、このコンタクトホールを
連結する導電層により該ノードを連結した。従って、ノ
ードの数だけコンタクトホールの数が増加してセルの構
成が複雑であった。しかし、図５に示すように、この実
施の形態によれば、１つのコンタクトホールを通して３
つのノードを同時に連結することができるため、コンタ
クトホールの数を減少させ、メモリセルの構成を単純化
することができる。
るＮ形活性領域とPMOS負荷素子のドレインノードである
Ｐ形活性領域とを連結させる場合、夫々のノードにコン
タクトホールを形成した後に、このコンタクトホールを
連結する導電層により該ノードを連結した。従って、ノ
ードの数だけコンタクトホールの数が増加してセルの構
成が複雑であった。しかし、図５に示すように、この実
施の形態によれば、１つのコンタクトホールを通して３
つのノードを同時に連結することができるため、コンタ
クトホールの数を減少させ、メモリセルの構成を単純化
することができる。
【００９９】図６は、本発明の他の実施の形態に係るス
タティックランダムアクセスメモリ装置を説明するため
のものであって、図５のVIーVI’線に沿った断面図であ
る。部材番号８０は半導体基板を、８２は素子分離膜
を、８４はNウェルを、８６はPウェルを、８８は第１駆
動トランジスタ及び第１PMOS負荷トランジスタの共有ゲ
ート電極を、９０は第１伝送トランジスタのソースと第
１駆動トランジスタのドレインの共有活性領域を、９２
は第１PMOS負荷トランジスタのドレイン（またはソー
ス）を、９４は層間絶縁膜を、そして９６は導電性プラ
グを各々示す。
タティックランダムアクセスメモリ装置を説明するため
のものであって、図５のVIーVI’線に沿った断面図であ
る。部材番号８０は半導体基板を、８２は素子分離膜
を、８４はNウェルを、８６はPウェルを、８８は第１駆
動トランジスタ及び第１PMOS負荷トランジスタの共有ゲ
ート電極を、９０は第１伝送トランジスタのソースと第
１駆動トランジスタのドレインの共有活性領域を、９２
は第１PMOS負荷トランジスタのドレイン（またはソー
ス）を、９４は層間絶縁膜を、そして９６は導電性プラ
グを各々示す。
【０１００】図６の断面図によれば、第１駆動トランジ
スタと第１伝送トランジスタよりなる第１NMOSインバー
タの出力ノードと第１PMOS負荷トランジスタのドレイン
ノード、第２駆動トランジスタと第２伝送トランジスタ
よりなる第２NMOSインバータの入力端子とが１つのコン
タクトホールにより露出し、このコンタクトホールを埋
込む導電層プラグ９６により連結されている。
スタと第１伝送トランジスタよりなる第１NMOSインバー
タの出力ノードと第１PMOS負荷トランジスタのドレイン
ノード、第２駆動トランジスタと第２伝送トランジスタ
よりなる第２NMOSインバータの入力端子とが１つのコン
タクトホールにより露出し、このコンタクトホールを埋
込む導電層プラグ９６により連結されている。
【０１０１】以上、本発明は上記の各実施の形態に限定
されず、本発明の技術的思想の範囲内で様々な変形が可
能である。
されず、本発明の技術的思想の範囲内で様々な変形が可
能である。
【０１０２】
【発明の効果】本発明に係るスタティックランダムアク
セスメモリ装置によれば、NMOSを形成するための活性領
域とPMOSを形成するための活性領域とがメモリセル内で
最適のサイズを有するように適切に配置する。従って、
Ｐウェルピックアップ領域及びＮウェルピックアップ領
域をメモリセル内に形成することができる。よって、メ
モリセル以外の領域にＰウェル及びＮウェルバイアス用
の不純物領域を形成するための領域を別に確保すること
が不要なため、チップのサイズを著しく減少させること
ができる。
セスメモリ装置によれば、NMOSを形成するための活性領
域とPMOSを形成するための活性領域とがメモリセル内で
最適のサイズを有するように適切に配置する。従って、
Ｐウェルピックアップ領域及びＮウェルピックアップ領
域をメモリセル内に形成することができる。よって、メ
モリセル以外の領域にＰウェル及びＮウェルバイアス用
の不純物領域を形成するための領域を別に確保すること
が不要なため、チップのサイズを著しく減少させること
ができる。
【０１０３】また、ウェルバイアス電圧を各メモリセル
内で印加することができるため、従来に比べて抵抗によ
る電圧降下を減らすことができ、これにより素子の電圧
特性を向上させることができる。
内で印加することができるため、従来に比べて抵抗によ
る電圧降下を減らすことができ、これにより素子の電圧
特性を向上させることができる。
【０１０４】また、一方のCMOSインバータの出力ノード
と他方のCMOSインバータの入力ノードを１つのコンタク
トホールで連結することにより、コンタクトホールの数
を減少させ、メモリセルの構成を単純化することができ
る。
と他方のCMOSインバータの入力ノードを１つのコンタク
トホールで連結することにより、コンタクトホールの数
を減少させ、メモリセルの構成を単純化することができ
る。
【０１０５】また、コンタクトホールの数が少なくな
り、コンタクトホールの形成工程を減らして工程を単純
化することができる。
り、コンタクトホールの形成工程を減らして工程を単純
化することができる。
【０１０６】
【図１】PMOSトランジスタを負荷素子として使用したSR
AMセルの一般的な回路図である。
AMセルの一般的な回路図である。
【図２Ａ】本発明の好適な実施の形態に係るSRAMセルを
説明するためレイアウト図である。
説明するためレイアウト図である。
【図２Ｂ】本発明の好適な実施の形態に係るSRAMセルを
説明するためレイアウト図である。
説明するためレイアウト図である。
【図２Ｃ】本発明の好適な実施の形態に係るSRAMセルを
説明するためレイアウト図である。
説明するためレイアウト図である。
【図２Ｄ】本発明の好適な実施の形態に係るSRAMセルを
説明するためレイアウト図である。
説明するためレイアウト図である。
【図２Ｅ】本発明の好適な実施の形態に係るSRAMセルを
説明するためレイアウト図である。
説明するためレイアウト図である。
【図２Ｆ】本発明の好適な実施の形態に係るSRAMセルを
説明するためレイアウト図である。
説明するためレイアウト図である。
【図２Ｇ】本発明の好適な実施の形態に係るSRAMセルを
説明するためレイアウト図である。
説明するためレイアウト図である。
【図２Ｈ】本発明の好適な実施の形態に係るSRAMセルを
説明するためレイアウト図である。
説明するためレイアウト図である。
【図３Ａ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
【図３Ｂ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
【図３Ｃ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
【図３Ｄ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
【図３Ｅ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
【図３Ｆ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
【図３Ｇ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
【図３Ｈ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
製造方法を説明するための断面図であって、III−III’
線に沿って見た断面図である。
【図４Ａ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
【図４Ｂ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
【図４Ｃ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
【図４Ｄ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
【図４Ｅ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
【図４Ｆ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
【図４Ｇ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
【図４Ｈ】本発明の好適な実施の形態に係るSRAMセルの
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
製造方法を説明するための断面図であって、IV−IV’線
に沿って見た断面図である。
【図５】本発明の他の好適な実施の形態係るSRAMを製造
するためのレイアウト図である。
するためのレイアウト図である。
【図６】図５に示すレイアウトパターンを用いて製造さ
れるたSRAMの断面図である。
れるたSRAMの断面図である。
Ｔ１ 第１伝送トランジスタ Ｔ２ 第２伝送トランジスタ Ｔ３ 第１駆動トランジスタ Ｔ４ 第２駆動トランジスタ Ｔ５ 第１負荷トランジスタ Ｔ６ 第２負荷トランジスタ ＢＬ 第１ビットライン ／ＢＬ 第２ビットライン ＷＬ１ 第１ワードライン ＷＬ２ 第２ワードライン ＮＣ１ 第１ノードコンタクト ＮＣ２ 第２ノードコンタクト ５０ 半導体基板 ５２ 素子分離膜 ５８ ゲート電極 ６０ 絶縁膜 ６２ａ 第２ゲート電極 ６２ｂ 第３ゲート電極 ６４ａ 第１Ｎ＋不純物領域 ６４ｂ 第２Ｎ＋不純物領域 ６４ｃ 第３Ｎ＋不純物領域 ６６ａ 第１Ｐ＋不純物領域 ６６ｂ 第２Ｐ＋不純物領域 ６８ 第１層間絶縁膜 ７０ 第１プラグ ７２ 第２層間絶縁膜 ７４ａ 第２プラグ ７４ｂ 第２プラグ ７４ｃ 第２プラグ ７４ｄ 第２プラグ ７６ パッド ７８ 接地ライン ８０ 電源ライン ８２ 第３層間絶縁膜 ８４ 第３プラグ ８６ ビットライン ８８ 共有ゲート電極 ９０ 共有活性領域 ９２ ドレイン（ソース） ９４ 層間絶縁膜 ９６ 導電性プラグ １１０ Ｎ型活性領域 １１２ Ｎ型活性領域 １１４ Ｐ型活性領域 １１６ Ｐ型活性領域 １１８ Ｐウェルピックアップ領域 １１９ Ｎウェルピックアップ領域 Ａ Ｎウェル Ｂ Ｐウェル １２０ 第１駆動トランジスタのゲート １２２ 第２駆動トランジスタのゲート １３０ 第１伝送トランジスタのゲート（第１ワードラ
イン） １３２ 第２伝送トランジスタのゲート（第２ワードラ
イン） １４０ 駆動トランジスタ及び伝送トランジスタのソー
ス／ドレイン １４２ Ｐウェルピックアップ領域 １５０，１５２ 第１ノードコンタクト １５４，１５６ 第２ノードコンタクト １５７，１５９ コンタクトホール １６１〜１６８ メタルコンタクト １７０ 電源ライン １７２，１７４ 接地ライン １７６，１７８ パッド １８０，１８２ ビットラインコンタクト １９０，１９２ ビットライン
イン） １３２ 第２伝送トランジスタのゲート（第２ワードラ
イン） １４０ 駆動トランジスタ及び伝送トランジスタのソー
ス／ドレイン １４２ Ｐウェルピックアップ領域 １５０，１５２ 第１ノードコンタクト １５４，１５６ 第２ノードコンタクト １５７，１５９ コンタクトホール １６１〜１６８ メタルコンタクト １７０ 電源ライン １７２，１７４ 接地ライン １７６，１７８ パッド １８０，１８２ ビットラインコンタクト １９０，１９２ ビットライン
Claims (26)
- 【請求項１】 単位メモリセルがマトリックス形に配列
されたメモリセルアレイ領域を有するスタティックラン
ダムアクセスメモリ装置において、前記単位メモリセル
は、 第１NMOS駆動トランジスタ及び第１NMOS伝送トランジス
タよりなる第１NMOSインバータと、 第２NMOS駆動トランジスタ及び第２NMOS伝送トランジス
タよりなる第２NMOSインバータと、 前記第１NMOS駆動トランジスタ及び第１PMOS負荷素子よ
りなる第１CMOSインバータと、 前記第２NMOS駆動トランジスタ及び第２PMOS負荷素子よ
りなる第２CMOSインバータとを具備し、 前記第１及び第２NMOSインバータと前記第１及び第２CM
OSインバータが各々フリップフロップ形に連結され、半
導体基板に形成された前記メモリセルアレイ領域に特定
のバイアス電圧を印加するためのピックアップ領域が前
記メモリセルアレイ領域内に含まれていることを特徴と
するスタティックランダムアクセスメモリ装置。 - 【請求項２】 前記メモリセルアレイ領域内にはNMOSト
ランジスタを形成するためのＰウェルが形成されてお
り、 前記Ｐウェルに接地電圧を印加するためのＰウェルピッ
クアップ領域は前記Ｐウェル内に形成されていることを
特徴とする請求項１に記載のスタティックランダムアク
セスメモリ装置。 - 【請求項３】 前記メモリセルアレイ領域内にはPMOSト
ランジスタを形成するためのＮウェルが形成されてお
り、 前記Ｎウェルに電源電圧を印加するためのＮウェルピッ
クアップ領域は前記Ｎウェル内に形成されていることを
特徴とする請求項１に記載のスタティックランダムアク
セスメモリ装置。 - 【請求項４】 前記メモリセルアレイ領域内にはＰウェ
ル及びＮウェルが相互に隣接するように形成されてお
り、 前記Ｐウェルピックアップ領域及びＮウェルピックアッ
プ領域は前記Ｐウェル及びＮウェル内に各々形成されて
いることを特徴とする請求項１に記載のスタティックラ
ンダムアクセスメモリ装置。 - 【請求項５】 前記第１及び第２駆動トランジスタのソ
ースと前記Ｐウェルピックアップ領域を連結するように
形成された第１導電層を具備することを特徴とする請求
項２または４に記載のスタティックランダムアクセスメ
モリ装置。 - 【請求項６】 前記Ｎウェルピックアップ領域は、 前記PMOSトランジスタのソースと隣接するように形成さ
れていることを特徴とする請求項３に記載のスタティッ
クランダムアクセスメモリ装置。 - 【請求項７】 前記Ｎウェルピックアップ領域と前記PM
OSトランジスタのソースとの双方を露出させるコンタク
トホールを具備することを特徴とする請求項６に記載の
スタティックランダムアクセスメモリ装置。 - 【請求項８】 前記コンタクトホールを通して前記Ｎウ
ェルピックアップ領域と前記PMOSトランジスタのソース
との双方に接触する第２導電層を具備することを特徴と
する請求項７に記載のスタティックランダムアクセスメ
モリ装置。 - 【請求項９】 前記第１及び第２導電層は同一層の導電
層よりなることを特徴とする請求項５または請求項８に
記載のスタティックランダムアクセスメモリ装置。 - 【請求項１０】 前記第１CMOSインバータの出力ノード
と第２CMOSインバータの入力ノードとが１つのコンタク
トホールで連結されることを特徴とする請求項１に記載
のスタティックランダムアクセスメモリ装置。 - 【請求項１１】 前記第２CMOSインバータの出力ノード
と第１CMOSインバータの入力ノードとが１つのコンタク
トホールで連結されることを特徴とする請求項１に記載
のスタティックランダムアクセスメモリ装置。 - 【請求項１２】 前記第１CMOSインバータの出力ノード
と第２CMOSインバータの入力ノードとが１つのコンタク
トホールで連結され、 前記第２CMOSインバータの出力ノードと第１CMOSインバ
ータの入力ノードとが１つのコンタクトホールで連結さ
れることを特徴とする請求項１に記載のスタティックラ
ンダムアクセスメモリ装置。 - 【請求項１３】 第１及び第２CMOSインバータの夫々の
出力端を形成するための駆動トランジスタのドレインと
PMOS負荷トランジスタのドレインが１つのコンタクトホ
ールを介して連結されることを特徴とする請求項１０乃
至請求項１２のいずれか１項に記載のスタティックラン
ダムアクセスメモリ装置。 - 【請求項１４】 前記駆動トランジスタのドレインとPM
OS負荷トランジスタのドレインとを連結してCMOSインバ
ータを構成するためのコンタクトホールを介して、相互
にフリップフロップ形に連結された２つのCMOSインバー
タのうち他方のCMOSインバータのゲートが連結されるこ
とを特徴とする請求項１または１３に記載のスタティッ
クランダムアクセスメモリ装置。 - 【請求項１５】 Ｙ軸方向に隣接したセルはＸ軸に対し
て線対称であり、Ｘ軸方向に隣接したセルはＹ軸に対し
て線対称となるように複数の単位セルがマトリックス形
で配列されたセルアレイ領域を有するスタティックラン
ダムアクセスメモリ装置において、前記単位セルは、 四角形の領域内に、所定間隔に離れた２つのＰウェル及
び前記２つのＰウェルの間に配置された１つのNウェル
と、 前記Ｐウェルに各々位置し、前記四角形の領域の四隅
中、相面する１対の角部に各々配置された１対のＰウェ
ルピックアップ領域と、 前記Ｐウェル内に各々位置し、前記の各Ｐウェルピック
アップ領域から一定距離を保ちながら前記四角形の領域
の中心に対して点対称となるように配置された第１及び
第２活性領域と、 前記第１活性領域及び第２活性領域の間に形成されたＮ
ウェルに各々配置され、Ｙ軸方向と平行したバー形のパ
ターンを有しながら前記それぞれのバー形のパターンの
一端が前記Ｎウェルの縁部まで延長され前記四角形の中
心に対して相互に点対称である第３及び第４活性領域
と、 前記第３活性領域の両端部のうち前記Ｎウェルの縁部ま
で延長された一端部及び前記第４活性領域の両端部のう
ち前記Ｎウェルの縁部まで延長された一端部が各々接す
るように配置された第１及び第２Ｎウェルピックアップ
領域と、 前記第１活性領域及びこれと隣接した第３活性領域を横
切しながら、前記第２活性領域と接するように配置され
た第１ゲート電極と、 前記第２活性領域及びこれと隣接した第４活性領域を横
切しながら、前記第１活性領域と接するように配置され
た第２ゲート電極と、 前記第１活性領域及び第２活性領域を横切しながらＹ軸
方向に配置された第１ワードライン及び第２ワードライ
ンと、 前記第１及び第２ゲート電極と前記第１及び第２活性領
域とを各々電気的に連結させるための第１コンタクト
と、 前記第１及び第２ゲート電極と前記第３及び第４活性領
域とを各々電気的に連結させるための第２コンタクト
と、 前記第１Ｎウェルピックアップ領域とこれと隣接した第
３活性領域とを露出させる第１電源コンタクト及び前記
第２Ｎウェルピックアップ領域とこれと隣接した第４活
性領域とを露出させる第２電源コンタクトと、 前記第１及び第２電源コンタクトを覆いながらＹ軸方向
に配置された電源ラインと、 前記第１ゲート電極と接しながら前記第１Ｎウェルピッ
クアップ領域の縁部に位置した第１活性領域及びこれと
隣接したＰウェルピックアップ領域を露出させる第１接
地コンタクトと、 前記第２ゲート電極と接しながら前記第２Ｎウェルピッ
クアップ領域の縁部に位置した第２活性領域及びこれと
隣接したＰウェルピックアップ領域を露出させる第２接
地コンタクトと、 前記第１接地コンタクトを覆いながらＹ軸方向に配置さ
れた第１接地ラインと、 前記第２接地コンタクトを覆いながらＹ軸方向に配置さ
れた第２接地ラインと、 前記第１ワードラインと接しながら前記第１Ｐウェル領
域の縁部に位置した第１活性領域を露出させる第１ビッ
トラインコンタクトと、 前記第１ビットラインコンタクトを覆いながらＸ軸方向
に配置された第１ビットラインと、 前記第２ワードラインと接しながら前記第２Ｐウェル領
域の縁部に位置した第２活性領域を露出させる第２ビッ
トラインコンタクトと、 前記第２ビットラインコンタクトを覆いながらＸ軸方向
に配置された第２ビットラインとを含むことを特徴とす
るスタティックランダムアクセスメモリ装置。 - 【請求項１６】 前記第１電源コンタクトは前記第１Ｎ
ウェルピックアップ領域と前記第３活性領域との双方を
露出させることを特徴とする請求項１５に記載のスタテ
ィックランダムアクセスメモリ装置。 - 【請求項１７】 前記第２電源コンタクトは前記第２Ｎ
ウェルピックアップ領域と前記第４活性領域との双方を
露出させることを特徴とする請求項１５に記載のスタテ
ィックランダムアクセスメモリ装置。 - 【請求項１８】 半導体基板の非活性領域に形成された
素子分離膜と、 前記半導体基板の活性領域に交互に形成されたＮウェル
及びＰウェルと、 前記Ｎウェル及びＰウェルに各々形成されたＮウェルフ
リップフロップピックアップ領域及びＰウェルピックア
ップ領域と、 前記半導体基板上に形成された第１乃至第４ゲート電極
と分離された第５及び第６ゲート電極と、 前記Ｎウェル内に形成された第１及び第２ソース／ドレ
インと、 前記Ｐウェル内に形成された第３乃至第６ソース／ドレ
インと、 前記第１及び第２ソース／ドレインと接続された電源ラ
インと、 前記第３及び第４ソース／ドレインと接続された接地ラ
インと、 前記第５及び第６ソース／ドレインと接続された第１及
び第２ビットラインとを具備することを特徴とするスタ
ティックランダムアクセスメモリ装置。 - 【請求項１９】 前記素子分離膜は前記半導体基板に形
成されたトレンチに埋込まれた酸化膜よりなることを特
徴とする請求項１８に記載のスタティックランダムアク
セスメモリ装置。 - 【請求項２０】 前記Ｎウェルピックアップ領域は前記
第１及び第２ソース／ドレインと隣接して形成されたこ
とを特徴とする請求項１８に記載のスタティックランダ
ムアクセスメモリ装置。 - 【請求項２１】 前記第１及び第３ゲート電極は１つの
導電層よりなり、 前記第２及び第４ゲート電極は１つの導電層よりなるこ
とを特徴とする請求項１８に記載のスタティックランダ
ムアクセスメモリ装置。 - 【請求項２２】 前記第１及び第３ゲート電極は第１及
び第２PMOS負荷トランジスタのゲート電極であり、 前記第２及び第４ゲート電極は第１及び第２駆動トラン
ジスタのゲート電極であり、 前記第５及び第６ゲート電極は第１及び第２伝送トラン
ジスタのゲート電極であることを特徴とする請求項１８
に記載のスタティックランダムアクセスメモリ装置。 - 【請求項２３】 前記第５及び第６ゲート電極は前記第
１乃至第４ゲート電極と直交することを特徴とする請求
項２２に記載のスタティックランダムアクセスメモリ装
置。 - 【請求項２４】 前記電源ライン及び接地ラインの下部
に、 前記第５及び第６ゲート電極が形成された結果物を覆う
第２層間絶縁膜と、 前記第１ゲート電極と第５ソース／ドレイン、前記第２
ゲート電極と第６ソース／ドレインを各々同時に露出さ
せるコンタクトホールを覆う２つの第１プラグと、 前記第１プラグが形成された結果物を覆う第３層間絶縁
膜と、 前記第３層間絶縁膜を貫通し、前記第１及び第２ソース
／ドレインと前記Ｎウェルピックアップ領域を同時に露
出させるコンタクトホールを覆う２つの第２プラグと、 前記第３層間絶縁膜を貫通し、前記第３及び第４ソース
／ドレインを各々露出させるコンタクトホールを覆う２
つの第３プラグと、 前記第３層間絶縁膜を貫通し、前記Ｐウェルピックアッ
プ領域を露出させるコンタクトホールを覆う第４プラグ
と、 前記第３層間絶縁膜を貫通し、前記第５及び第６ソース
／ドレインを各々露出させるコンタクトホールを覆う２
つの第５プラグとをさらに具備することを特徴とする請
求項１８に記載のスタティックランダムアクセスメモリ
装置。 - 【請求項２５】 前記第１及び第２ビットラインは前記
２つの第５プラグと各々接続された第１及び第２パッド
を通して前記第５及び第６ソース／ドレインと各々接続
されたことを特徴とする請求項１８または２４に記載の
スタティックランダムアクセスメモリ装置。 - 【請求項２６】 前記接地ラインは前記第３及び第４プ
ラグと同時に接続されたことを特徴とする請求項１８ま
たは請求項２４に記載のスタティックランダムアクセス
メモリ装置。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960025934A KR980006406A (ko) | 1996-06-29 | 1996-06-29 | 스태틱 랜덤 엑세스 메모리(sram) 장치 |
| KR96-25934 | 1996-06-29 | ||
| KR19960029875 | 1996-07-23 | ||
| KR96-29875 | 1996-07-23 | ||
| KR1019970026104A KR100230426B1 (ko) | 1996-06-29 | 1997-06-20 | 집적도가 향상된 스태틱 랜덤 억세스 메모리장치 |
| KR97-26104 | 1997-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070200A true JPH1070200A (ja) | 1998-03-10 |
| JP3957013B2 JP3957013B2 (ja) | 2007-08-08 |
Family
ID=27349358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17214197A Expired - Fee Related JP3957013B2 (ja) | 1996-06-29 | 1997-06-27 | スタティックランダムアクセスメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6118158A (ja) |
| JP (1) | JP3957013B2 (ja) |
| KR (1) | KR100230426B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346832B1 (ko) * | 2000-01-12 | 2002-08-03 | 삼성전자 주식회사 | 스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법 |
| KR20030085323A (ko) * | 2002-04-30 | 2003-11-05 | 주식회사 하이닉스반도체 | 에스렘(ｓｒａｍ) 셀 및 그 제조방법 |
| KR100464941B1 (ko) * | 1998-12-24 | 2005-04-06 | 주식회사 하이닉스반도체 | 풀 씨모스 에스램 셀 제조 방법 |
| JP2010118696A (ja) * | 1999-05-12 | 2010-05-27 | Renesas Technology Corp | 半導体集積回路装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144406B2 (ja) * | 1998-11-30 | 2001-03-12 | 日本電気株式会社 | 半導体記憶装置 |
| JP2001176964A (ja) * | 1999-12-16 | 2001-06-29 | Mitsubishi Electric Corp | 半導体装置および半導体装置製造方法 |
| JP4885365B2 (ja) * | 2000-05-16 | 2012-02-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP3990858B2 (ja) * | 2000-07-31 | 2007-10-17 | 株式会社東芝 | 半導体装置 |
| KR100772091B1 (ko) * | 2001-06-29 | 2007-11-01 | 주식회사 하이닉스반도체 | 에스램소자의 제조방법 |
| JP3891063B2 (ja) * | 2001-07-18 | 2007-03-07 | セイコーエプソン株式会社 | 半導体集積回路装置及びその製造方法 |
| JP4623885B2 (ja) * | 2001-08-16 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6583518B2 (en) | 2001-08-31 | 2003-06-24 | Micron Technology, Inc. | Cross-diffusion resistant dual-polycide semiconductor structure and method |
| JP2003152111A (ja) * | 2001-11-13 | 2003-05-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003203993A (ja) * | 2002-01-10 | 2003-07-18 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| KR100487521B1 (ko) * | 2002-03-19 | 2005-05-03 | 삼성전자주식회사 | 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 |
| JP4098746B2 (ja) * | 2004-04-16 | 2008-06-11 | 株式会社東芝 | 半導体装置 |
| KR100618833B1 (ko) * | 2004-06-12 | 2006-08-31 | 삼성전자주식회사 | 비대칭 ｓｒａｍ 소자 및 그 제조방법 |
| US7161213B2 (en) * | 2004-08-05 | 2007-01-09 | Broadcom Corporation | Low threshold voltage PMOS apparatus and method of fabricating the same |
| JP2007103862A (ja) * | 2005-10-07 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100660341B1 (ko) * | 2005-12-29 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 반도체 소자 |
| US20080036033A1 (en) * | 2006-08-10 | 2008-02-14 | Broadcom Corporation | One-time programmable memory |
| KR100971552B1 (ko) * | 2008-07-17 | 2010-07-21 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 동작 방법 |
| US8829610B2 (en) * | 2012-05-15 | 2014-09-09 | United Microelectronics Corp. | Method for forming semiconductor layout patterns, semiconductor layout patterns, and semiconductor structure |
| US9184287B2 (en) | 2013-01-14 | 2015-11-10 | Broadcom Corporation | Native PMOS device with low threshold voltage and high drive current and method of fabricating the same |
| KR102178732B1 (ko) * | 2013-12-20 | 2020-11-13 | 삼성전자주식회사 | 반도체 소자 |
| JP6316727B2 (ja) * | 2014-10-22 | 2018-04-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI698873B (zh) | 2017-03-28 | 2020-07-11 | 聯華電子股份有限公司 | 半導體記憶元件 |
| US11127746B2 (en) | 2019-01-31 | 2021-09-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin-based strap cell structure for improving memory performance |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2927463B2 (ja) * | 1989-09-28 | 1999-07-28 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3771283B2 (ja) * | 1993-09-29 | 2006-04-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH0870050A (ja) * | 1994-08-29 | 1996-03-12 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
-
1997
- 1997-06-20 KR KR1019970026104A patent/KR100230426B1/ko not_active Expired - Fee Related
- 1997-06-26 US US08/883,348 patent/US6118158A/en not_active Expired - Lifetime
- 1997-06-27 JP JP17214197A patent/JP3957013B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464941B1 (ko) * | 1998-12-24 | 2005-04-06 | 주식회사 하이닉스반도체 | 풀 씨모스 에스램 셀 제조 방법 |
| JP2010118696A (ja) * | 1999-05-12 | 2010-05-27 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2013128148A (ja) * | 1999-05-12 | 2013-06-27 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2017191952A (ja) * | 1999-05-12 | 2017-10-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| KR100346832B1 (ko) * | 2000-01-12 | 2002-08-03 | 삼성전자 주식회사 | 스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법 |
| KR20030085323A (ko) * | 2002-04-30 | 2003-11-05 | 주식회사 하이닉스반도체 | 에스렘(ｓｒａｍ) 셀 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6118158A (en) | 2000-09-12 |
| KR980012559A (ko) | 1998-04-30 |
| JP3957013B2 (ja) | 2007-08-08 |
| KR100230426B1 (ko) | 1999-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3957013B2 (ja) | スタティックランダムアクセスメモリ装置 | |
| KR100675726B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| JP3036588B2 (ja) | 半導体記憶装置 | |
| JP2003068883A (ja) | 半導体記憶装置 | |
| JP2002289703A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100292594B1 (ko) | 반도체 메모리 장치 | |
| JPH08330446A (ja) | スタティックランダムアクセスメモリ素子及びその製造方法 | |
| JP2818964B2 (ja) | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 | |
| JP2998679B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH11204662A (ja) | Ｓｒａｍ装置およびその製造方法 | |
| KR19980063330A (ko) | 반도체장치 및 그 제조방법 | |
| JPH07202017A (ja) | 半導体集積回路装置及びその製造方法 | |
| US6181014B1 (en) | Integrated circuit memory devices having highly integrated SOI memory cells therein | |
| KR100536612B1 (ko) | 소프트 에러율 내성 및 래치업 내성을 증진시키기 위한 웰구조를 갖는 반도체 장치 및 그 제조 방법 | |
| JPH08274275A (ja) | 半導体装置およびその製造方法 | |
| KR100316577B1 (ko) | 반도체 메모리 셀 | |
| JPH06334148A (ja) | 半導体装置及びその製造方法 | |
| JP2969876B2 (ja) | 半導体装置およびその製造方法 | |
| JP3064957B2 (ja) | 半導体装置およびその製造方法 | |
| JP3177038B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2000036542A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH11168192A (ja) | 半導体記憶装置 | |
| JP3027271B2 (ja) | 半導体メモリ装置およびその製造方法 | |
| JP3200862B2 (ja) | 半導体記憶装置 | |
| JP3059607B2 (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050930 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060428 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060727 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061215 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070313 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070406 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070501 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130518 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |