JPH1070244A - アナログ半導体装置及びその製造方法 - Google Patents
アナログ半導体装置及びその製造方法Info
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- JPH1070244A JPH1070244A JP9184501A JP18450197A JPH1070244A JP H1070244 A JPH1070244 A JP H1070244A JP 9184501 A JP9184501 A JP 9184501A JP 18450197 A JP18450197 A JP 18450197A JP H1070244 A JPH1070244 A JP H1070244A
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- capacitor electrode
- insulating film
- upper capacitor
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ポリ抵抗体の値が電圧の変化によって変動さ
れないようにすることにより、回路の不良を防止するこ
とのできるアナログ半導体装置を提供する。 【解決手段】 本発明によるアナログ半導体装置は、半
導体基板上に素子分離膜が形成されてアクティブ領域が
定められ、素子分離膜上には抵抗体が形成され、抵抗体
の一定部分の上部にキャパシタ用絶縁膜及びダミー上部
キャパシタ電極が形成されて、ダミー上部キャパシタ電
極の上部と抵抗体の露出された部分にのみ選択的にサリ
サイド層が形成されている。そして、ダミー上部キャパ
シタ電極と抵抗体の露出された部分の一方の側とが電気
的に互いに連結される。
れないようにすることにより、回路の不良を防止するこ
とのできるアナログ半導体装置を提供する。 【解決手段】 本発明によるアナログ半導体装置は、半
導体基板上に素子分離膜が形成されてアクティブ領域が
定められ、素子分離膜上には抵抗体が形成され、抵抗体
の一定部分の上部にキャパシタ用絶縁膜及びダミー上部
キャパシタ電極が形成されて、ダミー上部キャパシタ電
極の上部と抵抗体の露出された部分にのみ選択的にサリ
サイド層が形成されている。そして、ダミー上部キャパ
シタ電極と抵抗体の露出された部分の一方の側とが電気
的に互いに連結される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にサリサイド層(salicied layer)を
有するアナログ半導体装置及びその製造方法に関する。
製造方法に係り、特にサリサイド層(salicied layer)を
有するアナログ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】アナログ半導体装置はロー(low) 状態と
ハイ(high)状態だけの二つの情報を有するディジタル半
導体装置とは異なって多様な状態の情報を貯蔵する。ま
た、アナログ半導体装置はその回路に必要なそれぞれの
ノードに抵抗体(resistor)とキャパシタが添加される。
このような抵抗値とキャパシタの容量は電圧変化によっ
て変動するので、特定値を有する抵抗体が要求される。
ハイ(high)状態だけの二つの情報を有するディジタル半
導体装置とは異なって多様な状態の情報を貯蔵する。ま
た、アナログ半導体装置はその回路に必要なそれぞれの
ノードに抵抗体(resistor)とキャパシタが添加される。
このような抵抗値とキャパシタの容量は電圧変化によっ
て変動するので、特定値を有する抵抗体が要求される。
【０００３】一方、半導体装置の高集積化に応じて、寄
生抵抗効果を減少させ且つ導電性を改善させるために、
ゲートとソース及びドレインの表面に選択的に金属層や
金属シリサイド層が自己整列して形成されるサリサイド
（ＳＡＬＩＣＩＥＤ；Self−A ligned Ｓｉｌｉｃｉｄ
ｅ）層が導入された。このようなサリサイド層は前記ア
ナログ半導体装置で抵抗体の上部にも形成される。しか
し、抵抗体が特定値を有するためには別途の工程を追加
してポリシリコン抵抗体（以下、「ポリ抵抗体」とい
う）の上部にサリサイド層が形成されないようにするべ
きである。
生抵抗効果を減少させ且つ導電性を改善させるために、
ゲートとソース及びドレインの表面に選択的に金属層や
金属シリサイド層が自己整列して形成されるサリサイド
（ＳＡＬＩＣＩＥＤ；Self−A ligned Ｓｉｌｉｃｉｄ
ｅ）層が導入された。このようなサリサイド層は前記ア
ナログ半導体装置で抵抗体の上部にも形成される。しか
し、抵抗体が特定値を有するためには別途の工程を追加
してポリシリコン抵抗体（以下、「ポリ抵抗体」とい
う）の上部にサリサイド層が形成されないようにするべ
きである。
【０００４】従って、従来にはポリ抵抗体の上部にサリ
サイド層が形成されないように、ポリ抵抗体の上部の一
定部分にキャパシタの絶縁膜及びダミー上部キャパシタ
電極を形成する。
サイド層が形成されないように、ポリ抵抗体の上部の一
定部分にキャパシタの絶縁膜及びダミー上部キャパシタ
電極を形成する。
【０００５】図１に示すように、半導体基板１０上にフ
ィールド酸化膜２０が形成されてアクティブ領域Ａが定
めされる。アクティブ領域Ａにゲート絶縁膜３０及びゲ
ート４１とソース及びドレイン領域５０ａ，５０ｂが形
成され、フィールド酸化膜２０上にはポリ抵抗体４２が
形成される。ポリ抵抗体４２の一定部分上にキャパシタ
（図示せず）形成時にキャパシタ用絶縁膜６０とダミー
上部キャパシタ電極７０が順次形成される。ゲート４
１、ポリ抵抗体４２、及びダミー上部キャパシタ電極７
０の両側壁に絶縁膜スペーサ８０がそれぞれ形成され
る。前記ダミー上部キャパシタ電極７０によって露出さ
れたポリ抵抗体４２、ダミー上部キャパシタ電極７０、
ゲート４１、及びソース及びドレイン領域５０ａ，５０
ｂのそれぞれの上部に選択的にサリサイド層９０ａ〜９
０ｆが形成される。
ィールド酸化膜２０が形成されてアクティブ領域Ａが定
めされる。アクティブ領域Ａにゲート絶縁膜３０及びゲ
ート４１とソース及びドレイン領域５０ａ，５０ｂが形
成され、フィールド酸化膜２０上にはポリ抵抗体４２が
形成される。ポリ抵抗体４２の一定部分上にキャパシタ
（図示せず）形成時にキャパシタ用絶縁膜６０とダミー
上部キャパシタ電極７０が順次形成される。ゲート４
１、ポリ抵抗体４２、及びダミー上部キャパシタ電極７
０の両側壁に絶縁膜スペーサ８０がそれぞれ形成され
る。前記ダミー上部キャパシタ電極７０によって露出さ
れたポリ抵抗体４２、ダミー上部キャパシタ電極７０、
ゲート４１、及びソース及びドレイン領域５０ａ，５０
ｂのそれぞれの上部に選択的にサリサイド層９０ａ〜９
０ｆが形成される。
【０００６】そして、基板全面に層間絶縁膜１００が形
成され、ソース及びドレイン領域５０ａ，５０ｂの上部
に形成されたサリサイド層９０ａ，９０ｂとポリ抵抗体
４２の上部に形成されたサリサイド層９０ｄ，９０ｅの
所定部分がそれぞれ露出されるように層間絶縁膜１００
がエッチングされてコンタクトホールが形成される。前
記コンタクトホールを充填させるように、層間絶縁膜１
００上に金属層が蒸着され且つパターニングされて金属
配線層１２０ａ〜１２０ｄが形成される。
成され、ソース及びドレイン領域５０ａ，５０ｂの上部
に形成されたサリサイド層９０ａ，９０ｂとポリ抵抗体
４２の上部に形成されたサリサイド層９０ｄ，９０ｅの
所定部分がそれぞれ露出されるように層間絶縁膜１００
がエッチングされてコンタクトホールが形成される。前
記コンタクトホールを充填させるように、層間絶縁膜１
００上に金属層が蒸着され且つパターニングされて金属
配線層１２０ａ〜１２０ｄが形成される。
【０００７】つまり、キャパシタ用絶縁膜６０及びダミ
ー上部キャパシタ電極７０は、選択的サリサイド層の形
成時にポリ抵抗体４２に対する障壁としての役目を果た
す。その結果、ポリ抵抗体４２の一定部分にはサリサイ
ド層が形成されない。
ー上部キャパシタ電極７０は、選択的サリサイド層の形
成時にポリ抵抗体４２に対する障壁としての役目を果た
す。その結果、ポリ抵抗体４２の一定部分にはサリサイ
ド層が形成されない。
【０００８】一方、図２は図１のＢ部分を示す回路図で
あって、図２に示すように、ポリ抵抗体４２上に形成さ
れたキャパシタ絶縁膜６０とダミー上部キャパシタ電極
７０はフローティングされて、ポリ抵抗体４２に対して
寄生キャパシタＣｐとして作用する。これにより、ポリ
抵抗体４２の値が電圧変化によって変動することによ
り、回路の不良が引き起こされてアナログ半導体装置の
信頼性が低下する。
あって、図２に示すように、ポリ抵抗体４２上に形成さ
れたキャパシタ絶縁膜６０とダミー上部キャパシタ電極
７０はフローティングされて、ポリ抵抗体４２に対して
寄生キャパシタＣｐとして作用する。これにより、ポリ
抵抗体４２の値が電圧変化によって変動することによ
り、回路の不良が引き起こされてアナログ半導体装置の
信頼性が低下する。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、ポリ抵抗体の値が電圧の変化によって変動されない
ようにすることにより、回路の不良を防止することので
きるアナログ半導体装置を提供することにある。
は、ポリ抵抗体の値が電圧の変化によって変動されない
ようにすることにより、回路の不良を防止することので
きるアナログ半導体装置を提供することにある。
【００１０】本発明の他の目的は、前記目的を達成する
ためのアナログ半導体装置の製造方法を提供することに
ある。
ためのアナログ半導体装置の製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるアナログ半導体装置は、半導体基板上
に素子分離膜が形成されてアクティブ領域が定められ、
素子分離膜上には抵抗体が形成され、抵抗体の一定部分
の上部にキャパシタ用絶縁膜及びダミー上部キャパシタ
電極が形成されて、ダミー上部キャパシタ電極の上部と
抵抗体の露出された部分にのみ選択的にサリサイド層が
形成されている。そして、ダミー上部キャパシタ電極と
抵抗体の露出された部分の一つの段とが電気的に互いに
連結される。
に、本発明によるアナログ半導体装置は、半導体基板上
に素子分離膜が形成されてアクティブ領域が定められ、
素子分離膜上には抵抗体が形成され、抵抗体の一定部分
の上部にキャパシタ用絶縁膜及びダミー上部キャパシタ
電極が形成されて、ダミー上部キャパシタ電極の上部と
抵抗体の露出された部分にのみ選択的にサリサイド層が
形成されている。そして、ダミー上部キャパシタ電極と
抵抗体の露出された部分の一つの段とが電気的に互いに
連結される。
【００１２】また、本発明によるアナログ半導体装置の
製造方法は、半導体基板上に素子分離膜が形成されてア
クティブ領域が定められ、素子分離膜上には抵抗体が形
成され、抵抗体の一定部分の上部にキャパシタ用絶縁膜
及びダミー上部キャパシタ電極が形成されて、ダミー上
部キャパシタ電極の上部と抵抗体の露出された部分にの
み選択的にサリサイド層が形成される。そして、基板上
に層間絶縁膜が形成され、層間絶縁膜がエッチングされ
て抵抗体の上部に形成されたサリサイド層の所定部分を
露出させる第１及び第２コンタクトホールと、ダミー上
部キャパシタ電極の上部に形成されたサリサイド層の所
定部分を露出させる第３コンタクトホールとが形成され
る。第１乃至第３コンタクトホールに埋め込まれるよう
に層間絶縁膜上に導電層が蒸着され、導電層をパターニ
ングして第１及び第３コンタクトホールを通じて抵抗体
とダミー上部キャパシタ電極を電気的に互いに連結させ
る第１配線層と、第２コンタクトホールを通じて抵抗体
上部のサリサイド層とコンタクトされる第２配線層が形
成される。
製造方法は、半導体基板上に素子分離膜が形成されてア
クティブ領域が定められ、素子分離膜上には抵抗体が形
成され、抵抗体の一定部分の上部にキャパシタ用絶縁膜
及びダミー上部キャパシタ電極が形成されて、ダミー上
部キャパシタ電極の上部と抵抗体の露出された部分にの
み選択的にサリサイド層が形成される。そして、基板上
に層間絶縁膜が形成され、層間絶縁膜がエッチングされ
て抵抗体の上部に形成されたサリサイド層の所定部分を
露出させる第１及び第２コンタクトホールと、ダミー上
部キャパシタ電極の上部に形成されたサリサイド層の所
定部分を露出させる第３コンタクトホールとが形成され
る。第１乃至第３コンタクトホールに埋め込まれるよう
に層間絶縁膜上に導電層が蒸着され、導電層をパターニ
ングして第１及び第３コンタクトホールを通じて抵抗体
とダミー上部キャパシタ電極を電気的に互いに連結させ
る第１配線層と、第２コンタクトホールを通じて抵抗体
上部のサリサイド層とコンタクトされる第２配線層が形
成される。
【００１３】前記本発明によればダミー上部キャパシタ
電極は抵抗体の一つの段と互いに連結されて抵抗体に対
して一定して寄生キャパシタとして作用する。従って、
抵抗体の電圧変化による抵抗体変化が生じない。
電極は抵抗体の一つの段と互いに連結されて抵抗体に対
して一定して寄生キャパシタとして作用する。従って、
抵抗体の電圧変化による抵抗体変化が生じない。
【００１４】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００１５】図３乃至図５は本発明の実施例によるポリ
抵抗体を有するアナログ半導体装置の製造方法を説明す
るための断面図であって、図１と同一の部分に対しては
同一の符号を付与する。
抵抗体を有するアナログ半導体装置の製造方法を説明す
るための断面図であって、図１と同一の部分に対しては
同一の符号を付与する。
【００１６】図３に示すように、半導体基板１０上にＬ
ＯＣＯＳ(Local Oxidation of Silicon)技術によってフ
ィールド酸化膜（素子分離膜）２０が形成されてアクテ
ィブ領域Ａが定められる。基板上に絶縁膜及びポリシリ
コン膜が蒸着された後パターニングされてゲート絶縁膜
３０及びゲート４１が形成され、フィールド酸化膜２０
の上部にポリ抵抗体４２が形成される。また、基板の上
部にキャパシタの下部電極（図示せず）形成される。続
いて、ゲート４１の両側のアクティブ領域Ａに不純物が
注入されてソース及びドレイン領域５０ａ，５０ｂが形
成される。その次、基板全面に絶縁膜及びポリシリコン
膜が順次蒸着され且つパターニングされて、示してはい
ないが、前記キャパシタの下部電極上部にキャパシタ用
絶縁膜及び上部キャパシタ電極（図示せず）が形成され
ると共に、ポリ抵抗体４２の上部の一定部分にキャパシ
タ用絶縁膜６０及び上部キャパシタ電極７０が形成され
る。 その後、基板全面に絶縁膜が蒸着され、異方性ブ
ランケットエッチングによってゲート４１及びダミー上
部キャパシタ電極７０の表面が露出されるようにエッチ
ングされる。これにより、ゲート４１、ポリ抵抗体４
２、及びダミー上部キャパシタ電極７０の両側壁に絶縁
膜スペーサ８０がそれぞれ形成される。そして、ソース
及びドレイン領域５０ａ，５０ｂ、ゲート４１の上部、
露出されたポリ抵抗体４２の上部、及びダミー上部キャ
パシタ電極７０の上部に選択的にサリサイド層９０ａ〜
９０ｆが形成される。即ち、ポリ抵抗体４２の一定部分
に形成されたキャパシタ用絶縁膜６０及びダミー上部キ
ャパシタ電極７０は、ポリ抵抗体４２に対して選択的な
サリサイド層の形成時に障壁としての役目を果たす。こ
れにより、ポリ抵抗体４２の露出された部分にのみサリ
サイド層９０ｄ，９０ｆが形成される。
ＯＣＯＳ(Local Oxidation of Silicon)技術によってフ
ィールド酸化膜（素子分離膜）２０が形成されてアクテ
ィブ領域Ａが定められる。基板上に絶縁膜及びポリシリ
コン膜が蒸着された後パターニングされてゲート絶縁膜
３０及びゲート４１が形成され、フィールド酸化膜２０
の上部にポリ抵抗体４２が形成される。また、基板の上
部にキャパシタの下部電極（図示せず）形成される。続
いて、ゲート４１の両側のアクティブ領域Ａに不純物が
注入されてソース及びドレイン領域５０ａ，５０ｂが形
成される。その次、基板全面に絶縁膜及びポリシリコン
膜が順次蒸着され且つパターニングされて、示してはい
ないが、前記キャパシタの下部電極上部にキャパシタ用
絶縁膜及び上部キャパシタ電極（図示せず）が形成され
ると共に、ポリ抵抗体４２の上部の一定部分にキャパシ
タ用絶縁膜６０及び上部キャパシタ電極７０が形成され
る。 その後、基板全面に絶縁膜が蒸着され、異方性ブ
ランケットエッチングによってゲート４１及びダミー上
部キャパシタ電極７０の表面が露出されるようにエッチ
ングされる。これにより、ゲート４１、ポリ抵抗体４
２、及びダミー上部キャパシタ電極７０の両側壁に絶縁
膜スペーサ８０がそれぞれ形成される。そして、ソース
及びドレイン領域５０ａ，５０ｂ、ゲート４１の上部、
露出されたポリ抵抗体４２の上部、及びダミー上部キャ
パシタ電極７０の上部に選択的にサリサイド層９０ａ〜
９０ｆが形成される。即ち、ポリ抵抗体４２の一定部分
に形成されたキャパシタ用絶縁膜６０及びダミー上部キ
ャパシタ電極７０は、ポリ抵抗体４２に対して選択的な
サリサイド層の形成時に障壁としての役目を果たす。こ
れにより、ポリ抵抗体４２の露出された部分にのみサリ
サイド層９０ｄ，９０ｆが形成される。
【００１７】図４に示すように、図３の構造上に層間絶
縁膜１００が蒸着される。そして、それぞれのサリサイ
ド層９０ａ〜９０ｆの所定部分が露出されるように層間
絶縁膜１００がエッチングされてコンタクトホール１１
０ａ，１１０ｂ，第１コンタクトホール１１０ｃ，第２
コンタクトホール１１０ｄ，第３コンタクトホール２０
０が形成される。
縁膜１００が蒸着される。そして、それぞれのサリサイ
ド層９０ａ〜９０ｆの所定部分が露出されるように層間
絶縁膜１００がエッチングされてコンタクトホール１１
０ａ，１１０ｂ，第１コンタクトホール１１０ｃ，第２
コンタクトホール１１０ｄ，第３コンタクトホール２０
０が形成される。
【００１８】図５に示すように、図４の構造上にコンタ
クトホール１１０ａ〜１１０ｄ，２００を充填させるよ
うに金属層が蒸着され且つパターニングされて金属配線
層１２０ａ，第１金属配線層１２０ｂ，第２金属配線層
１２０ｄが形成されると共に、ポリ抵抗体４２の一つの
段とダミー上部キャパシタ電極７０とを電気的に連結さ
せる金属配線層３００が形成される。
クトホール１１０ａ〜１１０ｄ，２００を充填させるよ
うに金属層が蒸着され且つパターニングされて金属配線
層１２０ａ，第１金属配線層１２０ｂ，第２金属配線層
１２０ｄが形成されると共に、ポリ抵抗体４２の一つの
段とダミー上部キャパシタ電極７０とを電気的に連結さ
せる金属配線層３００が形成される。
【００１９】図６は図５のＢＢ部分を示す回路であっ
て、図６に示すように、ダミー上部キャパシタ電極７０
はポリ抵抗体４２の一方の側と電気的に互いに連結され
て、ポリ抵抗体４２に対して一定した寄生キャパシタＣ
ｐとして作用する。
て、図６に示すように、ダミー上部キャパシタ電極７０
はポリ抵抗体４２の一方の側と電気的に互いに連結され
て、ポリ抵抗体４２に対して一定した寄生キャパシタＣ
ｐとして作用する。
【００２０】
【発明の効果】以上説明したように、上述した本発明の
実施例によれば、ポリ抵抗体上部の一定部分に形成され
たキャパシタ用絶縁膜とダミー上部キャパシタ電極は、
選択的なサリサイド層の形成の際にポリ抵抗体に対する
障壁としての役目を果たす。また、ダミー上部キャパシ
タ電極はポリ抵抗体の一つの段と互いに連結されてポリ
抵抗体に対して一定の寄生キャパシタとして作用する。
従って、ポリ抵抗体の電圧変化による抵抗体変化が生じ
ないので、回路の動作が安定することにより、半導体装
置の信頼性が向上する。
実施例によれば、ポリ抵抗体上部の一定部分に形成され
たキャパシタ用絶縁膜とダミー上部キャパシタ電極は、
選択的なサリサイド層の形成の際にポリ抵抗体に対する
障壁としての役目を果たす。また、ダミー上部キャパシ
タ電極はポリ抵抗体の一つの段と互いに連結されてポリ
抵抗体に対して一定の寄生キャパシタとして作用する。
従って、ポリ抵抗体の電圧変化による抵抗体変化が生じ
ないので、回路の動作が安定することにより、半導体装
置の信頼性が向上する。
【００２１】一方、前記実施例では、ポリ抵抗体と下部
キャパシタ電極がゲートの形成時に同時にパターニング
されて形成されたが、ポリ抵抗体と下部キャパシタ電極
が先に形成され、ゲート絶縁膜及びキャパシタ用絶縁膜
が同時に形成され、上部キャパシタ電極とゲートが同時
にパターニングされて形成することもできる。
キャパシタ電極がゲートの形成時に同時にパターニング
されて形成されたが、ポリ抵抗体と下部キャパシタ電極
が先に形成され、ゲート絶縁膜及びキャパシタ用絶縁膜
が同時に形成され、上部キャパシタ電極とゲートが同時
にパターニングされて形成することもできる。
【００２２】尚、本発明は前記実施例に限らず、本発明
の技術的な要旨から外れない範囲内で多様に変形させて
実施することができる。
の技術的な要旨から外れない範囲内で多様に変形させて
実施することができる。
【図１】従来のポリ抵抗体を有するアナログ半導体装置
を示す断面図である。
を示す断面図である。
【図２】図１のポリ抵抗体を示す回路図である。
【図３】本発明の実施例によるポリ抵抗体を有するアナ
ログ半導体装置の製造方法を示す断面図である。
ログ半導体装置の製造方法を示す断面図である。
【図４】本発明の実施例によるポリ抵抗体を有するアナ
ログ半導体装置の製造方法を示す断面図である。
ログ半導体装置の製造方法を示す断面図である。
【図５】本発明の実施例によるポリ抵抗体を有するアナ
ログ半導体装置の製造方法を示す断面図である。
ログ半導体装置の製造方法を示す断面図である。
【図６】本発明の実施例によるポリ抵抗体を示す回路図
である。
である。
１０ 半導体基板 ２０ フィールド酸化膜 ３０ ゲート絶縁膜 ４１ ゲート ４２ ポリ抵抗体 ５ａ，５０ｂ ソース及びドレイン領域 ６０ キパシタ用絶縁膜 ７０ 上部キャパシタ電極 ８０ 絶縁膜スペーサ ９０ａ〜９０ｆ サリサイド層 １００ａ〜１００ｄ，２００ コンタクトホール １２０ａ，１２０ｂ，１２０ｄ，３００ 金属配線層 Ｃｐ 寄生キャパシタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年９月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １０ 半導体基板 ２０ フィールド酸化膜 ３０ ゲート絶縁膜 ４１ ゲート ４２ ポリ抵抗体 ５ａ，５０ｂ ソース及びドレイン領域 ６０ キパシタ用絶縁膜 ７０ 上部キャパシタ電極 ８０ 絶縁膜スペーサ ９０ａ〜９０ｆ サリサイド層１００ａ〜１００ｄ ，２００ コンタクトホール １２０ａ，１２０ｂ，１２０ｄ，３００ 金属配線層 Ｃｐ 寄生キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (4)
- 【請求項１】 半導体基板上に素子分離膜が形成されて
アクティブ領域が定められ、前記素子分離膜上には抵抗
体が形成され、前記抵抗体の一定部分の上部にキャパシ
タ用絶縁膜及びダミー上部キャパシタ電極が形成され
て、前記ダミー上部キャパシタ電極の上部と前記抵抗体
の露出された部分にのみ選択的にサリサイド層が形成さ
れたアナログ半導体装置において、 前記ダミー上部キャパシタ電極と前記抵抗体の露出され
た部分とが電気的に互いに連結されることを特徴とする
アナログ半導体装置。 - 【請求項２】 前記抵抗体はポリシリコン抵抗体である
ことを特徴とする請求項１記載のアナログ半導体装置。 - 【請求項３】 半導体基板上に素子分離膜が形成されて
アクティブ領域が定められ、前記素子分離膜上には抵抗
体が形成され、前記抵抗体の一定部分の上部にキャパシ
タ用絶縁膜及びダミー上部キャパシタ電極が形成され
て、前記ダミー上部キャパシタ電極の上部と前記抵抗体
の露出された部分にのみ選択的にサリサイド層が形成さ
れたアナログ半導体装置の製造方法に置いて、 前記基板上に層間絶縁膜を形成する工程と、 前記層間絶縁膜をエッチングして抵抗体の上部に形成さ
れたサリサイド層の所定部分を露出させる第１及び第２
コンタクトホールと、前記ダミー上部キャパシタ電極の
上部に形成されたサリサイド層の所定部分を露出させる
第３コンタクトホールとを形成する工程と、 前記第１乃至第３コンタクトホールに埋め込まれるよう
に前記層間絶縁膜上に導電層を蒸着する工程と、 前記導電層をパターニングして前記第１及び第３コンタ
クトホールを通じて前記抵抗体と前記ダミー上部キャパ
シタ電極を電気的に互いに連結させる第１配線層と、前
記第２コンタクトホールを通じて前記抵抗体上部のサリ
サイド層とコンタクトされる第２配線層とを形成する工
程とを含むことを特徴とするアナログ半導体装置の製造
方法。 - 【請求項４】 前記抵抗体はポリシリコン抵抗体である
ことを特徴とする請求項３記載のアナログ半導体装置の
製造方法。
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