JPH1070559A - 負荷制御システム - Google Patents

Abstract

(57)【要約】 【課題】 遠隔監視による負荷制御システムのメンテナ
ンスにおいて短時間に異常発生の原因追究を行うことの
出来る負荷制御システムを提供すること。 【解決手段】 中央制御装置により、複数個の端末器に
接続された負荷を一対の線路よりなる信号線を介して制
御する負荷制御システムにおいて、中央制御装置Ａは、
ＣＰＵ１の動作時の異常動作を検出する異常動作検出手
段に相当するリセットＩＣ２、リセットＩＣ２による検
出結果を記憶する異常記憶手段に相当するフリップフロ
ップＩＣ３を備え、ＣＰＵプログラムが各プログラムタ
スクの遷移情報を常時更新し記憶する遷移情報記憶手
段、この遷移情報記憶手段の遷移情報を異常情報として
記憶する異常情報記憶手段を備えて、起動時にフリップ
フロップＩＣ３によって異常動作があったことを検出し
たときに前記異常情報を遷移情報の内容に逐次更新す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、個別にアドレスが
割り当てられた複数個の端末器を一対の線路よりなる信
号線を介して中央制御装置に接続し、中央制御装置が各
端末器のアドレスを指定して制御データを時分割多重伝
送するようにして、例えばビル管理システムにおいて端
末器に接続された負荷を制御する負荷制御システムに関
する。

【０００２】

【従来の技術】従来、いわゆるインテリジェントビルと
呼ばれる建物においては、動力・受配電システム、照明
・空調システム等において各負荷機器の動作状態を１カ
所にて集中管理する遠隔監視による負荷制御システムが
用いられている。例えば、図６に示す一般的な負荷制御
システムは、一台の中央制御装置Ａと、個別にアドレス
が割り当てられた端末器Ｂ１、Ｂ２、…Ｂｎとが同軸ケ
ーブルやツイストペア線などの一対の線路よりなる信号
線Ｌを介して接続されている。

【０００３】図７は、中央制御装置Ａから信号線Ｌを介
して各端末器に向けて送出される時分割多重伝送信号を
示している。この時分割多重伝送信号Ｖｓは、１フレー
ムに、信号送信開始を示すスタートパルス信号ＳＴ、交
信すべき端末器Ｂｉ（ｉ＝１、２、…ｎ）を呼び出すた
めのアドレスデータ信号ＡＤ、各端末器Ｂｉの動作を制
御するための制御データ信号ＣＤおよび各端末器Ｂｉか
らの信号の返送期間を設定する返送待機信号ＷＤを少な
くとも含んでいるもので、中央制御装置Ａに内蔵されて
いるＣＰＵ１によって生成される。また、この時分割多
重伝送信号Ｖｓは、例えば複極（±２４Ｖ）の電圧信号
で、長電圧パルスが”１”、短電圧パルスが”０”を示
すパルス幅変調によって低インピーダンスの信号出力回
路より出力されるようになっている。

【０００４】各端末器Ｂｉでは、信号線Ｌの線間に整流
器と平滑用コンデンサを接続して動作電源を得ている。
そして、信号線Ｌを介して入力された時分割多重伝送信
号Ｖｓのアドレスデータと自己の固有アドレスデータと
が一致したとき、その制御データ信号ＣＤを取り込むと
ともに、時分割多重伝送信号Ｖｓの返送待機信号ＷＤに
同期して、端末器Ｂｉの側で信号線Ｌの線間を所定の抵
抗値の抵抗器を介して短絡することによって、長電流パ
ルスが”１”、短電流パルスが”０”を示す複数ビット
の電流モードのシリアル信号である監視データ信号を返
信信号Ｖｉとして返送するようになっている。

【０００５】上記の遠隔監視制御システムは、通常時に
おいて中央制御装置Ａは、例えばアドレス信号ＡＤを、
各端末器Ｂｉを順次周期的にポーリングしてアクセスす
るように変化させて時分割多重伝送信号Ｖｓが出力され
る。このアクセスによって各端末器Ｂｉは、スタートパ
ルスＳＴを受信すると、アドレスデータ信号ＡＤを自己
のアドレスと照合し、アドレスが一致した１つの端末器
Ｂｉのみが、それに続く制御データ信号ＣＤを取り込ん
で負荷機器を制御する制御動作と、負荷機器からの監視
入力内容に基づく監視データ信号の返送動作とを行う。

【０００６】図８は、従来例の中央制御装置ＡのＣＰＵ
の周辺回路構成である。中央制御装置Ａは、時分割多重
伝送信号Ｖｓを生成し処理するためのＣＰＵ１と、シス
テムに異常が発生した場合にＣＰＵに自動的にリセット
をかけるためのウオッチドッグタイマを有しているリセ
ットＩＣ２を備えている。ＣＰＵ１は、フレーム信号発
生回路１ａを内蔵しており、時分割多重伝送信号Ｖｓが
正常であると判定されたときに、フレーム信号に同期し
たパルス信号が出力ポートＰ１から出力されてリセット
ＩＣ２に入力される。すなわち、図７に示す、時分割多
重伝送信号の１フレームに同期して１パルスずつフレー
ム同期信号としてのパルス信号が出力されて遠隔監視制
御システムの正常動作が確認され、異常発生時には、一
定時限監視手段であるウオッチドッグタイマに相当する
リセットＩＣ２からの出力による自己リセットによって
異常の回復が行われて、中央制御装置Ａと各端末器Ｂｉ
との時分割多重伝送信号Ｖｓの授受が再開される。

【０００７】

【発明が解決しようとする課題】ところで、上記の中央
制御装置Ａは、システムの異常発生に対しては自己リセ
ットによって的確に対処しうるものであるが、頻繁に発
生するシステムの異常発生の原因追及のためのメンテナ
ンスは、現場調整作業者の勘と経験によることが多い。
例えば、異常発生の頻度が多いときの通信回路の監視デ
ータを採取し、自己リセットの発生との関連を検討して
動作プログラムの面での対処を施すこととなる。その結
果、異常発生に対処するためのプログラムのメンテナン
スに多大な時間と労力を必要とするものであった。

【０００８】本発明は、上記事由に鑑みてなしたもの
で、その目的とするところは、遠隔監視による負荷制御
システムのメンテナンスにおいて短時間に異常発生の原
因追究を行うことの出来る負荷制御システムを提供する
ことにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の負荷制御システムは、個別にアドレ
スが割り当てられた複数個の端末器を一対の線路よりな
る信号線を介して中央制御装置に接続し、中央制御装置
がＣＰＵによって各端末器のアドレスを指定して制御デ
ータを時分割多重伝送するようにして該端末器に接続さ
れた負荷を表示手段に制御状態を表示し制御する負荷制
御システムにおいて、前記中央制御装置は、前記ＣＰＵ
の動作時の異常動作を検出する異常動作検出手段、該異
常動作検出手段による検出結果を記憶する異常記憶手段
を備え、ＣＰＵプログラムが各プログラムタスクの遷移
情報を常時更新し記憶する遷移情報記憶手段、この遷移
情報記憶手段の遷移情報を異常情報として記憶する異常
情報記憶手段を備えて、起動時に前記異常記憶手段によ
って異常動作があったことを検出したときに前記異常情
報を前記遷移情報の内容に逐次更新することとしてい
る。これにより、異常動作によって起動を再開した時
に、異常動作における遷移情報が異常情報として逐次更
新されて異常情報記憶手段に記憶されるものとなる。

【００１０】また、請求項２記載の負荷制御システム
は、請求項１記載の異常情報記憶手段は、少なくとも２
つの前記異常情報をを順次更新し記憶するリングバッフ
ァを有することとしている。これにより、新しい複数の
異常情報を比較しながら同時に参照できるものとなる。

【００１１】また、請求項３記載の負荷制御システム
は、請求項１又は２記載の遷移情報は、各プログラムタ
スク毎の処理ステップの推移情報を常時更新し記憶する
ステップ推移情報記憶手段によるステップ推移情報を有
することとしている。これにより、各プログラムタスク
毎の処理ステップの推移情報が逐次更新されて記憶され
るものとなる。

【００１２】また、請求項４記載の負荷制御システム
は、請求項１乃至３記載のＣＰＵは、前記異常情報の内
容を表示し得る表示制御手段を備えることとしている。
これにより、記憶された異常情報を表示制御手段によっ
て適宜表示し得るものとなる。

【００１３】

【発明の実施の形態】以下、本発明の負荷制御システム
の一実施の形態を図１乃至図５に基づいて説明する。図
１は、負荷制御システムに用いる中央制御装置のＣＰＵ
の周辺回路の構成図である。図２は、図１に示す中央制
御装置のＣＰＵのプログラムの概略フローチャートで、
（ａ）は起動時の概略フローチャート、（ｂ）はリング
バッファへの格納時の概略フローチャートである。図３
は、図１に示す中央制御装置のＣＰＵの記憶テーブルと
しての遷移情報テーブルの説明図である。図４は、図１
に示す中央制御装置のＣＰＵの各タスクのステップ情報
の一例の説明図である。図５は、図１に示す中央制御装
置のタッチパネル装置の異常情報の表示の一例である。

【００１４】この負荷制御システムは、従来例と同じ
く、一台の中央制御装置Ａと、個別にアドレスが割り当
てられた端末器Ｂ１、Ｂ２、…Ｂｎによって形成され
る。

【００１５】中央制御装置Ａは、時分割多重伝送信号Ｖ
ｓを生成し処理するためのＣＰＵ１と、システムに異常
が発生した場合等にＣＰＵ１に自動的にリセットをかけ
るためにウオッチドッグタイマを有しているリセットＩ
Ｃ２と、リセットＩＣ２による異常動作の検出結果であ
るウオッチドッグ異常結果を記憶する異常記憶手段に相
当するフリップフロップＩＣ３と、を備えている。この
ＣＰＵ１の記憶手段であるＲＡＭ４は、このＲＡＭ４に
向けて計時データなどを出力する時計ＩＣ５及びフリッ
プフロップＩＣ３とともにバックアップ用電池６によっ
て電源がバックアップされている。また、このＣＰＵ１
は、図示しない、表示制御手段としての、タッチ入力を
行うためのキーマトリックス回路及び液晶表示装置など
の表示手段を有している液晶タッチパネル装置を備えて
いる。

【００１６】ＣＰＵ１は、リセットＩＣ２によりその電
源電圧が監視されている。従って、このリセットＩＣ２
は、ＣＰＵ１への電源電圧が所定の電圧値になったこと
を検知してＣＰＵにリセット出力を行う電源リセット動
作と、ＣＰＵ１からのウオッチドッグ出力を常時入力
し、この入力が所定時間継続して無いことによってＣＰ
Ｕの動作時の異常動作を検出する異常動作検出手段に相
当する動作を行う。また、このリセットＩＣ２は、ＣＰ
Ｕ１にリセット出力を行う動作時に、フリップフロップ
ＩＣ３にこのリセットの発生を報知するパルス信号を出
力する。このリセットの発生の報知は、フリップフロッ
プＩＣ３が電源バックアップされていることによってＣ
ＰＵ１の電源の入切の状態に関係なく保持されるように
なっている。

【００１７】以下、上記にて説明したものの動作につい
て説明する。まず、リセットＩＣ２による電源リセット
動作以降、ＣＰＵ１から時分割多重伝送信号Ｖｓが正常
に送出されている場合は、フレーム信号に同期したパル
ス信号が出力ポートＰ１から出力されてリセットＩＣ２
に常時入力され、ＣＰＵ１は正常動作を継続する。

【００１８】次に、電源リセット動作以降において、Ｃ
ＰＵ１から時分割多重伝送信号Ｖｓが正常に送出されな
い場合は、ＣＰＵ１からのウオッチドッグ出力はリセッ
トＩＣ２に入力されず、リセットＩＣ２のウオッチドッ
グ異常検出動作によってリセット信号がＣＰＵ１のリセ
ット入力Ｒに向けて出力される。同時に、リセットＩＣ
２は、このウオッチドッグ異常が発生したことをフリッ
プフロップＩＣ３に向けてパルス信号を出力する。な
お、この信号出力結果は、バックアップ用電池６によっ
てフリップフロップＩＣ３の電源がバックアップされて
いために電源が切断されても消失しない。そして、この
状態にてＣＰＵ１が再起動すると、ＣＰＵ１の所定の入
力ポート（Ｐ２）へのフリップフロップＩＣ３からの信
号出力が検知されて、ＣＰＵ１によってウオッチドッグ
異常の有ったことが検出される。

【００１９】そして、ＲＡＭ４に設定されているリング
バッファに、例えば図３に示す、異常発生回数Ｄ１、時
計ＩＣ５による起動時の時間データＤ２とともに、各プ
ログラムタスクのタスク状態の遷移情報が常時更新され
ている遷移情報Ｄ３を、別途記憶されているウオッチド
ッグリセット発生回数に１を加えた回数の情報として記
憶する。この遷移情報には、ＣＰＵ１のプログラムにお
ける各プログラムタスクの処理ステップの推移情報を常
時更新し記憶するステップ推移情報記憶手段によるステ
ップ推移情報も同時に記憶される。なお、このリングバ
ッファは、所定の書式に基づいて記憶されるデータの所
定の数のものを順次記憶するのに用いるデータバッファ
のことで、所定の記憶領域が満杯になった以降は、逐次
古いデータのものが新しいデータのものに上書きされて
消去される。

【００２０】このステップ推移情報は、例えば図４に示
す、所定のタスク処理を終了したときに逐次更新される
タスク内更新番号Ｄ３１と、タスクの停止、待機、実行
可、中断及び実行中を示す第一状態フラグＤ３２と、こ
の待機要因としての時間待ち、イベント待ち及び共有資
源の開放待ちかを示す第二状態フラグＤ３３を含んでい
る。

【００２１】以上のリングバッファに記憶された異常情
報の更新をした後、ＣＰＵ１の所定の出力ポート（Ｐ
３）からフリップフロップＩＣ３に向けてウオッチドッ
グ異常が発生した旨の信号出力を消去する信号を出力し
て正常動作に移行する。

【００２２】上記の各プログラムタスクのタスク状態の
遷移情報とタスクのステップ推移情報とは、表示手段で
ある液晶タッチパネル装置の画面によって、例えば図５
に示す表示形式によって、表示制御手段としてのキーマ
トリックスによって制御されるタッチパネルの操作より
適宜表示され、負荷制御システムのメンテナンスにおい
て、ウオッチドッグリセットの要因の解析時に利用され
る。この詳細な異常情報を参照することによって短時間
に異常発生の原因追究を行うことが出来る。

【００２３】以下、図２に示すフロチャートの手順に基
づいて、起動時にフリップフロップＩＣ３によって異常
動作のあったことを検出したときの、リングバッファに
記憶された異常情報を遷移情報記憶手段の記憶内容に順
次更新する処理の流れを説明する。

【００２４】まず、ＣＰＵの起動時に、入力ポート（Ｐ
２）の信号入力によってウオッチドッグ異常のあったこ
とが検出される（ステップ１）。そして、別途記憶され
ているウオッチドッグリセット（異常発生）回数の回数
データに１を加える（ステップ２）。次いで、各プログ
ラムタスクの遷移情報を常時更新し記憶している遷移情
報記憶手段による異常情報を読み出してリングバッファ
に記憶されている異常情報の最も古い情報をその読み出
したものに更新して記憶する（ステップ３）。次いで、
所定の出力ポートにフリップフロップＩＣ３からの異常
動作の記憶を消去するための信号を出力する（ステップ
４）。上記のステップ３の異常情報の更新は、先ず、リ
ングバッファに記憶されている異常情報の最も古い情報
の格納されているメモリ番地に、ステップ２にて演算し
た異常発生回数のデータを格納する（ステップ３１）。
次いで、時計ＩＣ４からの計時データをリングバッファ
の所定の番地に格納する（ステップ３２）。次いで、各
プログラムタスク毎の処理ステップの推移情報を常時更
新し記憶するステップ推移情報記憶手段により、更新さ
れたタスク内更新番号のデータをステップ推移情報とし
て読み出し、リングバッファの所定の番地に格納する
（ステップ３３）。次いで、同じくステップ推移情報記
憶手段により、各プログラムタスク毎の処理ステップの
推移情報を常時更新し記憶している第一状態フラグＤ３
２、第二状態フラグＤ３３のデータをステップ推移情報
として読み出し、リングバッファの所定の番地に格納す
る（ステップ３４）。このステップ３３、ステップ３４
の更新記憶は、すべてのタスクについて行われる（ステ
ップ３５）。

【００２５】以上説明した負荷制御システムによると、
異常動作によって起動を再開した時に、異常動作におけ
る遷移情報が異常情報として逐次更新されて異常情報記
憶手段に記憶されるものとなるので、負荷制御システム
のメンテナンスにおいて、この異常情報を参照すること
によって短時間に異常発生の原因追究を行うことが出来
る。また、新しい複数の異常情報を比較しながら同時に
参照できるものとなるので、異常発生に至る推移を容易
に参照でき、以て、より短時間に原因追究できる。ま
た、各プログラムタスク毎の処理ステップの推移情報が
逐次更新されて記憶されるものとなるので、細かい異常
原因の解析によってより短時間に原因追究できる。ま
た、リングバッファに記憶された異常情報をキーマトリ
ックスによって制御されるタッチパネルの操作によって
液晶タッチパネル装置の画面に適宜表示し得るものとな
るので、異常情報であるリングバッファのメモリを読み
出すための特別な機器を使用せずに容易に参照すること
が出来る。

【００２６】

【発明の効果】請求項１記載の負荷制御システムは、異
常動作によって起動を再開した時に、異常動作における
遷移情報が異常情報として逐次更新されて異常情報記憶
手段に記憶されるものとなるので、負荷制御システムの
メンテナンスにおいて、この異常情報を参照することに
よって短時間に異常発生の原因追究を行うことが出来
る。

【００２７】また、請求項２記載の負荷制御システム
は、請求項１記載のものの効果に加え、新しい複数の異
常情報を比較しながら同時に参照できるものとなるの
で、異常発生に至る推移を容易に参照でき、以て、より
短時間に原因追究できる。

【００２８】また、請求項３記載の負荷制御システム
は、請求項１又は２記載のものの効果に加え、各プログ
ラムタスク毎の処理ステップの推移情報が逐次更新され
て記憶されるものとなるので、細かい異常原因の解析に
よってより短時間に原因追究できる。

【００２９】また、請求項４記載の負荷制御システム
は、請求項１乃至３記載のものの効果に加え、記憶され
た異常情報を表示制御手段によって適宜表示し得るもの
となるので、異常情報を読み出すための特別な機器を使
用せずに容易に参照することが出来る。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示す負荷制御システム
に用いる中央制御装置のＣＰＵの周辺回路の構成図であ
る。

【図２】図１に示す中央制御装置のＣＰＵのプログラム
の概略フローチャートで、（ａ）は起動時の概略フロー
チャート、（ｂ）はリングバッファへの格納時の概略フ
ローチャートである。

【図３】図１に示す中央制御装置のＣＰＵの記憶テーブ
ルとしての遷移情報テーブルの説明図である。

【図４】図１に示す中央制御装置のＣＰＵの各タスクの
ステップ情報の一例の説明図である。

【図５】図１に示す中央制御装置のタッチパネル装置の
異常情報の表示の一例である。

【図６】負荷制御システムの構成図である。

【図７】負荷制御システムの伝送信号の説明図である。

【図８】従来例の中央制御装置のＣＰＵの周辺回路の構
成図である。

【符号の説明】

１ ＣＰＵ ２ リセットＩＣ（異常動作検出手段） ３ フリップフロップＩＣ（異常記憶手段）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 個別にアドレスが割り当てられた複数個
   の端末器を一対の線路よりなる信号線を介して中央制御
   装置に接続し、中央制御装置がＣＰＵによって各端末器
   のアドレスを指定して制御データを時分割多重伝送する
   ようにして該端末器に接続された負荷を表示手段に制御
   状態を表示し制御する負荷制御システムにおいて、 前記中央制御装置は、前記ＣＰＵの動作時の異常動作を
   検出する異常動作検出手段、該異常動作検出手段による
   検出結果を記憶する異常記憶手段を備え、ＣＰＵプログ
   ラムが各プログラムタスクの遷移情報を常時更新し記憶
   する遷移情報記憶手段、この遷移情報記憶手段の遷移情
   報を異常情報として記憶する異常情報記憶手段を備え
   て、起動時に前記異常記憶手段によって異常動作があっ
   たことを検出したときに前記異常情報を前記遷移情報の
   内容に逐次更新することを特徴とする負荷制御システ
   ム。
2. 【請求項２】 前記異常情報記憶手段を、前記異常情報
   の少なくとも２つを順次更新し記憶するリングバッファ
   とすることを特徴とする請求項１記載の負荷制御システ
   ム。
3. 【請求項３】 前記遷移情報は、各プログラムタスク毎
   の処理ステップの推移情報を常時更新し記憶するステッ
   プ推移情報記憶手段によるステップ推移情報を有するこ
   とを特徴とする請求項１又は２記載の負荷制御システ
   ム。
4. 【請求項４】 前記ＣＰＵは、前記異常情報の内容を表
   示し得る表示制御手段を備えることを特徴とする請求項
   １乃至３記載の負荷制御システム。