JPH1073644A - ドミノロジックを備えた試験可能な論理回路及びドミノロジックの試験方法 - Google Patents
ドミノロジックを備えた試験可能な論理回路及びドミノロジックの試験方法Info
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- JPH1073644A JPH1073644A JP9136971A JP13697197A JPH1073644A JP H1073644 A JPH1073644 A JP H1073644A JP 9136971 A JP9136971 A JP 9136971A JP 13697197 A JP13697197 A JP 13697197A JP H1073644 A JPH1073644 A JP H1073644A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
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Abstract
(57)【要約】
【課題】 試験可能なハイブリッド論理回路、その試
験方法を提供する。 【解決手段】 試験可能なハイブリッドドミノ−スタ
ティック論理回路が開示されている。この回路は、ドミ
ノ論理ブロック８０を間に挟み、その入力側と出力側に
２つのレジスタ８２、８４を有する。主入力端群８６か
ら供給されたテストデータは第１レジスタ８２に格納さ
れて、ドミノ論理回路のプリチャージフェーズ及び評価
フェーズ両段階において入力値が既知の状態に保持され
る。第２レジスタ８４は、評価フェーズで得られた評価
結果を格納する。これら２つのレジスタは、ドミノクロ
ックとは別のシステムクロックを与えられており、これ
により入力データが適切な時間にドミノロジックに供給
され、このデータがドミノロジックに基づく正しいレベ
ルで出力レジスタに取り込まれるようにしている。
験方法を提供する。 【解決手段】 試験可能なハイブリッドドミノ−スタ
ティック論理回路が開示されている。この回路は、ドミ
ノ論理ブロック８０を間に挟み、その入力側と出力側に
２つのレジスタ８２、８４を有する。主入力端群８６か
ら供給されたテストデータは第１レジスタ８２に格納さ
れて、ドミノ論理回路のプリチャージフェーズ及び評価
フェーズ両段階において入力値が既知の状態に保持され
る。第２レジスタ８４は、評価フェーズで得られた評価
結果を格納する。これら２つのレジスタは、ドミノクロ
ックとは別のシステムクロックを与えられており、これ
により入力データが適切な時間にドミノロジックに供給
され、このデータがドミノロジックに基づく正しいレベ
ルで出力レジスタに取り込まれるようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は一般に論理回路に関
し、特に試験可能な論理回路に関する。
し、特に試験可能な論理回路に関する。
【０００２】
【従来の技術】最近のデジタル電子回路はその複雑さを
増している。その複雑さのために、この複雑な論理回路
を１個の集積回路に集積することを可能にする半導体技
術への依存度が高まっている。集積回路の利点はよく知
られている。即ち、高速であること、製造コストが低い
こと、及び信頼性が高いことである。
増している。その複雑さのために、この複雑な論理回路
を１個の集積回路に集積することを可能にする半導体技
術への依存度が高まっている。集積回路の利点はよく知
られている。即ち、高速であること、製造コストが低い
こと、及び信頼性が高いことである。
【０００３】従来の設計において動作速度を速め、トラ
ンジスタ数を減らし、チップサイズを小さくするための
方法の１つは、スタティックロジックの代わりにダイナ
ミックロジックを使用することである。ダイナミックロ
ジック回路にはいくつかの種類がある。即ち、ドミノＣ
ＭＯＳ及び差分カスケードボルテージスイングロジック
（ＤＣＶＳ）及びそれから派生したもの、つまりノーレ
ースロジック（ＮＯＲＡ）、Ｎ−Ｐドミノまたはジッパ
ーＣＭＯＳ、ラッチドミノ、カスケードボルテージスイ
ッチロジック（ＣＶＳＬ）、サンプルセット差分ロジッ
ク（ＳＳＤＬ）、及びクロック制御ＣＭＯＳロジックで
ある。ＤＣＶＳロジックは、ＮＭＯＳトランジスタを用
いて真のファンクション及び相補的ファンクションの双
方を実現する。この結果、ＤＣＶＳロジックにおけるト
ランジスタ数は一般に多くなり、スタティックＣＭＯＳ
上の使用面積の節約が十分になされない。一方、ドミノ
ＣＭＯＳロジックは、スタティックＣＭＯＳ上のトラン
ジスタ数を大幅に減らすことができる擬ＮＭＯＳ構造を
用いる。更に、ドミノロジックは、立ち上がり遅延時間
が短く、ダイナミック動作によって生じる短絡回路電流
を無視できるほどの大きさに抑えることができる。従っ
て、ドミノＣＭＯＳロジックは次世代のＩＣにおいて予
測されている集積レベルにおいて生き残ることができる
論理回路の１つであるとみなされている。
ンジスタ数を減らし、チップサイズを小さくするための
方法の１つは、スタティックロジックの代わりにダイナ
ミックロジックを使用することである。ダイナミックロ
ジック回路にはいくつかの種類がある。即ち、ドミノＣ
ＭＯＳ及び差分カスケードボルテージスイングロジック
（ＤＣＶＳ）及びそれから派生したもの、つまりノーレ
ースロジック（ＮＯＲＡ）、Ｎ−Ｐドミノまたはジッパ
ーＣＭＯＳ、ラッチドミノ、カスケードボルテージスイ
ッチロジック（ＣＶＳＬ）、サンプルセット差分ロジッ
ク（ＳＳＤＬ）、及びクロック制御ＣＭＯＳロジックで
ある。ＤＣＶＳロジックは、ＮＭＯＳトランジスタを用
いて真のファンクション及び相補的ファンクションの双
方を実現する。この結果、ＤＣＶＳロジックにおけるト
ランジスタ数は一般に多くなり、スタティックＣＭＯＳ
上の使用面積の節約が十分になされない。一方、ドミノ
ＣＭＯＳロジックは、スタティックＣＭＯＳ上のトラン
ジスタ数を大幅に減らすことができる擬ＮＭＯＳ構造を
用いる。更に、ドミノロジックは、立ち上がり遅延時間
が短く、ダイナミック動作によって生じる短絡回路電流
を無視できるほどの大きさに抑えることができる。従っ
て、ドミノＣＭＯＳロジックは次世代のＩＣにおいて予
測されている集積レベルにおいて生き残ることができる
論理回路の１つであるとみなされている。
【０００４】ドミノロジックファミリー回路を用いる場
合の主な難点は、試験に困難が伴うことである。いくつ
かの文献においては、ドミノＣＭＯＳロジックの試験に
ついて論じている。そのような文献の例を挙げると、
Ｒ．Ｒａｊｓｕｍａｎによる“Ｄｉｇｉｔａｌ Ｈａｒ
ｄｗａｒｅ Ｔｅｓｔｉｎｇ”（１９９２年）の３８〜
４２頁、Ｖ．Ｇ．Ｋｏｖｉｊａｎｉｃ、Ｐ．Ｇ．Ｋｏｖ
ｉｊａｎｉｃによる“Ｏｎ Ｔｅｓｔａｂｉｌｉｔｙ
ｏｆ ＣＭＯＳ−Ｄｏｍｉｎｏ Ｌｏｇｉｃ”（Ｐｒｏ
ｃ．ＦＴＣＳ，１９８４年）の５０〜５５頁、及びＮ．
Ｋ．Ｊｈａによる“Ｔｅｓｔｉｎｇ ｆｏｒ Ｍｕｌｔ
ｉｐｌｅ Ｆａｕｌｔ ｉｎ Ｄｏｍｉｎｏ−ＣＭＯＳ
Ｌｏｇｉｃ Ｃｉｒｃｕｉｔｓ”（ＩＥＥＥ Ｔｒａ
ｎｓ．ＣＡＤ，Ｖｏｌ．７，１９９２年１月）の１０９
〜１１６頁がある。しかし、これらの参照文献の全てに
おいては、ドミノＣＭＯＳ論理回路が、単にドミノゲー
トの組合せのみからなることを前提としている。連続ド
ミノロジックは複雑すぎるものと考えられ、取り扱われ
てはいなかった。実際には、純粋なドミノロジックの組
合せは用途が非常に限定されていることから、この仮定
は有効ではない。近い将来も含めて現在はほとんどの設
計においてスタティックＣＭＯＳロジックが用いられて
いる。これにはいくつかの理由がある。第１に、ＣＡＤ
設計ツールの大半はドミノロジックをサポートしておら
ず、従って合成ツールではスタティックロジック回路し
か設計され得ない点がある。第２に、回路設計者の大半
は回路を一から設計しているわけではない点がある。設
計者は既存の設計を利用しており、この既存の設計回路
にはスタティックＣＭＯＳ以外はほとんど用いられてお
らず、これらを集積化して新たな回路を構成することに
より、これら既存の回路ブロックに対して行われてきた
設計及びテスト処理をそのまま利用することになるので
ある。ドミノＣＭＯＳロジックが少なくとも近い将来に
用いられる場合には、それはスタティックＣＭＯＳロジ
ックの組合せとなるであろう。問題は、このようなスタ
ティックＣＭＯＳとダイナミックドミノＣＭＯＳロジッ
クの双方を含む“ハイブリッド”回路をテストする既存
の技術が存在しないことである。
合の主な難点は、試験に困難が伴うことである。いくつ
かの文献においては、ドミノＣＭＯＳロジックの試験に
ついて論じている。そのような文献の例を挙げると、
Ｒ．Ｒａｊｓｕｍａｎによる“Ｄｉｇｉｔａｌ Ｈａｒ
ｄｗａｒｅ Ｔｅｓｔｉｎｇ”（１９９２年）の３８〜
４２頁、Ｖ．Ｇ．Ｋｏｖｉｊａｎｉｃ、Ｐ．Ｇ．Ｋｏｖ
ｉｊａｎｉｃによる“Ｏｎ Ｔｅｓｔａｂｉｌｉｔｙ
ｏｆ ＣＭＯＳ−Ｄｏｍｉｎｏ Ｌｏｇｉｃ”（Ｐｒｏ
ｃ．ＦＴＣＳ，１９８４年）の５０〜５５頁、及びＮ．
Ｋ．Ｊｈａによる“Ｔｅｓｔｉｎｇ ｆｏｒ Ｍｕｌｔ
ｉｐｌｅ Ｆａｕｌｔ ｉｎ Ｄｏｍｉｎｏ−ＣＭＯＳ
Ｌｏｇｉｃ Ｃｉｒｃｕｉｔｓ”（ＩＥＥＥ Ｔｒａ
ｎｓ．ＣＡＤ，Ｖｏｌ．７，１９９２年１月）の１０９
〜１１６頁がある。しかし、これらの参照文献の全てに
おいては、ドミノＣＭＯＳ論理回路が、単にドミノゲー
トの組合せのみからなることを前提としている。連続ド
ミノロジックは複雑すぎるものと考えられ、取り扱われ
てはいなかった。実際には、純粋なドミノロジックの組
合せは用途が非常に限定されていることから、この仮定
は有効ではない。近い将来も含めて現在はほとんどの設
計においてスタティックＣＭＯＳロジックが用いられて
いる。これにはいくつかの理由がある。第１に、ＣＡＤ
設計ツールの大半はドミノロジックをサポートしておら
ず、従って合成ツールではスタティックロジック回路し
か設計され得ない点がある。第２に、回路設計者の大半
は回路を一から設計しているわけではない点がある。設
計者は既存の設計を利用しており、この既存の設計回路
にはスタティックＣＭＯＳ以外はほとんど用いられてお
らず、これらを集積化して新たな回路を構成することに
より、これら既存の回路ブロックに対して行われてきた
設計及びテスト処理をそのまま利用することになるので
ある。ドミノＣＭＯＳロジックが少なくとも近い将来に
用いられる場合には、それはスタティックＣＭＯＳロジ
ックの組合せとなるであろう。問題は、このようなスタ
ティックＣＭＯＳとダイナミックドミノＣＭＯＳロジッ
クの双方を含む“ハイブリッド”回路をテストする既存
の技術が存在しないことである。
【０００５】ドミノＣＭＯＳゲートをテストすることの
困難さは、ドミノＣＭＯＳゲートの一般的な構成を調べ
れば明らかとなる。このようなゲートは図１Ａにおいて
符号１０を付して示されている。汎用論理ゲート１０
は、論理ファンクションを実現するＮＭＯＳブロック１
２、ＰＭＯＳトランジスタ１４、ＮＭＯＳトランジスタ
１６、及びロードインバータ１８を含む。クロック信号
は入力端２０に供給され、トランジスタ１４及び１６の
ゲートに与えられ、１または２以上の入力信号が入力端
２２を通してＮＭＯＳブロック１２に供給される。出力
信号は、出力端２４からロードインバータ１８の出力端
から出力される。ゲート１０の別の実施例が図１Ｂに示
されており、このゲートはロードインバータ１８の入力
部における中間ノードＷにおける電圧レベルを維持する
ための追加的なＰＭＯＳトランジスタ２６を有する。Ｐ
ＭＯＳトランジスタ２６のゲートは場合によっては設置
されて、トランジスタを常にオン状態にすることができ
るが、別の形態として出力ノード２４に接続されて、ト
ランジスタ２６が出力が０の時のみにオン状態になるよ
うにすることもできる。
困難さは、ドミノＣＭＯＳゲートの一般的な構成を調べ
れば明らかとなる。このようなゲートは図１Ａにおいて
符号１０を付して示されている。汎用論理ゲート１０
は、論理ファンクションを実現するＮＭＯＳブロック１
２、ＰＭＯＳトランジスタ１４、ＮＭＯＳトランジスタ
１６、及びロードインバータ１８を含む。クロック信号
は入力端２０に供給され、トランジスタ１４及び１６の
ゲートに与えられ、１または２以上の入力信号が入力端
２２を通してＮＭＯＳブロック１２に供給される。出力
信号は、出力端２４からロードインバータ１８の出力端
から出力される。ゲート１０の別の実施例が図１Ｂに示
されており、このゲートはロードインバータ１８の入力
部における中間ノードＷにおける電圧レベルを維持する
ための追加的なＰＭＯＳトランジスタ２６を有する。Ｐ
ＭＯＳトランジスタ２６のゲートは場合によっては設置
されて、トランジスタを常にオン状態にすることができ
るが、別の形態として出力ノード２４に接続されて、ト
ランジスタ２６が出力が０の時のみにオン状態になるよ
うにすることもできる。
【０００６】ドミノＣＭＯＳロジックは、その動作にお
いて２つの異なる状態を示す。その２つとは、予備充電
を行う段階であるプリチャージフェーズと論理評価フェ
ーズである。プリチャージフェーズは、クロック信号が
０の時に呈する状態である。この段階においては、トラ
ンジスタ１４がオン状態になり、トランジスタ１６がオ
フ状態になる。図１の構造においても、ノードＷがプリ
チャージフェーズの間にレベル１にまで予備充電され
る。従って、クロック信号が０の場合、反転のためにゲ
ート１０の出力も０となる。図１Ｂの構造は、ノードＷ
が予備充電されるときに通る経路が並列して存在するこ
とから予備充電時間が短くなっている。しかし以下に述
べるように、予備充電時間を早くするためには、論理評
価フェーズの間での電力損失を高めるという犠牲を払わ
ねばならない。
いて２つの異なる状態を示す。その２つとは、予備充電
を行う段階であるプリチャージフェーズと論理評価フェ
ーズである。プリチャージフェーズは、クロック信号が
０の時に呈する状態である。この段階においては、トラ
ンジスタ１４がオン状態になり、トランジスタ１６がオ
フ状態になる。図１の構造においても、ノードＷがプリ
チャージフェーズの間にレベル１にまで予備充電され
る。従って、クロック信号が０の場合、反転のためにゲ
ート１０の出力も０となる。図１Ｂの構造は、ノードＷ
が予備充電されるときに通る経路が並列して存在するこ
とから予備充電時間が短くなっている。しかし以下に述
べるように、予備充電時間を早くするためには、論理評
価フェーズの間での電力損失を高めるという犠牲を払わ
ねばならない。
【０００７】論理評価フェーズにおいて、クロック信号
は論理値１であり、ノードＷは、入力信号及びＮＭＯＳ
ブロック１２により実現された論理ファンクションに基
づく条件でディスチャージされる。評価フェーズの間に
ノードＷが０になると、ゲート出力は１になり、そうで
ない場合は０のまま維持される。多数のドミノＣＭＯＳ
ゲートがカスケード接続されて論理ファンクションを実
現しているとき、０−１のスイッチングの効果はドミノ
倒しのように逐次伝播し、このためにドミノロジックな
る名称が与えられたのである。
は論理値１であり、ノードＷは、入力信号及びＮＭＯＳ
ブロック１２により実現された論理ファンクションに基
づく条件でディスチャージされる。評価フェーズの間に
ノードＷが０になると、ゲート出力は１になり、そうで
ない場合は０のまま維持される。多数のドミノＣＭＯＳ
ゲートがカスケード接続されて論理ファンクションを実
現しているとき、０−１のスイッチングの効果はドミノ
倒しのように逐次伝播し、このためにドミノロジックな
る名称が与えられたのである。
【０００８】図１Ａの構成においては評価フェーズの間
に短絡回路電流がほとんど流れないが、図１Ｂの構成に
おいては、評価フェーズの間に電流が消散してしまうと
いうことに注目されたい。この短絡電流が流れるのを防
ぐために、並列ＰＭＯＳ２６のゲートノードに、図面に
おいて点線で示されている出力ノードが接続される場合
もある。この場合の問題点は、ゲート１０の出力２４に
おける負荷が増加するために、評価フェーズの時間が長
くなってしまう点である。
に短絡回路電流がほとんど流れないが、図１Ｂの構成に
おいては、評価フェーズの間に電流が消散してしまうと
いうことに注目されたい。この短絡電流が流れるのを防
ぐために、並列ＰＭＯＳ２６のゲートノードに、図面に
おいて点線で示されている出力ノードが接続される場合
もある。この場合の問題点は、ゲート１０の出力２４に
おける負荷が増加するために、評価フェーズの時間が長
くなってしまう点である。
【０００９】ドミノロジックゲートの独特の挙動は論理
ゲートの試験可能性について大きな影響を及ぼす。プリ
チャージフェーズ（クロック０）の間、ゲート出力は常
に０であるという事実のために、テストベクトルの回路
への適用が制限されることになる。回路のゲートレベル
のモデルにおいては、プリチャージフェーズの間に全て
のノードが０に初期化される。従って、スタティックＣ
ＭＯＳロジック用に開発された従来のテストベクトル
は、適用することはできない。これは、ドミノロジック
の機能的な試験及びスキャンテストの双方にとっての不
都合な点である。
ゲートの試験可能性について大きな影響を及ぼす。プリ
チャージフェーズ（クロック０）の間、ゲート出力は常
に０であるという事実のために、テストベクトルの回路
への適用が制限されることになる。回路のゲートレベル
のモデルにおいては、プリチャージフェーズの間に全て
のノードが０に初期化される。従って、スタティックＣ
ＭＯＳロジック用に開発された従来のテストベクトル
は、適用することはできない。これは、ドミノロジック
の機能的な試験及びスキャンテストの双方にとっての不
都合な点である。
【００１０】ゲート出力スイッチが評価フェーズの間に
一方向性（０から１）であるという事実のために誤りに
対する感度及び誤りの効果の伝播も制限されることにな
る。評価フェーズの間に０から１への移行が得られない
ことから、最大トグルカバレッジは５０％にしか達し得
ない。評価フェーズの間に論理１となる全ての出力ノー
ドに対して、プリチャージの間での１から０への移行が
要求されていることは、それ自体無意味である。しか
し、プリチャージの間に行われる初期化のために移行の
効果は伝播しない。このことからも、機能的テスト及び
スキャンテストの双方が影響を受けているのである。
一方向性（０から１）であるという事実のために誤りに
対する感度及び誤りの効果の伝播も制限されることにな
る。評価フェーズの間に０から１への移行が得られない
ことから、最大トグルカバレッジは５０％にしか達し得
ない。評価フェーズの間に論理１となる全ての出力ノー
ドに対して、プリチャージの間での１から０への移行が
要求されていることは、それ自体無意味である。しか
し、プリチャージの間に行われる初期化のために移行の
効果は伝播しない。このことからも、機能的テスト及び
スキャンテストの双方が影響を受けているのである。
【００１１】ドミノ論理回路の試験に影響を及ぼす他の
ドミノ論理の特徴は、出力が非反転であるという事実で
ある。これによって、機能的テスト及びスキャンテスト
の双方の間に行われる試験とともに、テストベクトルの
計算が制限される。このダイナミックな挙動自体も試験
に対する制限をもたらす。実際の設計において、ドミノ
ロジックは、異なるクロックに同期されることがあるス
タティックＣＭＯＳロジックと組み合わせて用いられる
ことから、既存のテスト技術は適用することができない
のである。
ドミノ論理の特徴は、出力が非反転であるという事実で
ある。これによって、機能的テスト及びスキャンテスト
の双方の間に行われる試験とともに、テストベクトルの
計算が制限される。このダイナミックな挙動自体も試験
に対する制限をもたらす。実際の設計において、ドミノ
ロジックは、異なるクロックに同期されることがあるス
タティックＣＭＯＳロジックと組み合わせて用いられる
ことから、既存のテスト技術は適用することができない
のである。
【００１２】従って、ドミノ及びスタティックＣＭＯＳ
論理回路を用いて構築されたハイブリッド回路を試験す
ることができるようにする必要性は未だに存在してい
る。
論理回路を用いて構築されたハイブリッド回路を試験す
ることができるようにする必要性は未だに存在してい
る。
【００１３】
【発明が解決しようとする課題】本発明の目的は、ドミ
ノ及びスタティックＣＭＯＳ論理回路を用いて構築され
たハイブリッド回路を試験するための方法論を提供する
ことである。
ノ及びスタティックＣＭＯＳ論理回路を用いて構築され
たハイブリッド回路を試験するための方法論を提供する
ことである。
【００１４】本発明の別の目的は、既存の試験可能性技
術と共に用いて役立つ方法論を提供することである。
術と共に用いて役立つ方法論を提供することである。
【００１５】
【課題を解決するための手段】ドミノ論理回路ととも
に、ハイブリッドドミノ−スタティック論理回路の試験
が行えるような回路アーキテクチャが開示されている。
この回路アーキテクチャでは、その最も単純な形態にお
いて、一方は回路の入力側、他方は回路の出力側に設け
られた２つのレジスタを有し、この２つのレジスタがド
ミノ論理ブロックを取り囲んで、回路を試験することを
可能にしている。入力レジスタは、テストデータが供給
される主入力端とドミノロジックとの間に挿入されてい
る。テストデータ、即ちテストベクトルは、このレジス
タに格納されて、ドミノ論理回路のプリチャージフェー
ズと評価フェーズの双方の間に入力値を既知の状態に保
つ。第２レジスタはドミノロジックに接続されて、評価
フェーズの結果を格納する。これら２つのレジスタは、
ドミノクロックとは別のシステムクロックからのクロッ
クパルスを与えられており、これによって入力データが
適切な時間にドミノロジックに供給されること、及びこ
のデータがドミノロジックに基づく正しいレベルで出力
レジスタにラッチされることを確実にしている。
に、ハイブリッドドミノ−スタティック論理回路の試験
が行えるような回路アーキテクチャが開示されている。
この回路アーキテクチャでは、その最も単純な形態にお
いて、一方は回路の入力側、他方は回路の出力側に設け
られた２つのレジスタを有し、この２つのレジスタがド
ミノ論理ブロックを取り囲んで、回路を試験することを
可能にしている。入力レジスタは、テストデータが供給
される主入力端とドミノロジックとの間に挿入されてい
る。テストデータ、即ちテストベクトルは、このレジス
タに格納されて、ドミノ論理回路のプリチャージフェー
ズと評価フェーズの双方の間に入力値を既知の状態に保
つ。第２レジスタはドミノロジックに接続されて、評価
フェーズの結果を格納する。これら２つのレジスタは、
ドミノクロックとは別のシステムクロックからのクロッ
クパルスを与えられており、これによって入力データが
適切な時間にドミノロジックに供給されること、及びこ
のデータがドミノロジックに基づく正しいレベルで出力
レジスタにラッチされることを確実にしている。
【００１６】本発明の別の実施形態では、順次素子を含
むドミノロジックのスキャンテストが可能となるドミノ
スキャンフリップフロップが開示されている。このドミ
ノスキャンフリップフロップは、次いで、シリアルチェ
ーン（serial chain）に接続され、入力テストデータが
ドミノロジックにスキャンされて、得られた出力テスト
データをスキャンしてドミノロジックから出力させるこ
とができるようにする。ドミノスキャンフリップフロッ
プは、回路全体において独立したスキャンチェーンであ
るか、若しくは設計上２つのレジスタと他のスタティッ
クスキャンフリップフロップを含む１つのスキャンチェ
ーンの一部をなすものであり得る。
むドミノロジックのスキャンテストが可能となるドミノ
スキャンフリップフロップが開示されている。このドミ
ノスキャンフリップフロップは、次いで、シリアルチェ
ーン（serial chain）に接続され、入力テストデータが
ドミノロジックにスキャンされて、得られた出力テスト
データをスキャンしてドミノロジックから出力させるこ
とができるようにする。ドミノスキャンフリップフロッ
プは、回路全体において独立したスキャンチェーンであ
るか、若しくは設計上２つのレジスタと他のスタティッ
クスキャンフリップフロップを含む１つのスキャンチェ
ーンの一部をなすものであり得る。
【００１７】この回路アーキテクチャにより任意のハイ
ブリッド回路のテストが可能となる。一実施例において
は、スタティックＣＭＯＳロジックが主入力部と入力レ
ジスタとの間に含まれる。このスタティックＣＭＯＳロ
ジックは、純粋な組合せ論理回路であるか、順次論理回
路と組合せ論理回路との組合せであるかの何れかであり
得る。前者の場合、順次論理素子は、スタティックスキ
ャンフリップフロップを用いて実現され得るが、このス
タティックスキャンフリップフロップは回路のスキャン
チェーンに一体に組み込まれ得る。
ブリッド回路のテストが可能となる。一実施例において
は、スタティックＣＭＯＳロジックが主入力部と入力レ
ジスタとの間に含まれる。このスタティックＣＭＯＳロ
ジックは、純粋な組合せ論理回路であるか、順次論理回
路と組合せ論理回路との組合せであるかの何れかであり
得る。前者の場合、順次論理素子は、スタティックスキ
ャンフリップフロップを用いて実現され得るが、このス
タティックスキャンフリップフロップは回路のスキャン
チェーンに一体に組み込まれ得る。
【００１８】回路アーキテクチャの別の実施例において
は、スタティックＣＭＯＳロジックが、出力レジスタと
主出力部との間の出力レジスタの下流に含まれ得る。入
力スタティックＣＭＯＳロジックの場合と同様に、出力
スタティックＣＭＯＳロジックは、組合せ論理回路であ
るか、それと順次スタティック論理回路との組合せの何
れかであり得る。順次論理回路である場合には、順次論
理素子が、スタティックスキャンフリップフロップを用
いて形成され、このスタティックスキャンフリップフロ
ップは、排他的スタティックスキャンチェーンと共に一
体に形成されるか、若しくは、ドミノロジックが順次素
子を含んでいる場合にはドミノロジックスキャンチェー
ンと共に一体に形成され得る。
は、スタティックＣＭＯＳロジックが、出力レジスタと
主出力部との間の出力レジスタの下流に含まれ得る。入
力スタティックＣＭＯＳロジックの場合と同様に、出力
スタティックＣＭＯＳロジックは、組合せ論理回路であ
るか、それと順次スタティック論理回路との組合せの何
れかであり得る。順次論理回路である場合には、順次論
理素子が、スタティックスキャンフリップフロップを用
いて形成され、このスタティックスキャンフリップフロ
ップは、排他的スタティックスキャンチェーンと共に一
体に形成されるか、若しくは、ドミノロジックが順次素
子を含んでいる場合にはドミノロジックスキャンチェー
ンと共に一体に形成され得る。
【００１９】
【発明の実施の形態】以下、本発明の実施例について、
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
【００２０】図２を参照すると、Ｄタイプドミノスキャ
ンフリップフロップの模式図が符号３０を付して示され
ている。Ｄタイプドミノスキャンフリップフロップは１
つの具体例としてここに示されているに過ぎず、発明が
これに限定されるものではない。Ｊ−Ｋ、Ｔ等の他のタ
イプのドミノスキャンフリップフロップを、以下に説明
する原理及び技術を用いて実現することができる。ドミ
ノスキャンフリップフロップは、実際のその論理動作に
関わりなく、次のような条件のみを満たすことが必要で
ある。即ち、 １．以下の２つの動作モードの１つを実行する機構を有
すること （ａ）通常動作モードにおける通常のフリップフロップ
としての動作 （ｂ）テストモード中のシフトレジスタの一部としての
動作 ２．テスト入力データが供給される追加的な入力端を有
すること ３．以下の２つの入力の一方を選択する機能を有するこ
と （ａ）通常のデータ （ｂ）テスト入力データ ４．また、プリチャージフェーズの間にフリップフロッ
プのラッチ部分への入力も“０”となるように動作がク
ロックにより制御されるべきであること。従って、フリ
ップフロップ出力はプリチャージフェーズの間には変化
しない。
ンフリップフロップの模式図が符号３０を付して示され
ている。Ｄタイプドミノスキャンフリップフロップは１
つの具体例としてここに示されているに過ぎず、発明が
これに限定されるものではない。Ｊ−Ｋ、Ｔ等の他のタ
イプのドミノスキャンフリップフロップを、以下に説明
する原理及び技術を用いて実現することができる。ドミ
ノスキャンフリップフロップは、実際のその論理動作に
関わりなく、次のような条件のみを満たすことが必要で
ある。即ち、 １．以下の２つの動作モードの１つを実行する機構を有
すること （ａ）通常動作モードにおける通常のフリップフロップ
としての動作 （ｂ）テストモード中のシフトレジスタの一部としての
動作 ２．テスト入力データが供給される追加的な入力端を有
すること ３．以下の２つの入力の一方を選択する機能を有するこ
と （ａ）通常のデータ （ｂ）テスト入力データ ４．また、プリチャージフェーズの間にフリップフロッ
プのラッチ部分への入力も“０”となるように動作がク
ロックにより制御されるべきであること。従って、フリ
ップフロップ出力はプリチャージフェーズの間には変化
しない。
【００２１】これらの基準が満たされる限り、論理フリ
ップフロップは、ドミノロジックを用いて構築され得
る。
ップフロップは、ドミノロジックを用いて構築され得
る。
【００２２】Ｄタイプドミノスキャンフリップフロップ
３０は、２つの基本的な構成要素を有する。即ち、ドミ
ノマルチプレクサ３２及びラッチ３４である。マルチプ
レクサ３２は、５個の入力端を有する。即ち通常の動作
モードの間に通常データ（Ｄ）を受け取るためのデータ
入力３６、テストモードの間にテスト入力データが供給
されるテストデータ入力３８、第１極性のテストイネー
ブル信号を受け取るための第１テストイネーブル入力４
２、通常第１極性とは逆の第２極性の第２テストイネー
ブル信号（Ｔｅ）を受け取るための第２テストイネーブ
ル入力４０、及びドミノクロックを受け取るためのドミ
ノクロック入力４４である。これらの入力端の数は、テ
ストイネーブル入力を１つだけにし、インバータを用い
て逆の極性を生成することによって１つ減らすことがで
きる。しかし、この方法を用いるためには各ゲートごと
に追加的なインバータを設ける必要があるが、図２に示
されている設計では、回路の中の全てのドミノロジック
ゲートに対し逆の極性のテストイネーブル信号を発生す
るためにただ１つのインバータを用いている。
３０は、２つの基本的な構成要素を有する。即ち、ドミ
ノマルチプレクサ３２及びラッチ３４である。マルチプ
レクサ３２は、５個の入力端を有する。即ち通常の動作
モードの間に通常データ（Ｄ）を受け取るためのデータ
入力３６、テストモードの間にテスト入力データが供給
されるテストデータ入力３８、第１極性のテストイネー
ブル信号を受け取るための第１テストイネーブル入力４
２、通常第１極性とは逆の第２極性の第２テストイネー
ブル信号（Ｔｅ）を受け取るための第２テストイネーブ
ル入力４０、及びドミノクロックを受け取るためのドミ
ノクロック入力４４である。これらの入力端の数は、テ
ストイネーブル入力を１つだけにし、インバータを用い
て逆の極性を生成することによって１つ減らすことがで
きる。しかし、この方法を用いるためには各ゲートごと
に追加的なインバータを設ける必要があるが、図２に示
されている設計では、回路の中の全てのドミノロジック
ゲートに対し逆の極性のテストイネーブル信号を発生す
るためにただ１つのインバータを用いている。
【００２３】マルチプレクサ３２は、８個のトランジス
タを含んでいる。即ち６個のＮＭＯＳ及び２個のＰＭＯ
Ｓである。４つのＮＭＯＳトランジスタ４６、４８、５
０及び５２は図１Ａ及び図１Ｂに示すＮＭＯＳブロック
１２に対応し、ＰＭＯＳトランジスタ５６はＰＭＯＳト
ランジスタ１４に、ＮＭＯＳトランジスタ５８はＮＭＯ
Ｓトランジスタ１６に、それぞれ図１Ａ及び図１Ｂに示
されているように対応する。インバータ１８は、既知の
方法により構成されたトランジスタ６０及び６２によっ
て実現される。トランジスタ４６及び４８は、トランジ
スタ５６と５８との間に直列に接続されており、同様に
トランジスタ５０及び５２も接続されており、２つの並
列の枝路を形成している。この４つのトランジスタは、
以下の表１に示すような論理ファンクションを実現す
る。
タを含んでいる。即ち６個のＮＭＯＳ及び２個のＰＭＯ
Ｓである。４つのＮＭＯＳトランジスタ４６、４８、５
０及び５２は図１Ａ及び図１Ｂに示すＮＭＯＳブロック
１２に対応し、ＰＭＯＳトランジスタ５６はＰＭＯＳト
ランジスタ１４に、ＮＭＯＳトランジスタ５８はＮＭＯ
Ｓトランジスタ１６に、それぞれ図１Ａ及び図１Ｂに示
されているように対応する。インバータ１８は、既知の
方法により構成されたトランジスタ６０及び６２によっ
て実現される。トランジスタ４６及び４８は、トランジ
スタ５６と５８との間に直列に接続されており、同様に
トランジスタ５０及び５２も接続されており、２つの並
列の枝路を形成している。この４つのトランジスタは、
以下の表１に示すような論理ファンクションを実現す
る。
【００２４】
【表１】
【００２５】表１に見られるように、ノード６４におけ
るドミノロジックマルチプレクサ３２の出力は、テスト
イネーブル信号（Ｔｅ）が０のとき入力テストデータに
従い、テストイネーブル信号が１のときデータ入力信号
（Ｄ）に従う。表１では、２つのテストイネーブル信号
が相互に排他的であって、従って一方（Ｔｅ）のみが示
されている。
るドミノロジックマルチプレクサ３２の出力は、テスト
イネーブル信号（Ｔｅ）が０のとき入力テストデータに
従い、テストイネーブル信号が１のときデータ入力信号
（Ｄ）に従う。表１では、２つのテストイネーブル信号
が相互に排他的であって、従って一方（Ｔｅ）のみが示
されている。
【００２６】ラッチ３４は、従来より既知の転送ゲート
及びインバータからなる通常のラッチである。ラッチ３
４は出力６６における出力信号（Ｑ）がシステムクロッ
ク入力６８において受け取ったシステムクロックに応じ
てマルチプレクサの出力に従うＤ型フリップフロップを
実現する。（点線で示された）出力部に設けられた３つ
のインバータ７０、７２、及び７４は、必要欠くべかざ
るものではなく、これらのインバータによる追加的な作
用が必要不可欠でなければ取り除くことができる。同様
に、システムクロックの両極性が使用可能な場合にも、
インバータ７６及び７８を取り除くこともできる。更
に、出力端６６は、回路において必要があるならば、追
加的な主出力部としてファンアウトされ、直接に観測さ
れ得る。Ｊ−Ｋフリップフロップ、Ｔフリップフロップ
等他のドミノスキャンフリップフロップも上述の原理及
び技術を用いて実現され得るということは当業者には明
らかであろう。
及びインバータからなる通常のラッチである。ラッチ３
４は出力６６における出力信号（Ｑ）がシステムクロッ
ク入力６８において受け取ったシステムクロックに応じ
てマルチプレクサの出力に従うＤ型フリップフロップを
実現する。（点線で示された）出力部に設けられた３つ
のインバータ７０、７２、及び７４は、必要欠くべかざ
るものではなく、これらのインバータによる追加的な作
用が必要不可欠でなければ取り除くことができる。同様
に、システムクロックの両極性が使用可能な場合にも、
インバータ７６及び７８を取り除くこともできる。更
に、出力端６６は、回路において必要があるならば、追
加的な主出力部としてファンアウトされ、直接に観測さ
れ得る。Ｊ−Ｋフリップフロップ、Ｔフリップフロップ
等他のドミノスキャンフリップフロップも上述の原理及
び技術を用いて実現され得るということは当業者には明
らかであろう。
【００２７】図１０を参照すると、ドミノクロックとシ
ステムクロックとの間の関係が示されている。上述のよ
うに、ドミノクロックは２つの個別のフェーズを形成す
る。即ちプリチャージフェーズと評価フェーズである。
図１０において、ドミノクロックの１つの時間に対する
プリチャージフェーズは、立ち下がりＥD1において始ま
り、ドミノクロックが論理０である時間の間、立ち上が
りＥＤ２まで続く。評価フェーズは、立ち上がりＥD2に
おいて開始され、立ち下がりＥD3において終了する。上
述のように、評価フェーズの間ドミノクロックは論理１
を維持している。
ステムクロックとの間の関係が示されている。上述のよ
うに、ドミノクロックは２つの個別のフェーズを形成す
る。即ちプリチャージフェーズと評価フェーズである。
図１０において、ドミノクロックの１つの時間に対する
プリチャージフェーズは、立ち下がりＥD1において始ま
り、ドミノクロックが論理０である時間の間、立ち上が
りＥＤ２まで続く。評価フェーズは、立ち上がりＥD2に
おいて開始され、立ち下がりＥD3において終了する。上
述のように、評価フェーズの間ドミノクロックは論理１
を維持している。
【００２８】システムクロックは、評価フェーズの間に
生成されたデータをラッチに取り込むために用いられ
る。このラッチ処理は、立ち上がりＥS2において始ま
り、システムクロックの立ち下がりＥS3まで継続され
る。従って、システムクロックの立ち上がりＥS2は、ド
ミノクロックの立ち上がりＥD2に対して時差ｔ１だけ遅
れ、これによってドミノロジック（即ちマルチプレクサ
３２）の出力が、ドミノロジックによって定められた適
切な論理レベルに維持されることになる。従って、ドミ
ノロジックによって制御されるコンプレックスゲート
は、ラッチ回路が発動し始める前に評価フェーズに達す
る。これに対して、システムクロックＥS3の立ち下がり
は、ドミノクロックの立ち上がりＥD3より時間ｔ２だけ
前に発生し、これによって入力の状態とは無関係に出力
が自動的に０となるプリチャージフェーズの間にドミノ
ロジックの出力がラッチされない状態で維持されること
になる。システムクロックの最小パルス幅は、以下に説
明するように、フリップフロップが含まれた回路の伝搬
遅延時間により決定される。
生成されたデータをラッチに取り込むために用いられ
る。このラッチ処理は、立ち上がりＥS2において始ま
り、システムクロックの立ち下がりＥS3まで継続され
る。従って、システムクロックの立ち上がりＥS2は、ド
ミノクロックの立ち上がりＥD2に対して時差ｔ１だけ遅
れ、これによってドミノロジック（即ちマルチプレクサ
３２）の出力が、ドミノロジックによって定められた適
切な論理レベルに維持されることになる。従って、ドミ
ノロジックによって制御されるコンプレックスゲート
は、ラッチ回路が発動し始める前に評価フェーズに達す
る。これに対して、システムクロックＥS3の立ち下がり
は、ドミノクロックの立ち上がりＥD3より時間ｔ２だけ
前に発生し、これによって入力の状態とは無関係に出力
が自動的に０となるプリチャージフェーズの間にドミノ
ロジックの出力がラッチされない状態で維持されること
になる。システムクロックの最小パルス幅は、以下に説
明するように、フリップフロップが含まれた回路の伝搬
遅延時間により決定される。
【００２９】本発明によるドミノロジック回路を試験す
るための基本的な回路構成は図３に示されている。この
回路は、純粋な組合せドミノ論理ブロック８０及び２つ
のレジスタ８２及び８４を含んでいる。この回路は、ド
ミノロジックが順次素子を含んでいないという点で基本
的である。しかし、順次素子を含むドミノロジック回路
についても以下に説明する。この回路は、テストベクト
ルとして知られている入力テストデータを供給する第１
入力端群８６を含む。入力端群８６は、第１レジスタ８
２に接続されておりこれによって入力テストデータを格
納する。このレジスタ８２は、クロックライン９０を通
してシステムクロックを受け取るためのクロック入力８
８を有している。このレジスタ８２は、そのクロック入
力で受け取ったクロック信号に応じて、入力テストデー
タをレジスタに格納する。このレジスタ８２は、次いで
このラッチされた入力テストデータを組み合わせドミノ
ロジックブロック８０に供給する。
るための基本的な回路構成は図３に示されている。この
回路は、純粋な組合せドミノ論理ブロック８０及び２つ
のレジスタ８２及び８４を含んでいる。この回路は、ド
ミノロジックが順次素子を含んでいないという点で基本
的である。しかし、順次素子を含むドミノロジック回路
についても以下に説明する。この回路は、テストベクト
ルとして知られている入力テストデータを供給する第１
入力端群８６を含む。入力端群８６は、第１レジスタ８
２に接続されておりこれによって入力テストデータを格
納する。このレジスタ８２は、クロックライン９０を通
してシステムクロックを受け取るためのクロック入力８
８を有している。このレジスタ８２は、そのクロック入
力で受け取ったクロック信号に応じて、入力テストデー
タをレジスタに格納する。このレジスタ８２は、次いで
このラッチされた入力テストデータを組み合わせドミノ
ロジックブロック８０に供給する。
【００３０】ドミノロジックブロック８０は、ドミノク
ロックを受け取るためのクロック入力９２を備えてい
る。このドミノロジックブロック８０は、従来より周知
の任意の組合せ論理ファンクションを実現し得る。レジ
スタ８２は、テストモードにある間、入力テストデータ
の値を一定レベルに維持する。通常の動作モードにおい
ては、レジスタ８２は、通常のレジスタのように振る舞
い、ドミノロジックに対するバッファとなる。
ロックを受け取るためのクロック入力９２を備えてい
る。このドミノロジックブロック８０は、従来より周知
の任意の組合せ論理ファンクションを実現し得る。レジ
スタ８２は、テストモードにある間、入力テストデータ
の値を一定レベルに維持する。通常の動作モードにおい
ては、レジスタ８２は、通常のレジスタのように振る舞
い、ドミノロジックに対するバッファとなる。
【００３１】この回路は、組合せドミノロジックブロッ
ク８０の出力端群９４に接続された第２レジスタ８４も
含んでいる。出力９４に生成されたデータは、ブロック
８０の組合せ論理ファンクションに従って入力８９上の
データと論理的な関連を有する。レジスタ８４は、シス
テムクロックを受け取るためのシステムクロックライン
９０に接続されたクロック入力９８を備えている。レジ
スタ８４は、ドミノロジックブロック８０によって生成
された出力データを格納し、レジスタ８４の出力９６に
出力テストデータを出力する。この出力データは、次い
でマニュアルで、若しくはＩＣテスタ、コンピュータ等
により読み出されかつ分析されて、ドミノロジック、レ
ジスタ８２、若しくはレジスタ８４若しくは任意の相互
接続ワイヤにおける誤りを検出する。レジスタ８４がな
い場合には、出力テストデータはプリチャージフェーズ
の間に消散する。上述のレジスタは、テストベクトルが
パイプライン処理されて試験にかかる時間を短くするこ
とを可能にしている。
ク８０の出力端群９４に接続された第２レジスタ８４も
含んでいる。出力９４に生成されたデータは、ブロック
８０の組合せ論理ファンクションに従って入力８９上の
データと論理的な関連を有する。レジスタ８４は、シス
テムクロックを受け取るためのシステムクロックライン
９０に接続されたクロック入力９８を備えている。レジ
スタ８４は、ドミノロジックブロック８０によって生成
された出力データを格納し、レジスタ８４の出力９６に
出力テストデータを出力する。この出力データは、次い
でマニュアルで、若しくはＩＣテスタ、コンピュータ等
により読み出されかつ分析されて、ドミノロジック、レ
ジスタ８２、若しくはレジスタ８４若しくは任意の相互
接続ワイヤにおける誤りを検出する。レジスタ８４がな
い場合には、出力テストデータはプリチャージフェーズ
の間に消散する。上述のレジスタは、テストベクトルが
パイプライン処理されて試験にかかる時間を短くするこ
とを可能にしている。
【００３２】ドミノクロックとシステムクロックとの間
の関係は、図１０にも示されている。また、システムク
ロックの立ち上がりＥS2は、ドミノクロックの立ち上が
りＥD2より時間ｔ１だけ遅れており、かつ立ち下がりＥ
S3は、立ち下がりＥD3より時間ｔ２だけ先行している。
時間差ｔ１及びｔ２は充分に小さいものであり得るとい
うことに注意されたい。極端な場合として、ｔ１及びｔ
２が０に近づき、従ってドミノクロックがシステムクロ
ックと同等になることがある。しかし、試験を行うため
には、異なるクロックを用いることが好ましい、ロジッ
ク回路は、システムクロックの最小パルス幅ｔhiも決定
する。特に、ｔhiは、レジスタ８２の出力からレジスタ
８４の入力までの伝搬遅延時間と、レジスタ８４のため
のセットアップ及びホールド時間との和より大きくなけ
ればならない。実際には、パルス幅にエラーの追加的な
マージンが加えられて、セットアップエラーが発生しな
いようにする。これにより、システムクロックが論理０
に移行する前に、レジスタ８４の入力においてデータが
安定で有効な論理状態にあるようにしている。一方、シ
ステムクロックがローレベルであり得る最小時間は（即
ちｔlo）ドミノロジック回路のプリチャージ時間により
決定される。この時間ｔloは、ドミノロジックの予備充
電時間よりも長く、ドミノロジックがデータをラッチし
ようとする前に十分に予備充電され得るようにしなけれ
ばならない。
の関係は、図１０にも示されている。また、システムク
ロックの立ち上がりＥS2は、ドミノクロックの立ち上が
りＥD2より時間ｔ１だけ遅れており、かつ立ち下がりＥ
S3は、立ち下がりＥD3より時間ｔ２だけ先行している。
時間差ｔ１及びｔ２は充分に小さいものであり得るとい
うことに注意されたい。極端な場合として、ｔ１及びｔ
２が０に近づき、従ってドミノクロックがシステムクロ
ックと同等になることがある。しかし、試験を行うため
には、異なるクロックを用いることが好ましい、ロジッ
ク回路は、システムクロックの最小パルス幅ｔhiも決定
する。特に、ｔhiは、レジスタ８２の出力からレジスタ
８４の入力までの伝搬遅延時間と、レジスタ８４のため
のセットアップ及びホールド時間との和より大きくなけ
ればならない。実際には、パルス幅にエラーの追加的な
マージンが加えられて、セットアップエラーが発生しな
いようにする。これにより、システムクロックが論理０
に移行する前に、レジスタ８４の入力においてデータが
安定で有効な論理状態にあるようにしている。一方、シ
ステムクロックがローレベルであり得る最小時間は（即
ちｔlo）ドミノロジック回路のプリチャージ時間により
決定される。この時間ｔloは、ドミノロジックの予備充
電時間よりも長く、ドミノロジックがデータをラッチし
ようとする前に十分に予備充電され得るようにしなけれ
ばならない。
【００３３】図３に示す回路は、以下のように試験され
る。まず、システムクロックが１であるとき、テストベ
クトルがレジスタ８２に供給または格納される。主入力
部８６を通して任意のテストベクトルをレジスタ８２に
供給することができる。システムクロックが０に移行し
た後、ドミノロジックは、ドミノクロックを０にセット
し、即ちプリチャージフェーズに入ることによって初期
化される。次いで、ドミノクロックが１に移行し、これ
によりドミノロジックの評価フェーズが開始される。こ
の時間に、テストベクトルはドミノロジックに供給さ
れ、その応答がレジスタ８４に格納される。レジスタ８
４の内容は、次いでサンプリングされ、ドミノロジック
ブロック８０、レジスタ８２、レジスタ８４、若しくは
任意の相互接続部内に誤りがあるか否かが判定される。
次いで、全てのテストベクトルが供給されるまでこの手
続が反復される。
る。まず、システムクロックが１であるとき、テストベ
クトルがレジスタ８２に供給または格納される。主入力
部８６を通して任意のテストベクトルをレジスタ８２に
供給することができる。システムクロックが０に移行し
た後、ドミノロジックは、ドミノクロックを０にセット
し、即ちプリチャージフェーズに入ることによって初期
化される。次いで、ドミノクロックが１に移行し、これ
によりドミノロジックの評価フェーズが開始される。こ
の時間に、テストベクトルはドミノロジックに供給さ
れ、その応答がレジスタ８４に格納される。レジスタ８
４の内容は、次いでサンプリングされ、ドミノロジック
ブロック８０、レジスタ８２、レジスタ８４、若しくは
任意の相互接続部内に誤りがあるか否かが判定される。
次いで、全てのテストベクトルが供給されるまでこの手
続が反復される。
【００３４】本発明の別の実施例が図４に示されてい
る。この実施例においては、ドミノロジックブロック１
００が、フリップフロップ１０２のような順次論理素子
を１または２以上含む。好適実施例においては、これら
の順次論理素子は、図２に示すようなドミノスキャンフ
リップフロップである。これらのスキャンフリップフロ
ップは、次いで図４に示すようなシリアルスキャンチェ
ーン（serial scan chain）に接続される。ここでは１
つのスキャンフリップフロップのテストデータ入力（Ｔ
ｉ）が、チェーンの中の先行するスキャンフリップフロ
ップの出力（Ｑ）に結合されて、連続的なシリアルスキ
ャンチェーンが形成される。ドミノロジックブロック１
００は、テストイネーブル信号を受け取るためのテスト
イネーブル入力（図示せず）も備えており、これは各フ
リップフロップのテストイネーブル入力（Ｔｅ）、スキ
ャン入力データ信号を受け取るためのスキャンデータ入
力１０４、スキャン出力信号を供給するためのスキャン
出力１０６、システムクロックを受け取るためのシステ
ムクロック入力１０８、及びドミノクロック信号を受け
取るためのドミノクロック入力１１０に接続されてい
る。これらの信号は、次いで。個々の図２に示すような
ドミノスキャンフリップフロップに達するまで接続さ
れ、上述のようにシリアルスキャンチェーンを形成す
る。
る。この実施例においては、ドミノロジックブロック１
００が、フリップフロップ１０２のような順次論理素子
を１または２以上含む。好適実施例においては、これら
の順次論理素子は、図２に示すようなドミノスキャンフ
リップフロップである。これらのスキャンフリップフロ
ップは、次いで図４に示すようなシリアルスキャンチェ
ーン（serial scan chain）に接続される。ここでは１
つのスキャンフリップフロップのテストデータ入力（Ｔ
ｉ）が、チェーンの中の先行するスキャンフリップフロ
ップの出力（Ｑ）に結合されて、連続的なシリアルスキ
ャンチェーンが形成される。ドミノロジックブロック１
００は、テストイネーブル信号を受け取るためのテスト
イネーブル入力（図示せず）も備えており、これは各フ
リップフロップのテストイネーブル入力（Ｔｅ）、スキ
ャン入力データ信号を受け取るためのスキャンデータ入
力１０４、スキャン出力信号を供給するためのスキャン
出力１０６、システムクロックを受け取るためのシステ
ムクロック入力１０８、及びドミノクロック信号を受け
取るためのドミノクロック入力１１０に接続されてい
る。これらの信号は、次いで。個々の図２に示すような
ドミノスキャンフリップフロップに達するまで接続さ
れ、上述のようにシリアルスキャンチェーンを形成す
る。
【００３５】図４に示す回路構造は、図３の回路が必要
とするものとは異なる回路へのテストベクトルのロード
または格納のための機構を必要とする。図４の回路にお
いて、入力レジスタ８４にラッチされる入力テストデー
タに加えて、追加的なテストデータが、テストイネーブ
ル信号をアサートし、ドミノクロック及びシステムクロ
ックをトグルさせることによって、ドミノロジックブロ
ック１００における順次素子に順に供給される。入力デ
ータをスキャンフリップフロップに供給するために必要
なサイクルの数は、ドミノロジックブロック１００を既
知の状態に初期化するのに必要なサイクル数によって決
定される。ひとたび順次素子が初期化されると、応答は
レジスタ８４に格納され、更にこれはテスタのような外
部デバイスにより読み出され得る。更に、スキャンチェ
ーンの内容は、それらが供給されたのと同様の方法でス
キャンフリップフロップから取り出され得る。しかし、
テストデータの取り出しは、次のベクトルのためのテス
トデータの供給と重複し得る。
とするものとは異なる回路へのテストベクトルのロード
または格納のための機構を必要とする。図４の回路にお
いて、入力レジスタ８４にラッチされる入力テストデー
タに加えて、追加的なテストデータが、テストイネーブ
ル信号をアサートし、ドミノクロック及びシステムクロ
ックをトグルさせることによって、ドミノロジックブロ
ック１００における順次素子に順に供給される。入力デ
ータをスキャンフリップフロップに供給するために必要
なサイクルの数は、ドミノロジックブロック１００を既
知の状態に初期化するのに必要なサイクル数によって決
定される。ひとたび順次素子が初期化されると、応答は
レジスタ８４に格納され、更にこれはテスタのような外
部デバイスにより読み出され得る。更に、スキャンチェ
ーンの内容は、それらが供給されたのと同様の方法でス
キャンフリップフロップから取り出され得る。しかし、
テストデータの取り出しは、次のベクトルのためのテス
トデータの供給と重複し得る。
【００３６】他の回路の実施例が図５に示されている。
この実施例は、主入力部８６とレジスタ８２との間に挿
入されたスタティックＣＭＯＳロジック１１２と、レジ
スタ８４の出力と主出力部９６との間に挿入されたスタ
ティックＣＭＯＳロジックブロック１１４とを有する。
従って、レジスタ８２及び８４、及びドミノロジックブ
ロックは、組合せスタティックＣＭＯＳロジックに埋め
込まれている。これらのレジスタを既知の値に初期化す
るために、レジスタ８２及び８４′における記憶素子
は、シリアルスキャンチェーンに接続されるスキャンフ
リップフロップに置き換えられる。このスキャンチェー
ンでは、レジスタ８２のスキャン出力がレジスタ８４の
スキャン入力に接続される。次いで、組合せドミノロジ
ックブロック１１６は、入力テストベクトルをレジスタ
８２にスキャニングし、評価フェーズを実行し、得られ
た出力データをレジスタ８４にラッチし、更にレジスタ
８４からの出力データをスキャンチェーンを用いてシフ
トさせることにより試験される。
この実施例は、主入力部８６とレジスタ８２との間に挿
入されたスタティックＣＭＯＳロジック１１２と、レジ
スタ８４の出力と主出力部９６との間に挿入されたスタ
ティックＣＭＯＳロジックブロック１１４とを有する。
従って、レジスタ８２及び８４、及びドミノロジックブ
ロックは、組合せスタティックＣＭＯＳロジックに埋め
込まれている。これらのレジスタを既知の値に初期化す
るために、レジスタ８２及び８４′における記憶素子
は、シリアルスキャンチェーンに接続されるスキャンフ
リップフロップに置き換えられる。このスキャンチェー
ンでは、レジスタ８２のスキャン出力がレジスタ８４の
スキャン入力に接続される。次いで、組合せドミノロジ
ックブロック１１６は、入力テストベクトルをレジスタ
８２にスキャニングし、評価フェーズを実行し、得られ
た出力データをレジスタ８４にラッチし、更にレジスタ
８４からの出力データをスキャンチェーンを用いてシフ
トさせることにより試験される。
【００３７】一方、スタティックＣＭＯＳロジック１１
２は、テストベクトルを入力部８６に供給し、得られた
データをレジスタ８２にラッチし、更に得られたデータ
をレジスタ８２及び８４によって形成されるスキャンチ
ェーンを用いてスキャニングすることにより試験され得
る。一方スタティックＣＭＯＳロジックブロック１１４
は、入力テストベクトルをレジスタ８４にスキャニング
し、次いで主出力部９６において得られた出力データを
観測することにより試験される。このように、スタティ
ックロジック及び組合せロジックの双方を含む全てのロ
ジックが試験され得る。これらのテストの一部若しくは
全ては重複して行われ得る。
２は、テストベクトルを入力部８６に供給し、得られた
データをレジスタ８２にラッチし、更に得られたデータ
をレジスタ８２及び８４によって形成されるスキャンチ
ェーンを用いてスキャニングすることにより試験され得
る。一方スタティックＣＭＯＳロジックブロック１１４
は、入力テストベクトルをレジスタ８４にスキャニング
し、次いで主出力部９６において得られた出力データを
観測することにより試験される。このように、スタティ
ックロジック及び組合せロジックの双方を含む全てのロ
ジックが試験され得る。これらのテストの一部若しくは
全ては重複して行われ得る。
【００３８】図５に示す回路を変形したものが図６に示
されている。この回路も、入力部にスタティックＣＭＯ
Ｓロジックブロック１１８、出力部にスタティックＣＭ
ＯＳロジックブロック１２０を備えている。しかし、こ
の回路では、両ロジックブロックが順次素子を備えてい
る。ロジックブロック１１８は、シリアルスキャンチェ
ーンを形成するように接続されている１または２以上の
順次素子１２４を有する。好適実施例では、これらのス
キャン素子は、通常の方法で接続されているスタティッ
クＣＭＯＳスキャンフリップフロップである。スタティ
ックロジックブロック１１８は、入力テストデータ信号
を受け取るためのテストデータ入力１２６、及び出力テ
ストデータ信号を出力するためのテストデータ出力１２
８を備えている。テスト出力１２８は、レジスタ８２の
テスト入力１３０に接続されており、これによりスタテ
ィックＣＭＯＳロジックブロック１１８における順次素
子１２４と、レジスタ８２における順次スキャン素子を
シリアルに接続している。
されている。この回路も、入力部にスタティックＣＭＯ
Ｓロジックブロック１１８、出力部にスタティックＣＭ
ＯＳロジックブロック１２０を備えている。しかし、こ
の回路では、両ロジックブロックが順次素子を備えてい
る。ロジックブロック１１８は、シリアルスキャンチェ
ーンを形成するように接続されている１または２以上の
順次素子１２４を有する。好適実施例では、これらのス
キャン素子は、通常の方法で接続されているスタティッ
クＣＭＯＳスキャンフリップフロップである。スタティ
ックロジックブロック１１８は、入力テストデータ信号
を受け取るためのテストデータ入力１２６、及び出力テ
ストデータ信号を出力するためのテストデータ出力１２
８を備えている。テスト出力１２８は、レジスタ８２の
テスト入力１３０に接続されており、これによりスタテ
ィックＣＭＯＳロジックブロック１１８における順次素
子１２４と、レジスタ８２における順次スキャン素子を
シリアルに接続している。
【００３９】スタティックＣＭＯＳロジックブロック１
２０は、シリアルスキャンチェーンと同様に編成された
１または２以上の順次素子１３４も備えている。これら
の順次素子は、好適実施例として、スタティックＣＭＯ
Ｓスキャンフリップフロップを用いても実現され得る。
スタティックＣＭＯＳロジックブロック１２０内に形成
されたスキャンチェーンは、レジスタ８４によって形成
されたスキャンチェーンと直列に接続される。次いで、
レジスタ８２及び８４は、互いに接続されて、ブロック
１１８内の順次素子１２４、レジスタ８２内の順次素
子、レジスタ８４内の順次素子、及びブロック１２０内
の順次素子１３４を含む１つの連続したスキャンチェー
ンを形成する。この連続スキャンチェーンにより、スタ
ティックＣＭＯＳロジックブロック１１８及び１２０の
双方が、組合せドミノロジックブロック１２０と共にテ
ストされ得ることになる。別の形態として、順次素子１
２４及び８２をレジスタ８４及び１３４により形成され
るスキャンチェーンとは分離されたスキャンチェーンを
形成すべく接続することもできる。更に別の形態として
順次素子１２４及び１３４を接続して、レジスタ８２及
び８４により形成されるスキャンチェーンとは分離され
たスキャンチェーンを形成することもできる。
２０は、シリアルスキャンチェーンと同様に編成された
１または２以上の順次素子１３４も備えている。これら
の順次素子は、好適実施例として、スタティックＣＭＯ
Ｓスキャンフリップフロップを用いても実現され得る。
スタティックＣＭＯＳロジックブロック１２０内に形成
されたスキャンチェーンは、レジスタ８４によって形成
されたスキャンチェーンと直列に接続される。次いで、
レジスタ８２及び８４は、互いに接続されて、ブロック
１１８内の順次素子１２４、レジスタ８２内の順次素
子、レジスタ８４内の順次素子、及びブロック１２０内
の順次素子１３４を含む１つの連続したスキャンチェー
ンを形成する。この連続スキャンチェーンにより、スタ
ティックＣＭＯＳロジックブロック１１８及び１２０の
双方が、組合せドミノロジックブロック１２０と共にテ
ストされ得ることになる。別の形態として、順次素子１
２４及び８２をレジスタ８４及び１３４により形成され
るスキャンチェーンとは分離されたスキャンチェーンを
形成すべく接続することもできる。更に別の形態として
順次素子１２４及び１３４を接続して、レジスタ８２及
び８４により形成されるスキャンチェーンとは分離され
たスキャンチェーンを形成することもできる。
【００４０】組合せドミノロジックブロック１２２のテ
ストは、上述の図５を参照して説明したものと同じ方法
によって行われる。しかし、スタティックＣＭＯＳロジ
ックブロック１１８及び１２０は、の状態を初期化する
ためにテストデータが順次素子内にスキャンされなけれ
ばならないという点で異なる方法で試験される。他の点
では、このテスト方法は上述の図５を参照しつつ説明し
た方法に類似している。
ストは、上述の図５を参照して説明したものと同じ方法
によって行われる。しかし、スタティックＣＭＯＳロジ
ックブロック１１８及び１２０は、の状態を初期化する
ためにテストデータが順次素子内にスキャンされなけれ
ばならないという点で異なる方法で試験される。他の点
では、このテスト方法は上述の図５を参照しつつ説明し
た方法に類似している。
【００４１】図６に示す回路が、設計の大半がスタティ
ックＣＭＯＳであり、パラレル乗算器／除算器、データ
パスロジック、またはＡＬＵのような数少ない選択され
たブロックは、ドミノロジックにおいて実現されるよう
な状態を表現していることに注意されたい。この場合、
スタティックＣＭＯＳロジック内の全てのフリップフロ
ップは、図６に示すスタティックスキャンフリップフロ
ップで置き換えられ得る。
ックＣＭＯＳであり、パラレル乗算器／除算器、データ
パスロジック、またはＡＬＵのような数少ない選択され
たブロックは、ドミノロジックにおいて実現されるよう
な状態を表現していることに注意されたい。この場合、
スタティックＣＭＯＳロジック内の全てのフリップフロ
ップは、図６に示すスタティックスキャンフリップフロ
ップで置き換えられ得る。
【００４２】図７に示すのは、順次ドミノロジックが組
合せスタティックＣＭＯＳロジックに組み込まれた別の
回路構成である。その効果についていえば、図７に示さ
れている回路は、図４及び図５に示されている回路の組
合せと同一である。この回路は、入力部にスタティック
ＣＭＯＳロジックブロック１４０、出力部にスタティッ
クＣＭＯＳロジックブロック１４４を備えている。更
に、ドミノロジックブロック１４２は、図４に示すよう
なシリアルスキャンチェーンを形成するように接続され
た１または２以上のドミノスキャンフリップフロップを
含む。このドミノロジックブロック１４２のシリアルス
キャンチェーンは、レジスタ８２及び８４によって形成
されたスキャンチェーンに一体に組み込まれて、回路内
に全ての順次素子を含む１つのスキャンチェーンを形成
する。各素子を図７に示すような順序に正しく接続する
ことは必ずしも必要ではなく、重要なのは、ロードされ
得るスキャンチェーンの中に各素子が配置されていると
いうことである。更に、ドミノロジックブロック１４２
におけるドミノスキャンフリップフロップは、レジスタ
８２及び８４におけるスキャンフリップフロップとは別
個のスキャンチェーンを形成するように接続され得る。
しかし、試験を行うためには１つのスキャンチェーンを
形成することが好ましい。しかし、本発明はこのような
形態に限定されるものではない。
合せスタティックＣＭＯＳロジックに組み込まれた別の
回路構成である。その効果についていえば、図７に示さ
れている回路は、図４及び図５に示されている回路の組
合せと同一である。この回路は、入力部にスタティック
ＣＭＯＳロジックブロック１４０、出力部にスタティッ
クＣＭＯＳロジックブロック１４４を備えている。更
に、ドミノロジックブロック１４２は、図４に示すよう
なシリアルスキャンチェーンを形成するように接続され
た１または２以上のドミノスキャンフリップフロップを
含む。このドミノロジックブロック１４２のシリアルス
キャンチェーンは、レジスタ８２及び８４によって形成
されたスキャンチェーンに一体に組み込まれて、回路内
に全ての順次素子を含む１つのスキャンチェーンを形成
する。各素子を図７に示すような順序に正しく接続する
ことは必ずしも必要ではなく、重要なのは、ロードされ
得るスキャンチェーンの中に各素子が配置されていると
いうことである。更に、ドミノロジックブロック１４２
におけるドミノスキャンフリップフロップは、レジスタ
８２及び８４におけるスキャンフリップフロップとは別
個のスキャンチェーンを形成するように接続され得る。
しかし、試験を行うためには１つのスキャンチェーンを
形成することが好ましい。しかし、本発明はこのような
形態に限定されるものではない。
【００４３】図７の回路においては、回路がドミノスキ
ャンフリップフロップにより形成されたシフトレジスタ
によって分離された２つの組合せドミノロジックブロッ
クを有するものと仮定され得る。従って、この回路は図
５に示す２つのカスケード接続されたブロック回路とし
て試験され得ることになる。
ャンフリップフロップにより形成されたシフトレジスタ
によって分離された２つの組合せドミノロジックブロッ
クを有するものと仮定され得る。従って、この回路は図
５に示す２つのカスケード接続されたブロック回路とし
て試験され得ることになる。
【００４４】本発明による他のハイブリッド回路の構成
は図８に示されている。図６の回路の場合のように、こ
の回路はスキャンチェーン１５０及び１５２をそれぞれ
有する２つのスタティックＣＭＯＳロジックブロック１
４６及び１４８を有する。好適実施例において、これら
のスキャンチェーン１５０及び１５２は、従来通りの方
法で編成されたスタティックＣＭＯＳスキャンフリップ
フロップからなる。入力スタティックＣＭＯＳロジック
ブロック１４６は、テスト入力データ信号を受け取るた
めのテストデータ入力１５４とテスト出力データ信号を
供給するためのテストデータ出力１５６とを備えてい
る。テスト出力１５６は、レジスタ８２のテスト入力１
５８に接続されており、これによりスキャンチェーン１
５０とレジスタ８２のスキャンチェーンとが接続されて
１本のスキャンチェーンを形成することになる。これは
図６において示された編成と同一のものである。同様
に、スタティックＣＭＯＳロジックブロック１４８は、
テスト入力１６６とテスト出力１６８とを備えている。
テスト入力１６６はレジスタ８４のテスト出力１６２に
接続されており、これによりレジスタ８４により形成さ
れたスキャンチェーンとロジックブロック１４８内の順
次素子とを接続している。テスト出力１６８は、テスタ
またはコンピュータのような外部デバイスにテスト出力
信号を供給し、これによってスタティック及びドミノ順
次素子の内容を、テストモードにある間に観察のために
取り出せることになる。
は図８に示されている。図６の回路の場合のように、こ
の回路はスキャンチェーン１５０及び１５２をそれぞれ
有する２つのスタティックＣＭＯＳロジックブロック１
４６及び１４８を有する。好適実施例において、これら
のスキャンチェーン１５０及び１５２は、従来通りの方
法で編成されたスタティックＣＭＯＳスキャンフリップ
フロップからなる。入力スタティックＣＭＯＳロジック
ブロック１４６は、テスト入力データ信号を受け取るた
めのテストデータ入力１５４とテスト出力データ信号を
供給するためのテストデータ出力１５６とを備えてい
る。テスト出力１５６は、レジスタ８２のテスト入力１
５８に接続されており、これによりスキャンチェーン１
５０とレジスタ８２のスキャンチェーンとが接続されて
１本のスキャンチェーンを形成することになる。これは
図６において示された編成と同一のものである。同様
に、スタティックＣＭＯＳロジックブロック１４８は、
テスト入力１６６とテスト出力１６８とを備えている。
テスト入力１６６はレジスタ８４のテスト出力１６２に
接続されており、これによりレジスタ８４により形成さ
れたスキャンチェーンとロジックブロック１４８内の順
次素子とを接続している。テスト出力１６８は、テスタ
またはコンピュータのような外部デバイスにテスト出力
信号を供給し、これによってスタティック及びドミノ順
次素子の内容を、テストモードにある間に観察のために
取り出せることになる。
【００４５】図６の回路とは異なり、ドミノロジックブ
ロック１７０は、図２に示したような１または２以上の
ドミノスキャンフリップフロップを備えている。これら
のスキャンフリップフロップは、図８に示すように互い
に接続されてシリアルスキャンチェーンを形成する。ド
ミノロジックブロック１７０は、レジスタ８２のテスト
出力１６０に接続されたテストデータ入力１７２を備え
ている。レジスタ８４のテストデータ入力１６４は、ド
ミノロジックブロック１７０のテストデータ出力１７４
に接続されている。このように、回路内の全ての順次素
子、スタティックなものもダイナミックな素子も双方と
もに接続されて１本のシリアルスキャンチェーンを形成
する。別の形態として、ドミノスキャンフリップフロッ
プを別個のドミノスキャンチェーン上に接続することも
でき、別個のスタティックスキャンチェーンに接続され
たスタティックスキャンフリップフロップは図９に示し
たようなものとなる。そこに示されているように、ドミ
ノロジックブロック１７０のテスト入力１７２はスタテ
ィックＣＭＯＳロジックブロック１４６及び１４８及び
レジスタ８２及び８４における順次素子からなるスタテ
ィックスキャンチェーンとは別個の入力テストデータ信
号（ＳＩ）を受け取り、別個のテストデータ出力信号
（ＳＯ）を出力する。図８または図９に示された回路
は、将来技術における一般的な回路構成を示している。
ロック１７０は、図２に示したような１または２以上の
ドミノスキャンフリップフロップを備えている。これら
のスキャンフリップフロップは、図８に示すように互い
に接続されてシリアルスキャンチェーンを形成する。ド
ミノロジックブロック１７０は、レジスタ８２のテスト
出力１６０に接続されたテストデータ入力１７２を備え
ている。レジスタ８４のテストデータ入力１６４は、ド
ミノロジックブロック１７０のテストデータ出力１７４
に接続されている。このように、回路内の全ての順次素
子、スタティックなものもダイナミックな素子も双方と
もに接続されて１本のシリアルスキャンチェーンを形成
する。別の形態として、ドミノスキャンフリップフロッ
プを別個のドミノスキャンチェーン上に接続することも
でき、別個のスタティックスキャンチェーンに接続され
たスタティックスキャンフリップフロップは図９に示し
たようなものとなる。そこに示されているように、ドミ
ノロジックブロック１７０のテスト入力１７２はスタテ
ィックＣＭＯＳロジックブロック１４６及び１４８及び
レジスタ８２及び８４における順次素子からなるスタテ
ィックスキャンチェーンとは別個の入力テストデータ信
号（ＳＩ）を受け取り、別個のテストデータ出力信号
（ＳＯ）を出力する。図８または図９に示された回路
は、将来技術における一般的な回路構成を示している。
【００４６】図８に示す回路構成は、ドミノスキャンフ
リップフロップにより形成されたシフトレジスタによっ
て分離された２つのドミノロジックブロックとして回路
を取り扱うことによりテストされ得る。従って、このテ
ストは図６に示すような２つのカスケード接続されたブ
ロックをテストすることと等価となる。ドミノロジック
をテストするために、以下の手続が行われる。まず、テ
ストベクトルがドミノロジックブロック内のドミノスキ
ャンフリップフロップ及びレジスタ８２に供給される。
これは、多重クロック時間を用いることにより達成され
る。ひとたびこれらの順次素子が初期化されると、ドミ
ノクロックは０にセットされてドミノロジックを初期化
する。次いで、ドミノクロックが１にセットされ、評価
フェーズが初期化される。時間ｔ１（図１０参照）が経
過した後、システムクロックは、０から１に移行し、テ
ストベクトルをドミノロジックに供給する。次いでこの
応答はドミノロジックブロック１７０内のドミノスキャ
ンフリップフロップ及びレジスタ８４内のスタティック
スキャンフリップフロップの双方に格納される。次い
で、このテストの結果は図８の１本のスキャンチェーン
を通してスキャンフリップフロップから供給されるか、
若しくは図９の個別のスキャンチェーンから供給され
る。
リップフロップにより形成されたシフトレジスタによっ
て分離された２つのドミノロジックブロックとして回路
を取り扱うことによりテストされ得る。従って、このテ
ストは図６に示すような２つのカスケード接続されたブ
ロックをテストすることと等価となる。ドミノロジック
をテストするために、以下の手続が行われる。まず、テ
ストベクトルがドミノロジックブロック内のドミノスキ
ャンフリップフロップ及びレジスタ８２に供給される。
これは、多重クロック時間を用いることにより達成され
る。ひとたびこれらの順次素子が初期化されると、ドミ
ノクロックは０にセットされてドミノロジックを初期化
する。次いで、ドミノクロックが１にセットされ、評価
フェーズが初期化される。時間ｔ１（図１０参照）が経
過した後、システムクロックは、０から１に移行し、テ
ストベクトルをドミノロジックに供給する。次いでこの
応答はドミノロジックブロック１７０内のドミノスキャ
ンフリップフロップ及びレジスタ８４内のスタティック
スキャンフリップフロップの双方に格納される。次い
で、このテストの結果は図８の１本のスキャンチェーン
を通してスキャンフリップフロップから供給されるか、
若しくは図９の個別のスキャンチェーンから供給され
る。
【００４７】ドミノロジックを試験するための回路アー
キテクチャを本明細書において説明した。このアーキテ
クチャは、基本的に、入力テストベクトルを保持すべく
ドミノロジックの前に１個のレジスタを備えており、ま
たテストベクトルを適用した結果を保持すべくドミノロ
ジックの下流に１個のレジスタを備えている。この基本
的なアーキテクチャを拡張して、これら２つのレジスタ
において、またスタティックロジック内の順次素子の代
わりにスキャンフリップフロップを用いることにより、
ドミノロジックとスタティックロジックの双方を含むい
わゆるハイブリッド回路を形成した。本発明の別の実施
例では、順次ドミノロジックを同じテストアーキテクチ
ャを用いて試験可能にするドミノスキャンフリップフロ
ップを開示した。本明細書において開示されているもの
とは異なる形態のハイブリッド回路も実現し得るという
ことは当業者には明らかであろう。例えば、入力スタテ
ィックＣＭＯＳロジックブロック、または出力スタティ
ックＣＭＯＳロジックブロックの何れか一方しか含まな
い、ハイブリッド回路や、２以上のドミノロジックブロ
ックを含むハイブリッド回路や、多重スタティックＣＭ
ＯＳブロック及び多重ドミノロジックブロックを備えた
ハイブリッド回路の構成も、上述の原理及び技術を用い
て実現することができる。これら何れの回路も上述の方
法でテストすることができるのである。更に、本発明は
実施例において使用されているＤタイプドミノスキャン
フリップフロップに限定されるものではない。上述の基
準を満たす限り、Ｊ−ＫフリップフロップまたはＴフリ
ップフロップのような他の論理フリップフロップも実現
することができる。
キテクチャを本明細書において説明した。このアーキテ
クチャは、基本的に、入力テストベクトルを保持すべく
ドミノロジックの前に１個のレジスタを備えており、ま
たテストベクトルを適用した結果を保持すべくドミノロ
ジックの下流に１個のレジスタを備えている。この基本
的なアーキテクチャを拡張して、これら２つのレジスタ
において、またスタティックロジック内の順次素子の代
わりにスキャンフリップフロップを用いることにより、
ドミノロジックとスタティックロジックの双方を含むい
わゆるハイブリッド回路を形成した。本発明の別の実施
例では、順次ドミノロジックを同じテストアーキテクチ
ャを用いて試験可能にするドミノスキャンフリップフロ
ップを開示した。本明細書において開示されているもの
とは異なる形態のハイブリッド回路も実現し得るという
ことは当業者には明らかであろう。例えば、入力スタテ
ィックＣＭＯＳロジックブロック、または出力スタティ
ックＣＭＯＳロジックブロックの何れか一方しか含まな
い、ハイブリッド回路や、２以上のドミノロジックブロ
ックを含むハイブリッド回路や、多重スタティックＣＭ
ＯＳブロック及び多重ドミノロジックブロックを備えた
ハイブリッド回路の構成も、上述の原理及び技術を用い
て実現することができる。これら何れの回路も上述の方
法でテストすることができるのである。更に、本発明は
実施例において使用されているＤタイプドミノスキャン
フリップフロップに限定されるものではない。上述の基
準を満たす限り、Ｊ−ＫフリップフロップまたはＴフリ
ップフロップのような他の論理フリップフロップも実現
することができる。
【００４８】好適実施例を示して本発明の原理について
説明してきたが、請求項に記載の本発明の範囲を逸脱す
ることなく様々な変更を加えた本発明の実施が可能であ
る。
説明してきたが、請求項に記載の本発明の範囲を逸脱す
ることなく様々な変更を加えた本発明の実施が可能であ
る。
【００４９】
【発明の効果】以上より、本発明により、ドミノ及びス
タティックＣＭＯＳ論理回路を用いて構築された試験可
能なハイブリッド論理回路及びその試験方法が提供され
る。
タティックＣＭＯＳ論理回路を用いて構築された試験可
能なハイブリッド論理回路及びその試験方法が提供され
る。
【図１】Ａ及びＢからなり、Ａは従来のドミノロジック
ゲートの模式図である。Ｂは、Ａのドミノロジックゲー
トの別の実施例の模式図。
ゲートの模式図である。Ｂは、Ａのドミノロジックゲー
トの別の実施例の模式図。
【図２】本発明によるドミノスキャンフリップフロップ
の模式図。
の模式図。
【図３】本発明による試験可能なドミノロジック回路の
第１実施例のブロック図。
第１実施例のブロック図。
【図４】ドミノロジックが１または２以上の本発明によ
るドミノスキャンフリップフロップを含む本発明の第２
実施例のブロック図。
るドミノスキャンフリップフロップを含む本発明の第２
実施例のブロック図。
【図５】回路の入力端及び出力端の双方においてスタテ
ィックＣＭＯＳロジックを含む本発明の第３実施例のブ
ロック図。
ィックＣＭＯＳロジックを含む本発明の第３実施例のブ
ロック図。
【図６】スタティックＣＭＯＳロジックが１または２以
上のスキャンタイプフリップフロップを含む本発明の第
４実施例のブロック図。
上のスキャンタイプフリップフロップを含む本発明の第
４実施例のブロック図。
【図７】、ドミノロジックが１または２以上のドミノス
キャンフリップフロップを含む本発明の第５実施例のブ
ロック図。
キャンフリップフロップを含む本発明の第５実施例のブ
ロック図。
【図８】スタティックＣＭＯＳロジック及びドミノロジ
ックの双方がシングルスキャンチェーンに一体に組み込
まれたスキャンフリップフロップを含む本発明の第６実
施例のブロック図。
ックの双方がシングルスキャンチェーンに一体に組み込
まれたスキャンフリップフロップを含む本発明の第６実
施例のブロック図。
【図９】ドミノロジック及びスタティックＣＭＯＳロジ
ックが、１または２以上のそれぞれ個別のスキャンチェ
ーンを形成するスキャンされるフリップフロップを含む
本発明の第７実施例のブロック図。
ックが、１または２以上のそれぞれ個別のスキャンチェ
ーンを形成するスキャンされるフリップフロップを含む
本発明の第７実施例のブロック図。
【図１０】図２〜図９に示す回路の、システムクロック
とドミノクロックとの間の関係を示す図。
とドミノクロックとの間の関係を示す図。
１０ 論理ゲート １２ ＮＭＯＳブロック １４ ＰＭＯＳトランジスタ １６ ＮＭＯＳトランジスタ １８ ロードインバータ ２０ 入力端 ２２ 入力端 ２４ 出力端 ２６ ＰＭＯＳトランジスタ ３０ ドミノスキャンフリップフロップ ３２ ドミノマルチプレクサ ３４ ラッチ ３６ データ入力端 ３８ テストデータ入力端 ４０ 第２テストイネーブル信号入力端 ４２ 第１テストイネーブル信号入力端 ４４ ドミノクロック入力端 ４６ ＮＭＯＳトランジスタ ４８ ＮＭＯＳトランジスタ ５０ ＮＭＯＳトランジスタ ５２ ＮＭＯＳトランジスタ ５６ ＰＭＯＳトランジスタ ５８ ＮＭＯＳトランジスタ ６０ ＰＭＯＳトランジスタ ６２ ＮＭＯＳトランジスタ ６４ ノード ６６ 出力端 ６８ システムクロック入力端 ７０ インバータ ７２ インバータ ７４ インバータ ７６ インバータ ７８ インバータ ８０ ドミノロジックブロック ８２ 第１レジスタ ８４ 第２レジスタ ８６ 第１入力端群 ８８ システムクロック入力端 ８９ 入力端 ９０ システムクロックライン ９２ ドミノクロック入力端 ９４ 出力端 ９６ 出力端 ９８ システムクロック入力端 １００ ドミノロジックブロック １０２ フリップフロップ １０４ スキャンデータ入力端 １０６ スキャン出力端 １０８ システムクロック入力端 １１０ ドミノクロック入力端 １１２ スタティックＣＭＯＳロジック １１４ スタティックＣＭＯＳロジック １１６ 組合せドミノロジックブロック １１８ スタティックＣＭＯＳロジック １２０ スタティックＣＭＯＳロジック １２２ 組合せドミノロジックブロック １２４ 順次素子 １２６ テストデータ入力端 １２８ テストデータ出力端 １３０ テストデータ入力端 １３４ 順次素子 １３６ テストデータ出力端 １３８ テストデータ入力端 １４０ スタティックＣＭＯＳロジック １４２ ドミノロジックブロック １４４ スタティックＣＭＯＳロジック １４６ スタティックＣＭＯＳロジック １４８ スタティックＣＭＯＳロジック １５０ スキャンチェーン １５２ スキャンチェーン １５４ テストデータ入力端 １５６ テストデータ出力端 １５８ テストデータ入力端 １６０ テストデータ出力端 １６２ テストデータ出力端 １６４ テストデータ入力端 １６６ テストデータ入力端 １６８ テストデータ出力端 １７０ ドミノロジックブロック １７２ テストデータ入力端 １７４ テストデータ出力端
Claims (40)
- 【請求項１】 試験可能な論理回路であって、 テスト入力データを受け取るための第１入力端群、第１
クロック信号を受け取るためのクロック入力、及びラッ
チされた主テスト入力データを供給するための第１出力
端群とを有する第１レジスタと、 ロジックファンクションを実現する、互いに接続された
複数のドミノロジック素子を含むドミノロジックブロッ
クであって、前記ラッチされた主テスト入力データを受
け取るための前記第１出力端群に接続された入力端群
と、ドミノクロックを受け取るためのドミノクロック入
力と、ドミノ出力データセットを供給するための出力端
群とを有する、該ドミノロジックブロックと、 前記ドミノロジックブロックの前記出力端群に接続され
た第２入力端群と、第２クロック信号を受け取るための
クロック入力と、ラッチされた前記ドミノ出力データを
供給するための第２出力端群とを有する第２レジスタと
を有することを特徴とする試験可能な論理回路。 - 【請求項２】 前記ドミノロジックブロックが、 ドミノスキャンデータ入力信号を受け取るためのドミノ
テストデータ入力と、 ドミノスキャンテストイネーブル信号を受け取るための
ドミノテストイネーブル入力と、 ドミノスキャンデータ出力信号を供給するためのドミノ
テストデータ出力と、 複数のドミノスキャンフリップフロップとを有すること
を特徴とし、 前記ドミノスキャンフリップフロップのそれぞれが、デ
ータ入力、データ出力、クロック信号を受け取るための
クロック入力、テストデータ入力、前記ドミノロジック
ブロックの前記ドミノテストイネーブル入力に接続され
たテストイネーブル入力、及び前記ドミノロジックブロ
ックの前記ドミノクロック入力に接続されたドミノクロ
ック入力を有することを特徴とし、 前記ドミノスキャンフリップフロップが、前記ドミノロ
ジックブロックの前記ドミノテストデータ入力に接続さ
れたデータ入力を有する第１ドミノスキャンフリップフ
ロップから前記ドミノロジックブロックの前記ドミノテ
ストデータ出力に接続されたデータ出力を有する最終ド
ミノスキャンフリップフロップに到るシリアルスキャン
チェーンを形成するように編成されており、前記第１ド
ミノスキャンフリップフロップと前記最終ドミノスキャ
ンフリップフロップとの間の各ドミノフリップフロップ
が、前記シリアルスキャンチェーンの中で先行するドミ
ノスキャンフリップフロップのデータ出力に接続された
テストデータ入力をそれぞれ有することを特徴とする請
求項１に記載の試験可能な論理回路。 - 【請求項３】 前記テスト入力データを受け取るため
の主入力端群と、 前記主入力端群に接続された第１入力端群を有し、かつ
前記第１レジスタの前記第１入力端群に接続された第１
出力端群を有する第１スタティックロジックブロック
と、 主出力端群と、 前記第２レジスタの前記第２出力端群に接続された第２
入力端群とを有し、かつ前記テスト出力データを供給す
るための前記論理回路の前記主出力端群に接続された第
２出力端群を有する第２スタティックロジックブロック
とを更に有することを特徴とする請求項２に記載の試験
可能な論理回路。 - 【請求項４】 前記第１レジスタが、 第１スタティックスキャンデータ入力信号を受け取るた
めの第１テストデータ入力と、 第１スタティックスキャンデータ出力信号を供給するた
めの第１テストデータ出力と、 テストイネーブル信号を受け取るためのテストイネーブ
ル入力と、 複数のスタティックスキャンフリップフロップとを有す
ることを特徴とし、 前記スタティックスキャンフリップフロップのそれぞれ
が、データ入力、データ出力、第１クロック信号を受け
取るためのクロック入力、テストデータ入力、 及び前記第１レジスタの前記テストイネーブル入力に接
続されたテストイネーブル入力とを有することを特徴と
し、 前記スタティックスキャンフリップフロップが、前記第
１レジスタの前記第１テストデータ入力に接続されたデ
ータ入力を有する第１スタティックスキャンフリップフ
ロップから、前記第１レジスタの前記第１テストデータ
出力に接続されたデータ出力を有する最終スタティック
スキャンフリップフロップに到るシリアルスキャンチェ
ーンを形成するように編成されており、前記第１スタテ
ィックスキャンフリップフロップと前記最終スタティッ
クスキャンフリップフロップとの間の各スタティックス
キャンフリップフロップが、前記シリアルスキャンチェ
ーンの中で先行するスタティックスキャンフリップフロ
ップのデータ出力に接続されたテストデータ入力をそれ
ぞれ有することを特徴とする請求項３に記載の試験可能
な論理回路。 - 【請求項５】 前記第２レジスタが、 前記テストデータ出力に接続された第２テストデータ入
力と、 第２スタティックスキャンデータ出力信号を供給するた
めの第２テストデータ出力と、 前記テストイネーブル信号を受け取るためのテストイネ
ーブル入力と、 複数のスタティックスキャンフリップフロップとを有す
ることを特徴とし、 前記スタティックスキャンフリップフロップのそれぞれ
が、データ入力、データ出力、第１クロック信号を受け
取るためのクロック入力、テストデータ入力、及び前記
第１レジスタの前記テストイネーブル入力に接続された
テストイネーブル入力とを有することを特徴とし、 前記スタティックスキャンフリップフロップが、前記第
２レジスタの前記第２テストデータ入力に接続されたデ
ータ入力を有する第１スタティックスキャンフリップフ
ロップから、前記第２レジスタの前記第２テストデータ
出力に接続されたデータ出力を有する最終スタティック
スキャンフリップフロップに到るシリアルスキャンチェ
ーンを形成するように編成されており、前記第１スタテ
ィックスキャンフリップフロップと前記最終スタティッ
クスキャンフリップフロップとの間の各スタティックス
キャンフリップフロップが、前記シリアルスキャンチェ
ーンの中で先行するスタティックスキャンフリップフロ
ップのデータ出力に接続されたテストデータ入力をそれ
ぞれ有することを特徴とする請求項４に記載の試験可能
な論理回路。 - 【請求項６】 前記第１テストデータ出力が、前記ド
ミノテストデータ入力に接続され、前記第１レジスタ及
び前記第２レジスタにおけるスタティックスキャンフリ
ップフロップと、前記ドミノロジックブロックの前記ド
ミノフリップフロップとを含む結合されたスキャンチェ
ーンを形成することを特徴とする請求項５に記載の試験
可能な論理回路。 - 【請求項７】 前記第１スタティックロジックブロッ
クが、 前記テストデータ入力信号を受け取るための第３テスト
データ入力と、 前記第１レジスタの前記第１テストデータ入力に接続さ
れた第３テストデータ出力と、 前記テストイネーブル信号を受け取るためのテストイネ
ーブル入力と、 複数のスタティックスキャンフリップフロップとを有す
ることを特徴とし、 前記スタティックスキャンフリップフロップのそれぞれ
が、データ入力、データ出力、第１クロック信号を受け
取るためのクロック入力、テストデータ入力、及び前記
第１スタティックロジックブロックの前記テストイネー
ブル入力に接続されたテストイネーブル入力とを有する
ことを特徴とし、 前記スタティックスキャンフリップフロップが、前記第
１スタティックロジックブロックの前記第３テストデー
タ入力に接続されたデータ入力を有する第１スタティッ
クスキャンフリップフロップから、前記第１レジスタの
前記第１テストデータ入力に接続されたデータ出力を有
する最終スタティックスキャンフリップフロップに到る
シリアルスキャンチェーンを形成するように編成されて
おり、前記第１スタティックスキャンフリップフロップ
と前記最終スタティックスキャンフリップフロップとの
間の各スタティックスキャンフリップフロップが、前記
シリアルスキャンチェーンの中で先行するスタティック
スキャンフリップフロップのデータ出力に接続されたテ
ストデータ入力をそれぞれ有することを特徴とする請求
項６に記載の試験可能な論理回路。 - 【請求項８】 前記第２スタティックロジックブロッ
クが、 前記第２レジスタの前記第２テストデータ出力に接続さ
れた第３テストデータ入力と、 前記テストデータ出力信号を供給するための第３テスト
データ出力と、 前記テストイネーブル信号を受け取るためのテストイネ
ーブル入力と、 複数のスタティックスキャンフリップフロップとを有す
ることを特徴とし、 前記スタティックスキャンフリップフロップのそれぞれ
が、データ入力、データ出力、第１クロック信号を受け
取るためのクロック入力、テストデータ入力、及び前記
第２スタティックロジックブロックの前記テストイネー
ブル入力に接続されたテストイネーブル入力とを有する
ことを特徴とし、 前記スタティックスキャンフリップフロップが、前記第
２レジスタの前記第２テストデータ出力に接続されたデ
ータ入力を有する第１スタティックスキャンフリップフ
ロップから、前記第２スタティックロジックブロックタ
の前記第３テストデータ出力に接続されたデータ出力を
有する最終スタティックスキャンフリップフロップに到
るシリアルスキャンチェーンを形成するように編成され
ており、前記第１スタティックスキャンフリップフロッ
プと前記最終スタティックスキャンフリップフロップと
の間の各スタティックスキャンフリップフロップが、前
記シリアルスキャンチェーンの中で先行するスタティッ
クスキャンフリップフロップのデータ出力に接続された
テストデータ入力をそれぞれ有することを特徴とする請
求項６に記載の試験可能な論理回路。 - 【請求項９】 前記ドミノスキャンフリップフロップ
が、Ｄタイプドミノスキャンフリップフロップであるこ
とを特徴とする請求項２に記載の試験可能な論理回路。 - 【請求項１０】 前記ドミノスキャンフリップフロッ
プのそれぞれが、 データ入力、前記ドミノスキャンフリップフロップの前
記クロック入力に接続されたクロック入力、及び前記ド
ミノスキャンフリップフロップの前記データ出力に接続
されたデータ出力を有するラッチと、 前記ドミノスキャンフリップフロップの前記ドミノクロ
ック入力に接続されたドミノクロック入力、入力データ
信号を受け取るための前記ドミノスキャンフリップフロ
ップの前記データ入力に接続されたデータ入力、第１テ
ストイネーブル信号を受け取るための第１テストイネー
ブル入力、第２テストイネーブル信号を受け取るための
第２テストイネーブル入力、テスト入力データ信号を受
け取るための第２テストイネーブル入力、テスト入力デ
ータ信号を受け取るための前記ドミノスキャンフリップ
フロップの前記テストデータ入力に接続されたテストデ
ータ入力、及び前記第１テストイネーブル信号がアサー
トされた場合に前記ラッチに前記入力データ信号を供給
し、前記第２テストイネーブル信号がアサートされた場
合には前記テスト入力データ信号を前記ラッチに供給す
るための前記ラッチの前記データ入力に接続されたデー
タ出力とを有するドミノロジックマルチプレクサとを有
することを特徴とする請求項２に記載の試験可能な論理
回路。 - 【請求項１１】 試験可能な論理回路であって、 主テストデータ信号を受け取るための入力端群と、出力
端群とを有するスタティック入力ロジックブロックと、 入力データを受け取るための前記スタティック入力ロジ
ックブロックの前記出力端群に接続された第１入力端
群、第１クロック信号を受け取るためのクロック入力、
及びラッチされた前記入力データを供給するための第１
出力端群を有する第１レジスタと、 ロジックファンクションを実現すべく互いに接続された
複数のドミノロジック素子を有するドミノロジックブロ
ックであって、前記ラッチされた入力データを受け取る
ための前記第１出力端群に接続された入力端群、ドミノ
クロックを受け取るためのドミノクロック入力、及びド
ミノ出力データセットを供給するための出力端群とを有
する、該ドミノロジックブロックと、 前記ドミノロジックブロックの前記出力端群に接続され
た第２入力端群、第２クロック信号を受け取るためのク
ロック入力、及びラッチされた前記ドミノ出力データを
供給するための第２出力端群を有する第２レジスタとを
有することを特徴とする試験可能な論理回路。 - 【請求項１２】 前記第１レジスタが、 第１スキャンデータ入力信号を受け取るための第１レジ
スタテストデータ入力と、 第１スキャンデータ出力信号を供給するための第１レジ
スタテストデータ出力と、 テストイネーブル信号を受け取るためのテストイネーブ
ル入力と、 複数のスキャンフリップフロップとを有することを特徴
とし、 前記スキャンフリップフロップのそれぞれが、データ入
力、データ出力、前記第１クロック信号を受け取るため
のクロック入力、テストデータ入力、及び前記第１レジ
スタテストイネーブル入力に接続されたテストイネーブ
ル入力を有することを特徴とし、 前記フリップフロップが、第１レジスタテストデータ入
力に接続されたデータ入力を有する第１スキャンフリッ
プフロップから、前記第１レジスタテストデータ出力に
接続されたデータ出力を有する最終スタティックスキャ
ンフリップフロップに到るシリアルスキャンチェーンを
形成するように編成され、前記第１スタティックスキャ
ンフリップフロップと前記最終スタティックスキャンフ
リップフロップとの間の各スタティックスキャンフリッ
プフロップが、前記シリアルスキャンチェーンの中の先
行するスタティックスキャンフリップフロップの前記デ
ータ出力に接続されたテストデータ入力をそれぞれ有す
ることを特徴とする請求項１１に記載の試験可能な論理
回路。 - 【請求項１３】 前記スタティック入力ロジックブロ
ックが、 第１スタティックスキャンテストデータ入力信号を受け
取るための第１ロジックブロックテストデータ入力と、 第１スタティックスキャンテストデータ入力に接続され
た第１ロジックブロックテストデータ出力と、 前記第１クロック信号を受け取るためのクロック入力
と、 前記テストイネーブル信号を受け取るためのテストイネ
ーブル入力と、 複数のスキャンフリップフロップとを有することを特徴
とし、 前記スキャンフリップフロップのそれぞれが、データ入
力、データ出力、前記スタティック入力ロジックブロッ
クの前記クロック入力に接続されたクロック入力、テス
トデータ入力、及び前記スタティック入力ロジックブロ
ックの前記テストイネーブル入力に接続されたテストイ
ネーブル入力とを有することを特徴とし、 前記スキャンフリップフロップが、前記第１ロジックブ
ロックテストデータ入力に接続されたデータ入力を有す
る第１スキャンフリップフロップから、前記第１レジス
タテストデータ入力に接続されたデータ出力を有する最
終スキャンフリップフロップに到るシリアルスキャンチ
ェーンを形成するように編成されており、前記第１スキ
ャンフリップフロップと前記最終スキャンフリップフロ
ップとの間の各スキャンフリップフロップが、前記シリ
アルスキャンチェーンの中で先行するスキャンフリップ
フロップのデータ出力に接続されたテストデータ入力を
それぞれ有することを特徴とする請求項１２に記載の試
験可能な論理回路。 - 【請求項１４】 各前記スキャンフリップフロップ
が、スタティックロジックを含むことを特徴とする請求
項１３に記載の試験可能な論理回路。 - 【請求項１５】 各前記スキャンフリップフロップ
が、前記ドミノクロックを受け取るためのドミノクロッ
ク入力を有することを特徴とする請求項１４に記載の試
験可能な論理回路。 - 【請求項１６】 前記第２レジスタが、 第１レジスタテストデータ出力に接続された第２レジス
タテストデータ入力と、 第２スキャンデータ出力信号を供給するための第２レジ
スタテストデータ出力と、 テストイネーブル信号を受け取るためのテストイネーブ
ル入力と、 複数のスキャンフリップフロップとを有することを特徴
とし、 前記スキャンフリップフロップのそれぞれが、データ入
力、データ出力、前記第１クロック信号を受け取るため
のクロック入力、テストデータ入力、及び前記第２レジ
スタテストイネーブル入力に接続されたテストイネーブ
ル入力を有することを特徴とし、 前記フリップフロップが、第１レジスタテストデータ出
力に接続されたデータ入力を有する第１スキャンフリッ
プフロップから、前記第２レジスタテストデータ出力に
接続されたデータ出力を有する最終スタティックスキャ
ンフリップフロップに到るシリアルスキャンチェーンを
形成するように編成され、前記第１スキャンフリップフ
ロップと前記最終スタティックスキャンフリップフロッ
プとの間の各スタティックスキャンフリップフロップ
が、前記シリアルスキャンチェーンの中の先行するスタ
ティックスキャンフリップフロップの前記データ出力に
接続されたテストデータ入力をそれぞれ有することを特
徴とする請求項１２に記載の試験可能な論理回路。 - 【請求項１７】 前記第２レジスタの前記第２出力端
群に接続された入力端群と、主テストデータ出力信号を
供給するための出力端群とを有するスタティック出力ロ
ジックブロックを更に有することを特徴とする請求項１
６に記載の試験可能な論理回路。 - 【請求項１８】 前記スタティック出力ロジックブロ
ックが、 前記第２レジスタテストデータ出力に接続された第２ロ
ジックブロックテストデータ入力と、 第２ロジックブロックテストデータ出力信号を供給する
ための第２ロジックブロックテストデータ出力と、 前記第１クロック信号を受け取るためのクロック入力
と、 前記テストイネーブル信号を受け取るためのテストイネ
ーブル入力と、 複数のスキャンフリップフロップとを有することを特徴
とし、 前記スキャンフリップフロップのそれぞれが、データ入
力、データ出力、前記スタティック出力ロジックブロッ
クの前記クロック入力に接続されたクロック入力、テス
トデータ入力、及び前記スタティック出力ロジックブロ
ックの前記テストイネーブル入力に接続されたテストイ
ネーブル入力とを有することを特徴とし、 前記スキャンフリップフロップが、前記第２レジスタテ
ストデータ出力に接続されたデータ入力を有する第１ス
キャンフリップフロップから、前記第２ロジックブロッ
クテストデータ出力に接続されたデータ出力を有する最
終スキャンフリップフロップに到るシリアルスキャンチ
ェーンを形成するように編成されており、前記第１スキ
ャンフリップフロップと前記最終スキャンフリップフロ
ップとの間の各スキャンフリップフロップが、前記シリ
アルスキャンチェーンの中で先行するスキャンフリップ
フロップのデータ出力に接続されたテストデータ入力を
それぞれ有することを特徴とする請求項１７に記載の試
験可能な論理回路。 - 【請求項１９】 前記ドミノロジックブロックが、 ドミノスキャンデータ入力信号を受け取るためのドミノ
テストデータ入力と、 ドミノスキャンテストイネーブル信号を受け取るための
ドミノテストイネーブル入力と、 ドミノスキャンデータ出力信号を供給するためのドミノ
テストデータ出力と、 複数のドミノスキャンフリップフロップとを有すること
特徴とし、 前記ドミノスキャンフリップフロップのそれぞれが、デ
ータ入力、データ出力、クロック信号を受け取るための
クロック入力、テストデータ入力、前記ドミノロジック
ブロックの前記ドミノテストイネーブル入力に接続され
たテストイネーブル入力、前記ドミノロジックブロック
の前記で身のクロック入力に接続されたドミノクロック
入力を有することを特徴とし、 前記ドミノスキャンフリップフロップが、前記ドミノロ
ジックブロックの前記ドミノテストデータ入力に接続さ
れたデータ入力を有する第１ドミノスキャンフリップフ
ロップから、前記ドミノロジックブロックの前記ドミノ
テストデータ出力に接続されたデータ出力を有する最終
ドミノスキャンフリップフロップに到るシリアルスキャ
ンチェーンを形成するように編成されており、前記第１
ドミノスキャンフリップフロップと前記最終ドミノスキ
ャンフリップフロップとの間の各ドミノフリップフロッ
プが、前記シリアルスキャンチェーンの中で先行するド
ミノスキャンフリップフロップの前記データ出力に接続
されたテストデータ入力をそれぞれ有することを特徴と
する請求項１１に記載の試験可能な論理回路。 - 【請求項２０】 各前記ドミノスキャンフリップフロ
ップが、 データ入力、前記ドミノスキャンフリップフロップの前
記クロック入力に接続されたクロック入力、及びドミノ
スキャンフリップフロップの前記データ出力に接続され
たデータ出力を有するラッチと、 前記ドミノスキャンフリップフロップの前記ドミノクロ
ック入力に接続されたドミノクロック入力、入力データ
信号を受け取るための前記ドミノスキャンフリップフロ
ップの前記データ入力に接続されたデータ入力、第１テ
ストイネーブル信号を受け取るための第１テストイネー
ブル入力、第２テストイネーブル信号を受け取るための
第２テストイネーブル入力、テスト入力データ信号を受
け取るための前記ドミノスキャンフリップフロップの前
記テストデータ入力に接続されたテストデータ入力、及
び前記第１テストイネーブル信号がアサートされた場合
には前記ラッチに前記入力データ信号を供給し、前記第
２テストイネーブル信号がアサートされた場合には前記
テスト入力データ信号を前記ラッチに供給する、前記ラ
ッチの前記データ入力に接続されたデータ出力とを有す
るドミノロジックマルチプレクサとを有することを特徴
とする請求項１９に記載の試験可能な論理回路。 - 【請求項２１】 スキャンフリップフロップであっ
て、 システムクロック入力と、 ドミノクロック入力と、 フリップフロップ入力データ信号を受け取るためのフリ
ップフロップデータ入力と、 フリップフロップ出力データ信号を供給するためのフリ
ップフロップデータ出力と、 第１極である第１テストイネーブル入力信号を受け取る
ための第１テストイネーブル入力と、 前記第１局とは逆の第２極である第２テストイネーブル
入力信号を受け取るための第２テストイネーブル入力
と、 テストデータ入力信号を受け取るためのテストデータ入
力と、 データ入力、前記システムクロック入力に接続されたク
ロック入力、及び前記フリップフロップデータ出力に接
続されたデータ出力を有するラッチと、 前記スキャンフリップフロップの前記ドミノクロック入
力に接続されたドミノクロック入力、入力データ信号を
受け取るための前記フリップフロップの前記データ入力
に接続されたデータ入力、前記フリップフロップの前記
第１テストテストイネーブル入力に接続された第１テス
トイネーブル入力、前記スキャンフリップフロップの前
記第２テストイネーブル入力に接続された第２テストイ
ネーブル入力、テスト入力データ信号を受け取るための
前記ドミノスキャンフリップフロップの前記テストデー
タ入力に接続されたテストデータ入力、及び前記第１テ
ストイネーブル信号がアサートされた場合には前記ラッ
チに前記フリップフロップ入力データ信号を供給し、前
記第２テストイネーブル信号がアサートされた場合には
前記テスト入力データ信号を前記ラッチに供給する、前
記ラッチの前記データ入力に接続されたデータ出力を有
するドミノロジックマルチプレクサとを有することを特
徴とするスキャンフリップフロップ。 - 【請求項２２】 前記ドミノロジックマルチプレクサ
が、 第１供給電圧端子及び第１中間ノードの間に接続され
た、前記ドミノクロック入力に接続された制御ノードを
有するＰＭＯＳトランジスタと、 前記ラッチの前記データ入力と前記第１中間ノードの間
に接続されたインバータと、 第２供給電圧端子と第２中間ノードとの間に接続され
た、前記ドミノクロック入力に接続された制御ノードを
有する第１ＮＭＯＳトランジスタと、 前記第１中間ノードと前記第２中間ノードとの間に接続
された第１スイッチ枝路であって、前記フリップフロッ
プ入力データ信号を受け取るための前記フリップフロッ
プデータ入力に接続された第１入力と、前記第１テスト
イネーブル入力信号を受け取るための前記第１テストイ
ネーブル入力に接続された第２入力とを有し、前記フリ
ップフロップ入力データ信号及び前記第１テストイネー
ブル入力信号がアサートされた場合にのみ短絡され、そ
うでない場合には開放される、該第１スイッチ枝路と、 前記第１中間ノードと前記第２中間ノードとの間に前記
第１スイッチ枝路と並列に接続された第２スイッチ枝路
であって、前記テストデータ入力信号を受け取るための
前記テストデータ入力に接続された第１入力と、前記第
２テストイネーブル入力信号を受け取るための前記第２
テストイネーブル入力に接続された第２入力とを有し、
前記テストイネーブル入力信号及び前記第２テストイネ
ーブル入力信号がアサートされた場合にのみ短絡し、そ
うでない場合には開放される、該第２スイッチ枝路とを
有することを特徴とする請求項２０に記載のスキャンフ
リップフロップ。 - 【請求項２３】 前記第１スイッチ枝路が、 前記フリップフロップデータ入力に接続された制御ノー
ドを有する第１ＮＭＯＳスイッチトランジスタと、 前記第１テストイネーブル入力に接続された制御ノード
を有する第２ＮＭＯＳスイッチトランジスタとを有する
ことを特徴とし、 前記第１ＮＭＯＳスイッチトランジスタ及び前記第２Ｎ
ＭＯＳスイッチトランジスタが、前記第１中間ノードと
前記第２中間ノードとの間に直列に接続されることを特
徴とする請求項２１に記載のスキャンフリップフロッ
プ。 - 【請求項２４】 前記第２スイッチ枝路が、 前記テストデータ入力に接続された制御ノードを有する
第１ＮＭＯＳスイッチトランジスタと、 前記第２テストイネーブル入力に接続された制御ノード
を有する第２ＮＭＯＳスイッチトランジスタとを有する
ことを特徴とし、 前記第１ＮＭＯＳスイッチトランジスタ及び前記第２Ｎ
ＭＯＳスイッチトランジスタが、前記第１中間ノードと
前記第２中間ノードとの間に直列に接続されることを特
徴とする請求項２１に記載のスキャンフリップフロッ
プ。 - 【請求項２５】 ドミノロジックを試験する方法であ
って、 ドミノロジックを含む論理回路を準備する過程と、 第１レジスタに入力テストベクトルを格納する過程と、 前記ドミノロジックをプリチャージする過程と、 出力ベクトルを生成すべく前記ドミノロジックを評価す
る過程と、 第２レジスタに前記出力ベクトルを格納する過程と、 ラッチされた前記出力ベクトルと予定ベクトルとを比較
する過程とを有することを特徴とするドミノロジックの
テスト方法。 - 【請求項２６】 前記入力テストベクトルを格納する
前記過程が、 前記第１レジスタのデータ入力端群に前記入力ベクトル
を供給する過程と、 前記レジスタに前記入力ベクトルをラッチすべくシステ
ムクロック信号をアサートする過程とを含むことを特徴
とする請求項２５に記載のドミノロジックの試験方法。 - 【請求項２７】 前記入力テストベクトルを格納する
前記過程が、 前記入力ベクトルをシリアルビットストリームに編成す
る過程と、 前記第１レジスタに前記シリアルビットストリームを供
給する過程とを含むことを特徴とする請求項２５に記載
のドミノロジックの試験方法。 - 【請求項２８】 前記第１レジスタに前記シリアルビ
ットストリームを供給する前記過程が、 テストイネーブル信号をアサートする過程と、 前記シリアルビットストリームにおける各ビットに対し
て１つのクロック時間でシステムクロックをトールする
過程とを含むことを特徴とする請求項２７に記載のドミ
ノロジックの試験方法。 - 【請求項２９】 前記ラッチされた出力ベクトルと予
定ベクトルとを比較する前記過程が、 前記ラッチされた出力ベクトルを前記第２レジスタから
スキャニングする過程を含むことを特徴とする請求項２
５に記載のドミノロジックの試験方法。 - 【請求項３０】 前記ラッチされた出力ベクトルを前
記第２レジスタからスキャニングする前記過程が、 テストイネーブル信号をアサートする過程と、 前記第２レジスタにおける各ビットに対して１つのクロ
ック時間でシステムクロックをトグルする過程を含むこ
とを特徴とする請求項２９に記載のドミノロジックの試
験方法。 - 【請求項３１】 前記ドミノロジックにおける複数の
ドミノスキャンフリップフロップにドミノテストベクト
ルを供給する過程と、 前記ドミノロジックをプリチャージする過程と、 ドミノ出力ベクトルを生成するべく前記ドミノロジック
を評価する過程と、 前記ドミノロジックにおける前記ドミノスキャンフリッ
プフロップに前記出力ベクトルを取り込む過程と、 前記ラッチされたドミノ出力ベクトルを、前記ドミノス
キャンフリップフロップからスキャニングする過程と、 前記ラッチされたドミノ出力ベクトルと予定ドミノ出力
ベクトルとを比較する過程とを更に含むことを特徴とす
る請求項２５に記載のドミノロジックの試験方法。 - 【請求項３２】 前記ドミノロジックをプリチャージ
する前記過程及びドミノ出力ベクトルを生成すべく前記
ドミノロジックを評価する前記過程が、 システムクロック信号をデアサートする過程と、 ドミノクロック信号をデアサートする過程と、 前記ドミノクロック信号をアサートする過程と、 前記ドミノクロック信号がアサートされた後、前記シス
テムクロック信号をアサートする過程とを含むことを特
徴とする請求項２５に記載のドミノロジックの試験方
法。 - 【請求項３３】 前記ドミノロジックをプリチャージ
する前記過程及びドミノ出力ベクトルを生成すべく前記
ドミノロジックを評価する前記過程が、 前記システムクロック信号をデアサートする過程と、 前記システムクロック信号がデアサートされた後、前記
ドミノクロック信号をデアサートする過程とを含むこと
を特徴とする請求項３２に記載のドミノロジックの試験
方法。 - 【請求項３４】 ドミノファンクションを実現すべ
く、互いに接続された複数のドミノロジック素子を有す
るドミノロジックブロックと、 テストベクトルをそこに供給すべく、前記ドミノロジッ
クに接続された前記入力テストベクトルを格納する手段
と、 出力テスト結果を格納する手段とを有することを特徴と
する試験可能な論理回路。 - 【請求項３５】 前記入力テストベクトルを格納する
手段が、レジスタであることを特徴とする請求項３４に
記載の試験可能な論理回路。 - 【請求項３６】 前記入力テストベクトルを格納する
手段に接続された入力スタティックＣＭＯＳロジックブ
ロックを更に有することを特徴とする請求項３４に記載
の試験可能な論理回路。 - 【請求項３７】 前記入力テストベクトルを格納する
手段が、 レジスタと、 シリアルスキャンチェーンを形成するように互いに接続
された複数のスキャンフリップフロップとを有すること
を特徴とする請求項３６に記載の試験可能な論理回路。 - 【請求項３８】 前記ドミノロジックブロックが、シ
リアルスキャンチェーンを形成するように互いに接続さ
れた複数のドミノスキャンフリップフロップを有するこ
とを特徴とする請求項３４に記載の試験可能な論理回
路。 - 【請求項３９】 前記出力テスト結果を格納する手段
が、レジスタであることを特徴とする請求項３４に記載
の試験可能な論理回路。 - 【請求項４０】 前記レジスタが、シリアルスキャン
チェーンを形成するように互いに接続された複数のスキ
ャンフリップフロップを含むことを特徴とする請求項３
９に記載の試験可能な論理回路。
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